JPH11213666A - 出力回路および同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 インバリッドデータの出力を抑え、的確なタ
イミングでデータを出力することが可能な出力回路およ
び同期型半導体記憶装置を提供する。 【解決手段】 本発明の同期型半導体記憶装置は、デー
タ入出力端子ＤＱのそれぞれに対応して設けられる複数
の出力バッファ１８と、複数のデータ転送用ラッチ回路
１７と、複数の出力制御信号用ラッチ回路１６とを含
む。データ転送用ラッチ回路１７は、内部クロック信号
に応答して、メモリセルから読出したデータを対応する
出力バッファ１８に転送する。出力制御信号用ラッチ回
路１６は、内部クロック信号に同期して出力制御信号を
発生し、対応する出力バッファ１８に出力する。これに
より、各出力バッファ毎に出力タイミングの制御が可能
となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に応
答して動作する出力回路および同期型半導体記憶装置に
関し、特に、外部に的確なタイミングでデータを転送す
ることが可能な出力回路および同期型半導体記憶装置に
関する。

【０００２】

【従来の技術】近年、高速ＭＰＵのための主記憶とし
て、クロック信号に同期して動作するシンクロナスＤＲ
ＡＭ（以下、同期型半導体記憶装置と記す）が使われて
いる。

【０００３】従来の同期型半導体記憶装置について、図
２４を用いて説明する。図２４は、従来の同期型半導体
記憶装置９００の主要部の構成を示す図である。図２４
に示すように従来の同期型半導体記憶装置９００は、メ
モリセルアレイ３、Ｉ／Ｏ制御部５８、出力部５０およ
びＣＬＫＯ発生回路１０を含む。

【０００４】メモリセルアレイ３は、行および列方向に
配置される複数のメモリセルＭと、各行に対応して配置
される複数のワード線ＷＬと、各列に対応して配置され
る複数のビット線ＢＬとを含む。

【０００５】ＣＬＫＯ発生回路１０は、外部の図示しな
いコントローラから伝送される外部クロック信号（以
下、外部クロック信号ｅｘｔ．ＣＬＫと称す）に応答し
て、後述する出力部５０の動作を制御する出力用クロッ
クＣＬＫＯを出力する。ＣＬＫＯ発生回路１０は、たと
えばＤＬＬ回路もしくはＰＬＬ回路で構成される。

【０００６】Ｉ／Ｏ制御部５８は、外部から受ける入力
データをメモリセルアレイ３に伝送し、またメモリセル
アレイ３から読出されたデータを出力部５０に伝送す
る。また。さらに、Ｉ／Ｏ制御部５８は、出力部５０の
出力動作を制御する出力制御信号ＯＥＭを発生する。出
力部５０は、出力制御信号ＯＥＭに応答して、読出され
たデータに対応する出力データをデータ入出力端子ＤＱ
０、…、ＤＱｉ（ｉは、２以上の整数）に伝達する。

【０００７】図２５（Ａ）〜図２５（Ｅ）は、図２４に
示すＩ／Ｏ制御部８の動作を説明するためのタイミング
チャートである。図２５（Ａ）〜図２５（Ｅ）に示すよ
うに、Ｉ／Ｏ制御部５８は、外部から取込んだリードコ
マンドＲＥＡＤ（読出命令）に応答して、システムクロ
ックである外部クロック信号ｅｘｔ．ＣＬＫ（または、
これに対応する内部信号であるクロック信号）に同期し
たＨレベルの制御信号ＯＥＭＦを発生する。そして、こ
の制御信号ＯＥＭＦを出力用クロック信号ＣＬＫＯに同
期させることにより、Ｈレベルの活性状態にある出力制
御信号ＯＥＭを発生する。以下に説明する連続読出動作
モードにおいては、出力制御信号ＯＥＭは、連続して読
出される有効データ長（バースト長ＢＬ）の期間、Ｈレ
ベルを保持する。

【０００８】次に、図２４に示す従来の出力部５０につ
いて説明する。従来の出力部５０の構成については、例
えば、「データ出力バッファ（特開平７−２６２７７７
号公報）」にその内容が開示されている。

【０００９】ここで、従来の出力部５０の構成の一例に
ついて図２６を用いて説明する。図２６は、従来の出力
部５０の主要部の構成の一例を示す図であり、併せてＩ
／Ｏ制御部５８に含まれるＯＥＭ発生回路５２との関係
を示している。

【００１０】図２６に示すように、従来の出力部５０
は、複数の出力バッファを含む。図２６においては、代
表的に出力バッファ５６．０、５６．１、…、５６．１
５が記載されている（以下、総称的に出力バッファ５６
と記す）。複数の出力バッファ５６のそれぞれは、対応
するデータ入出力端子ＤＱ０、ＤＱ１、…、ＤＱ１５に
接続されている（以下、総称的にデータ入出力端子ＤＱ
と記す）。

【００１１】出力部５０はさらに、複数の読出データ転
送用のラッチ回路を含んでいる。図２６においては、読
出データ転送用のラッチ回路として、ラッチ回路５４．
０、５４．１、…、５４．１５が代表的に記載されてい
る（以下、総称的にデータ転送用ラッチ回路５４と称
す）。

【００１２】データ転送用ラッチ回路５４およびＩ／Ｏ
制御部５８に含まれるＯＥＭ発生回路５２は、ともにエ
ッジトリガのラッチ回路であり、入力ノードｉｎで受け
る信号を入力ノードｃｋで受ける信号の立下がりエッジ
で取込み、また取込んだ信号を、入力ノードｃｋで受け
る信号の立上がりエッジで出力する。ＯＥＭ発生回路５
２は、制御信号ＯＥＭＦを出力用クロック信号ＣＬＫＯ
で同期させることにより、出力制御信号ＯＥＭを発生す
る。

【００１３】出力部５０には、データ線ａ１を介して、
読出データＲＤ（０）、ＲＤ（１）、…、ＲＤ（１５）
が入力される。データ転送用ラッチ回路５４のそれぞれ
は、対応する読出データＲＤ（０）、ＲＤ（１）、…、
ＲＤ（１５）を入力に受け、出力用クロック信号ＣＬＫ
Ｏの立上がりタイミングに応答して、対応するデータＤ
ＡＴＡ（０）、ＤＡＴＡ（１）、…、ＤＡＴＡ（１５）
を出力する（以下、総称的にデータＤＡＴＡと称す）。

【００１４】出力バッファ５６のそれぞれは、対応する
データ転送用ラッチ回路５４から対応するデータＤＡＴ
Ａを受け、出力制御信号ＯＥＭに基づき、対応するデー
タ入出力端子ＤＱにデータＤＯＵＴを伝達する（図２６
においては、ＤＯＵＴ（０）、ＤＯＵＴ（１）、…、Ｄ
ＯＵＴ（１５）と記す）。

【００１５】ここで、従来の同期型半導体記憶装置９０
０における連続読出動作、連続書込動作について、タイ
ミングチャートである図２７（Ａ）〜図２７（Ｆ）を用
いて簡単に説明する。図２７（Ａ）〜図２７（Ｆ）は、
従来の同期型半導体記憶装置９００における高速アクセ
スの仕様を満たすための各種信号の関係を示す標準的な
タイミングチャートである。

【００１６】図２７（Ａ）〜図２７（Ｆ）では、８つの
データ入出力端子（総称的にデータ入出力端子ＤＱと称
す）のそれぞれが受ける連続した８ビットのデータ（８
×８の合計６４ビット）を、メモリセルに書込むための
書込動作と、メモリセルから読出したデータを連続した
８ビットのデータ（８×８の合計６４ビット）として８
つのデータ入出力端子ＤＱのそれぞれから出力するため
の読出動作とについてのタイミングチャートがそれぞれ
示されている。

【００１７】図２７（Ａ）〜図２７（Ｆ）に示すよう
に、従来の同期型半導体記憶装置は、たとえばシステム
クロックである外部クロック信号ｅｘｔ．ＣＬＫの立上
がりエッジで外部制御信号（たとえば、外部ロウアドレ
スストローブ信号／ＲＡＳ等）やアドレス信号ＡＤＤを
取込む。アドレス信号ＡＤＤは、行アドレス信号Ｘと列
アドレス信号Ｙとが時分割的に多重化されて与えられ
る。

【００１８】外部クロック信号ｅｘｔ．ＣＬＫの立上が
りエッジにおいて、外部ロウアドレスストローブ信号／
ＲＡＳが活性状態（Ｌレベル）、外部コラムアドレスス
トローブ信号／ＣＡＳが非活性状態（Ｈレベル）であ
り、さらに外部ライトイネーブル信号／ＷＥが非活性状
態（Ｈレベル）であれば、その時点のアドレス信号ＡＤ
Ｄが行アドレス信号（図２７におけるＸａ）として取込
まれる。

【００１９】外部クロック信号ｅｘｔ．ＣＬＫの立上が
りエッジにおいて、外部コラムアドレスストローブ信号
／ＣＡＳが活性状態（Ｌレベル）になると、その時点で
のアドレス信号ＡＤＤが列アドレス信号（図２７におけ
るＹｂ）として取込まれる。この取込まれた行アドレス
信号Ｘａおよび列アドレス信号Ｙｂに従って、同期型半
導体記憶装置のメモリアレイにおける行および列の選択
動作が実施される。

【００２０】外部コラムアドレスストローブ信号／ＣＡ
ＳがＬレベルに立下がってから所定のクロック期間（図
２７においては３クロックサイクル）が経過した後、最
初の８ビットデータ（図２７においては、ｑ０）が出力
される。内部コラムアドレスストローブ信号／ＣＡＳが
Ｌレベルに立下がった後最初のデータが出力されるまで
の期間をカスレイテンシと呼ぶ。図２７においては３ク
ロックサイクル後にデータが出力されるので、カスレイ
テンシが３である。以降、外部クロック信号ｅｘｔ．Ｃ
ＬＫの立上がりに応答して、データの出力（ｑ１、…、
ｑ７）を行ない８クロックサイクルで８×８の合計６４
ビットのデータが出力される。

【００２１】すなわち、連続読出動作においては、１ビ
ット目のデータアクセスタイム（外部クロック信号ｅｘ
ｔ．ＣＬＫが立上がってから実際にデータＤＯＵＴが出
力されるまでの時間）は，出力制御信号ＯＥＭと出力用
クロック信号ＣＬＫＯとで決まり、２ビット目以降のデ
ータアクセスタイムは出力用クロックＣＬＫＯのみで決
まる。

【００２２】書込動作においては、読出動作と同様に行
アドレス信号（図２７においてＸｃ）の取込み、および
列アドレス信号（図２７においてはＹｄ）の取込みが行
なわれ、これらに応答して行および列の選択動作が実施
される。そして、選択された行および列に対応するメモ
リセルに対して、外部から与えられるデータ（図２７に
おいては、ｄ０、…、ｄ７の中のうちのｄ０）が最初の
書込データとして取込まれる。このように従来の同期型
半導体記憶装置９００は、連続読出動作、および連続書
込動作により、高速アクセスを実現している。

【００２３】

【発明が解決しようとする課題】ところで、従来の同期
型半導体記憶装置９００では、以下に示すようにデータ
の出力タイミングにずれが生じるため、出力データを受
ける外部のコントローラにおいてデータの取込み異常が
発生するという問題があった。この問題点を、タイミン
グチャートである図２８（Ａ）〜図２８（Ｄ）および図
２９（Ａ）〜図２９（Ｄ）をさらに用いて簡単に説明す
る。

【００２４】図２８（Ａ）〜図２８（Ｄ）および図２９
（Ａ）〜図２９（Ｄ）は、従来の同期型半導体記憶装置
９００におけるデータ出力タイミングの問題点を説明す
るためのタイミングチャートである。

【００２５】まず第１に、データ転送用ラッチ回路５４
は対応する出力バッファ５６の直前に配置され、一方、
出力制御信号ＯＥＭを発生するＯＥＭ発生回路５２が、
各出力バッファ５６から離れた場所に配置されている。
したがって、データ転送用ラッチ回路５４の出力が対応
する出力バッファ５６に到達するタイミングと、出力制
御信号ＯＥＭが対応する出力バッファ５６に到達するタ
イミングとにずれが生じてしまう。

【００２６】出力制御信号ＯＥＭが、データＤＡＴＡよ
りも早く出力バッファ５６に到達した場合（図２８
（Ａ）〜図２８（Ｄ）参照）は、インバリッドなデータ
が出力されることになる（図２８（Ｄ）における斜線部
分参照）。

【００２７】第２に、連続読出動作においては、１ビッ
ト目のデータアクセスタイムは出力制御信号ＯＥＭと出
力用クロック信号ＣＬＫＯとで決定されるのに対して、
２ビット目以降のデータアクセスタイムが出力用クロッ
クＣＬＫＯのみで決定される。

【００２８】したがって、データＤＡＴＡが、出力制御
信号ＯＥＭよりも早く出力バッファ５６に到達した場合
（図２９（Ａ）〜図２９（Ｄ）参照）は、１ビット目の
データアクセスタイムと２ビット目以降のデータアクセ
スタイムとに差が生じてしまう。

【００２９】第３に、出力バッファ５６毎に出力制御信
号ＯＥＭの到達タイミングが異なるため、データ入出力
端子ＤＱ毎でアクセスタイム差（スキュー）が生じてし
まう。

【００３０】これらの結果、外部のコントローラは、適
切なタイミングでデータを受取ることができず、正常な
動作が保証されない。

【００３１】それゆえ、本発明は上記に示した問題点を
解決するためになされたものであり、その目的はデータ
の出力タイミングにずれの生じない出力回路を提供する
ことにある。

【００３２】さらに本発明の目的は、データの出力タイ
ミングにずれの生じない出力回路を備える同期型半導体
記憶装置を提供することにある。

【００３３】さらに本発明の他の目的は、各データ入出
力端子間のスキューを抑え、的確なデータ転送を可能と
する同期型半導体記憶装置を提供することである。

【００３４】さらに、本発明の目的は、データの出力タ
イミングを外部クロック信号に依存せず、微調整するこ
とが可能となる同期型半導体記憶装置を提供することに
ある。

【００３５】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、一連のパルス列からなる外部クロック
信号に同期して外部から与えられる外部信号を取込む取
込手段と、外部クロック信号に同期した内部クロック信
号を発生する内部クロック信号発生手段と、複数のメモ
リセルと、複数のデータ出力端子と、複数のメモリセル
から外部信号に基づく読出命令に応答して、データを読
出す読出手段と、複数のデータ出力端子のそれぞれに対
応して設けられ、読出したデータに対応する出力データ
を対応するデータ出力端子に伝達する複数の出力手段
と、複数の出力手段のそれぞれに対応して設けられ、内
部クロック信号に応答して読出手段によって読出された
データを対応する出力手段に転送する複数のデータ転送
手段と、読出命令に応答して、制御信号を発生する制御
手段と、複数の出力手段のそれぞれに対応して設けら
れ、制御信号と内部クロック信号とに応答して対応する
出力手段の伝達動作をイネーブル状態にする出力制御信
号を発生し、発生した出力制御信号を対応する出力手段
に出力する複数の出力制御信号発生手段とを備える。

【００３６】請求項２に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、複数の
出力手段のそれぞれは、対応するデータ転送手段の出力
を受けるための信号配線の長さが、対応する出力制御信
号発生手段の出力を受けるための信号配線の長さと実質
的に均等である。

【００３７】請求項３に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、複数の
データ転送手段のそれぞれの出力を対応する出力手段に
供給するための信号配線の長さおよび複数の出力制御信
号発生手段のそれぞれの出力を対応する出力手段に供給
するための信号配線の長さは、互いに実質的に均等であ
る。

【００３８】請求項４に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、内部ク
ロック信号発生手段から複数の出力制御信号発生手段の
それぞれに内部クロック信号を供給するための信号配線
の長さおよび内部クロック信号発生手段から複数のデー
タ転送手段のそれぞれに内部クロック信号を供給するた
めの信号配線の長さは、互いに実質的に均等である。

【００３９】請求項５に係る同期型半導体記憶装置は、
請求項３に係る同期型半導体記憶装置であって、内部ク
ロック信号発生手段から複数の出力制御信号発生手段の
それぞれに内部クロック信号を供給するための信号配線
の長さおよび内部クロック信号発生手段から複数のデー
タ転送手段のそれぞれに内部クロック信号を供給するた
めの信号配線の長さは、互いに実質的に均等である。

【００４０】請求項６に係る出力回路は、一連のパルス
列からなるクロック信号に同期して入力データをラッチ
して出力するデータラッチ手段と、複数のデータラッチ
手段のそれぞれに対応して設けられ、データラッチ手段
の出力を受けて対応する出力データを生成して出力する
複数の出力手段と、複数の出力手段の出力動作を制御す
る制御信号を発生する制御手段と、複数の出力手段のそ
れぞれに対応して設けられ、制御信号とクロック信号と
に応答して対応する出力手段の出力動作をイネーブル状
態にする出力制御信号を発生し、発生した出力制御信号
を対応する出力手段に出力する複数の出力制御信号発生
手段とを備える。

【００４１】請求項７に係る出力回路は、請求項６に係
る出力回路であって、複数の出力手段のそれぞれは、対
応するデータラッチ手段の出力を受けるための信号配線
の長さが、対応する出力制御信号発生手段の出力を受け
るための信号配線の長さと実質的に均等である。

【００４２】請求項８に係る出力回路は、請求項６に係
る出力回路であって、複数のデータラッチ手段のそれぞ
れの出力を対応する出力手段に供給するための信号配線
の長さおよび複数の出力制御信号発生手段のそれぞれの
出力を対応する出力手段に供給するための信号配線の長
さは、互いに実質的に均等である。

【００４３】請求項９に係る同期型半導体記憶装置は、
読出命令に応答して外部のコントローラに出力データを
出力する同期型半導体記憶装置であって、一連のパルス
列からなる外部クロック信号に同期して外部から与えら
れる外部信号を取込む取込手段と、外部クロック信号に
同期した内部クロック信号を発生する内部クロック信号
発生手段と、複数のメモリセルと、複数のメモリセルか
ら外部信号に基づく読出命令に応答して、データを読出
す読出手段と、読出命令に応答して、内部クロック信号
に同期するコントローラに出力データの受取を指示する
ための同期信号部分と、同期信号の先頭に位置しコント
ローラにスタンバイを指示するために少なくとも１クロ
ック期間一定レベルの活性状態を保持するスタンバイ信
号部分とを含むデータ転送制御信号を生成して、コント
ローラに出力する転送制御手段と、内部クロック信号に
同期させて読出したデータに対応する出力データをコン
トローラに出力する出力手段とを備える。

【００４４】請求項１０に係る同期型半導体記憶装置
は、請求項９に係る同期型半導体記憶装置であって、読
出命令に応答して、第１の制御信号を発生する第１の制
御信号発生手段と、第１の制御信号と内部クロック信号
とに応答して出力手段の出力動作をイネーブル状態にす
る出力制御信号を生成して、出力手段に出力する出力制
御信号発生手段と、読出命令に応答して、スタンバイ信
号の活性状態の開始タイミングを決定する第２の制御信
号を発生する第２の制御信号発生手段とをさらに備え、
転送制御手段は、内部クロック信号と第１の制御信号と
に応答して、同期信号を、発生する同期信号発生手段
と、内部クロック信号の位相を調整してクロック信号を
出力する調整手段と、第２の制御信号を調整手段から出
力されるクロック信号に同期させることにより、スタン
バイ信号の活性状態の開始タイミングを調整するスタン
バイ信号発生手段とを含む。

【００４５】請求項１１に係る同期型半導体記憶装置
は、請求項１０に係る同期型半導体記憶装置であって、
内部クロック信号は、外部クロック信号の逓倍の周波数
の第１の内部クロック信号を含み、出力手段は、第１の
内部クロック信号に同期して、出力データを出力し、同
期信号は、第１の内部クロック信号に同期した信号であ
って、調整手段は、第１の内部クロック信号の位相を調
整する。

【００４６】

【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における同期型半導体記憶装置１００の全体構成
について図１を用いて説明する。

【００４７】図１は、本発明の実施の形態１における同
期型半導体記憶装置１００の全体構成の一例を示す概略
ブロック図である。従来の同期型半導体記憶装置９００
と同じ構成要素には、同じ符号および記号を付しその説
明を省略する。図１に示す同期型半導体記憶装置１００
は、入力バッファ１、出力部２、メモリセルアレイ３お
よび周辺回路４を含む。

【００４８】入力バッファ１は、チップ外部から、アド
レス信号ＡＤＤ、入力データＤＩＮ、外部クロック信号
ｅｘｔ．ＣＬＫおよび外部制御信号（外部チップセレク
ト信号／ＣＳ、外部ロウアドレスストローブ信号／ＲＡ
Ｓ、外部コラムアドレスストローブ信号／ＣＡＳ、外部
ライトイネーブル信号／ＷＥ等の信号）を受けて、これ
らの電圧レベルを内部電位レベルに変換して周辺回路４
に出力する。なお、外部クロック信号ｅｘｔ．ＣＬＫに
対しては、クロック信号ＣＬＫを出力する。

【００４９】メモリセルアレイ３は、上述したように、
行および列方向に配置される複数のメモリセルＭと、各
行に対応して配置される複数のワード線ＷＬと、各列に
対応して配置される複数のビット線ＢＬとを含む。

【００５０】周辺回路４は、行デコーダ５、列デコーダ
６、コマンドデコーダ７、モードレジスタ１２、Ｉ／Ｏ
制御部８およびＣＬＫ発生回路９を含む。

【００５１】行デコーダ５は、入力バッファ１からアド
レス信号ＡＤＤに応答して出力される行アドレス信号を
受けて、対応するワード線ＷＬを選択状態にする。列デ
コーダ６は、入力バッファ１からアドレス信号ＡＤＤに
応答して出力される列アドレス信号を受けて、対応する
ビット線ＢＬを選択状態にする。これにより、選択され
たワード線ＷＬおよび選択されたビット線ＢＬの交点に
あたるメモリセルＭが選択状態となる。

【００５２】読出動作もしくは書込動作においては、コ
マンドデコーダ７からＩ／Ｏ制御部８へ制御コマンドが
送られ、これに応答して、選択されたメモリセルへのデ
ータの書込あるいはメモリセルから読出したデータのチ
ップ外部への出力が行なわれる。書込動作においては、
Ｉ／Ｏ制御部８は、Ｉ／Ｏ線ａ２を介して入力データＤ
ＩＮに対応するデータを入力バッファ１から受ける。ま
た、読出動作においては、Ｉ／Ｏ制御部８は、選択され
たメモリセルから読出されたデータを、Ｉ／Ｏ線ａ１を
介して、出力部２に伝送する。出力部２は、出力制御信
号ＯＥＭに応答して、読出されたデータに対応する出力
データをデータ入出力端子ＤＱ０、…、ＤＱｉ（ｉは、
２以上の整数）に伝達する。

【００５３】図１に示すコマンドデコーダ７について説
明する。コマンドデコーダ７は、外部制御信号に対応す
る内部制御信号を入力バッファ１から受けて、これらに
応答して周辺回路４を動作させる制御コマンドを出力す
る。

【００５４】図２（Ａ）〜図２（Ｆ）は、図１に示すコ
マンドデコーダ７の動作の一例を説明するためのタイミ
ングチャートである。図２（Ａ）〜図２（Ｆ）に示すよ
うに、コマンドデコーダ７は、クロック信号ＣＬＫ（ま
たは、外部クロック信号ｅｘｔ．ＣＬＫ）の立上がりタ
イミングにおいて、外部ロウアドレスストローブ信号／
ＲＡＳおよび外部ライトイネーブル信号／ＷＥがＨレベ
ルの状態であり、外部チップセレクト信号／ＣＳおよび
外部コラムアドレスストローブ信号／ＣＡＳがＬレベル
の状態であると、コマンドデコーダ７は、メモリセルア
レイ３の読出動作を制御するリードコマンドＲＥＡＤ
（１ショットパルス）を発生する。

【００５５】次に、図１に示すＣＬＫ発生回路９につい
て図３を用いて説明する。図３は、図１に示すＣＬＫ発
生回路９の主要部の構成の一例を示す概略ブロック図で
ある。図３に示すようにＣＬＫ発生回路９は、ＣＬＫＯ
発生回路１０と内部ＣＬＫ発生回路１１とを含む。

【００５６】ＣＬＫＯ発生回路１０は、クロック信号Ｃ
ＬＫを受けて、出力部２の動作を制御する出力用クロッ
ク信号ＣＬＫＯを発生する。内部ＣＬＫ発生回路１１
は、クロック信号ＣＬＫを受けて、Ｉ／Ｏ制御部８を初
めとする周辺回路４の内部の動作を制御する内部クロッ
ク信号ｉｎｔ．ＣＬＫを発生する。ＣＬＫＯ発生回路１
０および内部ＣＬＫ発生回路１１は、たとえばＤＬＬ回
路もしくはＰＬＬ回路で構成される。

【００５７】図１に示すモードレジスタ１２は、入力バ
ッファ１から受ける信号に応答して、モードを設定す
る。具体的には、外部に連続して出力される有効データ
数を示すバースト長ＢＬ、リードコマンドＲＥＡＤが与
えられてから実際にデータの出力が開始されるまでのク
ロック数を示すカスレイテンシＣＳＬが出力される。

【００５８】次に、図１に示すＩ／Ｏ制御部８について
図４を用いて説明する。図４は、図１に示すＩ／Ｏ制御
部８の主要部の構成の一例を示す概略ブロック図であ
る。図４に示すように、Ｉ／Ｏ制御部８は、ＯＥＭＦ発
生回路１３を含む。

【００５９】ＯＥＭＦ発生回路１３は クロック信号Ｃ
ＬＫ、内部クロック信号ｉｎｔ．ＣＬＫおよびリードコ
マンドＲＥＡＤに応答して、後述する出力部２の出力動
作を制御するための制御信号ＯＥＭＦを発生する。

【００６０】ＯＥＭＦ発生回路１３の具体的構成および
その動作について、回路図である図５およびタイミング
チャートである図６（Ａ）〜図６（Ｆ）を用いて説明す
る。図５は、図４に示すＯＥＭＦ発生回路１３の具体的
構成の一例を示す図であり、図６（Ａ）〜図６（Ｆ）
は、図５に示すＯＥＭＦ発生回路１３の動作を示すタイ
ミングチャートである。

【００６１】図５に示すように、ＯＥＭＦ発生回路１３
は、ＢＬＲＳＴ発生回路１４、ラッチ回路１５、インバ
ータ回路Ｉ１ならびにＮＡＮＤ回路Ｎ１およびＮ２を含
む。

【００６２】ＢＬＲＳＴ発生回路１４は、図示しないカ
ウンタを含み、クロック信号ＣＬＫに基づき、連続して
読出される有効データの長さ（すなわち、バースト長Ｂ
Ｌ）をカウントしてバーストレングスリセット信号ＢＬ
ＲＳＴを出力する（図６（Ｃ）参照）。

【００６３】インバータ回路Ｉ１は、リードコマンドＲ
ＥＡＤを反転した反転リードコマンドＺＲＥＡＤを出力
する。ＮＡＮＤ回路Ｎ１およびＮ２は、フリップフロッ
プ回路を構成する。ＮＡＮＤ回路Ｎ１は、反転リードコ
マンドＺＲＥＡＤとＮＡＮＤ回路Ｎ２の出力とを入力に
受ける。ＮＡＮＤ回路Ｎ２は、バーストレングスリセッ
ト信号ＢＬＲＳＴとＮＡＮＤ回路Ｎ１の出力とを入力に
受ける。これにより、ＮＡＮＤ回路Ｎ１の出力ノードか
ら、バースト長ＢＬに相当する期間、Ｈレベルを保持す
る制御信号ＯＥＭＦＡが発生する（図６（Ｄ）参照）。

【００６４】ラッチ回路１５は、エッジトリガのラッチ
回路であり、入力した制御信号ＯＥＭＦＡを内部クロッ
ク信号ｉｎｔ．ＣＬＫに同期させることにより、制御信
号ＯＥＭＦを発生する。制御信号ＯＥＭＦは、出力制御
信号ＯＥＭの活性期間を決定する。

【００６５】図７は、図５に示すエッジトリガのラッチ
回路１５の具体的構成の一例を示す回路図である。図７
に示すラッチ回路１５は、インバータ回路Ｉ２、Ｉ３、
Ｉ４およびＩ５、ゲート回路Ｇ１およびＧ２ならびにト
ランスファゲートＴＧ１を含む。

【００６６】インバータ回路Ｉ２は、ノードｃｋで受け
る信号Ｃを反転した反転信号ＺＣを出力する。ゲート回
路Ｇ１は、信号ＣがＬレベル（反転信号ＺＣがＨレベ
ル）の状態において、入力ノードｉｎで受ける信号を反
転して出力する。

【００６７】インバータ回路Ｉ３の入力ノードは、ゲー
ト回路Ｇ１およびＧ２の出力ノードと接続される。ゲー
ト回路Ｇ２は、信号ＣがＨレベル（反転信号ＺＣがＬレ
ベル）の状態において、インバータ回路Ｉ３の出力信号
を反転して出力する。インバータ回路Ｉ３およびゲート
回路Ｇ２はラッチ回路を構成する。インバータ回路Ｉ３
は、入力する信号を反転して出力する。インバータ回路
Ｉ４は、インバータ回路Ｉ３の出力信号を反転して出力
する。

【００６８】トランスミッションゲートＴＧ１は、信号
ＣがＨレベル（反転信号ＺＣがＬレベル）の状態におい
て、インバータ回路Ｉ４の出力信号をインバータ回路Ｉ
５に出力する。

【００６９】インバータ回路Ｉ５の入力ノードは、トラ
ンスミッションゲートＴＧ１およびゲート回路Ｇ３の出
力ノードと接続される。ゲート回路Ｇ３は、信号ＣがＬ
レベル（反転信号ＺＣがＨレベル）の状態において、イ
ンバータ回路Ｉ５の出力信号を反転して出力する。イン
バータ回路Ｉ５およびゲート回路Ｇ３はラッチ回路を構
成する。インバータ回路Ｉ５は、入力する信号を反転し
て出力ノードｏｕｔに出力する。

【００７０】上述したＯＥＭＦ発生回路回路１３におけ
るラッチ回路１５は、入力ノードｉｎに制御信号ＯＥＭ
ＦＡを、入力ノードｃｋに内部クロック信号ｉｎｔ．Ｃ
ＬＫをそれぞれ受け、出力ノードｏｕｔから制御信号Ｏ
ＥＭＦを出力する。

【００７１】次に、図１に示す出力部２の具体的構成に
ついて、図８を用いて説明する。図８は、図１に示す出
力部２の具体的構成の一例を示すブロック図である。図
８に示すように、出力部２は、データ入出力端子ＤＱの
それぞれに対応して、複数の出力バッファを含む。図２
においては、データ入出力端子ＤＱ０、ＤＱ１、…、Ｄ
Ｑ１５に対して、出力バッファ１８．０、１８．１、
…、１８．１５が代表的に記載されている（以下、総称
的に出力バッファ１８と称す）。

【００７２】図８に示す出力部２はさらに、複数の読出
データ転送用のラッチ回路と複数の出力制御信号発生用
のラッチ回路とを含んでいる。図２においては、読出デ
ータ転送用のラッチ回路として、ラッチ回路１７．０、
１７．１、…、１７．１５が代表的に記載されている
（以下、総称的にデータ転送用ラッチ回路１７と称
す）。また、出力制御信号発生用のラッチ回路として、
ラッチ回路１６．０、１６．１、…、１６．１５が代表
的に記載されている（以下、総称的に出力制御信号用ラ
ッチ回路１６と称す）。出力制御信号用ラッチ回路１６
およびデータ転送用ラッチ回路１７のそれぞれの具体的
構成は、図７で説明したラッチ回路１５と同じである。

【００７３】データ転送用ラッチ回路１７のそれぞれ
は、対応する出力バッファ１８の直前に配置される。出
力制御信号用ラッチ回路１６のそれぞれは、対応する出
力バッファ１８の直前に配置される。

【００７４】出力部２には、データ線ａ１を介して、読
出データＲＤ（０）、ＲＤ（１）、…、ＲＤ（１５）が
入力される。データ転送用ラッチ回路１７のそれぞれ
は、対応する読出データＲＤ（０）、ＲＤ（１）、…、
ＲＤ（１５）を入力に受け、出力用クロック信号ＣＬＫ
Ｏの立上がりタイミングに応答して、データＤＡＴＡ
（０）、ＤＡＴＡ（１）、…、ＤＡＴＡ（１５）をそれ
ぞれ出力する（以下、総称的にデータＤＡＴＡと称
す）。出力制御信号用ラッチ回路１６のそれぞれは、制
御信号ＯＥＭＦを入力に受け、出力用クロック信号ＣＬ
ＫＯの立上がりタイミングに同期して出力制御信号ＯＥ
Ｍを発生する。

【００７５】出力バッファ１８のそれぞれは、対応する
データ転送用ラッチ回路１７から受けるデータＤＡＴＡ
を、対応する出力制御信号用ラッチ回路１６から受ける
出力制御信号ＯＥＭに応答して、出力データＤＯＵＴ
（０）、ＤＯＵＴ（１）、…、ＤＯＵＴ（１５）を対応
するデータ入出力端子ＤＱに伝送する（以下、総称的に
出力データＤＯＵＴと称す）。

【００７６】ここで、出力バッファ１８の構成につい
て、出力バッファ１８．０を代表例として図９を用いて
説明する。図９は、図８に示す出力バッファ１８の具体
的構成の一例を示す回路図である。図９に示す出力バッ
ファ１８．０は、ＮＡＮＤ回路Ｎ３およびＮ４、インバ
ータ回路Ｉ６、Ｉ７およびＩ８ならびにＮチャネル形Ｍ
ＯＳトランジスタＴ１およびＴ２を含む。

【００７７】ＮＡＮＤ回路Ｎ３は、出力制御信号ＯＥＭ
およびデータＤＡＴＡ（０）を入力に受ける。インバー
タ回路Ｉ６は、データＤＡＴＡ（０）を反転する。ＮＡ
ＮＤ回路Ｎ４は、出力制御信号ＯＥＭとインバータ回路
Ｉ６の出力とを入力に受ける。インバータ回路Ｉ７は、
ＮＡＮＤ回路Ｎ３の出力を反転する。インバータ回路Ｉ
８は、ＮＡＮＤ回路Ｎ４の出力を反転する。

【００７８】トランジスタＴ１およびＴ２は、電源電圧
と接地電位との間に直列に接続される。トランジスタＴ
１のゲート電極は、インバータ回路Ｉ７の出力を受け
る。トランジスタＴ２のゲート電極は、インバータ回路
Ｉ８の出力を受ける。トランジスタＴ１とトランジスタ
Ｔ２との接続ノードは、データ入出力端子ＤＱ０に接続
される。なお、その他の出力バッファ１８の構成も、図
９に示す出力バッファ１８．０と同様である。

【００７９】次に、本発明の実施の形態１における同期
型半導体記憶装置１００の動作について、タイミングチ
ャートである図１０（Ａ）〜図１０（Ｄ）を用いて説明
する。図１０（Ａ）〜図１０（Ｄ）は、本発明の実施の
形態１における同期型半導体記憶装置１００の動作を説
明するためのタイミングチャートであり、バースト長Ｂ
Ｌが４の場合を示している。

【００８０】図８および図１０（Ａ）〜１０（Ｄ）を参
照して、出力バッファ１８のそれぞれに入力されるデー
タＤＡＴＡは、出力用クロック信号ＣＬＫＯに同期して
発生する。また、出力バッファ１８のそれぞれを制御す
る出力制御信号ＯＥＭは、出力用クロック信号ＣＬＫＯ
に同期して立上がり、バースト長ＢＬ期間Ｈレベルの状
態を保持する。

【００８１】出力バッファ１８のそれぞれは、直前に配
置されるデータ転送用ラッチ回路１７からデータＤＡＴ
Ａを、同じく直前に配置される出力制御信号用ラッチ回
路１６から出力制御信号ＯＥＭを受ける。したがって、
出力バッファ１８のそれぞれは、信号配線に遅延の影響
を受けることなく、１クロック毎に対応する出力データ
ＤＯＵＴを出力することが可能となる。

【００８２】特に、出力バッファ１８のそれぞれについ
て、対応するデータＤＡＴＡを受ける信号配線ａ３（図
８におけるａ３（０）、…、ａ３（１５））の長さを、
対応する出力制御信号ＯＥＭを受ける信号配線ａ４（図
８におけるａ４（０）、…、ａ４（１５））の長さと実
質的に均等にする（ａ３（０）＝ａ４（０）、ａ３
（１）＝ａ４（１）、…、ａ３（１５）＝ａ４（１
５））。

【００８３】これにより、出力バッファ１８のそれぞれ
は、同一タイミングで、対応するデータＤＡＴＡと出力
制御信号ＯＥＭとを受けることが保証される。この結
果、インバリッドデータの出力を防止できる。

【００８４】さらに、信号配線ａ３および信号配線ａ４
のすべてを、実質的に均等にする（ａ３（０）＝ａ３
（１）…＝ａ３（１５）＝ａ４（０）＝ａ４（１）＝…
＝ａ４（１５））。

【００８５】これにより、データ入出力端子ＤＱ毎のス
キューを抑えることが可能となる。さらに、出力用クロ
ック信号ＣＬＫＯの発生位置（図３に示すＣＬＫＯ発生
回路１０の出力ノード）から各データ転送用ラッチ回路
１７および各出力制御信号用ラッチ回路１６に至るまで
の信号配線の長さを、全て実質的に均等とする。これに
より、データ入出力端子毎のスキューが無くなり、さら
に正確なタイミングでデータが出力される。この結果、
外部装置は、同期型半導体記憶装置１００から、正確に
データを受取ることが可能となる。

【００８６】［実施の形態２］次に、本発明の実施の形
態２における同期型半導体記憶装置について、図１１を
用いて説明する。

【００８７】図１１は、本発明の実施の形態２における
同期型半導体記憶装置２００と外部のコントローラ３０
０との関係を示す図である。同期型半導体記憶装置２０
０は、コントローラ３００から受けるシステムクロック
（外部クロック信号ｅｘｔ．ＣＬＫ）に同期して動作す
る。ここで、同期型半導体記憶装置２００は、従来の同
期型半導体記憶装置９００に対して２倍のデータ転送が
可能なＤＤＲ型（Ｄｏｕｂｌｅ Ｄａｔａ Ｒate ）の
同期型半導体記憶装置とする。

【００８８】同期型半導体記憶装置２００は、出力デー
タＤＯＵＴとデータの受取を指示するデータストローブ
信号ＱＳとをコントローラ３００に伝送する。データス
トロローブ信号ＱＳは、通常動作では、ハイインピーダ
ンス状態とする。

【００８９】データストローブ信号ＱＳは、スタンバイ
を指示する信号部分とデータの受取を指示する同期信号
部分との組み合わせにより構成されるデータ転送用の制
御信号である。

【００９０】コントローラ３００は、少なくとも１クロ
ックの間Ｌレベルを保持するデータストローブ信号ＱＳ
（スタンバイを指示する信号部分）を受けると、これに
応答してデータの受取準備を開始する。コントローラ３
００は、さらに同期信号を受けると、これに応答して同
期型半導体記憶装置２００から出力されるデータＤＯＵ
Ｔを取込む。これにより、システムクロックと出力デー
タＤＯＵＴとの位相差が生じた場合であっても、コント
ローラ３００は、確実に出力データＤＯＵＴを受取るこ
とが可能となる。

【００９１】図１１に示す同期型半導体記憶装置２００
の全体構成の一例について図１２を用いて説明する。図
１２は、図１１に示す同期型半導体記憶装置２００の全
体構成の一例を示す概略ブロック図であり、図１に示す
同期型半導体記憶装置１００と同じ構成要素には、同じ
符号および同じ記号を付しその説明を省略する。

【００９２】図１２に示す同期型半導体記憶装置２００
は、入力バッファ１、出力部２２、メモリセルアレイ３
および周辺回路２４を含む。

【００９３】周辺回路２４は、行デコーダ５、列デコー
ダ６、コマンドデコーダ７、モードレジスタ１２、Ｉ／
Ｏ制御部２８およびＣＬＫ発生回路２９を含む。

【００９４】ここで、ＣＬＫ発生回路２９について図１
３、および図１４を用いて説明する。

【００９５】図１３は、図１１に示すＣＬＫ発生回路２
９の構成の一例を示すブロック図であり、図１４（Ａ）
〜図１４（Ｃ）は、図１３に示すＣＬＫ発生回路２９の
動作を説明するためのタイミングチャートである。

【００９６】図１３に示すように、ＣＬＫ発生回路２９
は、内部ＣＬＫ発生回路２１およびＣＬＫＯ発生回路２
０を含む。内部ＣＬＫ発生回路２１は、クロック信号Ｃ
ＬＫ（または、外部クロック信号ｅｘｔ．ＣＬＫ）に対
して逓倍の内部クロック信号ｉｎｔ．ＣＬＫを発生する
（図１４（Ａ）および図１４（Ｃ）参照）。ＣＬＫＯ発
生回路１１は、クロック信号ＣＬＫに対して逓倍の出力
用クロック信号ＣＬＫＯを発生する（図１４（Ａ）およ
び図１４（Ｂ）参照）。

【００９７】図１２に示す出力部２２は、この出力用ク
ロック信号ＣＬＫＯに応答して、通常の２倍の速度でデ
ータを外部に出力する。

【００９８】次に、図１２に示すＩ／Ｏ制御部２８につ
いて図１５を用いて説明する。図１５は、図１２に示す
Ｉ／Ｏ制御部２８の具体的構成の一例を示すブロック図
である。図１５に示すＩ／Ｏ制御部２８は、ＯＥＭＦ発
生回路１３およびＯＥＭＱＳＦ発生回路３０を含む。Ｏ
ＥＭＦ発生回路１３は、上述したように、制御信号ＯＥ
ＭＦを出力する。

【００９９】図１６（Ａ）〜図１６（Ｂ）は、図１５に
示すＯＥＭＱＳＦ発生回路３０の動作を説明するための
タイミングチャートである。図１６（Ａ）〜図１６
（Ｂ）に示すように、ＯＥＭＱＳＦ発生回路３０は、リ
ードコマンドＲＥＡＤに応答して、クロック信号ＣＬＫ
に同期した制御信号ＯＥＭＱＳＦを発生する。制御信号
ＯＥＭＱＳＦは、バースト長に対応して、一定期間Ｈレ
ベルを保持する。制御信号ＯＥＭＱＳＦは、データスト
ローブ信号ＱＳの活性期間（ハイインピーダンス状態で
ない期間）を決定する。後述する出力部２２は、制御信
号ＯＥＭＱＳＦを受けて、データストローブ信号ＱＳを
発生する。

【０１００】次に、図１２に示す出力部２２の構成につ
いて図１７を用いて説明する。図１７は、図１２に示す
出力部２２の構成の具体的構成の一例を示すブロック図
である。図１７に示すように、出力部２２は、データ入
出力端子ＤＱのそれぞれに対応する複数の出力バッファ
２６（図１７においては、データ入出力端子ＤＱ０、Ｄ
Ｑ１、…、ＤＱ１５に対して、出力バッファ２６．０、
２６．１、…、２６．１５が代表的に記載されてい
る）、複数のデータ転送用ラッチ回路２４（図１７にお
いては、データ転送用ラッチ回路２４．０、２４．１、
…、２４．１５が代表的に記載されている）、ＱＳ発生
回路４０および出力制御信号用ラッチ回路１６．０を含
む。

【０１０１】データ転送用ラッチ回路２４は、エッジト
リガのラッチ回路であり、その構成は、図７のラッチ回
路１５と同様である。データ転送用ラッチ回路２４のそ
れぞれは、対応する読出データＲＤ（０）、ＲＤ
（１）、…、ＲＤ（１５）を入力に受け、出力用クロッ
ク信号ＣＬＫＯの立上がりタイミングに応答して、対応
するデータＤＡＴＡ（０）、ＤＡＴＡ（１）、…、ＤＡ
ＴＡ（１５）を出力する（以下、総称的にデータＤＡＴ
Ａと称す）。

【０１０２】出力制御信号用ラッチ回路１６．０は、図
８において説明したように、制御信号ＯＥＭＦを受け、
出力用クロック信号ＣＬＫＯの立上がりタイミングに同
期して出力制御信号ＯＥＭを発生する。なお、実施の形
態１で説明したように、出力バッファ２６のそれぞれに
対して出力制御信号用ラッチ回路１６を設けるように構
成してもよい。

【０１０３】出力バッファ２６のそれぞれは、対応する
データ転送用ラッチ回路２４から対応するデータＤＡＴ
Ａを受け、出力制御信号ＯＥＭに基づき、対応するデー
タ入出力端子ＤＱにデータＤＯＵＴを伝達する（図１７
においては、ＤＯＵＴ（０）、ＤＯＵＴ（１）、…、Ｄ
ＯＵＴ（１５）と記す）。出力バッファ２６の構成は、
図９に示す出力バッファ１８．０と同様である。

【０１０４】図１７に示すＱＳ発生回路４０は、出力用
クロック信号ＣＬＫＯ、制御信号ＯＥＭＦおよび制御信
号ＯＥＭＱＳＦを入力に受けて、データストローブ信号
ＱＳを発生して、外部接続ピンＤＳＱに伝達する。

【０１０５】ここで、図１７に示すＱＳ発生回路４０の
構成について、図１８を用いて説明する。

【０１０６】図１８は、図１７に示すＱＳ発生回路４０
の具体的構成の一例を示すブロック図であり、併せてＯ
ＥＭＦ発生回路１３との関係が記載されている。図１８
に示すように、ＱＳ発生回路４０は、遅延回路４１、ラ
ッチ回路４２、１／２クロックシフタ４３、ＱＳＴ発生
回路４４および出力バッファ４５を含む。

【０１０７】図１８に示す１／２クロックシフタ４３の
構成について、図１９を用いて説明する。

【０１０８】図１９は、図１８に示す１／２クロックシ
フタ４３の具体的構成の一例を示す回路図である。図１
９に示す１／２クロックシフタ４３は、インバータ回路
Ｉ１４およびＩ１５、ならびにゲート回路Ｇ４およびＧ
５を含む。

【０１０９】インバータ回路Ｉ１４は、出力用クロック
信号ＣＬＫＯを反転した反転信号ＺＣＬＫＯを出力す
る。ゲート回路Ｇ４は、出力用クロック信号ＣＬＫＯが
Ｌレベル（反転信号ＺＣＬＫＯがＨレベル）の状態にお
いて、制御信号ＯＥＭＦを反転して出力する。

【０１１０】インバータ回路Ｉ１５の入力ノードは、ゲ
ート回路Ｇ４およびＧ５の出力ノードと接続される。ゲ
ート回路Ｇ５は、出力用クロック信号ＣＬＫＯがＨレベ
ル（反転信号ＺＣＬＫＯがＬレベル）の状態において、
インバータ回路Ｉ１５の出力信号を反転して出力する。
インバータ回路Ｉ１５およびゲート回路Ｇ５はラッチ回
路を構成する。インバータ回路Ｉ１５の出力ノードか
ら、制御信号ＯＥＭＦＤが出力される。

【０１１１】次に、図１８に示すＱＳＴ発生回路４４の
構成について、図２０を用いて説明する。

【０１１２】図２０は、図１８に示すＱＳＴ発生回路４
４の具体的構成の一例を示す回路図である。図２０に示
すＱＳＴ発生回路４４は、インバータ回路Ｉ１６、Ｉ１
７、Ｉ１８、Ｉ１９およびＩ２０、ゲート回路Ｇ６、Ｇ
７およびＧ８、トランスファゲートＴＧ２、ならびにＮ
ＡＮＤ回路Ｎ５を含む。

【０１１３】インバータ回路Ｉ１６は、出力用クロック
信号ＣＬＫＯを反転した反転信号ＺＣＬＫＯを出力す
る。ゲート回路Ｇ６は、出力用クロック信号ＣＬＫＯが
Ｌレベル（反転信号ＺＣＬＫＯがＨレベル）の状態にお
いて、後述するインバータ回路Ｉ１９の出力信号を反転
して出力する。

【０１１４】インバータ回路Ｉ１７の入力ノードは、ゲ
ート回路Ｇ６およびＧ７の出力ノードと接続される。ゲ
ート回路Ｇ７は、出力用クロック信号ＣＬＫＯがＨレベ
ル（反転信号ＺＣＬＫＯがＬレベル）の状態において、
インバータ回路Ｉ１７の出力信号を反転して出力する。
インバータ回路Ｉ１７およびゲート回路Ｇ７はラッチ回
路を構成する。インバータ回路Ｉ１７は、入力信号を反
転して出力する。

【０１１５】ＮＡＮＤ回路Ｎ５は、制御信号ＯＥＭＦＤ
とインバータ回路Ｉ１７の出力信号とを入力に受ける。
インバータ回路Ｉ１８は、ＮＡＮＤ回路Ｎ５の出力信号
を反転して出力する。

【０１１６】トランスミッションゲートＴＧ２は、出力
用クロック信号ＣＬＫＯがＨレベル（反転信号ＺＣＬＫ
ＯがＬレベル）の状態において、インバータ回路Ｉ１８
の出力信号をインバータ回路Ｉ１９に出力する。

【０１１７】インバータ回路Ｉ１９の入力ノードは、ト
ランスミッションゲートＴＧ２およびゲート回路Ｇ８の
出力ノードと接続される。ゲート回路Ｇ８は、出力用ク
ロック信号ＣＬＫＯがＬレベル（反転信号ＺＣＬＫＯが
Ｈレベル）の状態において、インバータ回路Ｉ１９の出
力信号を反転して出力する。インバータ回路Ｉ１９およ
びゲート回路Ｇ８はラッチ回路を構成する。インバータ
回路Ｉ２０は、インバータ回路Ｉ１９の出力信号を反転
して、ＱＳＴ信号として出力する。

【０１１８】図１８に示す遅延回路４１は、直列に接続
された複数のインバータ回路を含む（図１８において
は、代表的にインバータ回路Ｉ１０、Ｉ１１、Ｉ１２お
よびＩ１３が記載されている）。遅延回路４１は、出力
用クロック信号ＣＬＫＯを入力に受けて、これをｄ０期
間だけ遅延させてクロック信号ＣＬＫＯＤを出力する。
すなわち、遅延回路４１は、出力用クロック信号ＣＬＫ
Ｏの位相を調整する。

【０１１９】図１８に示すラッチ回路４２は、図７で示
したラッチ回路１７と同様の構成である。ラッチ回路４
２は、入力に受ける制御信号ＯＥＭＱＳＦを、遅延回路
４１から出力されるクロック信号ＣＬＫＯＤに同期させ
ることにより、ＱＳ用出力制御信号ＯＥＭＱＳを発生す
る。

【０１２０】出力バッファ４５は、入力に受けるＱＳ用
出力制御信号ＯＥＭＱＳおよびＱＳＴ信号に応答して、
データストローブ信号ＱＳを発生する。

【０１２１】ここで、図１８に示すＱＳ発生回路４０の
動作について、タイミングチャートである図２１（Ａ）
〜図２１（Ｊ）を用いて説明する。

【０１２２】図２１（Ａ）〜図２１（Ｊ）は、図１８に
示すＱＳ発生回路４０の動作を説明するためのタイミン
グチャートである。図２１（Ａ）〜図２１（Ｊ）では、
バースト長を４、カスレイテンシＣＳＬを１．５とす
る。また、入力信号が入ってから出力バッファにデータ
が出力されるまでの時間（約６ｎｓ）を考慮して、ｔＡ
Ｃ（外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジ
からデータが外部に出力されるまでの時間）を±１ｎｓ
以内とするため、出力用クロック信号ＣＬＫＯは、外部
クロック信号ｅｘｔ．ＣＬＫよりも６ｎｓ（＝ｄｔ）戻
したタイミング、すなわち（外部クロック信号ｅｘｔ．
ＣＬＫのｎ周期−ｄｔ）ｎｓだけ遅らせたタイミング
（ただし、ｎは１以上の整数）としている。

【０１２３】ＯＥＭＦ発生回路１３は、上述したよう
に、リードコマンドＲＥＡＤに応答して活性化し、バー
スト長ＢＬ期間だけＨレベルを保持する制御信号ＯＥＭ
ＦＡ（図２１（Ａ）〜図２１（Ｄ）参照）を発生し、さ
らにこれを内部クロック信号ｉｎｔ．ＣＬＫに同期させ
ることにより、制御信号ＯＥＭＦを発生する（図２１
（Ｆ））。

【０１２４】１／２クロックシフタ４３は、入力に受け
る制御信号ＯＥＭＦを、出力用クロック信号ＣＬＫＯの
立下がりエッジでラッチして出力する（図２１（Ｈ）参
照）。

【０１２５】ＱＳＴ発生回路４４は、１／２クロックシ
フタ４３の出力する制御信号ＯＥＭＦＤを入力に受け
る。ＱＳＴ発生回路４４は、制御信号ＯＥＭＦＤがＬレ
ベルである期間は、ＬレベルのＱＳＴ信号を発生し、制
御信号ＯＥＭＦＤがＨレベルになると、出力用クロック
信号ＣＬＫＯの立上がりエッジでＱＳＴ信号を変化させ
る（図２１（Ｇ）〜図２１（Ｉ）参照）。インバータ回
路を複数段（但し、奇数段）接続することにより、ＱＳ
Ｔ信号は、パルス列からなる信号となる。ＱＳＴ信号
は、データストローブ信号ＱＳの同期信号部分を構成す
る。

【０１２６】出力バッファ４５は、入力に受けるＱＳ用
出力制御信号ＯＥＭＱＳおよびＱＳＴ信号に応答して、
データストローブ信号ＱＳを発生する（図２１（Ｊ）参
照）。

【０１２７】次に、本発明の実施の形態２における同期
型半導体記憶装置２００の動作の一例について、タイミ
ングチャートである図２２（Ａ）〜図２２（Ｉ）を用い
て説明する。

【０１２８】図２２（Ａ）〜図２２（Ｉ）は、本発明の
実施の形態２における同期型半導体記憶装置２００の動
作を説明するためのタイミングチャートの一例であり、
外部クロック信号ｅｘｔ．ＣＬＫ（クロック信号ＣＬ
Ｋ）が８３ＭＨｚ（＝１２ｎｓ）の場合を示している。
外部クロック信号ｅｘｔ．ＣＬＫまたはクロック信号Ｃ
ＬＫの周期をＴと記す。

【０１２９】バースト長を４、カスレイテンシＣＳＬを
１．５とする。また、出力用クロック信号ＣＬＫＯは、
外部クロック信号ｅｘｔ．ＣＬＫを６ｎｓ（＝ｄｔ）戻
したタイミング、すなわち（Ｔ−ｄｔ）ｎｓだけ遅れて
いるものとする。この場合、クロック信号ＣＬＫの立上
がりタイミングが出力用クロック信号ＣＬＫＯの立上が
りタイミングと一致する（図２２（Ａ）〜図２２（Ｂ）
参照）。

【０１３０】時刻ｔ１でリードコマンドＲＥＡＤが発生
すると、制御信号ＯＥＭＱＳＦが、これに応答してＨレ
ベルの活性状態になる（図２２（Ｄ）参照）。

【０１３１】カスレイテンシＣＳＬが１．５であること
から、ＱＳＴ信号は、リードコマンドＲＥＡＤが与えら
れた時点（時刻ｔ１）からクロック信号ＣＬＫ（また
は、外部クロック信号ｅｘｔ．ＣＬＫ）を基準に１．５
クロック後に、同期信号（ＱＳＴ信号）が発生する（時
刻ｔ５）。

【０１３２】たとえば、制御信号ＯＥＭＱＳＦを、出力
用クロック信号ＣＬＫＯに同期させることにより（図２
２（Ｅ）参照）ＱＳ用出力制御信号ＯＥＭＱＳを発生さ
せると、出力用クロック信号ＣＬＫ０に対して少なくと
も１クロック遅れた時点（時刻ｔ４）でＱＳ用出力制御
信号ＯＥＭＱＳが活性状態になる（図２２（Ｅ）参
照）。このため、データストローブ信号ＱＳは、時刻ｔ
４（＞ｔ１＋０．５Ｔ）でＬレベルに設定される。この
ため、データストローブ信号ＱＳは、１クロック分のＬ
レベル状態（スタンバイを指定）を確保することができ
ない。

【０１３３】これに対して、同期型半導体記憶装置２０
０では、出力用クロック信号ＣＬＫＯをｄ０期間遅延さ
せたクロック信号ＣＬＫＯＤを用いる。制御信号ＯＥＭ
ＱＳＦをクロック信号ＣＬＫＯＤ（図２２（Ｃ）参照）
に同期させることにより（図２２（Ｆ）参照）ＱＳ用出
力制御信号ＯＥＭＱＳを発生させると、出力用クロック
信号ＣＬＫ０に対して０．５クロック遅れた時点（時刻
ｔ２）でＱＳ用出力制御信号ＯＥＭＱＳがＬレベルの活
性状態になる。

【０１３４】したがって、クロック信号ＣＬＫＯＤを用
いた場合、データストローブ信号ＱＳは、時刻ｔ３（＜
ｔ１＋０．５Ｔ）でＬレベルに設定される。これによ
り、データストローブ信号ＱＳは、所定のタイミングで
Ｌレベルになった後、少なくとも１クロック分（＝ｔ５
−ｔ３）のＬレベルの状態を保持することができる。さ
らに、同期信号部分は、出力データＤＯＵＴの出力タイ
ミングと同期することになる。

【０１３５】図２３（Ａ）〜図２３（Ｉ）は、本発明の
実施の形態２における出力部２２の動作を説明するため
のタイミングチャートの他の一例であり、外部クロック
信号ｅｘｔ．ＣＬＫ（クロック信号ＣＬＫ）が５０ＭＨ
ｚ（＝２０ｎｓ）の場合を示している。なお、バースト
長を４、カスレイテンシＣＳＬを１．５とする。また、
出力用クロック信号ＣＬＫＯは、外部クロック信号ｅｘ
ｔ．ＣＬＫを６ｎｓ（＝ｄｔ）戻したタイミング、すな
わち（Ｔ−ｄｔ）ｎｓだけ遅れているものとする。

【０１３６】時刻ｔ１でリードコマンドＲＥＡＤが発生
すると、制御信号ＯＥＭＦＱＳＦが、これに応答してＨ
レベルの活性状態になる（図２３（Ｄ）参照）。

【０１３７】カスレイテンシＣＳＬが１．５であること
から、ＱＳＴ信号は、リードコマンドＲＥＡＤが与えら
れた時点（時刻ｔ１）から外部クロック信号ｅｘｔ．Ｃ
ＬＫを基準に１．５クロック後に、同期信号（ＱＳＴ信
号）が発生する（時刻ｔ３）。

【０１３８】クロック信号ＣＬＫＯＤ（図２３（Ｃ）参
照）を用いて、制御信号ＯＥＭＱＳＦをクロック信号Ｃ
ＬＫＯＤに同期させることにより（図２３（Ｅ）参
照）、ＱＳ用出力制御信号ＯＥＭＱＳを発生させると、
データストローブ信号ＱＳは、所定のタイミングでＬレ
ベルになった後、少なくとも１クロック分のＬレベルの
状態を保持することができる。さらに、同期信号部分
は、出力データＤＯＵＴの出力タイミングと同期するこ
とになる。

【０１３９】なお、この場合は、制御信号ＯＥＭＱＳＦ
を出力用クロック信号ＣＬＫＯに同期させることにより
（図２３（Ｅ）参照）、ＱＳ用出力制御信号ＯＥＭＱＳ
を発生させた場合であっても、データストローブ信号Ｑ
Ｓは、少なくとも１クロック分のＬレベルの状態を確保
することができる。

【０１４０】このように、出力用クロック信号ＣＬＫＯ
の位相を調整することにより、外部クロック信号ｅｘ
ｔ．ＣＬＫの周波数に依存せずに、外部クロック信号ｅ
ｘｔ．ＣＬＫとデータストローブ信号ＱＳの活性開始タ
イミング（スタンバイを指定するタイミング）との関係
が一定になる。

【０１４１】これにより、図１１に示す外部のコントロ
ーラ３００は、リードコマンドＲＥＡＤ発生後、所望の
クロックサイクル後に、Ｌレベルのデータストローブ信
号ＱＳを受けてデータ受取の準備を行なうことが可能と
なる。さらに、コントローラ３００は、所望のタイミン
グで、データストローブ信号ＱＳの同期信号の部分に応
答して、同期型半導体記憶装置２００の出力データＤＯ
ＵＴを正確に受取ることが可能となる。

【０１４２】なお、ＤＤＲ型の同期型半導体記憶装置２
００のみならず、通常の同期型半導体記憶装置において
も、動作速度が高速化することにより、外部クロック信
号ｅｘｔ．ＣＬＫと出力用クロック信号ＣＬＫＯとのず
れが生じるものと考えられる。したがって、この場合で
あっても、出力用クロック信号ＣＬＫＯの位相を調整す
ることにより、所望のデータストローブ信号ＱＳを発生
することにより、コントローラへのデータ転送を正常化
することが可能となる。

【０１４３】

【発明の効果】このように、請求項１に係る同期型半導
体記憶装置によれば、メモリセルから読出したデータを
データ出力端子に伝達する複数の出力バッファに対し
て、メモリセルから読出したデータを対応する出力バッ
ファに転送する複数のデータ転送手段と、対応する出力
バッファを動作させる出力制御信号を発生する複数の出
力制御信号発生手段とを設けることにより、個別に出力
バッファの動作を制御することが可能となる。この結
果、外部装置は、当該同期型半導体記憶装置から正確に
データを取込むことができることになる。

【０１４４】請求項２に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、さら
に、各出力バッファにおいて、対応するデータ転送手段
からデータを受けるための信号配線の長さを、対応する
出力制御信号発生手段から出力制御信号を受けるための
信号配線の長さと実質的に均等とすることにより、デー
タの転送タイミングと制御信号の転送タイミングのずれ
を防止し、インバリットデータの出力を防止することが
できる。

【０１４５】請求項３に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、さら
に、複数のデータ転送手段の出力を対応する出力バッフ
ァに供給するための信号配線のすべてを、複数の出力制
御信号発生手段の出力を対応する出力バッファに供給す
るための信号配線の長さと実質的に均等とすることによ
り、データ入出力端子同士のアクセスタイム差をなくす
ことができる。

【０１４６】請求項４または請求項５に係る同期型半導
体記憶装置は、請求項２または請求項３に係る同期型半
導体記憶装置であって、内部クロック信号に同期して動
作する複数のデータ転送手段および複数の出力制御信号
発生手段に対して、複数のデータ転送手段に内部クロッ
ク信号を供給するための信号配線の長さを、複数の出力
制御信号発生手段に内部クロック信号を供給するための
信号配線の長さと実質的に均等とすることにより、さら
に出力バッファ毎に所望のタイミングでデータの出力を
可能とし、また出力バッファ間において、同一のタイミ
ングでデータの出力を可能とする。

【０１４７】請求項６に係る出力回路によれば、データ
をラッチして転送する複数のデータラッチ手段と、転送
されたデータに応答してデータを出力する複数の出力手
段と、複数の出力手段の動作を制御する出力制御信号を
発生する複数の出力制御信号発生手段とを備え、１の出
力手段に対して、１のデータラッチ手段と１の出力制御
信号発生手段とを備えることにより、個別に出力手段の
動作を制御することが可能となる。

【０１４８】請求項７に係る出力回路は、請求項６に係
る出力回路であって、さらに、各出力手段において、対
応するデータラッチ手段からデータを受けるための信号
配線の長さを、対応する出力制御信号発生手段から出力
制御信号を受けるための信号配線の長さと実質的に均等
とすることにより、データの転送タイミングと制御信号
の転送タイミングのずれを防止し、インバリットデータ
の出力を防止することが可能となる。

【０１４９】請求項８に係る出力回路は、請求項６に係
る出力回路であって、さらに、複数のデータラッチ手段
の出力を対応する出力手段に供給するための信号配線の
すべてを、複数の出力制御信号発生手段の出力を対応す
る出力手段に供給するための信号配線の長さと実質的に
均等とすることにより、同一のタイミングで複数の出力
手段のそれぞれからデータを出力することが可能とな
る。

【０１５０】請求項９に係る同期型半導体記憶装置によ
れば、外部のコントローラに対して、データを伝達する
とともに、データの出力タイミングに合わせて、データ
を受取る準備を指定する少なくとも１クロック期間一定
のレベルの活性状態を保持するスタンバイ信号とデータ
の受取タイミングを指定する同期信号とから構成される
データ転送制御信号（データストローブ信号）を発生す
ることにより、外部のコントローラ側は、同期型半導体
記憶装置の内部で発生する内部クロック信号の遅延等に
よる影響によらず、正確に出力されたデータを受取るこ
とが可能となる。

【０１５１】請求項１０に係る同期型半導体記憶装置
は、請求項９に係る同期型半導体記憶装置であって、同
期信号を出力制御信号の活性期間に発生するとともに、
内部クロック信号の位相を調整する手段を用いて、スタ
ンバイ信号の活性タイミングを位相を調整した内部クロ
ック信号で調整する。これにより、所望のタイミングで
データ転送制御信号を活性状態にすることが可能とな
る。この結果、動作速度が高速になり、外部クロック信
号と内部クロック信号とのずれが顕著になった場合であ
っても、一定のタイミングでデータと当該データを受取
るためのデータ転送制御信号とを外部のコントローラは
受取ることが可能となる。

【０１５２】請求項１１に係る同期型半導体記憶装置
は、請求項１０に係る同期型半導体記憶装置であって、
特にデータ転送レイトが２倍（ＤＤＲ型の同期型半導体
記憶装置）となる場合であっても、一定のタイミングで
データと当該データを受取るためのデータ転送制御信号
とを外部のコントローラは受取ることが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における同期型半導体
記憶装置１００の全体構成を示す概略ブロック図であ
る。

【図２】 図１に示すコマンドデコーダ７の動作の一例
を説明するためのタイミングチャートである。

【図３】 図１に示すＣＬＫ発生回路９の主要部の構成
の一例を示す概略ブロック図である。

【図４】 図１に示すＩ／Ｏ制御部８の主要部の構成の
一例を示す概略ブロック図である。

【図５】 図４に示すＯＥＭＦ発生回路１３の具体的構
成の一例を示す図である。

【図６】 図５に示すＯＥＭＦ発生回路１３の動作を示
すタイミングチャートである。

【図７】 図６に示すエッジトリガのラッチ回路１５の
具体的構成の一例を示す回路図である。

【図８】 図１に示す出力部２の具体的構成の一例を示
すブロック図である。

【図９】 図８に示す出力バッファ１８の具体的構成の
一例を示す回路図である。

【図１０】 本発明の実施の形態１における同期型半導
体記憶装置１００の動作を説明するためのタイミングチ
ャートである。

【図１１】 本発明の実施の形態２における同期型半導
体記憶装置２００と外部のコントローラ３００との関係
を示す図である。

【図１２】 図１１に示す同期型半導体記憶装置２００
の全体構成の一例を示す概略ブロック図である。

【図１３】 図１１に示すＣＬＫ発生回路２９の構成の
一例を示すブロック図である。

【図１４】 図１３に示すＣＬＫ発生回路２９の動作を
説明するためのタイミングチャートである。

【図１５】 図１２に示すＩ／Ｏ制御部２８の具体的構
成の一例を示すブロック図である。

【図１６】 図１５に示すＯＥＭＱＳＦ発生回路３０の
動作を説明するためのタイミングチャートである。

【図１７】 図１２に示す出力部２２の構成の具体的構
成の一例を示すブロック図である。

【図１８】 図１７に示すＱＳ発生回路４０の具体的構
成の一例を示すブロック図である。

【図１９】 図１８に示す１／２クロックシフタ４３の
具体的構成の一例を示す回路図である。

【図２０】 図１８に示すＱＳＴ発生回路４４の具体的
構成の一例を示す回路図である。

【図２１】 図１８に示すＱＳ発生回路４０の動作を説
明するためのタイミングチャートである。

【図２２】 本発明の実施の形態２における同期型半導
体記憶装置２００の動作を説明するためのタイミングチ
ャートの一例である。

【図２３】 本発明の実施の形態２における同期型半導
体記憶装置２００の動作を説明するためのタイミングチ
ャートの他の一例である。

【図２４】 従来の同期型半導体記憶装置９００の主要
部の構成を示す図である。

【図２５】 図２４に示すＩ／Ｏ制御部８の動作を説明
するためのタイミングチャートである。

【図２６】 従来の出力部５０の主要部の構成の一例を
示す図である。

【図２７】 従来の同期型半導体記憶装置９００におけ
る高速アクセスの仕様を満たすための各種信号の関係を
示す標準的なタイミングチャートである。

【図２８】 従来の同期型半導体記憶装置９００におけ
るデータ出力タイミングの問題点を説明するためのタイ
ミングチャートである。

【図２９】 従来の同期型半導体記憶装置９００におけ
るデータ出力タイミングの問題点を説明するためのタイ
ミングチャートである。

【符号の説明】

１ 入力バッファ、２, ２２, ５０ 出力部、３ メモ
リセルアレイ、４ 周辺回路、５ 行デコーダ、６ 列
デコーダ、７ コマンドデコーダ、８，２８Ｉ／Ｏ制御
部、９，２９ ＣＬＫ発生回路、１０，２０ ＣＬＫＯ
発生回路、１１，２１ 内部ＣＬＫ発生回路、１３ Ｏ
ＥＭＦ発生回路、１４ ＢＬＲＳＴ発生回路、１５，１
６，１７，２４，４２，５４，５２ ラッチ回路、１
８，２６，４５，５６ 出力バッファ、３０ ＯＥＭＱ
ＳＦ発生回路、４０ ＱＳ発生回路、４１ 遅延回路、
４３ １／２クロックシフタ、４４ ＱＳＴ発生回路、
３００ コントローラ、１００, ２００，９００ 同期
型半導体記憶装置。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 一連のパルス列からなる外部クロック信
   号に同期して外部から与えられる外部信号を取込む取込
   手段と、 前記外部クロック信号に同期した内部クロック信号を発
   生する内部クロック信号発生手段と、 複数のメモリセルと、 複数のデータ出力端子と、 前記複数のメモリセルから前記外部信号に基づく読出命
   令に応答して、データを読出す読出手段と、 前記複数のデータ出力端子のそれぞれに対応して設けら
   れ、前記読出したデータに対応する出力データを対応す
   る前記データ出力端子に伝達する複数の出力手段と、 前記複数の出力手段のそれぞれに対応して設けられ、前
   記内部クロック信号に応答して前記読出手段によって読
   出されたデータを対応する前記出力手段に転送する複数
   のデータ転送手段と、 前記読出命令に応答して、制御信号を発生する制御手段
   と、 前記複数の出力手段のそれぞれに対応して設けられ、前
   記制御信号と前記内部クロック信号とに応答して対応す
   る前記出力手段の伝達動作をイネーブル状態にする出力
   制御信号を発生し、発生した前記出力制御信号を対応す
   る前記出力手段に出力する複数の出力制御信号発生手段
   とを備える、同期型半導体記憶装置。
2. 【請求項２】 前記複数の出力手段のそれぞれは、対応
   する前記データ転送手段の出力を受けるための信号配線
   の長さが、対応する前記出力制御信号発生手段の出力を
   受けるための信号配線の長さと実質的に均等である、請
   求項１記載の同期型半導体記憶装置。
3. 【請求項３】 前記複数のデータ転送手段のそれぞれの
   出力を対応する前記出力手段に供給するための信号配線
   の長さおよび前記複数の出力制御信号発生手段のそれぞ
   れの出力を対応する前記出力手段に供給するための信号
   配線の長さは、互いに実質的に均等である、請求項１記
   載の同期型半導体記憶装置。
4. 【請求項４】 前記内部クロック信号発生手段から前記
   複数の出力制御信号発生手段のそれぞれに前記内部クロ
   ック信号を供給するための信号配線の長さおよび前記内
   部クロック信号発生手段から前記複数のデータ転送手段
   のそれぞれに前記内部クロック信号を供給するための信
   号配線の長さは、互いに実質的に均等である、請求項２
   記載の同期型半導体記憶装置。
5. 【請求項５】 前記内部クロック信号発生手段から前記
   複数の出力制御信号発生手段のそれぞれに前記内部クロ
   ック信号を供給するための信号配線の長さおよび前記内
   部クロック信号発生手段から前記複数のデータ転送手段
   のそれぞれに前記内部クロック信号を供給するための信
   号配線の長さは、互いに実質的に均等である、請求項３
   記載の同期型半導体記憶装置。
6. 【請求項６】 一連のパルス列からなるクロック信号に
   同期して入力データをラッチして出力するデータラッチ
   手段と、 前記複数のデータラッチ手段のそれぞれに対応して設け
   られ、前記データラッチ手段の出力を受けて対応する出
   力データを生成して出力する複数の出力手段と、 前記複数の出力手段の出力動作を制御する制御信号を発
   生する制御手段と、 前記複数の出力手段のそれぞれに対応して設けられ、前
   記制御信号と前記クロック信号とに応答して対応する前
   記出力手段の出力動作をイネーブル状態にする出力制御
   信号を発生し、発生した前記出力制御信号を対応する前
   記出力手段に出力する複数の出力制御信号発生手段とを
   備える、出力回路。
7. 【請求項７】 前記複数の出力手段のそれぞれは、対応
   する前記データラッチ手段の出力を受けるための信号配
   線の長さが、対応する前記出力制御信号発生手段の出力
   を受けるための信号配線の長さと実質的に均等である、
   請求項６記載の出力回路。
8. 【請求項８】 前記複数のデータラッチ手段のそれぞれ
   の出力を対応する前記出力手段に供給するための信号配
   線の長さおよび前記複数の出力制御信号発生手段のそれ
   ぞれの出力を対応する前記出力手段に供給するための信
   号配線の長さは、互いに実質的に均等である、請求項６
   記載の出力回路。
9. 【請求項９】 読出命令に応答して外部のコントローラ
   に出力データを出力する同期型半導体記憶装置であっ
   て、 一連のパルス列からなる外部クロック信号に同期して外
   部から与えられる外部信号を取込む取込手段と、 前記外部クロック信号に同期した内部クロック信号を発
   生する内部クロック信号発生手段と、 複数のメモリセルと、 前記複数のメモリセルから前記外部信号に基づく読出命
   令に応答して、データを読出す読出手段と、 前記読出命令に応答して、前記内部クロック信号に同期
   する前記コントローラに前記出力データの受取を指示す
   るための同期信号部分と、前記同期信号の先頭に位置し
   前記コントローラにスタンバイを指示するために少なく
   とも１クロック期間一定レベルの活性状態を保持するス
   タンバイ信号部分とを含むデータ転送制御信号を生成し
   て、前記コントローラに出力する転送制御手段と、 前記内部クロック信号に同期させて前記読出したデータ
   に対応する前記出力データを前記コントローラに出力す
   る出力手段とを備える、同期型半導体記憶装置。
10. 【請求項１０】 前記読出命令に応答して、第１の制御
    信号を発生する第１の制御信号発生手段と、 前記第１の制御信号と前記内部クロック信号とに応答し
    て前記出力手段の出力動作をイネーブル状態にする出力
    制御信号を生成して、前記出力手段に出力する出力制御
    信号発生手段と、 前記読出命令に応答して、前記スタンバイ信号の活性状
    態の開始タイミングを決定する第２の制御信号を発生す
    る第２の制御信号発生手段とをさらに備え、 前記転送制御手段は、 前記内部クロック信号と前記第１の制御信号とに応答し
    て、前記同期信号を発生する同期信号発生手段と、 前記内部クロック信号の位相を調整してクロック信号を
    出力する調整手段と、 前記第２の制御信号を前記調整手段から出力されるクロ
    ック信号に同期させることにより、前記スタンバイ信号
    の活性状態の開始タイミングを調整するスタンバイ信号
    発生手段とを含む、請求項９記載の同期型半導体記憶装
    置。
11. 【請求項１１】 前記内部クロック信号は、前記外部ク
    ロック信号の逓倍の周波数の第１の内部クロック信号を
    含み、 前記出力手段は、前記第１の内部クロック信号に同期し
    て、前記出力データを出力し、 前記同期信号は、前記第１の内部クロック信号に同期し
    た信号であって、 前記調整手段は、前記第１の内部クロック信号の位相を
    調整する、請求項１０記載の同期型半導体記憶装置。