JP5326080B2

JP5326080B2 - 相変化メモリ装置の製造方法

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Publication number: JP5326080B2
Application number: JP2007216453A
Authority: JP
Inventors: 雄二古村; 直美村; 晋治西原; 正信畠中
Original assignee: Ulvac Inc
Current assignee: Ulvac Inc
Priority date: 2007-08-22
Filing date: 2007-08-22
Publication date: 2013-10-30
Anticipated expiration: 2027-08-22
Also published as: JP2009049326A

Description

本発明は、相変化メモリ装置の製造方法に関し、特に、ヒータ電極の微細化技術に係る。

相変化メモリ装置（ＰＣＭ：Phase Change Memory）は、結晶状態により電気抵抗が変化する相変化層をメモリセルとして利用する記憶素子であって、駆動電力を抑制可能な次世代メモリ装置として検討されている。相変化層としては、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）を含むＧｅＳｂＴｅ（以下、ＧＳＴという）等のカルコゲナイド半導体が用いられる。

近年、相変化メモリ装置の研究が盛んであり、カルコゲナイド半導体を用いた相変化メモリ装置の特性についても、多数の報告がなされている（例えば、非特許文献１参照）。

相変化メモリ装置では、カルコゲナイド半導体が非晶質（アモルファス）状態のときに高い電気抵抗値を示し、結晶状態のときには低い電気抵抗値を示すという特性を有することを利用し、メモリセルに流れる電流によるジュール熱に応じて結晶状態が変化したときに、高抵抗値にバイナリ「１」を対応させ、低抵抗値にバイナリ「０」を対応させ、この抵抗値の差分を電圧変化または電流変化として検出することによって、記憶情報の書き込みと読み出しとを実現する。

従来の相変化メモリ装置では、図６に示すように、ｐ型の半導体ウエハ１００上にｎ型のソース１０ａとドレイン１０ｂとが形成され、ゲート絶縁膜２０上にゲート電極３０が形成されており、このゲート電極３０がワード線（図示せず）に接続される。

ソース１０ａはアース用のプラグ４０ａを介してアース用の配線４０ｂに接続される。これらのプラグ４０ａとアース配線４０ｂとは、タングステン（Ｗ）やドープト・ポリシリコン（Ｄ−ＰｏｌｙＳｉ）のような導電性の良好な材料により形成される。

一方、ドレイン１０ｂには、ＣＶＤ−Ｗを用いて形成された第１層配線Ｍ０のコンタクトプラグ５０が接続され、このコンタクトプラグ５０上には、ＣＶＤ−Ｗで形成されたコンタクトプラグ６０がさらに接続される。そして、このコンタクトプラグ（下部電極接続用）６０上に下部電極７０が接続される。

下部電極７０上には相変化層としてＧＳＴ８０ａと上部電極８０ｂとが形成され、この上部電極８０ｂ上に上部電極コンタクト（ＴＥＣ）９０が接続される。上部電極コンタクト９０は、さらにビット線となる上層配線Ｍ１に接続される。

この従来の相変化メモリ装置において、下部電極（ＢＥ：Bottom Electrode）７０は、ヒータ電極ともいい、ＧＳＴ８０ａの結晶状態を変化させるためのジュール熱を供給する。ＧＳＴ８０ａに下部電極７０を介して融点（約６２５℃）に達する熱量を短時間に供給してから急速に冷却すると、ＧＳＴ８０ａは非晶質状態になり、バイナリ「１」に対応するようになる。一方、融点より低い結晶化温度（約４００℃）となる熱量を下部電極７０を介してＧＳＴ８０ａに長時間供給してから冷却すると、ＧＳＴ８０ａは結晶質になるので、バイナリ「０」に対応するようになる。

従来の相変化メモリ装置では、下部電極７０はヒータ電極であるから、窒化チタン（ＴｉＮ）のような高抵抗の材料により形成される。コンタクトプラグ６０は、この下部電極７０から発生する熱を半導体ウエハ１００に逃がさないようにするために必須である。また、下部電極７０を最小寸法１００ｎｍ以下に微細化することによって、低電力で効率的にジュール熱をＧＳＴ８０ａに伝達させるとともに、コンタクトプラグ６０を介したウエハ１００への放熱を抑制することもできる。

特開２００４−３４９５０４号公報 2005 Symposium on VLSI Technology Digest of Technical Papers(米国),2005年,P96-99

上述のように、従来の相変化メモリ装置では、ＧＳＴ８０ａを流れる電流の電流密度は、電極７０とＧＳＴ８０ａとの接触面積が減少すればするほど増加すると共に、発生するジュール熱も増大する。このため、電極７０とＧＳＴ８０ａとの接触面積は、フォトリソグラフィーで露光可能な最小寸法で設計される。しかしながら、このような露光限界以下に微細化することが求められている。

本発明は、上記露光限界という課題を解決し、ＧＳＴに電流を流すための電極を露光限界以下に微細化する技術を提供するものである。

本発明の相変化メモリ装置の製造方法は、半導体基板上に電界効果型トランジスタを形成する工程と、この電界効果型トランジスタのソースまたはドレインに電気的に接続させてコンタクトプラグを形成する工程と、このコンタクトプラグに一端が接続する電極をジルコニウムボロンナイトライドにより形成する工程と、前記電極の他端に接続させて相変化層を形成する工程とを備えてなり、前記電極をジルコニウムボロンナイトライドにより形成する工程の後、このジルコニウムボロンナイトライド表面を酸化する工程をさらに設けたことを特徴とする。

本発明によれば、絶縁膜の上では高抵抗となり、金属の上では低抵抗になる材料ジルコニウムボロンナイトライド（ＺｒＢｘＮｙ）を電極材料として用いることにより、コンタクト孔（ホール）の中に微小な電極をセルファラインで作製することができる。これによって、相変化メモリの書き込み電流を低減できる。このため、相変化材料を用いたメモリーデバイスの電極を露光限界によらずに微細化することができるから、相変化材料を用いたメモリーデバイス（相変化メモリ装置）の微細化を可能にさせ得る。

本発明によれば、ＧＳＴに電流を通じる電極を小さく製造することができる。ＧＳＴと接触する電極が大きいと相変化させる（溶解させたり、結晶化させたりする）領域のボリュームが大きい。ボリュームが大きいと、消費される電力、または相当する電流が大きくなり、消費電力が大きくなる。消費電力を小さくして、相変化させる領域を小さくするにはＧＳＴに接続する小さな電極が必要である。本発明によれば、再現性よく小さな電極を安いコストで作製することができる。また、１世代だけでなく、次の世代にまで拡張が可能である。そのため、大きな費用と長い時間のかかるパタン生成のための露光技術に依存しない微細電極作製技術を提供できる。

以下、本発明及びその関連発明の実施形態を図面に基づいて説明する。図１は、第１の実施形態としての相変化メモリ装置の特徴的な構造の一例を説明する断面図であって、特にＧＳＴの下部電極にＺｒＢＮを用いた構造の模式的断面図である。この構造は、ＧＳＴに接続させる微細電極を作製するための工程を説明するための一例であって、相変化メモリセル以外の構造は、従来の相変化メモリ装置（図６）と同じなので、図１には示していない。

この相変化メモリ装置では、半導体基板１０１に電界効果型トランジスタが形成され、この電界効果型トランジスタのソースまたはドレインとなるＮ型の拡散層１０２にコンタクトプラグ（接続孔）１０４を介して第１層配線１０５が電気的に接続されている。コンタクトプラグ１０４と第１層配線１０５とは、ＣＶＤ法によるＷ等の導電体からなる。そして、この第１層配線１０５上に電極Ｅ１が電気的に接続されて設けられ、この電極Ｅ１上に、さらに相変化層としてＧＳＴ１０９が接続されている。このＧＳＴ１０９上には、さらに上部電極１１０が形成され、この上部電極１１０がコンタクトプラグ１１２により上層配線（図示せず）に接続されている。また、これらの配線は、層間絶縁膜１０３、１０６、１１１により他配線と電気的に絶縁されて構成されている。

電極Ｅ１は、ジルコニウムボロンナイトライド（ＺｒＢＮ）により形成されており、層間絶縁膜１０６に接した部分１０８は絶縁性となる一方で、第１層配線１０５の導電膜に接した部分１０７は導電性となっている。これは、ジルコニウムボロンナイトライドがこの導電膜（１０５）表面では導電膜として成長し、層間絶縁膜１０６表面では絶縁膜として成長するという性質があるためである。よって、電極Ｅ１は、層間絶縁膜１０６に接する絶縁部分１０８の内部に円錐状の導電部分１０７が配される構造になるので、ＧＳＴ１０９との実効接続面積１１３を、電極径未満に微細化できる。

次に、図１を用いて、本発明に係る相変化メモリ装置の製造方法を、特に電極作製の工程を詳細に説明する。なお、以下の説明は通常のＣＭＯＳ製造工程に基づき、一般的な洗浄および測定等の工程は省略する。

（１）径３００ｎｍのＳｉウエハ１０１を準備する。ここでは３００ｎｍウエハを使用するが、本発明は、Ｓｉウエハ径によらない。
（２）標準的ＣＭＯＳ製造工程によりＳＴＩを形成し、周辺回路を構築するための電界効果トランジスタを形成する。
（３）約８５０℃でパッド酸化し、熱酸化膜を３０ｎｍ程度成長させる。

（４）このパッド酸化膜上にＮ⁺層パタンを露光する。
（５）Ａｓイオンを、３０ｋｅＶ、３×１０¹⁵／ｃｍ²で注入する。これによって、Ｎ型拡散層１０２を形成する。
（６）Ｏ₂アッシングおよび過酸化水素／硫酸ウエット処理によりレジストを除去する。
（７）次に、約８５０℃で３０分間のアニール処理を行う。
（８）プラズマＴＥＯＳ酸化膜等の層間絶縁膜１０３を５００ｎｍ成長させる。

（９）ここに通常のフォトリソグラフィー法によって、例えば、径２００ｎｍのコンタクトホール・パタンを露光する。
（１０）公知の絶縁膜エッチ法によって、径２００ｎｍ、アスペクト比２．５のコンタクトホールを形成する。
（１１）レジストを除去する。
（１２）次に、アルバック製スパッタ装置「ＥＮＴＲＯＮ−ＥＸ」等のスパッタ装置によりバリアー膜（ＴｉＮ／Ｔｉ）を成膜する。このとき、Ｔｉ膜を２０ｎｍ、ＴｉＮ膜を４０ｎｍの厚さで連続成膜することによって、コンタクトホール内壁をＴｉＮ／Ｔｉ積層膜で覆う。

（１３）次に、ＡＭＡＴ製「ＣＥＮＴＵＲＡＣＶＤ−Ｗ」等によってＣＶＤ−Ｗ膜を約２５０ｎｍ堆積させる。
（１４）次に、公知のＷ−ＣＭＰ法によって、平坦部のＷおよびＴｉＮ／Ｔｉ膜を除去する。これによって、コンタクトプラグ１０４を形成する。そして、上記工程（７）〜（１３）を繰り返すことによって、第１層配線１０５を同様に形成する。
（１５）続いて、層間絶縁膜１０６をＣＶＤ法等により約１００ｎｍ成長させる。

（１６）下部コンタクト電極（ＢＥＣ：Bottom Electrode Contact）パタンとして、径８０ｎｍのホールパタンを露光する。
（１７）公知の絶縁膜エッチ（ＢＥＣエッチ）技術によって、電極用のホールをエッチングして形成する。
（１８）レジストを除去する。

（１９）次に、アルバック製「ＺｒＢＮ−ＣＶＤ」装置によって、ＺｒＢＮ膜を約２４０℃で５０ｎｍほど成膜する。これによって、電極用のホール内をＺｒＢＮで埋め込む。
（２０）次に、メタルＣＭＰ法によって、通常のバリアメタルＣＭＰと同等条件を用いて、ホール外部のＺｒＢＮ膜を除去する。これによって、電極Ｅ１を形成する。
（２１）次に、アルバック製スパッタ装置「ＥＮＴＲＯＮ−ＥＸＧＳＴ」によって、ＧＳＴ膜１０９を約１００ｎｍ成長させる。

（２２）次に、Ｗ／ＴｉＮ成長をアルバック製「ＥＮＴＲＯＮ−ＥＸ」により行って５０ｎｍ程度堆積させる。
（２３）そして、上部電極１１０のパタンを露光する。
（２４）次に、Ｗ、ＴｉＮおよびＧＳＴをエッチング処理することによって、上部電極１１０を形成する。
（２５）続いて、層間絶縁膜１１１を成膜する。

（２６）この層間絶縁膜１１１にＣＭＰ処理をして平坦化する。
（２７）上部電極コンタクト（ＴＥＣ）パタンを露光する。
（２８）そして、通常の絶縁膜エッチ技術によって、ＴＥＣエッチを行う。
（２９）レジストを除去する。これによって、上部電極１１０と上層配線（Ｍ１：図示せず）とを接続するためのコンタクトホールを形成する。

（３０）次に、バリアメタル（ＴｉＮ・Ｔｉ）を成膜する。
（３１）そして、ＣＶＤ−Ｗによりコンタクトホールを埋め込む。
（３２）最後に、コンタクトホール外のＷ／ＴｉＮ／ＴｉをＣＭＰ処理により除去し、上部電極コンタクトプラグ１１２を形成する。

以上が、構造の作製工程の一例である。ＺｒＢＮという材料の成長と性質が本発明の特徴であるので、以下詳述する。

ＺｒＢＮ膜はＺｒとＢとＮの化合物であり、Ｘ線回折で回折ピークが観察されない（ここでは、これをアモルファス相と定義する）膜であり、マイクロ波ＣＶＤを用いて成長させた。成長のためのガス励起にマイクロ波を用いた。１００ｓｃｃｍのＮ₂ガスを通す石英管が空洞共振器を貫通して構成されており、その共振器に２．４５ＧＨｚのマイクロ波を供給することによりリモートプラズマを発生させて、それをチャンバーに導入して反応に係わる原料ガスを励起した。励起電力は典型的には５００Ｗとした。排気速度は、チャンバー圧力が２７０Ｐａに保たれるように制御した。ＺｒとＢの原料ガスとしてＺｒ（ＢＨ₄）₄が０．３７ｇ／分の速度で成長チャンバーに供給されるように、Ａｒ１００ｓｃｃｍをキャリアーガスとして輸送した。Ｚｒ（ＢＨ₄）₄を安定に昇華させるために容器を５℃に保ち、Ａｒ流量で輸送量をマスフロー制御で制御した。このようにして成長させたＺｒＢＮ膜は結晶相でなくアモルファス相である。成長速度は温度に依存した。ウエハの温度は２４０〜２６０℃の間で制御した。成長速度は基板の種類により違っており、ウエハ温度が２４０℃のとき、ＣｕやＷ等の金属表面では３．６ｎｍ／分が典型的であり、シリコン酸化膜を代表とする層間（絶縁）膜では５．６ｎｍ／分が典型的であった。絶縁膜表面に対しては２６０℃のとき２８ｎｍ／分の成長速度であった。

成長させた膜のＡｕｇｅｒ電子分光による組成分析では、典型的には、窒素（Ｎ）が４５％、ボロン（Ｂ）が３７％、ジルコニウム（Ｚｒ）が１８％であった。組成は、絶縁膜と金属膜の表面では大きな差を認められなかったが、電気抵抗は、両者に大きな差が現れた。２４０℃のとき、層間絶縁膜の表面に成長した膜は、測定上限１ＭΩ／□の４プローブ法では測定できないくらいの高抵抗層であった。膜の厚みから換算すると数オームｃｍ以上である。ＷやＣｕの上に成長したＺｒＢＮ膜の比抵抗は９〜１７μΩｃｍの低抵抗の膜であった。よって、金属に接続した表面からは低抵抗の膜が、層間絶縁膜の表面からは高抵抗の膜が成長する性質があり、抵抗の値の比としては少なくとも約５桁の違いがある。

本発明ではこの材料をＧＳＴ膜の下部電極ＢＥに用いた。ＺｒＢＮの抵抗値はＢＥ孔側面では高く底面では低いので、円錐状の低抵抗ＺｒＢＮがＢＥコンタクト孔の中に形成されて、ＧＳＴにはコンタクト孔径より小さい面積の下部電極が接続された構造となる。ＺｒＢＮアモルファス膜は絶縁膜の上では高抵抗膜となる性質があるので、ＺｒＢＮのＣＭＰにおいては、層間絶縁膜上のＺｒＢＮは残っていても良い。したがって、横方向の漏れ電流を無視できるデバイス構造のときはＣＭＰで除去しないでも良い。本実施例においては、残さないで平面上のＺｒＢＮを除去する例を示した。

下部電極ＢＥにＺｒＢＮを用いた場合と、それに変えてＴｉＮを用いた参照構造の場合の測定値の比較を行った。ＴｉＮは抵抗値の下地表面依存性がないので、ＢＥ孔に埋め込まれた材料全体の接触面積（ＢＥの面積Ｓ２）が電極として作用する。ＺｒＢＮの場合は円錐状に低抵抗層が成長するので、ＧＳＴと接続する実効接続面積１１３（Ｓ１）は小さい。接続面積の違いがＧＳＴをリセットさせる電流値に差を出させる。図２に、ＴｉＮ（ＢＥとしたとき）を埋め込んだ構造（図中の曲線（ｂ））と本発明の構造（ＺｒＢＮをＢＥとしたとき（図中の曲線（ａ））による、直径８０ｎｍの下部電極ＢＥを持つセルのリセット電流に対する抵抗値を０．２５ｍＡで規格化して示す。溶解させてアモルファス相を作る作用をすると考えられるリセット電流値はＺｒＢＮを用いたとき（図中の曲線（ａ））、ＴｉＮ（図中の曲線（ｂ））より小さい。これは、小さな実効接続面積Ｓ１の効果と考える。露光技術で得られる電極面積より小さな実効電極面積を得る本発明はＢＥの深さを調節することにより、さらに小さくすることも、また、大きくすることも可能であるので、デバイスの世代に依存しないで、リセット電流性能を制御できる。これは、開発の費用と時間を低減することを可能にさせる。

次に、第２の実施形態について、図３を例示して説明する。この第２の例では、上述の第１の実施形態の場合と同様に、半導体基板３０１に電界効果型トランジスタが形成され、この電界効果型トランジスタのソースまたはドレインとなるＮ型の拡散層３０２にコンタクトプラグ３０４を介して第１層配線３０５が電気的に接続されている。コンタクトプラグ３０４と第１層配線３０５とは、ＣＶＤ法により得られるＷ等の導電体からなる。そして、この第１層配線３０５上に電極Ｅ２が電気的に接続され、この電極Ｅ２上には、この電極Ｅ２の表面を酸化して得た極薄の絶縁膜３１３が形成される。この絶縁膜３１３を介して、電極Ｅ２がＧＳＴ３０９に接続されている。このＧＳＴ３０９上には、さらに上部電極３１０が形成され、この上部電極３１０がコンタクトプラグ３１２により上層配線（図示せず）に接続されている。また、これらの配線は、層間絶縁膜３０３、３０６、３１１により他配線と電気的に絶縁されて構成されている。

電極Ｅ２は、先の実施形態の場合と同様に、ジルコニウムボロンナイトライド（ＺｆｒＢＮ）により形成されており、層間絶縁膜３０６に接する絶縁部分３０８の内部に円錐状の導電部分３０７が配される構造になっている。

第１の実施形態との相違点は、電極Ｅ２を酸化して得た極薄の絶縁膜３１３が電極Ｅ２表面に形成され、この絶縁膜３１３を介して電極Ｅ２とＧＳＴ３０９が接続されているところにある。絶縁膜３１３は、１ｎｍ〜２ｎｍ程度であって、このような数ｎｍの酸化膜に通電すると電流ストレスが加わり、一定の電荷通過により酸化膜は破壊される。破壊される電荷量はドライ酸化膜のとき１０クーロン／ｃｍ²前後である。酸化膜に欠陥があると数桁小さい電荷量で破壊される。破壊は一箇所で優先的におきるので、ピンポイントの通路で破壊される。一度破壊されると酸化膜の場合はもとの性質には戻らなくなり、電流電圧が線形な抵抗成分が残るだけである。この性質があるのでＢＥの電極の上に酸化膜を形成して、これを電流で破壊することにより、ピンポイントの電極を作り出すことができる。よって、電極Ｅ２の実効電極面積をさらに小さくすることができる。

本実施形態では、第１の実施形態で説明した製造方法の工程（１８）ＺｒＢＮ成膜に続く工程（１９）ＣＭＰ処理の後、大気中に３０分間〜１時間放置することによって、ＺｒＢＮ膜表面にＺｒを含む酸化膜３１３を形成させた。自然酸化によるものであるから、酸化膜３１３の厚は１〜２ｎｍで一定となる。Ａｕｇｅｒ電子分光分析では、酸素が進入してＺｒとの酸化物を形成していた。また、プラズマ酸化でも酸化を促進することがＡｕｇｅｒ電子分光分析で確認された。

次に、この図３に示す構造に電流を通じて酸化膜３１３を破壊した。一定の電流を通じると電圧が発生するが、その電圧が急減した時点で破壊されたと判断される。ピンポイントなので破壊された構造を観察することが極めて困難であるので、この構造の概念を図４に示す。

図４に示すように、絶縁膜３１３の一点４００（Ｚｒを含む酸化膜の点欠陥部分）のみが破壊される。通じた電荷量は破壊電荷になるが、その電荷量は、酸化時間（酸化膜厚）だけでは制御が難しく一定ではなかったが、０．１クーロン／ｃｍ²を超える試料は無かった。破壊が確認されたセルを用いて、リセット電流と抵抗を調べた例を図５に示す。ＺｒＢＮをＢＥとしたときの場合を、図５中の曲線（ａ）に示し、ＢＥのＺｒＢＮの上に酸化層を形成し、電流ストレスで破壊欠陥を発生したあとの場合を、図５中の曲線（ｂ）に示した。図５の場合も、図２の場合と同様に、ＢＥを持つセルのリセット電流に対する抵抗値を０．２５ｍＡで正規化して示す。図５から、酸化膜を挿入した場合の曲線（ｂ）の方が、酸化膜を挿入しない場合の曲線（ａ）より小さいリセット電流が観察された。これは、挿入した酸化膜が熱抵抗の作用もあるので、その効果も重なっているとも推測される。

本発明によれば、ＺｒＢＮという電気抵抗の特性が表面に依存して大きく異なる材料を用いることにより、ＧＳＴを用いる相変化メモリセルの小さな下部電極を作製することによって、下部電極の孔に一様に電極材料ＴｉＮを埋めるよりも小さなリセット電流でリセット特性を得ることができる。また、ＺｒＢＮ表面を酸化して得た酸化膜を挿入することで、さらに小さなリセット電流を得ることができる。

なお、本発明におけるＺｒＢＮ成膜は、マイクロ波ＣＶＤを含めて、既知のＣＶＤ装置であればいずれでも可能であり、例えば、株式会社アルバック社製のＣＶＤ装置を用いることもできる。
本発明の関連発明に関して以下記載する。
相変化メモリ装置は、相変化層と、この相変化層に一端が接触する電極と、この電極の他端に接続するコンタクトプラグと、このコンタクトプラグにソースまたはドレインが電気的に接続された電界効果型トランジスタとを備えた相変化メモリ装置であって、前記電極をジルコニウムボロンナイトライドにより形成してなる。前記電極は、径１００ｎｍ以下のホール内表面にジルコニウムボロンナイトライドが成膜されてなる。前記ホールのアスペクト比が１以上である。

本発明は、カルコゲナイド半導体を利用した相変化メモリを含む半導体装置に適用して好適なものである。

第１の実施形態としての相変化メモリ装置の特徴的な構造の一例を説明する模式的断面図。リセット電流に対するＧＳＴセルの規格化された抵抗を示すグラフ。ＺｒＢＮを酸化して得た酸化膜を挿入したセル構造の模式的断面図。Ｚｒを含む酸化膜に欠陥が導入された構造の模式的断面図。リセット電流に対するＧＳＴセルの規格化された抵抗を示すグラフ。従来の相変化メモリ装置の構造を示す模式的断面図。

符号の説明

１０１、３０１半導体基板
１０２、３０２ソース／ドレイン拡散層
１０３、１０６、１１１、３０３、３０６、３１１層間絶縁膜
１０４、３０４コンタクトプラグ
１０５、３０５第１配線膜（導電膜）
１０７、３０７導電部分
１０８、３０８絶縁部分
１０９、３０９ＧＳＴ（ＧｅとＳｂとＴｅのカルコゲナイド化合物）
１１０、３１０上部電極（Ｗ／ＴｉＮ）
１１２、３１２コンタクトプラグ
１１３実効接続面積Ｓ１（ＧＳＴと接続する面積Ｓ１）
３１３絶縁膜（Ｚｒを含む酸化膜）
４００Ｚｒを含む酸化膜の点欠陥
Ｅ１、Ｅ２電極

Claims

半導体基板上に電界効果型トランジスタを形成する工程と、この電界効果型トランジスタのソースまたはドレインに電気的に接続させてコンタクトプラグを形成する工程と、このコンタクトプラグに一端が接続する電極をジルコニウムボロンナイトライドにより形成する工程と、前記電極の他端に接続させて相変化層を形成する工程とを備えてなり、前記電極をジルコニウムボロンナイトライドにより形成する工程の後、このジルコニウムボロンナイトライド表面を酸化する工程をさらに設けたことを特徴とする相変化メモリ装置の製造方法。