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CN113257998A - 存储器装置 - Google Patents

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CN113257998A
CN113257998A CN202010580264.4A CN202010580264A CN113257998A CN 113257998 A CN113257998 A CN 113257998A CN 202010580264 A CN202010580264 A CN 202010580264A CN 113257998 A CN113257998 A CN 113257998A
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electrode
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吴昭谊
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
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Abstract

公开相变存储器装置及其制造方法，所述存储器装置包括：衬底；底部电极，设置在所述衬底上方；顶部电极，设置在所述底部电极上方；以及相变层，设置在所述顶部电极与所述底部电极之间。所述相变层包含硫族化物Ge‑Sb‑Te(GST)材料，所述Ge‑Sb‑Te材料包含至少30原子％的Ge，并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂。

Description

存储器装置
技术领域
本公开涉及半导体装置，且具体来说涉及具有改善的数据保持能力(dataretention)的相变随机存取存储器(phase-change random-access memory，PCM)结构及其形成方法。
背景技术
相变随机存取存储器(PCM或PCRAM)是一种非易失性随机存取计算机存储器形式。PCRAM技术基于一种在正常环境温度下可以是非晶形或晶形的材料。当材料处于非晶态时，材料具有高电阻。当材料处于晶态时，材料具有低电阻。为了控制材料的状态，可对材料进行加热及冷却。通过将材料加热到高于其结晶点，材料进入其结晶态。可例如通过使电流穿过加热元件而对材料进行加热。随着材料冷却，所述材料进入非晶态。PCRAM还具有实现多种不同中间状态的能力，从而具有在单个单元中保持多个位元(bits)的能力，但以这种方式对单元进行编程时存在的困难使得这些能力无法在需要相同能力的其他技术(最显著的是闪速存储器)中实现。此外，虽然现有的PCRAM一般来说足以满足其预期目的，但随着装置规模的不断缩小，其并非在所有方面都是完全令人满意的。
发明内容
在一些实施例中，本公开提供一种存储器装置，包括：衬底；底部电极，设置在所述衬底上方；顶部电极，设置在所述底部电极上方；以及相变层，设置在所述顶部电极与所述底部电极之间，所述相变层包含硫族化物Ge-Sb-Te材料，所述Ge-Sb-Te材料包含至少30原子％的Ge，并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本产业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据本公开的各种实施例，包括相变存储器单元及场效应晶体管的相变随机存取存储器(PCRAM)结构的示意图。
图2是根据本公开的各种实施例，包括多个相变存储器单元的PCRAM结构的示意图。
图3是根据本公开的各种实施例，包括相变存储器装置及场效应晶体管的存储器装置的垂直截面图。
图4A到图4D是根据本公开的各种实施例，可包括在图3的存储器装置中的相变存储器单元的垂直剖视图。
图5A是根据本公开的各种实施例，示出在加热到200℃时包括相变层的示例性相变存储器单元的电阻随时间变化的曲线图，所述相变层包含掺杂有氮的GST-612。
图5B是示出在加热到200℃时包括常规相变层的比较性相变存储器单元的电阻随时间变化的曲线图，所述常规相变层包含掺杂有氮的Ge2Sb2Te5(GST-225)。
图6是根据本公开的各种实施例，示出形成包括相变存储器单元的存储器装置的方法的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征上方或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于……之下(beneath)”、“位于……下方(below)”、“下部的(lower)”、“位于……上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
范围在本文中可被表示为从“约”一个特定值和/或到“约”另一个特定值。当表示此种范围时，实例包括从一个特定值和/或到另一个特定值。类似地，当值被表示为近似值时，通过使用先行词“约”或“实质上”，将理解特定值形成另一方面。在一些实施例中，“约X”的值可包括+/-1％X的值。还应理解，每个范围的端点相对于另一端点及独立于另一端点都是重要的。
相变随机存取存储器(PCRAM)是一种非易失性存储器装置，其利用不同的电阻相(resistive phase)及相变材料(包括硫族化物及电阻材料)的相之间的热诱导相变。PCRAM可由许多独立操作的存储器单元构成。PCRAM单元可包括加热器及电阻器。PCRAM单元可作为主要由可逆相变材料制成的数据存储元件来操作，以便为逻辑“0”状态及“1”状态提供至少两种显著不同的电阻率。为了从PCRAM单元读取状态(数据)，在不触发加热器产生热量的情况下向相变材料施加足够小的电流。如此一来，可测量相变材料的电阻率，并且可读取代表电阻率的状态，即代表高电阻率的“0”状态或代表低电阻率的“1”状态。
为了在PCRAM单元中写入状态(数据)，例如，为了写入代表相变材料的低电阻率相的“1”状态，可向产生热量的加热器施加中等电流，用于在高于结晶温度但低于相变材料的熔化温度的温度下使相变材料退火达一段时间以实现结晶相。当相变材料加热到高于结晶温度的温度时，所述材料可能进入相变材料表现出低电阻的结晶状态。在低电阻值的情况下，电荷可能流入材料中以建立“1”状态值。
为了写入代表相变材料的高电阻率相的“0”状态，可向加热器施加非常大的电流以产生热量，从而在高于相变材料的熔化温度的温度下熔化相变材料；并且将电流突然切断以将温度降低到相变材料的结晶温度以下，从而使相变材料的非晶结构淬火及稳定。随着相变材料进入非晶态，相变材料表现出高电阻值。高电阻值可能会阻止电荷流入材料以建立“0”状态值。因此，非常大的电流可以是脉冲形式。
图1是根据实施例构造的PCRAM结构10的示意图。PCRAM结构10可包括连接在一起的一个相变存储器单元100及电流控制装置。相变存储器单元100包括夹置在两个电极之间的相变材料层。在一个实施例中，相变层材料的电阻被配置为被调节成分别代表不同逻辑状态的多个水平。
PCRAM结构10中的电流控制装置可以是可操作以在操作期间控制流经相变存储器单元100的电流的装置。在本实施例中，电流控制装置是晶体管(或选择器晶体管)，例如场效应晶体管(field effect transistor，FET)。举例来说，FET 700可以是金属氧化物半导体(metal-oxide-semiconductor，MOS)FET。FET 700包括源极(S)、漏极(D)及栅极(G)。源极S及漏极D可以被不对称地设计，使得在形成操作期间FET上的电压降及断开状态泄漏电流(off-state leakage current)可被共同优化。源极S及漏极D可单独形成，使得源极S及漏极D可被独立地调整以实现不对称结构。更具体来说，源极S及漏极D可在掺杂浓度方面彼此不同。在各种实施例中，源极及漏极在掺杂浓度、掺杂分布曲线(doping profile)及掺杂种类中的至少一者方面可为不同的。
FET 700可与存储器单元100电耦合。在本实例中，存储器单元100的一个电极连接到FET 700的漏极D。FET 700的栅极G可连接到字线，并且存储器单元100的另一电极可连接到位线，如关于图3所详细论述。
如图1所示，FET 700的栅极(G)、源极(S)、漏极(D)及主体分别被标记为G、S、D及B。栅极、源极、漏极及衬底在操作期间的相应电压分别被标记为Vg、Vs、Vd及Vb。此外，在操作期间，通过存储器单元100的电流被标记为Id，并且从位线施加到存储器单元100的一个电极的电压被标记为Vp。
在一个实施例中，PCRAM结构10可以是双端子存储器结构(two terminal memorystructure)，其中FET 700的栅极作为第一端子运作，而存储器单元100的一个电极作为第二端子运作。第一端子由从字线施加到FET700的栅极G的第一电压控制，而第二端子由从位线施加到相变存储器单元的一个电极的第二电压控制。在一个实例中，源极接地，并且FET700的主体接地或浮动(floating)。
在另一实施例中，PCRAM结构10可以是三端子存储器结构，其中三个端子包括FET700的栅极作为第一端子、存储器单元100的电极(不与晶体管的漏极直接连接的电极)作为第二端子、以及FET 700的源极作为第三端子。具体来说，在相变存储器单元100的操作期间，第一端子(栅极)可由来自字线的第一电压控制，第二端子可由来自位线的第二电压控制，并且第三端子可由来自源极线(source line)的第三电压控制。在一个实例中，源极接地。在替代实例中，第二端子接地。FET 700的衬底(或主体)可接地或浮动。
图2是具有根据本公开的各种实施例构造的多个相变存储器单元100的存储器结构20的示意图。相变存储器单元100可被配置成与多条字线24及多条位线26耦合的阵列。在一个实施例中，字线24及位线26可交叉配置(cross-configured)。此外，相变存储器单元100中的每一者都可操作以实现多个电阻水平，且因此实现多位元存储(multiple bitstorage)。在本实施例中，源极线28被配置为分别连接到存储器单元100的源极。源极线28可被配置成使得一条源极线28与一个相应的相变存储器单元100耦合。作为另外一种选择，一条源极线可与存储器结构20中的相变存储器单元100的子集耦合。
图3是根据本公开各种实施例的存储器装置200的剖视图。参照图3，存储器装置200包括设置在衬底30上的一个或多个相变存储器单元100及对应的场效应晶体管(FET)700。存储器装置200可包括以1T1R配置(即，一个存取晶体管连接到一个电阻存储器单元的配置)排列的二维存储器单元阵列。
衬底30可以是半导体衬底，例如可商购获得的硅衬底。作为另外一种选择或另外，衬底30可包含基本半导体材料、化合物半导体材料和/或合金半导体材料。基本半导体材料的实例可以是但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以是但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。也可使用本公开的设想范围内的其他合适的材料。
FET 700可提供操作存储器单元100所需的功能。具体来说，FET 700可被配置为控制存储器单元100的编程操作、擦除操作及感测(读取)操作。在一些实施例中，存储器装置200可在衬底30上包括感测电路和/或顶部电极偏置电路(top electrode biascircuitry)。FET 700可包括互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)晶体管。衬底30可视情况包括附加的半导体装置(例如，电阻器、二极管、电容器等)。
包含例如氧化硅等介电材料的浅沟槽隔离结构720可形成在衬底30的上部中。可在由浅沟槽隔离结构720的连续部分横向包围的每个区域内形成合适的掺杂半导体阱，例如p型阱及n型阱。因此，FET 700可形成在衬底30上位于隔离结构720之间，使得FET 700可通过隔离结构720彼此电隔离。
每个FET 700可包括源极区732、漏极区738、在源极区732与漏极区738之间延伸的包括衬底30的表面部分的半导体通道区735、以及栅极结构750。每个栅极结构750可包含栅极介电质752、栅极电极754、栅极帽介电质(gate cap dielectric)758及介电栅极间隔件756。可在每个源极区732上形成源极侧金属半导体合金区742，并且可在每个漏极区738上形成漏极侧金属半导体合金区748。
在一些实施例中，通道区735可掺杂有第一类型的掺杂剂，且源极区732及漏极区738可掺杂有与第一类型相反的第二类型的掺杂剂。在本实例中，FET 700可以是n型FET(n-type FET，nFET)。因此，通道区735可以是p型通道。
在一个实施例中，源极区732可通过第一离子植入工艺形成，且漏极区738可通过第二离子植入工艺形成。第二离子植入工艺可在掺杂剂量、植入角度及掺杂剂(掺杂种类)中的至少一者方面不同于第一离子植入工艺。在一个实施例中，第一离子植入工艺包括：在衬底上形成第一图案化掩模、以及使用第一图案化掩模作为植入掩模将第一离子植入应用到衬底。第一图案化掩模可包括开口，使得用于源极的衬底区域因此未被覆盖。第一图案化掩模可以是通过光刻工艺形成的图案化光致抗蚀剂层，或者作为另外一种选择，是通过光刻工艺及蚀刻形成的图案化硬掩模。类似地，第二离子植入工艺可包括：在衬底上形成第二图案化掩模、以及使用第二图案化掩模作为植入掩模将第二离子植入应用到衬底。第二图案化掩模可包括开口，使得用于漏极的衬底区域因此未被覆盖。在形成及组成方面，第二图案化掩模可类似于第一图案化掩模。
在介电材料层660中形成的各种金属互连结构680可形成在衬底30及在衬底30上形成的装置(例如，FET 700)上方。介电材料层可包括例如接触层介电材料层(contact-level dielectric material layer)(介电层601)、第一金属线层介电材料层(firstmetal-line-level dielectric material layer)(介电层610)、第二线及通孔层介电材料层(second line-and-via-level dielectric material layer)(介电层620)、第三线及通孔层介电材料层(介电层630)、第四线及通孔层介电材料层(介电层640)及第五线及通孔层介电材料层(介电层650)。
金属互连结构680可通过执行例如以下任何合适的沉积工艺来形成：化学气相沉积(chemical vapor deposition，CVD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、高密度等离子体化学气相沉积(high density plasma CVD，HDPCVD)工艺、金属有机化学气相沉积(metal organicCVD，MOCVD)工艺、电镀工艺或等离子体增强化学气相沉积(plasma enhanced CVD，PECVD)工艺。
金属互连结构可包括形成在接触层介电材料层(介电层601)中并且接触FET 700各自的组件的装置接触通孔结构612、形成在第一金属线层介电材料层(介电层610)中的第一金属线618、形成在第二线及通孔层介电材料层(介电层620)的下部中的第一金属通孔结构622、形成在第二线及通孔层介电材料层(介电层620)的上部中的第二金属线628、形成在第三线及通孔层介电材料层(介电层630)的下部中的第二金属通孔结构632、形成在第三线及通孔层介电材料层(介电层630)的上部中的第三金属线638、形成在第四线及通孔层介电材料层(介电层640)的下部中的第三金属通孔结构642、形成在第四线及通孔层介电材料层(介电层640)的上部中的第四金属线648、形成在第五线及通孔层介电材料层(介电层650)的下部中的第四金属通孔结构652、以及形成在第五线及通孔层介电材料层(介电层650)的上部中的第五金属线658。在一个实施例中，金属互连结构680可包括连接到存储器元件阵列的源极侧电源的源极线。由源极线提供的电压可通过在存储器阵列区(存储器单元100)中提供的存取晶体管施加到底部电极。
每个介电层(601、610、620、630、640、650)可包含介电材料，例如未经掺杂的硅酸盐玻璃、经掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、其多孔变体、或其组合。每个金属互连结构(612、618、622、628、632、638、642、648、658)可包含至少一种导电材料，所述导电材料可以是金属衬垫层(例如金属氮化物或金属碳化物)及金属填充材料的组合。每个金属衬垫层可包含TiN、TaN、WN、TiC、TaC及WC，且每个金属填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其组合。也可使用本公开的设想范围内的其他合适的材料。在一个实施例中，第一金属通孔结构612及第一金属线618可通过双镶嵌工艺形成为集成线及通孔结构，第二金属通孔结构622及第二金属线628可通过双镶嵌工艺形成为集成线及通孔结构，第三金属通孔结构632及第三金属线638可通过双镶嵌工艺形成为集成线及通孔结构，第四金属通孔结构642及第四金属线648可通过双镶嵌工艺形成为集成线及通孔结构，和/或第五金属通孔结构652及第四金属线648可通过双镶嵌工艺形成为集成线及通孔结构。
在一些实施例中，存储器单元100可设置在第五介电材料层(介电层650)内，并且每个存储器单元100可电连接到相应的第四金属线648及第五金属线658。然而，本公开并不限于存储器单元100的任何特定位置。举例来说，存储器单元100可设置在任何介电材料层660内。
金属互连结构680可被配置为将每个存储器单元100连接到相应的FET 700，并将FET 700连接到相应的信号线。举例来说，FET 700的漏极区738可通过例如金属通孔结构(612，622，632，642)的子集及金属线(618，628，638，648)的子集电连接到存储器单元100的底部电极(参见图4A到图4D)。每个漏极区738可经由金属互连结构680的相应子集连接到相应存储器单元100的第一节点(例如，底部节点)。每个FET 700的栅极电极754可电连接到字线，所述字线可实施为金属互连结构680的子集。每个存储器单元100的顶部电极(参见图4A到图4D)可电连接到相应的位线，所述位线被实施为金属互连结构的相应子集。每个源极区732可电连接到相应的源极线，所述源极线被实施为金属互连结构的相应子集。虽然图3中仅示出了五层金属线，但应理解，在图3所示的层之上可形成更多的金属线层。此外，应理解，可基于设计参数来选择其中形成有源极线、字线及位线的各层。
图4A是根据本公开的各种实施例，可包括在图3的PCRAM装置200中的相变存储器单元100A的剖视图。参照图3及图4A，存储器单元100A可设置在两条重叠的导线(例如，金属线648与金属线658)之间。相对于存储器单元100A，导线(金属线648及658)可在本文中分别被称为底部导线及顶部导线。
存储器单元100A可包括设置在底部导线(金属线648)上的底部电极140、设置在底部电极140上的相变层130、设置在相变层130上的阻挡电极144、设置在阻挡电极144上的选择器层160、以及设置在选择器层160上的顶部电极142。底部电极140可电连接到导线(金属线648)，且顶部电极可电连接到重叠的导线(金属线658)。
在一些实施例中，介电层650可包括底部介电层650A、中间介电层650B及顶部介电层650C。介电层650A到650C可具有例如约5纳米到约350纳米范围内的厚度，尽管更大或更小的厚度可位于本公开的设想范围内。
在各种实施例中，底部介电层650A接触底部电极140的侧表面及底部导线(金属线648)的顶表面。具体来说，底部电极140可设置在底部介电层650A中形成的通孔或穿孔HI中，并且可电连接导线(金属线648)及相变层130。相变层130、阻挡电极144、选择器层160及顶部电极142可设置在中间介电层650B内。举例来说，可在形成顶部电极142之后沉积中间介电层650B。顶部介电层650C可包括穿孔H2，其中顶部导线(金属线658)设置在所述穿孔H2中。尽管介电层650A、650B、650C在图4A中被示为不同的层，但介电层650A、650B、650C可实质上彼此不可区分。
电极140、142、144可由例如TiN、TaN或TiAlN等导电阻挡材料形成。其他合适的材料也在本公开的设想范围内。电极140、142、144可被配置成减少和/或防止金属物质从底部导线(金属线648)和/或顶部导线(金属线658)扩散到相变层130和/或选择器层160中。电极140、142、144的厚度可在约5纳米到约50纳米的范围内。但更大或更小的厚度也可在本公开的设想范围内。电极140、142、144中的一者或多者可被配置为向相变层130提供焦耳加热(Joule heating)。举例来说，至少底部电极140可被配置成加热相变层130。电极140、142、144还可在淬火期间(在突然切断施加到电极140、142、144的电流以将相变层130“冻结”在非晶相期间)充当散热器(heat sink)。介电层650还可被配置为防止和/或减少相邻存储器单元100之间的热传递，从而避免热干扰，所述热干扰可能禁止状态保持或中断读取/写入工艺。
在一些实施例中，选择器层160向PCRAM结构提供电流-电压非线性(current-voltage non-linearity)，并且此减少泄漏电流。在一些实施例中，选择器层160可具有单层或多层式结构。选择器层160可具有介于约0.5纳米到约50纳米范围内的厚度。但更大或更小的厚度也可在本公开的设想范围内。在一些实施例中，选择器层160通过化学气相沉积(CVD)、脉冲激光沉积(pulsed laser deposition，PLD)、溅射、原子层沉积(ALD)或任何其他薄膜沉积方法而形成。
在一些实施例中，选择器层160包含SiOx、TiOx、A1Ox、WOx、TixNOz、HfOx、TaOx、NbOx等或其合适的组合，其中x、y及z是非化学计量值。其他合适的材料也在本公开的设想范围内。在一些实施例中，选择器层160可以是含有Ge、Sb、S、Te或硫族化物中的一者或多者的固体电解质材料，所述硫族化物例如为掺杂有N、P、S、Si和/或Te的硫族化物，例如掺杂有N、P、S、Si和/或Te的AsGeSe(例如，AsGeSe(N、P、S、Si、Te))以及掺杂有N、P、S、Si和/或Te的AsGeSeSi(例如，AsGeSeSi(N、P、S、Si、Te))。其他合适的材料也在本公开的设想范围内。
相变层130可通过执行电镀工艺、化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、或原子层沉积(ALD)工艺来形成。举例来说，相变层130可由PVD在介于约175℃到约225℃范围内(例如，约200℃)的温度下形成。在沉积工艺期间，沉积装置可在介于约25W到约200W范围内的瓦数下操作。
传统上，存储器单元包括由硫族化物Ge-Sb-Te(GST)相变材料形成的相变层，所述材料具有相对低的锗(Ge)含量。举例来说，通常使用Ge2Sb2Te5(GST-225)作为相变材料。然而，例如GST-225等材料具有在100℃与650℃之间的结晶温度(Tc)。因此，由于GTS-225的无意熔化，常规相变存储器单元在工作温度高于约100℃到650℃的装置中遭受数据保持能力的损失。
在各种实施例中，相变层130可包含硫族化物GST材料，所述材料具有比常规相变层更高的Tc。举例来说，相变层130可具有介于约175℃到约350℃范围内(例如约200℃到约300℃、或者至少约250℃)的Tc。因此，相变层130可被配置为在一般操作温度下提供改善的数据保持能力。
举例来说，根据各种实施例，相变层130包含富含Ge(Ge-rich)的GST材料，所述材料可被掺杂有N、Si、Sc、Ga、C或其任意组合。具体来说，相变层130可包含经掺杂的GST材料，所述材料包含：约30原子百分比(at％)到约80原子％的Ge，例如约40原子％到约60原子％的Ge；约10原子％到约30原子％的Sb，例如约15原子％到约25原子％的Sb；约10原子％到约40原子％的Te，例如约15原子％到约35原子％的Te；以及约1原子％到约10原子％的掺杂剂，例如约2原子％到约8原子％的掺杂剂。在一些实施例中，相变层130可包含掺杂有约1原子％到约10原子％的掺杂剂的Ge6Sb1Te2(GST-612)材料。
通过向相变层130提供Ge含量至少约为30原子％的富含Ge的GST材料，相变层130可表现出改善的数据保持特性。此外，通过提供掺杂剂含量约为10原子％或小于10原子％的相变层130，还提供了改善的数据保持能力，而不会降低沉积期间的膜质量。因此，在一些实施例中，相变层130可包含掺杂有少于约10原子％的N、Si、Sc、Ga、C或其任意组合的GST-612材料。
在一些实施例中，相变层130的组成可保持实质上恒定。然而，在其他实施例中，相变层130的Ge含量可根据梯度而变化。举例来说，Ge含量可在横向方向(例如，在电极140与142之间的方向)上变化约+/-10原子％到约+/-30原子％。举例来说，相变层130的Ge含量可随着距底部电极140的距离增加而减少，使得相变层的上部子层130A的Ge含量比相变层的下部子层130C的Ge含量少约15原子％到约25原子％，例如约20原子％。
图4B是根据本公开的各种实施例，可包括在图3的PCRAM装置200中的相变存储器单元100B的剖视图。存储器单元100B类似于存储器单元100A，因此将仅详细论述所述两者之间的差异。
参照图4B，存储器单元100B可包括相变层130，相变层130包括至少两个子层，所述至少两个子层包含不同的经掺杂的富含Ge的GST材料。举例来说，相变层130可包括三个子层，即上部子层130A、中部子层130B及下部子层130C，如图4B所示。然而，相变层中的额外数量的层各自具有可随着与底部电极140的距离增加而减少的相应Ge含量的其他实施例也在本公开的设想范围内。
子层130A、130B、130C可包含具有不同Ge含量梯度的经掺杂的富含Ge的GST材料。举例来说，上部子层130A的Ge含量可与下部子层130C的Ge含量相差约+/-30原子％到约+/-10原子％，例如约+/-25原子％到约+/-15原子％、或约+/-20原子％。子层130B的Ge含量可与上部子层130A和/或下部子层130C的Ge含量相差约+/-15原子％到约+/-5原子％，例如约+/-10原子％。
举例来说，在一些实施例中，上部子层130A可包含：约35原子％到约45原子％的Ge，例如约40原子％的Ge；约25原子％到约15原子％的Sb，例如约20原子％的Sb；约35原子％到约45原子％的Te，例如约40原子％的Te；以及约1原子％到约10原子％的掺杂剂。中部子层130B可包含：约45原子％到约55原子％的Ge，例如约50原子％的Ge；约12原子％到约23原子％的Sb，例如约18原子％的Sb；约27原子％到约37原子％的Te，例如约32原子％的Te；以及约1原子％到约10原子％的掺杂剂。下部子层130C可包含约50原子％到约70原子％的Ge，例如约60原子％的Ge；约11原子％到约21原子％的Sb，例如约16原子％的Sb；约19原子％到约29原子％的Te，例如约24原子％的Te；以及约1原子％到约10原子％的掺杂剂。
图4C是根据本公开的各种实施例，可包括在图3的PCRAM装置200中的相变存储器单元100C的剖视图。存储器单元100C类似于存储器单元100B，因此将仅详细论述所述两者之间的差异。
参照图4C，存储器单元100C省略了存储器单元100B的阻挡电极144及选择器层160。因此，顶部电极142直接接触上部子层130A及导线(金属线658)。如同图4B所示的实施例存储器单元100B，子层130A到130C中的每一者中的富含Ge的GST材料可具有不同Ge含量梯度，使得可随着与底部电极140的距离增加而降低的各Ge含量位于本公开的设想范围内。
图4D是根据本公开的各种实施例，可包括在图3的PCRAM装置200中的相变存储器单元100D的剖视图。存储器单元100D类似于存储器单元100A，因此将仅详细论述所述两者之间的差异。
参照图4D，存储器单元100D省略了存储器单元100A的阻挡电极144及选择器层160。因此，顶部电极142直接接触相变层130及导线(金属线658)。Ge的浓度在整个相变层130中可以是恒定的。
图5A是根据本公开的各种实施例，示出在加热到200℃时包括相变层的示例性相变存储器单元的电阻随时间变化的曲线图，所述相变层包含掺杂有氮的GST-612。图5B是示出在加热到200℃时包括常规相变层的比较性相变存储器单元的电阻随时间变化的曲线图，所述常规相变层包含掺杂有氮的Ge2Sb2Te5(GST-225)。
参照图5A及图5B可看出，当在200℃的温度下加热时，根据在图4A到4D中示出并在以上描述的各种实施例存储器单元100A到100D具有增强的Ge浓度的示例性存储器单元将指示稳定存储器存储的电阻水平(resistance level)保持超过10,000秒。因此，图5A例示出各种实施例存储器单元100A到100D的经掺杂的GST-612相变层具有高于200℃的Tc，且因此，各种实施例存储器单元100A到100D可能能够在至少200℃的温度下实现稳定的存储器存储。
相比来说，当在200℃下加热时，具有包含掺杂有N的GST-225材料的相变层的比较性存储器单元的电阻在约100秒后显著降低。因此，图5B例示出比较性存储器单元的经掺杂的GST-225相变层具有小于200℃的Tc，且因此，比较性存储器单元在至少200℃的温度下不能实现稳定的存储器存储。
图6是根据本公开的各种实施例，示出形成包括相变存储器单元的存储器装置的方法的流程图。虽然所述方法是相对于形成单个存储器单元而描述的，但在各种实施例中，所述方法可包括形成多个存储器单元。
参照图6，在步骤800中，所述方法可包括在半导体衬底上形成至少一个晶体管。举例来说，可在衬底30上形成FET 700。对于将包括在存储器装置200中的每个存储器单元100来说，还可在衬底30上形成附加的FET700。
在步骤802中，可在衬底30上形成多个导线680。具体来说，可在衬底30上形成一层或多层平行导线680，其中每层导线680由介电层(即601、610、620、630、640、650)隔开，相邻层的导线680以网格或栅格图案彼此交叉。导线及介电层(即601、610、620、630、640、650)可通过任何合适的沉积工艺形成，所述沉积工艺可包括图案化蚀刻和/或平坦化工艺。导线可包括存储器单元的底部导线。
在步骤804中，可在导线(金属线648)上形成底部介电层650。在步骤806中，可使用图案化蚀刻工艺在底部介电层650中形成穿孔。穿孔可暴露出存储器单元的底部导线(金属线648)。
在步骤808中，可使用沉积工艺及平坦化工艺在穿孔中形成存储器单元100的底部电极140。
在步骤810中，可在底部电极140上形成存储器单元100的各层(例如，130、电极144、选择器层160、电极142)。举例来说，可在底部电极140上形成至少相变层130及顶部电极142。相变层130可通过在底部电极140上方沉积经掺杂的富含Ge的GST材料来形成。在一些实施例中，相变层130可通过在衬底30上沉积经掺杂的富含Ge的GST材料的多个子层(例如，130A到130C)来形成，其中子层130A到130C具有分级的Ge含量。
在一些实施例中，步骤810可包括：在相变层130上形成阻挡电极144，在阻挡电极144上形成选择器层160，且然后在选择器层160上形成顶部电极142。在步骤810中形成的层(电极144、选择器层160、电极142)可通过使用沉积及平坦化工艺来沉积及平坦化各层来形成。
在步骤812中，可在衬底上形成一个或多个介电层650A到650C。举例来说，可形成包围在步骤810中形成的层(电极144、选择器层160、电极142)的中间介电层650B。中间介电层650B可在沉积后被平坦化。可在中间介电层650B及顶部电极142上形成顶部介电层650C。
在步骤814中，可在顶部介电层650C中形成穿孔。举例来说，可通过图案化蚀刻工艺形成穿孔。在步骤816中，可使用沉积工艺及平坦化工艺在穿孔中形成顶部导线(金属线658)。
在各种实施例中，可使用步骤806到816来形成多个存储器单元100A到100D。举例来说，步骤806及步骤814可包括形成多个穿孔，步骤808可包括形成多个存储器单元的底部电极140，步骤810可包括形成多个存储器单元的存储器单元层(子层130A到130C)，并且步骤816可包括形成多个顶部导线。
在本文中公开的各种实施例提供了形成具有改善的存储器特性的PCRAM装置的结构及方法。通过使相变层130富含锗(Ge)，相变层130的电阻保持特性可被改善以保持基本上恒定超过10,000秒。相比来说，包含掺杂有N的GST225的常规相变层已显示出在10秒后显著失去其电阻值。附加实施例通过提供相变层130的多个子层而提供增强的电阻保持特性，其中随着各个子层增加其与底部电极140的距离，Ge的相应浓度降低。
根据本公开的方面，提供一种包括衬底30的存储器装置结构。可在衬底30上方设置底部电极140。可在底部电极140上方设置顶部电极142。所述存储器装置结构可包括设置在顶部电极142与底部电极140之间的相变层130，相变层130可包含硫族化物Ge-Sb-Te(GST)材料，所述Ge-Sb-Te材料包含至少30原子％的Ge，并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂。
在一个实施例中，所述相变层具有至少为200℃的结晶温度。在一个实施例中，所述Ge-Sb-Te材料掺杂有约1原子％到约10原子％的所述掺杂剂。在一个实施例中，所述Ge-Sb-Te材料包含：约30原子％到约80原子％的Ge；约10原子％到约30原子％的Sb；以及约10原子％到约40原子％的Te。在一个实施例中，所述Ge-Sb-Te材料包括掺杂有约1原子％到约10原子％的所述掺杂剂的Ge6Sb1Te2。在一个实施例中，还包括：第一导线，电连接到所述底部电极；以及第二导线，电连接到所述顶部电极，其中所述第一导线及所述第二导线是字线及位线中的不同者。在一个实施例中，所述顶部电极及所述底部电极包含TiN；且所述第一导线及所述第二导线包含Cu。在一个实施例中，所述相变层的Ge含量在所述顶部电极与所述底部电极之间延伸的厚度方向上变化约10原子％到约30原子％。在一个实施例中，还包括：阻挡电极，设置在所述相变层上；以及选择器层，设置在所述阻挡电极与所述顶部电极之间。在一个实施例中，还包括包含穿孔的介电层，其中，所述底部电极设置在所述穿孔中，且所述衬底包括场效应晶体管，所述场效应晶体管电连接到所述底部电极。在一个实施例中，还包括互连件，所述互连件包含围绕所述顶部电极、所述底部电极及所述相变层的介电材料，其中所述顶部电极及所述底部电极直接接触所述相变层。在一个实施例中，所述掺杂剂包含N、Si或Sc；且所述Ge-Sb-Te材料包含至少50原子％的Ge。
在一个实施例中，相变层可由多个子层制成。第一子层130C可设置在顶部电极与底部电极之间且包含GST材料。第二子层130A可设置在顶部电极与底部电极之间且包含GST材料，所述材料包含至少30原子％的Ge并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂，其中第一电极与第二电极的Ge含量相差约10原子％到约30原子％。在另一实施例中，第三子层130B可设置在所述第一子层与所述第二子层之间且包含GST材料，所述材料包含至少30原子％的Ge，并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂，其中第三子层的Ge含量大于第一子层的Ge含量，并且小于第二子层的Ge含量。
在一个实施例中，所述相变层还包括第三子层，所述第三子层设置在所述第一子层与所述第二子层之间且包含Ge-Sb-Te材料，所述Ge-Sb-Te材料包含至少30原子％的Ge，并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂，其中所述第三子层的Ge含量大于所述第一子层的所述Ge含量，并且小于所述第二子层的所述Ge含量。在一个实施例中，所述第一子层包含：约35原子％到约45原子％的Ge；约15原子％到约25原子％的Sb；以及约35原子％到约45原子％的Te；所述第三子层包含：约45原子％到约45原子％的Ge；约13原子％到约23原子％的Sb；以及约27原子％到约37原子％的Te；且所述第二子层包含：约55原子％到约65原子％的Ge；约11原子％到约21原子％的Sb；以及约19原子％到约29原子％的Te。在一个实施例中，所述第二子层直接接触所述底部电极。在一个实施例中，还包括：阻挡电极，设置在所述相变层上；以及选择器层，设置在所述阻挡电极与所述顶部电极之间。
根据本公开的另一方面，提供了一种形成相变存储器装置的方法。所述方法包括在衬底30上形成晶体管700的操作。所述方法还包括在衬底30上形成底部导线(金属线648)的操作。所述方法还包括在底部导线(金属线648)上形成底部电极140且在底部电极140上形成相变层130的操作。所述方法还包括在相变层130上形成顶部电极142的操作，其中相变层130包含硫族化物Ge-Sb-Te(GST)材料，所述材料包含至少30原子％的Ge，并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂。
在一个实施例中，所述在所述底部电极上形成相变层包括：在所述底部电极上形成包含Ge-Sb-Te材料的第一子层，所述Ge-Sb-Te材料包含至少30原子％的Ge并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂；以及在所述第一子层上形成包含Ge-Sb-Te材料的第二子层，所述Ge-Sb-Te材料包含至少30原子％的Ge，并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂，其中所述第一子层与所述第二子层的Ge含量相差约10原子％到约30原子％。在一个实施例中，所述在所述底部电极上形成相变层包括在所述第一子层与所述第二子层之间形成包含Ge-Sb-Te的第三子层，所述Ge-Sb-Te材料包含至少30原子％的Ge，并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂；且所述第三子层的Ge含量大于所述第一子层的所述Ge含量并且小于所述第二子层的所述Ge含量。
以上概述了若干实施例的特征，以使熟习此项技术者可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (1)

1.一种存储器装置，包括：
衬底；
底部电极，设置在所述衬底上方；
顶部电极，设置在所述底部电极上方；以及
相变层，设置在所述顶部电极与所述底部电极之间，所述相变层包含硫族化物Ge-Sb-Te材料，所述Ge-Sb-Te材料包含至少30原子％的Ge，并且掺杂有包含N、Si、Sc、Ga、C或其任意组合的掺杂剂。
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WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210813

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