[go: up one dir, main page]

JP5324191B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5324191B2
JP5324191B2 JP2008286254A JP2008286254A JP5324191B2 JP 5324191 B2 JP5324191 B2 JP 5324191B2 JP 2008286254 A JP2008286254 A JP 2008286254A JP 2008286254 A JP2008286254 A JP 2008286254A JP 5324191 B2 JP5324191 B2 JP 5324191B2
Authority
JP
Japan
Prior art keywords
plating
wiring
semiconductor device
wiring board
plating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008286254A
Other languages
English (en)
Other versions
JP2010114291A (ja
Inventor
智子 依田
欣秀 山口
優之 白井
優 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2008286254A priority Critical patent/JP5324191B2/ja
Priority to US12/612,699 priority patent/US20100172116A1/en
Priority to CN2009102120257A priority patent/CN101740550B/zh
Publication of JP2010114291A publication Critical patent/JP2010114291A/ja
Priority to US13/561,302 priority patent/US9001528B2/en
Application granted granted Critical
Publication of JP5324191B2 publication Critical patent/JP5324191B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0073—Shielding materials
    • H05K9/0081—Electromagnetic shielding materials, e.g. EMI, RFI shielding
    • H05K9/0084—Electromagnetic shielding materials, e.g. EMI, RFI shielding comprising a single continuous metallic layer on an electrically insulating supporting structure, e.g. metal foil, film, plating coating, electro-deposition, vapour-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/181—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、シールド付き電子部品およびその製造方法に関し、特に、半導体を含む電子部品の実装に関して、周辺の電波や、半導体からの電磁ノイズの悪影響を回避するためのシールド構造が必要な半導体搭載電子部品や、自分自身から発生するノイズを遮断することが必要な半導体搭載電子部品の実装に関するものである。
半導体を含む電子部品の実装構造について、携帯電話を例にとって説明する。
携帯電話の中の実装基板には様々な電子部品が搭載されている。その基板の機能は大きく分けて、次のような構成からなっている。
基地局からの高周波をアンテナで受信し、それを処理可能な周波数まで落としたり基地局へ送信可能な電波に増幅するＲＦ（Ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）部分と、受信信号を処理するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や画像、音声等の処理を行なう各種アプリケーションプロセッサや記憶装置（メモリ）からなるベースバンド部分である。ＲＦ部において処理される送受信電波の周波数は、次の通りである。
日本でのそれぞれの通信規格においての周波数は、ＰＤＣ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ）は８００ＭＨｚ帯、ｃｄｍａＯｎｅ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ Ｏｎｅ）は１．５ＧＨｚ帯、ＣＤＭＡ２０００は１．７ＧＨｚ帯、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）は２１００ＭＨｚ帯が使用されている。
また、ヨーロッパを中心とした世界的な通信方式ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）系の周波数は、９００ＭＨｚ帯、１８００〜１９００ＭＨｚ帯が使用され、アメリカ、カナダで用いられる通信方式Ｄ−ＡＭＰＳ（Ｄｉｇｉｔａｌ Ａｄｖａｎｃｅｄ Ｍｏｂｉｌｅ Ｐｈｏｎｅ Ｓｙｓｔｅｍ）では、８００ＭＨｚ帯、９００ＭＨｚ帯が使用されている。
これらの各周波数になるよう、電話機から基地局へ電波を送るために、送信波を増幅させる部品がパワーアンプである。用途や地域別に前出の周波数を選んで組み合わせた様々な通信方式／周波数対応タイプが存在する。パワーアンプの中で電波を増幅させるトランジスタの出力特性が非線形であるため、効率を確保したい部分の出力には入力周波数の２倍高調波、３倍高調波のノイズが発生する。
送信波に乗るこのノイズはフィルターで除去される回路設計になっているが、パワーアンプ部品自身からはノイズが発生し、周辺の半導体を含む電子部品に悪影響を与える場合がある。
無線機能を有する高周波部品に関して、日本の携帯電話の例をとって説明すると、パワーアンプの他にも、赤外線通信やブルートゥースによる近距離無線、４００ＭＨｚ帯のワンセグ用テレビ波チューナー、ＦＭ／ＡＭラジオ波チューナー等などがあり、将来的にはＷｉＦｉ（Ｗｉｒｅｌｅｓｓ Ｆｉｄｅｌｉｔｙ）無線ＬＡＮ等など各種無線も搭載が予想される。したがって、これら電子部品から発生する電磁ノイズの相互間影響を考慮する必要がある。
次に、ベースバンド部では電話の本体機能のつかさどるＣＰＵ、主記憶装置、画像、動画、音楽、セキュリティ等を扱う各種アプリケーションプロセッサ、各種メモリ等や受動備品が実装されている。これらのアプリケーションプロセッサのクロック周波数は年々増加している。外付けメモリと別々に実装した場合、外乱ノイズによる命令エラーが発生しやすい。
このエラー防止、設計負担低減、消費電力低減および実装面積削減の点で、プロセッサとメモリを積層してパッケージにする構造が増加している。アプリケーションプロセッサとメモリ間で高速信号をやり取りする際にボンディングワイヤに電流が流れるが、このワイヤ部分がアンテナとなって電磁波が発生しその線路に磁界・電界（ノイズ）が発生する。
携帯電話の実装基板のノイズ対策に関して、半導体部品同士の配置に比較的余裕があり、ノイズ干渉が懸念される部品を離して実装できる場合は、通常、機能ブロック単位で大面積に金属キャップを実装し、シールド効果をもたせている。
しかし、近年の携帯電話の高機能化かつ超薄形化の傾向から、利用可能な空間に部品をつめて立体的実装配置となるような、デッドスペースを排除する設計となっている。このような設計の場合、必要不可欠なシールドキャップですら大型なものは実装面積の確保に苦慮している。しかしながら、金属キャップを取り外して、例えば、高速通信用半導体、高速画像処理用半導体やＲＦ回路のパワーアンプなどはシールドなしのパッケージ単体のまま隣接させることは、前出のようにノイズによる影響で誤動作を招く問題があった。
例えば、個別にシールドを目的とした電子部品に関しては、特開２００５−３２２７５２号公報（特許文献１）のように、基板上にＩＣや受動部品の載ったモジュールに対しては金属キャップを実装基板にかぶせる構造の対応が一般的である。
しかしながら、この構造はキャップの中は樹脂封止されてなく、レジンモールド形成する大形の半導体パッケージに対して、金属キャップのコストが高くレジンモールドプロセスを金属キャップ構造へ変更することは量産的に難しいという問題がある。
また、金属キャップの厚み分や搭載エリアを確保する基板の面積が必要で、電子部品を小形化することができない。また、これらの電子部品は出荷された後に、製品の基板にはんだでリフロー搭載されるが、このとき用いられる代表的な鉛フリーはんだにはＳｎ３Ａｇ０．５Ｃｕはんだペーストが挙げられる。
これらＳｎＡｇＣｕ系のＰｂフリーはんだペーストを印刷して、はんだを加熱溶融させるリフロー工程の温度は、例えば、Ｓｎ３Ａｇ０．５Ｃｕはんだの融点２１７℃以上が４０〜６０秒程度確保されるような設定になっている。
このとき、ピーク温度は約２６０℃の設定になっている。電子部品には、この加熱工程が、部品自身の接続で最低１回、最高で３回かかることが予想される。ちなみに、３回加熱工程とは、部品自身の接続と、付近の部品のリペア加熱と、新たな部品搭載加熱の影響である。
この電子部品は輸送の仮定で吸湿することが考えられる。この仮定に基づいて、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）規格では、一定時間の吸湿試験の後に、リフローに準拠した加熱を行ない、接続点に問題がないことを保証するという、製品が暴露される湿度に対する感度レベルの信頼性保証基準が設定されている。
例えば、ＪＥＤＥＣ ＬＥＶＥＬ２ではリフロー試験内容「８５℃／８５％相対湿度環境に１６８時間放置した後の２６０℃リフロー３回」を行なうがこれは、実環境での３０℃以下８５％相対湿度雰囲気に１年、部品を放置した後の部品のはんだリフロー接続を保証している。この基準を満たさない場合は、電子部品を組み立て搭載リフローしたときに、電子部品に入り込んだ水分が内部で体積膨張して、内部の接着面や接続部を剥離させてしまう不具合が発生する。
そこで、従来、以上のような、電子部品の小形化と高信頼性を満たし、金属キャップの代わりとなるような、金属めっき膜をモールド樹脂上に形成する方法があった。
このような半導体パッケージに関して電磁シールドをめっき等で形成する方法として、例えば、特開２００４−２９７０５４号公報（特許文献２）、特開２００５−１０９３０６号公報（特許文献３）などに記載されたものがあった。
特許文献２には、多層配線基板に半導体ＩＣを搭載して樹脂封止した半導体装置を覆うように表面に遮蔽膜を形成し、この遮蔽膜は多層基板の端部に出た被切断配線部分と電気的に接続して電磁シールド構造とする例が示されている。この遮蔽膜の形成方法は、めっき法やスパッタリング法やＣＶＤ法や導電性ペーストで形成することが記載されている。
また、特許文献３には、電子部品のパッケージシールド向上と小型低背化、軽量化に対応し、かつ高周波に対しても十分なシールド効果を提供する方法として、グランドパターンを有する回路基板と、この回路基板の上面に実装した電子部品と、この実装部品を無機フィラー含有するエポキシ樹脂での封止体とその表面に、無電解Ｃｕめっき層、電界Ｃｕめっき層およびこれらＣｕの酸化防止層からなる金属シールド層をグランドパターンに接続した形態が記載されている。
特開２００５−３２２７５２号公報 特開２００４−２９７０５４号公報 特開２００５−１０９３０６号公報 特開２００６−１３１７６９号公報
上記のようなシールドめっき膜形成した実装形態において、作成したパッケージを８５℃／８５％ＲＨ（Ｒｅｌｔｉｖｅ Ｈｕｍｉｄｉｔｙ；相対湿度）雰囲気で吸湿させて最高温度が２６０℃になるようにリフロー試験を行なったところ、パッケージの表面に形成したシールド用のめっき膜が膨れて剥離する不具合が起こった。この剥離は、モールド樹脂表面とめっき膜の間で剥がれていた。
また、信頼性検証のためリフロー試験の後に温度サイクル試験（例えば、−３０℃／１２５℃の各３０分サイクルの放置）を行なったところ、ペースト塗布して形成したシールド膜は、グランドに接続する層との密着性が落ちてシールド性能が劣化する不具合が発生した。
これはモジュール基板側面や表面に接続しているグランド配線や電極に対して、電気的に接続しているシールド金属との金属接合面面積の割合や接触面面積の割合が、温度サイクル試験の際に劣化により減少したものと推定する。
このグランド金属とシールド金属間は、基板配線材料／めっきによる金属接続であったり、ペースト中金属の接触接合であったり、金属酸化物同士や金属酸化物と金属部や金属同士の部分的な結合部分であったり、金属や金属酸化物と有機高分子接合体との接着部分が、温度サイクル試験の際の温度上昇／降下による材料の線膨張係数差による局部的な歪みによりミクロな材料内部の破壊をはじめる。
この破断長さを電磁波が通り抜けると、電磁波を封止できなくなる。十分にシールド効果のある膜や金属キャップに対して、直径３００μｍの穴が開いていた場合、すなわち、携帯電話用通信波９００ＭＨｚの場合、その波長は３３．３ｃｍで、直径３００μｍは波長の約百分の１直径であり、この程度の穴が開いていたとしてもシールド効果に影響はない。
しかしながら、経験的には、例えば、スリット形状のシールドの穴は、電磁波ノイズを通してしまう。使用環境時に劣化して発生するスリット型のひびは、短くてもシールド効果を低減させる元となる。
このようにシールド金属または金属含有材料のグランド電極との接続劣化が発生してしまう課題がある。
ここで、シールド材に用いるめっきは電解めっきでも無電解めっきでもよいが、電解めっきには電極が必要であり、非導電性の被めっき材については種電極の形成が必須である。
一般的にプラスチックへの種電極形成は無電解めっきで行なうためその工程について示す。プラスチック材料に対して、無電解Ｎｉめっきを行なう場合はまず、被めっき表面の脱脂・洗浄や、必要に応じて粗化を行ない、めっきの前処理としてＰｄ種電極形成の処理をする。被めっき表面に吸着した金属錯体を還元して金属Ｐｄを析出させる。
次に、このＰｄを核に無電解Ｎｉめっきを成長させる。例えば無電解Ｎｉめっきを行なう場合の工程は、被めっき体を脱脂、洗浄、ソフトエッチ、洗浄、酸洗浄、水洗、無電解Ｎｉめっき、水洗の工程でめっきを行なう。この無電解めっき膜自身をシールド膜に用いてもいいし、必要に応じて、Ｎｉめっき膜を種電極としてその上に電解めっきを形成してもよい。
しかしながら、この無電解めっきをモールド樹脂上に形成した場合も無電解めっき膜とモールド樹脂の密着性に関する機械的強度は、ミクロなプラスチック表面の凹凸とめっき膜とのアンカー効果による。したがって上記のような電子部品の吸湿リフロー信頼性試験を行なった場合に発生する膨れは密着性の弱いモールド樹脂とめっき界面で剥離が起きる。
以上のような電子部品のシールド金属膜劣化（めっき膨れ／剥離や、接続部の劣化）を解決するため、シールドめっき膜の前処理である例えば、Ｐｄ金属粒子をモールドレジン表面からある一定の拡散深さをもたせて形成する。これは高圧ＣＯ2 存在下で加圧した状態で実施する。
例えば、特開２００６−１３１７６９号公報（特許文献４）には、Ｐｄ金属錯体を超臨界流体に溶解させてプラスチック表面に接触させ、表面から５ｎｍ以下の深さに５ａｔｏｍｉｃ％以上の金属元素である、めっきの種電極が存在するプラスチック構造体を形成する方法とその構造体が記載されている。
この層を形成することで、その後の無電解Ｎｉめっきが樹脂に対して形成するアンカー効果がより協力になる。この無電解Ｎｉめっきは、通常の方式でもよいし、Ｐｄ処理と同様な高圧ＣＯ2 に溶解させた無電解Ｎｉめっき方法でもよい。後者の方が、めっき液自身がモールド樹脂内まで浸透するため、より拡散層を形成する膜が形成される。
実際に超臨界状態の高圧ＣＯ2 を用いたＰｄ前処理および超臨界状態の高圧ＣＯ2 を用いた無電解Ｎｉめっき処理を行なう場合、プリント基板に部品やＩＣを搭載してモールド樹脂形成した電子部品は高圧下に置かれる。このときにプリント基板の接着剤層や、基板を切断した側面端部のガラスクロス層などへの高圧ＣＯ2 溶液の浸漬やガラスクロス周辺の樹脂が溶解して基板がばらばらに分解する等が懸念された。
もし、これらの経路で基板の奥まで溶液が浸透し、すなわちＰｄ金属析出および無電解Ｎｉめっき析出すれば、基板内部でショートが発生する。同様にモールドレジンと基板の界面で浸透すれば基板表面電極の間でショートが発生する。基板とモールドレジンの接合部分や、基板側面の切断部分にＣＯ2 溶液が浸漬しモジュールの構造が分解する恐れがある。
また、基板に浸漬した金属イオンにより、製品稼動時のマイグレーションが懸念される。
高圧ＣＯ2 溶液を用いるチャンバーは、バッチ処理方式のため、溶液に電子部品全体を浸漬させる必要がある。そのため部品の裏面にも、めっきされてしまい、信号端子電極やグランド端子電極同士がショートする問題が発生する。
一般的にシート状の被めっき体の裏面保護膜として使われる接着シートは超臨界状態ＣＯ2 に溶解してしまい、裏面保護できないため、十分な被覆効果が得られない課題があった。
以上のように、電子部品の耐リフロー信頼性を有するシールド用金属膜やシールド用金属含有膜の構造、信頼性、製造方法に関して、それぞれ、一般的な無電解めっき膜のモールドレジンに対する密着性の弱さと、めっき側面や切断面からの溶液の浸入や、簡易的なシート貼り付けによる裏面保護ができないという課題があった。
そこで、本発明の目的は、基板側面からのＣＯ2 の浸透がなく、マイグレーション信頼性の高く、また、高圧ＣＯ2 下でめっき下地を形成することで密着性を飛躍的に向上させた、めっき膜を形成し、片面に耐リフロー信頼性の高いシールド付き電子部品を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
すなわち、代表的なものの概要は、金属めっき膜は、配線基板の裏面が保護された状態で封止体の上面のみに形成された高圧ＣＯ2 を用いた前処理層の上に形成され、配線基板の側面のグランド配線層の端部、またはグランド配線層の端部に接続されたグランド接続用スルーホールと電気的に接続されたものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
すなわち、代表的なものによって得られる効果は、基板側面からのＣＯ2 の浸透がなく、マイグレーション信頼性の高く、また、高圧ＣＯ2 下でめっき下地を形成することで密着性を飛躍的に向上させた、めっき膜を形成し、片面に耐リフロー信頼性の高いシールド付き電子部品を製造することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
（実施の形態１）
図１により、本発明の実施の形態１に係るシールド付き電子部品の構造について説明する。図１は本発明の実施の形態１に係るシールド付き電子部品の構造を示す断面図であり、パワーアンプモジュールの構造を示している。
図１において、シールド付き電子部品であるパワーアンプモジュールは、外観的な構造を見ると、四角形の配線基板１０と、この配線基板１０の表面（主面）上に重ねて形成された封止体２３と、配線基板１０の裏面に設けられた複数の外部配線１１およびＧＮＤ用外部配線１２を有している。
また、封止体２３は、Ｐｄ錯体によるＰｄ前処理層１１７およびＮｉめっき膜１１８によりシールドされ、配線基板１０の端部には、ＧＮＤ（グランド）配線層（図示せず）、またはＧＮＤ配線層に接続したシールド用のＧＮＤ接続用スルーホール１０１が形成されている。
また、パワーアンプモジュールにおける配線基板１０の表面には、配線１３が形成されており、配線１３に接続するようにチップ部品１４が形成されている。このチップ部品１４は、例えば抵抗やコンデンサなどの受動部品から構成され、チップ部品１４の電極１４ａは配線１３と電気接続している。また、配線１６は、配線基板１０の中に形成されたビア１８を介して、配線基板１０の裏面に形成されているＧＮＤ用外部配線１２に接続している。さらに、配線基板１０の表面上には、半導体チップ２１が実装されている。
このパワーアンプモジュールは、その組み立てにおいて、複数の配線基板１０が並んでなる多数個取り基板上に、半導体チップ２１を含む電子部品を搭載し、その後、搭載した電子部品を覆うよう一定の高さの封止体２３を樹脂により形成する。
そして、封止体２３を形成した多数個取り基板を縦横に切断分離して一度に複数のパワーアンプモジュールを形成する。
このことから、配線基板１０の側面と封止体２３の側面は一致し、封止体２３の端部は、配線基板１０の端部より外側に位置していない構造になる。
配線基板１０は、例えば、プリント配線基板から構成されており、複数の誘電体層（絶縁層）を貼り合せた構造をしている。この配線基板１０には、表面（主面）や裏面および内部に所定の配線が形成されていると共に、配線基板１０の表面に形成された一部の配線と配線基板１０の裏面に形成された一部の配線とは、配線基板１０の厚さ方向に延在するビア１８を介して電気的に接続されている。
なお、本実施の形態では、誘電体層は３層となっているが、これに限定されないことはいうまでもない。
次に、図２〜図９により、本発明の実施の形態１に係るシールド付き電子部品の製造方法について説明する。図２〜図９は本発明の実施の形態１に係るシールド付き電子部品の製造方法を説明するための説明図である。
まず、図２に示すように、ダイシングブレード２にて封止樹脂による封止体２３と配線基板１０のＧＮＤ配線層（図示せず）、またはＧＮＤ配線層に電気的に接続しているＧＮＤ接続用スルーホール１０１に達するまで切込みを入れる。
この方法でシールド上の個片をハーフカットダイシングした際の上面図を図３に示す。
図３において配線基板１０上には、モールドレジン、基板のスルーホールに届くまでハーフカットダイシングしたハーフカットダイシング溝１１４、配線基板１０の周辺を接着してある周辺接着部１１５が形成されている。
ハーフカットダイシング溝１１４は、配線基板１０の何層かあるグランド層まで到達していればよくて、モジュールの性能と勘案して、最もよい構成になるようなグランド層まで到達しいればよい。
このようにして形成した配線基板１０を、裏面保護のために裏面同士を合わせて、周辺接着部１１５として、周辺の全周をエポキシ系接着剤（または硬化型の接着剤）で硬化させて固定した際の断面図を図４に示す。
また、図５に示すように、ハーフダイシングに代えて、モールド樹脂などの封止体２３が個別ＰＫＧごとの固まりになったチョコレート形状に封止されているものでもよい。
そして、ハーフダイシングで形成した基板や個別モールド型形成した基板２枚の端部を接着剤で接着、硬化させた後に、図６に示すように、高圧ＣＯ2 に溶解させたＰｄ錯体（めっき下地）の存在するチャンバー１１６に封入し下地処理を実施する。
還元処理されたＰｄ錯体は封止体２３の表面とその深さ方向に数ｎｍ以上浸透する、または、封止体２３の表面は、含まれるＳｉＯ2 粒子の抜け落ちた穴や、樹脂とＳｉＯ2 粒子の隙間界面に深く浸透し隙間に対する深さ方向にも浸透する。
そのため、めっきの種電極となるＰｄ粒子が通常のＰｄ処理よりも深く浸透する。このある程度の深さをもったＰｄ前処理層１１７がその後のＮｉめっき膜１１８にアンカー効果をもたせる基礎となる。
そして、この後のめっき処理は、図７に示すように、通常の大気中で無電解Ｎｉめっきで形成してもよいし、高圧ＣＯ2 溶解無電解Ｎｉめっきで実施してもよい。実際は高圧ＣＯ2 に溶解させためっき液で無電解Ｎｉめっき膜１１８を形成した方が、封止体２３に対してより深く浸透するため、シールドめっきとして、耐湿リフロー信頼性に優れたパッケージが形成できる。
この図７に示すめっき処理の後に、図８に示すように、周辺の接着部分を切り落として、図９に示すように、フルカットダイシングにより、それぞれのシートを個片に切り分ける。
以上のように製造した電子部品は、他の半導体からのノイズに影響を受けることなく、自身のノイズを外に出さない電磁波ノイズ対策シールド付きパッケージとなり、高圧ＣＯ2 下でめっき下地を形成することで密着性を飛躍的に向上させためっき膜が形成され、片面に耐リフロー信頼性の高いシールド付き電子部品を提供することが可能となる。
（実施の形態２）
実施の形態２は、実施の形態１において、半導体チップ２１をフェイスアップで実装したものである。
図１０により、本発明の実施の形態２に係るシールド付き電子部品の構造について説明する。図１０は本発明の実施の形態２に係るシールド付き電子部品の構造を示す断面図であり、パワーアンプモジュールの構造を示している。
図１０において、パワーアンプモジュールにおける配線基板１０の表面には、配線１３が形成されており、配線１３に接続するようにチップ部品１４が形成されている。このチップ部品１４は、例えば抵抗やコンデンサなどの受動部品から構成され、チップ部品１４の電極１４ａと配線基板１０の表面に形成された配線１３とが、はんだ１５によって電気接続している。
また、配線１６は、配線基板１０の中に形成されたビア１８を介して、配線基板１０の裏面に形成されているＧＮＤ用外部配線１２に接続している。さらに、配線基板１０の表面上には、半導体チップ２１が実装されている。
図１０のように、半導体チップ２１は、素子形成面を上側に向けた状態（フェイスアップ）で配線基板１０に実装されている。また、本実施の形態におけるパワーアンプモジュールは、配線基板１０上に実装されたチップ部品１４、半導体チップ２１を覆うように樹脂などからなる封止体２３が形成されている。
図１０に示すモジュールに実装してある部品は、ＩＣがフェイスアップで搭載され、ワイヤボンディング１９１により配線基板１０の配線１３と接続されている。
その他の、製造方法やシールド工法については、実施の形態を同様である。
本実施の形態においても、実施の形態１と同様に、他の半導体からのノイズに影響を受けることなく、自身のノイズを外に出さない電磁波ノイズ対策シールド付きパッケージとなり、高圧ＣＯ2 下でめっき下地を形成することで密着性を飛躍的に向上させためっき膜が形成され、片面に耐リフロー信頼性の高いシールド付き電子部品を提供することが可能となる。
（実施の形態３）
実施の形態３は、実施の形態１において、複数の積層半導体からなる半導体チップ２１をフェイスアップで実装したものである。
図１１により、本発明の実施の形態３に係るシールド付き電子部品の構造について説明する。図１１は本発明の実施の形態３に係るシールド付き電子部品の構造を示す断面図であり、一般的なパッケージを示している。パッケージは、例えばメモリのみのパッケージ、ＡＳＩＣとメモリ等で構成される半導体パッケージである。
図１１において、配線基板１０の上に複数の積層半導体からなる半導体チップ２１が素子形成面を上側に向けた状態（フェイスアップ）で、ダイアッタッチフィルム２３３で接着され積層されている。
半導体チップ２１と配線基板１０はワイヤボンディング１９１で配線基板１０表面の配線１３に電気的に接続している。配線基板１０の上をモールド樹脂などの封止体２３で封止し、その表面を超高圧ＣＯ2 溶媒により浸透させたＰｄ錯体によるＰｄ前処理層１１７、Ｎｉめっき膜１１８が施され、そのめっきを配線基板１０の側面にあるＧＮＤ用接続用スルーホールに接続して構成されている。この構造は、裏面の端子電極１９にはんだ２０が搭載されたＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒａｙ）タイプのパッケージである。
その他の、製造方法やシールド工法については、実施の形態を同様である。
本実施の形態においても、実施の形態１と同様に、他の半導体からのノイズに影響を受けることなく、自身のノイズを外に出さない電磁波ノイズ対策シールド付きパッケージとなり、高圧ＣＯ2 下でめっき下地を形成することで密着性を飛躍的に向上させためっき膜が形成され、片面に耐リフロー信頼性の高いシールド付き電子部品を提供することが可能となる。
（実施の形態４）
実施の形態４は、実施の形態１において、配線基板１０を、裏面保護のために裏面同士を合わせるのではなく、配線基板１０の裏に裏面保護のために保護フィルムを塗布したものである。
図１２〜図１５により、本発明の実施の形態４に係るシールド付き電子部品の製造方法について説明する。図１２〜図１５は本発明の実施の形態４に係るシールド付き電子部品の製造方法を説明するための説明図である。
まず、実施の形態１の図２と同様に、ダイシングにて封止樹脂などによる封止体２３と配線基板１０のＧＮＤ配線、またはそれに電気的に接続している電極に達するまで切込みを入れる。この方法でシールド上の個片をハーフカットダイシングした際の上面図は、実施の形態１の図５と同様である。
このようにして形成した配線基板１０の裏面を保護するために、ＵＶフィルムなどの保護フィルム１１１を塗布し、周辺接着部１１５として、周辺の全周をエポキシ系接着剤（または硬化型の接着剤）で硬化させて固定した際の断面図を図１２に示す。
なお、図２および図３に示す工程と、図１２に示す保護フィルム１１１の塗布工程はどちらを先に実施してもよい。
そして、図１３に示すように、エポキシ系接着剤などで接着、硬化させた後に、高圧ＣＯ2 に溶解させたＰｄ錯体（めっき下地）の存在するチャンバー１１６に封入し下地処理を実施する。
還元処理されたＰｄ錯体は封止体２３の表面とその深さ方向に数ｎｍ以上浸透する、または、封止体２３の表面は、含まれるＳｉＯ2 粒子の抜け落ちた穴や、樹脂とＳｉＯ2 粒子の隙間界面に深く浸透し隙間に対する深さ方向にも浸透する。
そのため、めっきの種電極となるＰｄ粒子が通常のＰｄ処理よりも深く浸透する。このある程度の深さをもったＰｄ前処理層１１７がその後のＮｉめっき膜１１８にアンカー効果をもたせる基礎となる。
そして、この後のめっき処理は、図１４に示すように、通常の大気中で無電解Ｎｉめっきで形成してもよいし、高圧ＣＯ2 溶解無電解Ｎｉめっきで実施してもよい。実際は高圧ＣＯ2 に溶解させためっき液で無電解Ｎｉめっき膜１１８を形成した方が、封止体２３に対してより深く浸透するため、シールドめっきとして、耐湿リフロー信頼性に優れたパッケージが形成できる。
この図１４に示すめっき処理の後に、図１５に示すように、周辺の接着部分を切り落として、ＵＶ照射により保護フィルム１１１を剥離する。
この後に、実施の形態１の図９と同様に、フルカットダイシングにより、それぞれのシートを個片に切り分ける。
本実施の形態においても、実施の形態１と同様に、他の半導体からのノイズに影響を受けることなく、自身のノイズを外に出さない電磁波ノイズ対策シールド付きパッケージとなり、高圧ＣＯ2 下でめっき下地を形成することで密着性を飛躍的に向上させためっき膜が形成され、片面に耐リフロー信頼性の高いシールド付き電子部品を提供することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、シールド付き電子部品およびその製造方法に関し、半導体を含む電子部品の実装に関して、周辺の電波や、半導体からの電磁ノイズの悪影響を回避するためのシールド構造が必要な半導体搭載電子部品や、自分自身から発生するノイズを遮断することが必要な半導体搭載電子部品などの実装に広く適用可能である。
本発明の実施の形態１に係るシールド付き電子部品の構造を示す断面図である。 本発明の実施の形態１に係るシールド付き電子部品の製造方法を説明するための説明図である。 本発明の実施の形態１に係るシールド付き電子部品の製造方法を説明するための説明図である。 本発明の実施の形態１に係るシールド付き電子部品の製造方法を説明するための説明図である。 本発明の実施の形態１に係るシールド付き電子部品の製造方法を説明するための説明図である。 本発明の実施の形態１に係るシールド付き電子部品の製造方法を説明するための説明図である。 本発明の実施の形態１に係るシールド付き電子部品の製造方法を説明するための説明図である。 本発明の実施の形態１に係るシールド付き電子部品の製造方法を説明するための説明図である。 本発明の実施の形態１に係るシールド付き電子部品の製造方法を説明するための説明図である。 本発明の実施の形態２に係るシールド付き電子部品の構造を示す断面図である。 本発明の実施の形態３に係るシールド付き電子部品の構造を示す断面図である。 本発明の実施の形態４に係るシールド付き電子部品の製造方法を説明するための説明図である。。 本発明の実施の形態４に係るシールド付き電子部品の製造方法を説明するための説明図である。 本発明の実施の形態４に係るシールド付き電子部品の製造方法を説明するための説明図である。 本発明の実施の形態４に係るシールド付き電子部品の製造方法を説明するための説明図である。
符号の説明
２…ダイシングブレード、１０…配線基板、１１…外部配線、１２…ＧＮＤ用外部配線、１３…配線、１４…チップ部品、１４ａ…チップ部品の電極、１５…はんだ、１６…配線、１８…ビア、１９…端子電極、２０…はんだ、２１…半導体チップ、２３…封止体、１０１…ＧＮＤ接続用スルーホール、１１１…保護フィルム、１１４…ハーフカットダイシング溝、１１５…周辺接着部、１１６…チャンバー、１１７…Ｐｄ前処理層、１１８…Ｎｉめっき膜。

Claims (8)

  1. 第１主面、前記第１主面とは反対側の第２主面、およびその厚さ方向において、前記第１および第２主面の間に位置する複数の側面を有する配線基板と、
    前記配線基板の前記第１主面上に搭載された半導体チップと、
    樹脂と複数のＳｉＯ 2 粒子とから構成され、上面と複数の側面とを有し、前記半導体チップと前記配線基板の前記第１主面とを封止する封止体と、
    前記封止体の前記上面上と前記複数の側面上とに形成された複数の金属めっき膜と、を備え、
    前記金属めっき膜は、前記封止体の前記上面上および前記複数の側面上に形成されたＰｄめっき膜と、前記Ｐｄめっき膜上に形成されたＮｉめっき膜と、を有し、
    前記Ｐｄめっき膜の一部は、前記封止体に存在する複数の穴や前記樹脂と前記複数のＳｉＯ 2 粒子との隙間界面に浸透している半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記Ｐｄめっき膜は、高圧ＣＯ 2 下において形成されためっき膜である半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記Ｎｉめっき膜は、高圧ＣＯ 2 下において形成されためっき膜である半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記配線基板は、前記配線基板の前記複数の側面から露出したＧＮＤ配線層を有し、
    前記複数の金属めっき膜は、前記配線基板の前記複数の側面の一部を覆い、かつ前記ＧＮＤ配線層と電気的に接続されている半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記配線基板は、ＧＮＤ配線層と、前記ＧＮＤ配線層と電気的に接続されたＧＮＤ接続用スルーホールと、を有し、
    前記ＧＮＤ接続用スルーホールの一部は、前記配線基板の前記複数の側面から露出し、
    前記複数の金属めっき膜は、前記配線基板の前記複数の側面の一部を覆い、かつ前記ＧＮＤ接続用スルーホールの一部と電気的に接続されている半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記封止体の前記複数の穴の一部は、前記複数のＳｉＯ 2 粒子の一部が抜け落ちたものである半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記配線基板の前記第１主面上には、複数の受動部品が搭載され、前記複数の受動部品は前記封止体により覆われている半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記半導体チップは、パワーアンプ回路を備える半導体装置。
JP2008286254A 2008-11-07 2008-11-07 半導体装置 Active JP5324191B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008286254A JP5324191B2 (ja) 2008-11-07 2008-11-07 半導体装置
US12/612,699 US20100172116A1 (en) 2008-11-07 2009-11-05 Shielded electronic components and method of manufacturing the same
CN2009102120257A CN101740550B (zh) 2008-11-07 2009-11-06 带屏蔽装置的电子部件及其制造方法
US13/561,302 US9001528B2 (en) 2008-11-07 2012-07-30 Shielded electronic components and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008286254A JP5324191B2 (ja) 2008-11-07 2008-11-07 半導体装置

Publications (2)

Publication Number Publication Date
JP2010114291A JP2010114291A (ja) 2010-05-20
JP5324191B2 true JP5324191B2 (ja) 2013-10-23

Family

ID=42302625

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008286254A Active JP5324191B2 (ja) 2008-11-07 2008-11-07 半導体装置

Country Status (3)

Country Link
US (2) US20100172116A1 (ja)
JP (1) JP5324191B2 (ja)
CN (1) CN101740550B (ja)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2011111313A1 (ja) * 2010-03-08 2013-06-27 日本電気株式会社 電子装置、配線基板およびノイズ遮蔽方法
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
US9362196B2 (en) 2010-07-15 2016-06-07 Kabushiki Kaisha Toshiba Semiconductor package and mobile device using the same
DE102010033551A1 (de) * 2010-08-05 2012-02-09 Epcos Ag Verfahren zur Herstellung einer Mehrzahl von elektronischen Bauelementen mit elektromagnetischer Schirmung und elektronisches Bauelement mit elektromagnetischer Schirmung
WO2012016898A2 (de) 2010-08-05 2012-02-09 Epcos Ag Verfahren zur herstellung einer mehrzahl von elektronischen bauelementen mit elektromagnetischer schirmung und insbesondere mit wärmeabführung und elektronisches bauelement mit elektromagnetischer schirmung und insbesondere mit wärmeabführung
TWI491009B (zh) * 2010-10-08 2015-07-01 晶片級電磁干擾屏蔽結構及製造方法
TWI452665B (zh) * 2010-11-26 2014-09-11 矽品精密工業股份有限公司 具防靜電破壞及防電磁波干擾之封裝件及其製法
JP5365647B2 (ja) 2011-02-09 2013-12-11 株式会社村田製作所 高周波モジュールの製造方法および高周波モジュール
US9402319B2 (en) * 2011-05-11 2016-07-26 Vlt, Inc. Panel-molded electronic assemblies
JP5710558B2 (ja) 2012-08-24 2015-04-30 株式会社東芝 無線装置、それを備えた情報処理装置及び記憶装置
US9484313B2 (en) 2013-02-27 2016-11-01 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal-enhanced conformal shielding and related methods
US9788466B2 (en) 2013-04-16 2017-10-10 Skyworks Solutions, Inc. Apparatus and methods related to ground paths implemented with surface mount devices
DE102013213233A1 (de) * 2013-07-05 2015-01-08 Bayerische Motoren Werke Aktiengesellschaft Verfahren zum Herstellen eines Gehäuses mit einer Schirmung vor elektrischer und/oder magnetischer Strahlung und Gehäuse mit Schirmung vor elektrischer und/oder magnetischer Strahlung
US9814166B2 (en) 2013-07-31 2017-11-07 Universal Scientific Industrial (Shanghai) Co., Ltd. Method of manufacturing electronic package module
US9881875B2 (en) 2013-07-31 2018-01-30 Universal Scientific Industrial (Shanghai) Co., Ltd. Electronic module and method of making the same
CA2940539C (en) * 2014-03-04 2022-10-04 Mc10, Inc. Multi-part flexible encapsulation housing for electronic devices
KR102245134B1 (ko) * 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
US9601464B2 (en) 2014-07-10 2017-03-21 Apple Inc. Thermally enhanced package-on-package structure
KR20160040927A (ko) 2014-10-06 2016-04-15 삼성전자주식회사 반도체 패키지 및 그 제조 방법
WO2016092691A1 (ja) * 2014-12-12 2016-06-16 株式会社メイコー モールド回路モジュール及びその製造方法
SG11201704871QA (en) * 2014-12-22 2017-07-28 Atotech Deutschland Gmbh Method for electromagnetic shielding and thermal management of active components
US9936580B1 (en) 2015-01-14 2018-04-03 Vlt, Inc. Method of forming an electrical connection to an electronic module
JP6443458B2 (ja) * 2015-01-30 2018-12-26 株式会社村田製作所 電子回路モジュール
DE102015209191A1 (de) * 2015-02-10 2016-08-11 Conti Temic Microelectronic Gmbh Mechatronische Komponente und Verfahren zu deren Herstellung
US9570406B2 (en) * 2015-06-01 2017-02-14 Qorvo Us, Inc. Wafer level fan-out with electromagnetic shielding
CN207800582U (zh) * 2015-06-19 2018-08-31 株式会社村田制作所 模块
US10109593B2 (en) 2015-07-23 2018-10-23 Apple Inc. Self shielded system in package (SiP) modules
US10163871B2 (en) * 2015-10-02 2018-12-25 Qualcomm Incorporated Integrated device comprising embedded package on package (PoP) device
US9721903B2 (en) 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
JP6597364B2 (ja) * 2016-02-12 2019-10-30 富士通株式会社 熱パス算出プログラム、熱パス算出方法、および情報処理装置
JP6679162B2 (ja) * 2016-02-17 2020-04-15 株式会社ディスコ 半導体パッケージの製造方法
US9953929B2 (en) * 2016-03-18 2018-04-24 Intel Corporation Systems and methods for electromagnetic interference shielding
US10158357B1 (en) 2016-04-05 2018-12-18 Vlt, Inc. Method and apparatus for delivering power to semiconductors
US10903734B1 (en) 2016-04-05 2021-01-26 Vicor Corporation Delivering power to semiconductor loads
JP6648626B2 (ja) * 2016-04-27 2020-02-14 オムロン株式会社 電子装置およびその製造方法
JP6665047B2 (ja) * 2016-06-29 2020-03-13 株式会社ディスコ デバイスのパッケージ方法
JP6665048B2 (ja) * 2016-06-29 2020-03-13 株式会社ディスコ デバイスのパッケージ方法
US9836095B1 (en) * 2016-09-30 2017-12-05 Intel Corporation Microelectronic device package electromagnetic shield
WO2018067578A1 (en) 2016-10-04 2018-04-12 Skyworks Solutions, Inc. Dual-sided radio-frequency package with overmold structure
US10068854B2 (en) 2016-10-24 2018-09-04 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
WO2018092529A1 (ja) * 2016-11-16 2018-05-24 株式会社村田製作所 高周波モジュール
CN110024107B (zh) * 2016-11-30 2023-11-10 深圳修远电子科技有限公司 集成电路封装方法以及集成封装电路
JP6653646B2 (ja) * 2016-12-02 2020-02-26 太陽誘電株式会社 電子部品およびその製造方法
WO2018101381A1 (ja) 2016-12-02 2018-06-07 株式会社村田製作所 高周波モジュール
JP2018098677A (ja) * 2016-12-14 2018-06-21 株式会社村田製作所 送受信モジュール
JP6571124B2 (ja) * 2017-03-30 2019-09-04 太陽誘電株式会社 電子部品モジュールの製造方法
JP7056226B2 (ja) 2018-02-27 2022-04-19 Tdk株式会社 回路モジュール
JP7365759B2 (ja) 2018-02-27 2023-10-20 Tdk株式会社 回路モジュール
US10510694B2 (en) * 2018-04-18 2019-12-17 Analog Devices, Inc. Radio frequency communication systems
JP2020017692A (ja) * 2018-07-27 2020-01-30 Tdk株式会社 電子部品パッケージ
US11596056B2 (en) * 2018-10-02 2023-02-28 Skyworks Solutions, Inc. Methods and devices related to reduced packaging substrate deformation
CN111627867A (zh) * 2019-02-28 2020-09-04 富泰华工业（深圳）有限公司 芯片封装结构及其制作方法
TWI710093B (zh) * 2019-08-29 2020-11-11 力成科技股份有限公司 天線置頂之半導體封裝結構
US20220246597A1 (en) * 2019-08-29 2022-08-04 Showa Denko Materials Co., Ltd. Method for manufacturing electronic component device and electronic component device
US20210125959A1 (en) * 2019-10-24 2021-04-29 Texas Instruments Incorporated Metal-covered chip scale packages
US10849235B1 (en) * 2020-05-20 2020-11-24 Tactotek Oy Method of manufacture of a structure and structure
CN113099630B (zh) * 2021-03-04 2022-07-12 奥士康科技股份有限公司 板边添加二维码避免叠层顺序错误的方法
CN114211081A (zh) * 2021-12-15 2022-03-22 航天科工防御技术研究试验中心 Sn基无铅多晶焊点的制备方法
CN114340169B (zh) * 2021-12-30 2024-04-05 安捷利电子科技（苏州）有限公司 一种屏蔽膜的包边方法及其应用
US20230337371A1 (en) * 2022-02-14 2023-10-19 Tdk Corporation Electronic circuit module and manufacturing method therefor
CN114649308B (zh) * 2022-05-17 2023-04-11 宁波芯健半导体有限公司 一种封装器件及封装器件的制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3455685B2 (ja) * 1998-11-05 2003-10-14 新光電気工業株式会社 半導体装置の製造方法
JP3999784B2 (ja) * 2003-01-16 2007-10-31 富士通株式会社 電子部品搭載基板の製造方法
JP4020874B2 (ja) 2003-03-13 2007-12-12 三洋電機株式会社 半導体装置およびその製造方法
JP2005109306A (ja) * 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 電子部品パッケージおよびその製造方法
JP4655465B2 (ja) * 2003-10-06 2011-03-23 カシオ計算機株式会社 面光源及び液晶表示装置
JP4673612B2 (ja) * 2004-02-12 2011-04-20 ダイキン工業株式会社 Ｃｏ２存在下での電気めっき
JP4301071B2 (ja) 2004-05-07 2009-07-22 株式会社村田製作所 シールドケース付き電子部品およびその製造方法
JP2006131769A (ja) 2004-11-05 2006-05-25 Hitachi Maxell Ltd プラスチック構造体及びプラスチック構造体の製造方法
JP2006165109A (ja) * 2004-12-03 2006-06-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP3926835B1 (ja) * 2006-09-28 2007-06-06 日立マクセル株式会社 メッキ膜の形成方法

Also Published As

Publication number Publication date
JP2010114291A (ja) 2010-05-20
US20100172116A1 (en) 2010-07-08
US9001528B2 (en) 2015-04-07
CN101740550A (zh) 2010-06-16
US20120292772A1 (en) 2012-11-22
CN101740550B (zh) 2011-12-21

Similar Documents

Publication Publication Date Title
JP5324191B2 (ja) 半導体装置
JP2010219210A (ja) 半導体装置およびその製造方法
US7851894B1 (en) System and method for shielding of package on package (PoP) assemblies
US11024559B2 (en) Semiconductor package with electromagnetic interference shielding structures
US9748179B2 (en) Package and method of manufacturing the same
CN100485921C (zh) 具有集成emi和rfi屏蔽的包覆成型半导体封装
JP5409423B2 (ja) 半導体チップ及び半導体チップパッケージ
US20110248389A1 (en) Semiconductor device and manufacturing method thereof
US8043892B2 (en) Semiconductor die package and integrated circuit package and fabricating method thereof
US20180096967A1 (en) Electronic package structure and method for fabricating the same
US20090315156A1 (en) Packaged integrated circuit having conformal electromagnetic shields and methods to form the same
US20110115059A1 (en) Semiconductor Device Packages with Electromagnetic Interference Shielding
CN102163557B (zh) 半导体器件的制造方法
KR102385561B1 (ko) 개방 단자를 갖는 차폐된 반도체 패키지 및 이의 제작 방법
US20170025361A1 (en) SELF SHIELDED SYSTEM IN PACKAGE (SiP) MODULES
JP2011124366A (ja) 半導体装置およびその製造方法
JP2005198051A (ja) 高周波モジュール
TW201344874A (zh) 包括電磁吸收及屏蔽之半導體元件
JP5075890B2 (ja) 半導体装置及び半導体装置の製造方法
US20120097430A1 (en) Packaging substrate and method of fabricating the same
JP2007184414A (ja) 半導体素子実装用基板、半導体装置及び電子機器
TW201818529A (zh) 電子封裝件及其製法
US9230895B2 (en) Package substrate and fabrication method thereof
JP2009111010A (ja) 半導体装置およびその製造方法
KR101527379B1 (ko) 반도체 패키지 및 이의 제조방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111028

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121023

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130625

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130718

R150 Certificate of patent or registration of utility model

Ref document number: 5324191

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350