JP5311784B2 - 半導体装置 - Google Patents
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Description
図2には本発明の一例に係るマイクロコンピュータ(MCU)1が示される。同図に示されるマイクロコンピュータ1は例えば相補型MOS集積回路製造技術等により単結晶シリコンのような1個の半導体チップに形成される。
図1にはフラッシュメモリモジュール6の構成が例示される。フラッシュメモリモジュール6は1ビットの情報記憶を2個の不揮発性メモリセルを用いて行う。即ちメモリアレイ(MARY)19は、夫々書換え可能な2個の不揮発性メモリセルMC1,MC2を1ビットのツインセルとして複数個備える。図1には代表的に1対だけ図示されている。不揮発性メモリセルMC1,MC2は、例えば図3の(A)に例示されるスプリットゲート型フラッシュメモリ素子とされる。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲート(CG)とメモリゲート(MG)を有し、メモリゲートとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域(SiN)が配置されて構成される。選択ゲート側のソース又はドレイン領域はビット線(BL)に接続され、メモリゲート側のソース又はドレイン領域はソース線(SL)に接続される。メモリセルの閾値電圧(Vth)を下げるにはBL=Hi−Z(高インピーダンス状態)、CG=1.5V、MG=−10V、SL=6、WELL=0Vとし、ウェル領域(WELL)とメモリゲートMG間の高電界によって電荷トラップ領域(SiN)からウェル領域(WELL)に電子が引き抜かれる。この処理単位はメモリゲートを共有する複数メモリセルとされる。メモリセルの閾値電圧(Vth)を上げるにはBL=0V、CG=1.5V、MG=10V、SL=6、WELL=0Vとし、ソース線SLからビット線に書込み電流を流し、それによってコントロールゲートとメモリゲートの境界部分で発生するホットエレクトロンが電荷トラップ領域(SiN)に注入される。電子の注入はビット線電流を流すか否かによって決まるからこの処理はビット単位で制御される。読出しはBL=1.5V、CG=1.5V,MG=0V、SL=0V、WELL=0Vで行われる。メモリセルの閾値電圧が低ければメモリセルはオン状態にされ、閾値電圧が高ければオフ状態にされる。メモリ素子はスプリットゲート型フラッシュメモリ素子に限定されず、図3の(B),(C)に例示されるスタックド・ゲート型フラッシュメモリ素子であってよい。このメモリ素子はソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲート(FG)とコントロールゲート(WL)がスタックされて構成される。図3の(B)はホットキャリア書込み方式によって閾値電圧を上げ、ウェル領域(WELL)への電子の放出によって閾値電圧を下げる。図3の(C)はFNトンネル書込み方式によって閾値電圧を上げ、ビット線(BL)への電子の放出によって閾値電圧を下げる。
図5にはデータの読出し系及び書込み系の詳細な回路構成が例示される。書込み系主ビット線としてWMBL_0P〜WMBL_3P、WMBL_0N〜WMBL_3Nの8本が例示され、そこに接続するメモリマットとして1個のメモリマットが例示される。特に制限されないが、副ビット線としてSBL_0P〜SBL_7P、SBL_0N〜SBL_7Nが配置され、1本の書込み系主ビット線に対して2本の副ビット線が割り当てられる。メモリセルMC1,MC2については図示を省略してある副ビット線に付された参照符号における数字のサフィックスはツインセルの列番号を意味する。アルファベットのサフィックスPはツインセルの一方のメモリセルMC1(ポジセル)に接続する副ビット線であることを意味し、サフィックスNはツインセルの他方のメモリセルMC2(ネガセル)に接続する副ビット線であることを意味する。書込み主ビット線に付された参照符号におけるアルファベットのサフィックスPはツインセルのポジセルに接続する書込み主ビット線であることを意味し、サフィックスNはツインセルのネガセルに接続する書込み主ビット線であることを意味し、数字のサフィックスは対応するツインセルの列番号のうち若い方の列番号を意味する。
ツインセルのリテンション特性は、例えば160°Cのような動作保証上限側の温度下では図6の(A)に例示されるように、セルデータ“0”を保持するメモリセル(高閾値電圧のメモリセル)は時間と共に閾値電圧が下がり、セルデータ“1”を保持するメモリセルの閾値電圧はさほど変化しない。一方、常温下では図6の(B)に例示されるように、セルデータ“1”を保持するメモリセル(低い閾値電圧のメモリセル)は時間と共に閾値電圧が上がり、セルデータ“0”を保持するメモリセルの閾値電圧はさほど変化しない。ツインセルデータが書込まれた後のツインセルの経年的な閾値電圧の変化に対して、読出し動作は上述のようにツインセルが保持する相補データに従って形成される差動信号を差動増幅するから、差動信号によって電位差が形成される限り、ツインセルデータのセンス増幅を行うことができる。差動信号の中間の電流信号を参照電流としてセンス増幅を行う場合には参照電流のばらつき範囲FLCとの関係により、時間T1で寿命が尽きることになる。ツインセルに相補データを保持する記憶形態では、高温下では時間T2まで延命させることができ、常温下ではそれ以上延命させることができる。V_WLはそのときのワード線選択レベルである。
図7にはツインセルのデータ状態と動作モードの関係が示される。ツインセルのデータ状態はフラッシュメモリの外部から認識できる状態、即ち、CPU2で認識できる状態を意味する。ツインセルのデータ状態はイニシャル状態(初期状態)、ツインセルデータ“1”状態、及びツインセルデータ“0”状態の3状態である。ツインセルデータ“1”状態とツインセルデータ“0”状態との間を直接遷移することはできない。イニシャル状態はツインセルの一対のメモリセルMC1,MC2がセルデータ“1”を保持する状態であり、センスアンプSAを用いた差動読出しの結果としての記憶情報は不定となる。フラッシュシーケンサ7は、CPU2等から与えられる初期化の指示に応答して初期化アドレスで指定されたツインセルの一対のメモリセルMC1,MC2が夫々保持するデータをセルデータ“1”で揃えて初期化する初期化動作を制御することによってイニシャル状態を実現する。また、フラッシュシーケンサ7は、CPU2等から与えられる書込みの指示に応答して書込みアドレスで指定されたツインセルのメモリセルMC1,MC2の何れか一方が保持するセルデータ“1”をセルデータ“0”に変更して当該ツインセルに相補データを書き込む書き込み動作を制御することによって、ツインセルデータ“1”状態又はツインセルデータ“0”状態を実現する。フラッシュメモリは一括消去を行うという性格上、ランダムアクセスによってビット毎に初期化状態を得ることはできない。上記書込み動作の対象とするツインセルの数は、複数のツインセルを初期化状態とする単位に等しくされ、或いは、上記初期化状態とする単位の整数分の一にされる。したがって、CPU2は初期化動作を行うとき初期化状態にされるツインセルの記憶情報を予めRAM等に退避させることが必要な場合がある。退避したデータの一部を書き戻さなければならないような場合である。
図10の(A)には図7のデータ状態を制御する場合のコマンドが例示される。イニシャライズコマンド(ICMD)によりイニシャル状態を設定し、書込みコマンド(PCMD)によりツインセルデータ“1”状態及びツインセルデータ“0”状態を設定し、ブランクチェックコマンド(BCMD)によりイニシャル状態を確認する。上記コマンドは所定のアドレスとデータを指定した2回のライトアクセスを発行することによって指示される。例えば、イニシャライズコマンド(ICMD)は特定のアドレス(フラッシュアドレス)にデータ20Hをライトし、且つイニシャル状態とすべきフラッシュメモリアドレス(イニシャライズブロックアドレス)にデータD0Hをライトするアクセス動作をCPUが発行することによってフラッシュシーケンサ7に指示される。これに応答してフラッシュシーケンサ7はそのイニシャライブロックアドレスに対して上記初期化動作を制御する。書込みコマンド(PCMD)は、特定のアドレス(フラッシュアドレス)にデータE8Hをライトし、且つ書込みを行うべきフラッシュメモリアドレス(書込みアドレス)に書込みデータをライトするアクセス動作をCPUが発行することによってフラッシュシーケンサ7に指示される。これに応答してフラッシュシーケンサ7はその書込みアドレスのツインセルに書込みデータを書込む書込み制御を行う。ブランクチェックコマンド(BCMD)は、特定のアドレス(フラッシュアドレス)にデータ71Hをライトし、且つチェックすべきイニシャライズブロックアドレスにデータD0Hをライトするアクセス動作をCPUが発行することによってフラッシュシーケンサ7に指示される。これに応答してフラッシュシーケンサ7はそのブランクチェックアドレスに対して前記ブランクチェックの制御を行う。
図11には本発明に係る第2のマイクロコンピュータ(MCU)1Aが示される。ここでは、ツインセルの記憶情報を差動のセンスアンプSAで差動増幅して高速データHBUSに読み出す読出し動作と、ツインセルの記憶情報をシングルエンドのベリファイセンスアンプVSA_P,VSA_Nでシングルエンド増幅して低速の周辺バスPBUSに読み出す読出し動作との詳細について説明する。図1との相違点はバスインタフェース回路4Aの機能であり、それ以外の点は図1と同じであるからのその詳細な説明は省略する。
図15には本発明に係る第3のマイクロコンピュータ(MCU)1Bが示される。ここでは、1ビットの記憶情報に用いるツインセルの数を可変とする不揮発性メモリを用いた構成について説明する。図1との相違点はフラッシュメモリモジュール6Aの機能であり、それ以外の点は図1と同じであるからのその詳細な説明は省略する。フラッシュメモリモジュール6Aは1ビットの記憶情報に複数のツインセルを用いるか、1個のツインセルを用いるかを指示するツインセルモードレジスタ(TCMR)51を有する。ツインセルモードレジスタ51はCPU2のアドレス空間にマッピングされ、例えばCP2によって値が設定される。
HBUS 高速バス
HBUS_D 高速データバス
PBUS 周辺バス
PBUS_D 周辺データバス
2 中央処理装置(CPU)
4 バスインタフェース回路(BIF)
6、6A フラッシュメモリモジュール(FMDL)
7 フラッシュシーケンサ(FSQC)7
19 メモリアレイ(MARY)
HACSP 高速アクセスポート
LACSP 低速アクセスポート
SA 階層センスアンプ
LTP,LTN スタティックラッチ回路
MC1,MC2 不揮発性メモリセル
WMBL 書込み用の主ビット線
WMBL_0P〜WMBL_3P ポジセル側の主ビット線
WMBL_0N〜WMBL_3N ネガセル側の主ビット線
SBL 副ビット線
SBL_0P〜SBL_7P ポジセル側の副ビット線
SBL_0N〜SBL_7N ネガセル側の副ビット線
RMBL 読出し用の主ビット線
WL ワード線
MGL メモリゲート線
20 副ビット線セレクタ
22 読出し列セレクタ
24,24A 第1行デコーダ(RDEC1)
25,25A 第2行デコーダ(RDEC2)
27 書込みデータラッチ回路
28 書換え列セレクタ
32,32A タイミングジェネレータ
40 読出し系ディスチャージ回路
41 書込み系ディスチャージ回路
VSA_P,VSA_N ベリファイセンスアンプ
PVSL,NVSL ベリファイ信号線
PSL,NSL 信号線
VRSLT ベリファイ結果信号
50 セキュアモードレジスタ(SMR)
51 ツインセルモードレジスタ(TCMR)
52 ツインセルモード制御回路(TCMCNT)
53 アドレス範囲設定レジスタ(ABREG)
54 アドレスコンパレータ(ACOMP)
55 アンドゲート
56 モード選択信号
Claims (4)
- 閾値電圧の相違によって2値データを保持し且つ保持する2値データの相違によってリテンション特性が相違される夫々電気的に書換え可能な第1記憶素子と第2記憶素子とを1ビットのツインセルとして複数個備えたメモリアレイと、
読出し選択されたツインセルの第1記憶素子と第2記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する読出し回路と、
制御回路と、を含む電気的に書込みおよび消去が可能な不揮発性メモリを有し、
前記制御回路は、初期化単位毎に前記ツインセルの第1記憶素子及び第2記憶素子の閾値電圧を一括して初期化レベルに揃える初期化制御と、書込み選択されたツインセルの第1記憶素子と第2記憶素子の何れか一方の閾値電圧を前記初期化レベルから変更して当該ツインセルに相補データを書き込む書き込み制御とを行い、
前記制御回路は、前記不揮発性メモリの外部から供給される初期化コマンドに応答して初期化アドレスで指定される初期化単位に対して前記初期化制御を行い、前記不揮発性メモリに外部から供給される書込みコマンドに応答して書込みアドレスで指定されるツインセルに書込みデータが指定する相補データを書込む前記書き込み制御を行い、
前記不揮発性メモリの外部から供給される初期化チェックコマンドに応答してチェックアドレスで指定される初期化単位の前記ツインセルが初期化状態であるか否かの判定結果をコマンド応答として返すチェック制御を行う半導体装置。 - 前記判定結果は、チェックアドレスで指定される前記ツインセルの前記第1記憶素子と第2記憶素子が初期化状態であるか否かの識別情報である請求項1記載の半導体装置。
- 前記判定結果は、前記チェックアドレスで指定された前記ツインセルの前記第1記憶素子及び前記第2記憶素子が等しいデータを保持するか否かの識別情報である請求項1記載の半導体装置。
- 夫々書換え可能な不揮発性の第1記憶素子と第2記憶素子とを1ビットのツインセルとして複数個備えるメモリアレイと、
読出し選択されたツインセルから出力される相補データを差動増幅する読出し回路と、
制御回路と、を含む電気的に書込みおよび消去が可能な不揮発性メモリを有し、
前記制御回路は、前記不揮発性メモリの外部から与えられる初期化の指示に応答して初期化アドレスで指定されたツインセルの第1記憶素子及び第2記憶素子が夫々保持するデータを等しくする初期化動作と、前記不揮発性メモリの外部から与えられる書込みの指示に応答して書込みアドレスで指定されたツインセルの第1記憶素子と第2記憶素子の何れか一方が保持するデータを変更して当該ツインセルに相補データを書き込む書き込み動作とを制御し、
前記制御回路は、前記不揮発性メモリの外部から与えられる初期化チェックの指示に応答してチェックアドレスで指定されたツインセルの前記第1記憶素子及び前記第2記憶素子が等しいデータを保持するか否かの識別情報を出力させるチェック制御を行う、半導体装置。
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