JP3820917B2 - 半導体記憶装置およびその動作方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、いわゆるバーチャルグランド(Vertual Ground:ＶＧ) 型と称され、能動領域（たとえば、不揮発性メモリトランジスタのチャネル形成領域）と隣接メモリセル間で共通の不純物領域（たとえば、ビット方向のソース・ドレイン不純物領域）とをワード方向に交互に備えたメモリセルアレイを有する半導体記憶装置と、その動作方法に関する。
【０００２】
【従来の技術】
ＶＧ型メモリセルアレイ構造では、ｐ型半導体基板または半導体基板の主面に形成されたｐウエルなどの表面部に、素子分離絶縁層を形成せずに、単に、ビット方向に長いｎ+ 不純物領域（ソース・ドレイン不純物領域）がワード方向に所定間隔を於いて並行ストライプ状に繰り返し形成されている。
ソース・ドレイン不純物領域間のｐウエル表面部上に、膜内または膜間に電荷蓄積手段を含む複数の絶縁膜を介してゲート電極が積層されている。このため、ｐウエル表面部は、メモリトランジスタのチャネル形成領域として機能する。
【０００３】
ＦＧ（フローティングゲート）型の場合、最下層のゲート絶縁膜上に電荷蓄積手段として導電膜からなるフローティングゲートが形成され、その上にＯＮＯ(Oxide-Nitride-Oxide) 膜などのゲート間絶縁膜を介してコントロールゲートが形成されている。コントロールゲートは、通常、ワード方向のメモリトランジスタ間で共通に設けられたワード線を兼用する。
【０００４】
一方、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型の場合、チャネル形成領域上に直接、ＯＮＯ膜を介在させてゲート電極が形成されている。この場合、ＯＮＯ膜内の窒化膜と酸化膜との界面付近および窒化膜中に分散するキャリアトラップが電荷蓄積手段として機能する。このようなチャネルに対向した面内および膜厚方向に離散化された電荷蓄積手段を用いる他のデバイスとしては、ＭＮＯＳ型、ナノ結晶型などが存在する。なお、ゲート電極をワード線と兼用させる場合と、孤立パターンにて形成したゲート電極をワード線として上層のメタル配線で接続する場合がある。
【０００５】
上記した何れのタイプにおいても、上記ソース・ドレイン不純物領域がビット線、または上層の主ビット線に連なる副ビット線として機能する。また、ワード線が、通常、ソース・ドレイン不純物領域と直行して並行ストライプ状に配線されている。
このように構成されたＶＧ型メモリセルアレイでは、素子分離絶縁層が不要でソース・ドレイン不純物領域がワード方向の２セルで共通となっているため、数あるメモリセルアレイ構造のなかで最もメモリセル面積が小さいという利点がある。
【０００６】
【発明が解決しようとする課題】
ＶＧ型メモリセルアレイでは、あるワード線に連なる１つのメモリトランジスタを書き込みまたは読み出す際に、当該動作対象のメモリトランジスタのチャネル形成領域に隣接する２本のソース・ドレイン不純物領域間に、所定の読み出しドレイン電圧または書き込みドレイン電圧を印加する。
【０００７】
ところが、これらソース・ドレイン不純物領域は、ワード方向に隣接する２つの非選択メモリトランジスタとそれぞれ共有されているため、その印加電圧が当該非選択メモリトランジスタの外側に位置する他の２つのソース・ドレイン不純物領域の電圧を規制する。すなわち、選択メモリトランジスタとワード線を共有して隣接した２つの非選択メモリトランジスタが意図せざる動作しないためには、両外側に位置する２つのソース・ドレイン不純物領域それぞれに、隣り合うソース・ドレインと同程度の電圧を印加する必要が生じる。このことは更に外側の、また更に外側のソース・ドレイン不純物領域にも当てはまる。このようにして、一つのメモリトランジスタのソース・ドレイン不純物領域の電圧を規定すると、その影響が同じワード線に連なる他のソース・ドレイン不純物領域に外側に向かって次々に波及し、最後はメモリセルアレイ端のメモリトランジスタにまで至る。
【０００８】
以上の電圧設定上の難点により、従来のＶＧ型メモリセルアレイでは、１本のワード線に連なる複数のメモリトランジスタの１つを任意に選択するランダムアクセスは出来ても、複数のメモリトランジスタを同時にアクセスするシリアルアクセスは出来ない。あるいは、たとえ出来たとしても、たまたま電圧設定上の制約に適合した場合のみで、このような条件付きのアクセスは実用に耐えない。したがって、従来のＶＧ型メモリセルアレイでは、１本のワード線に連なる複数のメモリトランジスタを任意に、かつ独立に動作させることができない。
その結果、従来のＶＧ型メモリセルアレイを用いた不揮発性メモリ装置では、ワード線一括、あるいはそれに近い高速動作ができず、ビットコストが小さいため大容量用途に適合できても、高速動作が要求される用途に使えないという難点がある。
【０００９】
本発明の目的は、ワード線に連なる複数のメモリトランジスタを並列に書き込みまたは読み出すことができるバーチャルグランド型のメモリセルアレイを有する半導体記憶装置、および、その動作方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の第１の観点に係る半導体記憶装置の動作方法は、第１導電型半導体からなるメモリセルの能動領域と、第２導電型半導体からなり隣接メモリセル間で共通の不純物領域とをワード方向に交互に備えた複数のメモリセルを含むメモリセルアレイと、上記能動領域に容量結合したワード線と、上記能動領域の上記不純物領域との境界部に容量結合し、上記ワード線と電気的に絶縁された制御ゲートとを有する半導体記憶装置の動作方法であって、上記制御ゲートを駆動して、上記メモリセルアレイをワード方向で電気的に分割し、当該分割したメモリセルアレイ内で、上記不純物領域および上記ワード線を駆動して複数のメモリセルを並列に書き込み、読み出しまたは消去する。
【００１１】
好適に、上記制御ゲートが上記不純物領域ごとに、当該不純物領域のワード線方向両側に隣接した２つの能動領域それぞれに一部重なって設けられ、上記分割時に、当該分割箇所の上記制御ゲートに所定の遮断電圧を印加してＯＦＦし、上記２つの能動領域の各境界部を電気的に導通状態から遮断状態に変化させる。
【００１２】
この場合、１つの上記ワード線に接続されている上記メモリセルの数が、３以上の整数ｎのＪ倍数であり、上記ＯＦＦする制御ゲートの組合せに応じて、上記メモリセルアレイを、１つのワード線当たりＪ個のメモリセルからなるｎ個のメモリセルアレイに分割する。
あるいは、上記ワード線が２以上の整数ｉ本の副ワード線と、当該ｉ本の副ワード線を共通接続する主ワード線とからなり、各副ワード線に接続されているメモリセルの数が、それぞれ３以上の整数ｎのＪ倍数であり、上記制御ゲートを駆動して、上記メモリセルアレイを、上記副ワード線ごとにＪ個、ワード線方向全体で（Ｊ×ｉ）個のメモリセルからなるｎ個のメモリセルアレイに電気的に分割する。
【００１３】
具体的には、１つの物理的なメモリセルアレイを３以上の整数ｎ個のメモリセルアレイに電気的に分割する際に、２つの制御ゲートをＯＮにし、それに引き続く、（ｎ−２）個の制御ゲートをＯＦＦとした制御ゲートの組を作り、そのｎ個からなる制御ゲートの電気的状態の組をワード線方向へ周期的に繰り返す。
上記分割と同時に、並列動作が可能な複数の離散的なメモリセルからなる１つのメモリセルアレイが選択される。
あるいは、３以上の整数ｎ個に電気的に分割されるメモリセルアレイを順次選択可能とするために、ＯＦＦ状態の制御ゲートの位置をワード線方向に１つずつ（ｎ−１）回ずらす。この制御ゲートの電気的状態をワード線方向に１つずつずらすごとに、ワード線の選択と、選択されたワード線に接続されているメモリセルのうち、電気的に分割され、かつ選択されたメモリセルアレイに属するメモリセルを同時に書き込み、読み出しあるいは消去する並列動作とを繰り返す。
【００１４】
一方、本発明では、上記能動領域の一方側に隣接する不純物領域との境界近傍に能動領域の一部と重なっている第１制御ゲートと、他方側に隣接する他の不純物領域との境界近傍に能動領域の一部と重なっている第２制御ゲートとが、上記能動領域ごとに対で設けられ、当該第１，第２制御ゲートをＯＦＦした時に、対応する能動領域の境界部を電気的に導通状態から遮断状態に変化させることもできる。
【００１５】
この場合、好適に、１つの上記ワード線に接続されている上記メモリセルの数が、２以上の整数ｍのＫ倍数であり、上記ＯＦＦする制御ゲートの組合せに応じて、上記メモリセルアレイを、１つのワード線当たりＫ個のメモリセルからなるｍ個のメモリセルアレイに分割する。
【００１６】
具体的には、たとえば、１つの物理的なメモリセルアレイを２以上の整数ｍ個のメモリセルアレイに電気的に分割する際に、ワード線上にある第１あるいは第２の制御ゲートの組の何れかを選択し、選択された組の１つの制御ゲートをＯＮとして、同じ組に属しそれに引き続く（ｍ−１）個の制御ゲートをＯＦＦとしたｍ個の制御ゲートの組を作り、そのｍ個からなる制御ゲートの電気的状態を選択されたワード線方向へ周期的に繰り返し、選択されなかった組の制御ゲートの全てをＯＮにする。
上記分割と同時に、並列動作が可能な複数の離散的なメモリセルからなる１つのメモリセルアレイが選択される。
あるいは、２以上の整数ｍ個に電気的に分割されるメモリセルアレイを順次選択可能とするために、上記選択された組内でＯＦＦ状態の第１あるいは第２制御ゲートの位置をワード線方向に１つずつ（ｍ−１）回ずらす。この制御ゲートの電気的状態を上記選択された組内でワード線方向に１つずつずらすごとに、ワード線の選択と、選択されたワード線に接続されているメモリセルのうち、電気的に分割され、かつ選択されたメモリセルアレイに属するメモリセルを同時に書き込み、読み出しあるいは消去する並列動作とを繰り返すとよい。
【００１７】
あるいは、１つの物理的なメモリセルアレイを２以上の整数ｍ個のメモリセルアレイに電気的に分割する際に、上記ワード線と容量結合している１つの能動領域を挟んでワード線方向両側に位置する第１および第２制御ゲートをＯＮにし、それに引き続く、（ｍ−１）個の第１および第２制御ゲートの対をＯＦＦとした第１および第２制御ゲートの組を作り、その２ｍ個からなる制御ゲートの電気的状態をワード線方向へ周期的に繰り返す。
上記分割と同時に、並列動作が可能な複数の離散的なメモリセルからなる１つのメモリセルアレイが選択される。
あるいは、２以上の整数ｍ個に電気的に分割されるメモリセルアレイを順次選択可能とするために、ＯＦＦ状態の第１および第２制御ゲートの位置をワード線方向に２つずつ（ｍ−１）回ずらす。この制御ゲートをワード線方向に２つずつずらすごとに、ワード線の選択と、選択されたワード線に接続されているメモリセルのうち、電気的に分割され、かつ選択されたメモリセルアレイに属するメモリセルを同時に書き込み、読み出しあるいは消去する並列動作とを繰り返すとよい。
【００１８】
この本発明に第１の観点に係る半導体記憶装置の動作方法では、１つの物理的なバーチャルグランド型のメモリセルアレイを、複数のメモリセルアレイに分割して動作させる。各メモリセルアレイは、たとえば、最低２ないし３個おきに離散的に抜き出されたメモリセルから構成される。本発明では、このメモリセルアレイ内の離散的なメモリセルを一括して動作、すなわち書き込み、読み出しまたは消去させる。この並列動作後は、分割箇所をワード線方向にずらすことにより、選択可能なメモリセルアレイを変更し、この他のメモリセルアレイ内のメモリセルを同様に一括して動作させる。このように、選択可能なメモリセルアレイの変更と、並列動作とを分割数だけ繰り返すことにより、メモリセルアレイ内の全てのメモリセルが書き込み、読み出しまたは消去される。
【００１９】
本発明の第２の観点に係る半導体記憶装置は、第１導電型半導体からなるメモリセルの能動領域と、第２導電型半導体からなり隣接メモリセル間で共通の不純物領域とをワード方向に交互に備えた複数のメモリセルを含むメモリセルアレイと、上記能動領域に容量結合したワード線と、上記能動領域の不純物領域との境界部に容量結合した制御ゲートと、上記制御ゲートの電圧を制御して、上記メモリセルアレイをワード方向で電気的に分割し、当該分割したメモリセルアレイ内で、上記不純物領域および上記ワード線を駆動して複数のメモリセルを並列に書き込み、読み出しまたは消去する制御回路とを有する。
【００２０】
好適に、上記制御ゲートが上記不純物領域ごとに、当該不純物領域のワード線方向両側に隣接した２つの能動領域それぞれに一部重なって設けられ、上記制御回路は、上記制御ゲートをＯＦＦした時に、上記２つの能動領域の各境界部を電気的に導通状態から遮断状態に変化させる。この場合、好適に、上記メモリセルは、不揮発性メモリトランジスタを有し、 当該不揮発性メモリトランジスタが、当該トランジスタのチャネルが形成される上記能動領域上に形成され、膜内または膜間に電荷蓄積手段を含む複数の絶縁膜と、上記ワード線によって共通に接続されたゲート電極とを有し、上記制御ゲートは、上記複数の絶縁膜上に形成され、上記ゲート電極間のスペースに絶縁膜を介在させて埋め込まれた導電層からなる。
【００２１】
あるいは、上記能動領域の一方側に隣接する不純物領域との境界近傍に能動領域の一部と重なっている第１制御ゲートと、他方側に隣接する他の不純物領域との境界近傍に能動領域の一部と重なっている第２制御ゲートとが、上記能動領域ごとに対で設けられ、上記制御回路は、上記第１，第２制御ゲートをＯＦＦした時に、対応する能動領域の境界部を電気的に導通状態から遮断状態に変化させる。この場合、好適に、上記メモリセルは、不揮発性メモリトランジスタを有し、当該不揮発性メモリトランジスタが、当該トランジスタのチャネルが形成される上記能動領域上に形成され、膜内または膜間に電荷蓄積手段を含む複数の絶縁膜と、上記ワード線によって共通に接続されたゲート電極とを有し、上記第１，第２制御ゲートは、上記ゲート電極間で両側のゲート電極の対向した側面にそれぞれ絶縁膜を介在した状態で上記複数の絶縁膜上に形成され、互いに分離した２つの導電層からなる。
【００２２】
このような構成のメモリトランジスタを有する半導体記憶装置では、制御ゲートが、ゲート電極間のスペースに埋められた導電層、または、上記ゲート電極間で両側のゲート電極の対向した側面にそれぞれ絶縁膜を介在して形成された導電層からなる。したがって、制御ゲートを設けてもトランジスタサイズが増えていない。
【００２３】
【発明の実施の形態】
第１実施形態
図１は、本発明の実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
【００２４】
この不揮発性メモリ装置は、メモリセルアレイ１、ロウデコーダ２、カラムデコーダ３、入出力回路４、およびカラム分割制御回路５を有する。
なお、この図には、読み出し、書き込みまたは消去の許可信号を受けて動作モードを切り換えたり、クロックを基に動作タイミングを制御する回路、電源回路およびアドレスバッファ等は省略している。また、図中の入出力回路４は、カラム選択回路ＣＳ，センスアンプＳＡ，書き込み回路ＷＲ、入出力バッファＩ／ＯＢＵＦ等、書き込みまたは読み出しに必要なビット線側の回路全てを含む。
【００２５】
ロウデコーダ２は、アドレス信号ＡＤＲを受けて、それに応じてメモリセルアレイ１内に連なるワード線ＷＬの何れかまたは全部を選択し、選択したワード線ＷＬを、読み出し、書き込みまたは消去に応じた電圧に変化させて活性化する。
【００２６】
カラムデコーダ３は、アドレス信号ＡＤＲを受けて、それに応じて入出力回路４内のカラム選択回路ＣＳを制御し、メモリセルアレイ１内に連なるビット線ＢＬを、たとえば所定本数おきに選択する。
【００２７】
カラム選択回路ＣＳは、読み出し時に、選択されたビット線の全てをセンスアンプＳＡに接続し、書き込み時に、選択されたビット線の全てを書き込み回路ＷＲに接続する。
【００２８】
読み出し時には、メモリセル内の記憶データが、選択されたビット線ＢＬからカラム選択回路ＣＳを経てセンスアンプＳＡにより検出され、検出結果は、入出力バッファＩ／ＯＢＵＦの所定アドレスに一旦蓄積される。これは、後述するように、本実施形態で一括して読み出されるデータが所定ビットおきに離散的であるからである。複数回の読み出しを経て１行の記憶データが全て揃ったら、たとえば所定のワード単位で、読み出しデータＤout として外部のデータバス等に出力される。
あるいは、離散的に読み出されたデータは、バッファリングしないで、そのまま１行の記憶データとして扱い、外部のデータバス等へ出力してもよい。
【００２９】
また、書き込み時には、外部からの入力データＤinを入出力バッファＩ／ＯＢＵＦに一旦蓄積しておいて、カラム選択回路ＣＳにより離散的に選択された複数のビット線ＢＬを単位として、複数回の書き込み動作により、１行のデータをビット線電圧からメモリトランジスタのしきい値電圧に変換しながら、メモリセル内に書き込む。
あるいは、外部からの入力データＤinが離散的に書込む１行の記憶データとして送られてくる場合、入力データをバッファリングしないで、順次、メモリセルアレイ内に書き込んでもよい。
【００３０】
本実施形態に係わるメモリセルアレイ１は、詳細は後述するが、ビット方向の共通線として、制御ゲート線ＣＬがビット線ＢＬと対で設けられている。制御ゲート線ＣＬは、本実施形態（第１実施形態）ではビット線ＢＬ１本に対し１本であるが、後述する第２実施形態では、ビット線ＢＬ１本に対し２本存在する。
これら制御ゲートＣＬは、カラム分割制御回路５に入力されている。
【００３１】
カラム分割制御回路５は、カラムデコーダ３でデコードされた制御信号を受けて、予め決められた規則にしたがって、１ワード線に接続されたメモリセル行を分割し、また分割箇所を変更する。具体的に、分割箇所とすべき制御ゲート線ＣＬの電圧を、初期電圧から遮断電圧に切り替え、分割箇所を解除するときは、逆に遮断電圧から初期電圧に切り替える。
【００３２】
図２に、メモリセルアレイの回路図を示す。
このメモリセルアレイ２では、単一のメモリトランジスタによりメモリセルが構成されている。たとえば、ｊ×ｉ個のメモリトランジスタＭ１１，Ｍ２１…，Ｍｊ１，Ｍ１２，Ｍ２２…，Ｍｊ２，Ｍ１３，Ｍ２３，…，Ｍｊ３，…，Ｍ１ｉ，…，Ｍｊｉがマトリックス状に並べられている。なお、図２では３×３個のメモリセルのみ示す。
【００３３】
各メモリトランジスタのゲートは、行ごとに同一ワード線に接続されている。すなわち、メモリトランジスタＭ１１，Ｍ２１，Ｍ３１，…のトランジスタゲートＴＧ１，ＴＧ２，ＴＧ３，…は、ワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，Ｍ３２，…のトランジスタゲートはワード線ＷＬ２に接続され、メモリトランジスタＭ１３，Ｍ２３，Ｍ３３，…のトランジスタゲートはワード線ＷＬ３に接続されている。
【００３４】
各メモリトランジスタのソースが、ワード方向の一方側に隣り合う他のメモリトランジスタのドレインに接続され、各メモリトランジスタのドレインがワード方向の他方側に隣り合う他のメモリトランジスタのソースに接続されている。この共通化されたソースとドレインは、ビット方向で他のソースとドレインの接続箇所を結ぶライン状のソース・ドレイン不純物領域により構成されている。
このようにして形成された各ソース・ドレイン不純物領域は、メモリセルアレイ全体では平行ストライプ状のパターンとなる。これらのソース・ドレイン不純物領域を、そのままビット線ＢＬ１，ＢＬ２，ＢＬ３，…としてもよい。あるいは、各ソース・ドレイン不純物領域の上層にメタル配線層からなるビット線ＢＬ１，ＢＬ２，ＢＬ３，…を設けてもよい。後者の場合、各ビット線ＢＬ１，ＢＬ２，ＢＬ３，…は、対応する下層のソース・ドレイン不純物領域と適宜コンタクトを取りながらビット方向に配線される。
【００３５】
本実施形態では、このソース・ドレイン不純物領域から、ワード方向両側の２つのメモリトランジスタの能動領域（チャネル形成領域）の端部それぞれに一部重なる制御ゲートが設けられている。
具体的にワード方向でみると、メモリトランジスタＭ１１のチャネル形成領域に一部重なる制御ゲートＣＧ１、メモリトランジスタＭ１１とＭ２１のチャネル形成領域それぞれに一部重なる制御ゲートＣＧ２、メモリトランジスタＭ２１とＭ３１のチャネル形成領域それぞれに一部重なる制御ゲートＣＧ３、メモリトランジスタＭ３１とＭ４１（不図示）のチャネル形成領域それぞれに一部重なる制御ゲートＣＧ４、…が設けられている。この制御ゲートをビット方向に長く配線して、そのまま制御ゲート線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…としてもよい。あるいは、制御ゲートＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４，…それぞれを上層のメタル配線層からなるビット方向の制御ゲート線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…を介して連結してもよい。
【００３６】
図３に、メモリセルアレイのワード方向の概略的な断面図を示す。なお、ここではメモリセルがｎチャネルＭＯＳトランジスタからなる場合を示すが、もちろん、半導体の極性を全て逆とした場合も可能である。
半導体基板または基板に支持された半導体層（たとえば、ＳＯＩ層）内の表面に、ｐウエル１０が形成され、ｐウエル１０内の表面部に、ｎ+ 不純物領域からなるソース・ドレイン不純物領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，…がワード方向に等間隔で形成されている。これら不純物領域の離間スペースのｐウエル表面部が、メモリトランジスタのチャネル形成領域となる。
【００３７】
チャネル形成領域およびソース・ドレイン不純物領域ＳＤ１，ＳＤ２，…上に、絶縁膜１１が形成されている。また、絶縁膜１１上に、ポリシリコンまたはメタルからなる制御ゲートＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４，…と、ポリシリコンまたはメタルからなるトランジスタゲートＴＧ１，ＴＧ２，ＴＧ３，…が交互に配置されている。各制御ゲートとトランジスタゲートとの対向側面間に、分離絶縁膜１２が介在している。
【００３８】
制御ゲートＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４，…は、ぞれぞれソース・ドレイン不純物領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，…と幅中心を揃えて配置されている。そして、制御ゲートの幅方向両側の縁部それぞれが、ソース・ドレイン不純物領域の外側のチャネル形成領域に一部重なっている。
このチャネル形成領域の制御ゲートとの重なり部分が、本発明における“境界部”に該当する。各制御ゲートは、図１におけるカラム分割制御回路５に制御されて所定の遮断電圧が印加されたとき、この２つの境界部を共に導通状態から遮断状態に推移させる。ここで、“導通状態”および“遮断状態”とは、境界部が現に電気的に導通しているか遮断しているかを意味する場合の他に、“導通状態”とは、メモリトランジスタにチャネルを形成しようとしたときに境界部に意図通りにチャネルが形成されるような状態をもいい、また“遮断状態”とは、本来ならメモリトランジスタにチャネルが形成されるべきバイアス条件下でも境界部にチャネルが形成されずに、チャネルオフの状態が維持されるような状態をもいう。
【００３９】
各トランジスタゲートＴＧ１，ＴＧ２，ＴＧ３，…は、チャネル形成領域と幅方向中心を揃えて配置されている。
なお、図示を省略したが、少なくとも各制御ゲート直下の絶縁膜１１部分に、ＭＯＮＯＳ型の場合、酸化膜と窒化膜との界面を含む複数の絶縁膜の積層構造が形成されている。また、ＦＧ型あるいはナノ結晶型の場合、少なくも各制御ゲート直下の部分に複数の絶縁膜が形成され、その膜間に単一膜状の、あるいは無数の微細径粒に分散された導電物質が埋め込まれている。当該導電物質、あるいは、上記酸化膜と窒化膜との界面および窒化膜中のキャリアトラップは、メモリトランジスタの電荷蓄積手段として機能する。
【００４０】
メモリトランジスタは、この電荷蓄積手段の電荷蓄積量に応じてしきい値電圧Ｖthが変化する。チャネルホットエレクトロン注入を用いて書き込みを行う場合、この電荷蓄積量は、たとえば、書き込み時にオンとなったチャネルに加わる横方向電界によって変化し、横方向電界はビット線電圧に応じて決まる。すなわち、ビット線の電圧設定の有無としてメモリセルに伝達された書き込みデータは、書き込み時にしきい値電圧Ｖthの差に変換されて、メモリセル内に記憶される。読み出しの際は、両ビット線間に所定の読み出しドレイン電圧を印加した状態で、記憶データの論理に応じてメモリトランジスタがオンまたはオフする電圧を、ワード線を介してトランジスタゲートに印加する。これにより、メモリトランジスタがオンする場合のみ、チャネルを介して両ビット線間に電流が流れ、ビット線電圧が変化する。このビット線電圧変化の有無をセンスアンプＳＡ等で検出して読み出す。すなわち、読み出しの場合は、書き込みの場合と逆に、記憶データが、メモリトランジスタのしきい値電圧Ｖthの差からビット線電圧差に変換されることで、外部に伝達可能となる。
【００４１】
図４は、本実施形態におけるメモリセルアレイの分割を示す概念図である。
図４において、（Ａ）は物理的メモリセルアレイ１であり、この図では、メモリセル列にシリアル番号１，２，…，ｎ，ｎ＋１，…，２ｎ，２ｎ＋１，…，ｊが付されている。
本実施形態では、この書き込み，読み出しまたは消去の際に、図１のカラム分割制御回路５がワード方向のメモリトランジスタを複数に分割し、これにより、メモリセルアレイが３以上の整数ｎ個のメモリセルアレイＭＡ１，ＭＡ２，…ＭＡｎに分割する。各メモリセルアレイＭＡ１，ＭＡ２，…ＭＡｎは、周期的に離散したメモリセル列を含む。すなわち、メモリセルアレイＭＡ１はメモリセル列１，ｎ＋１，２ｎ＋１，…を含み、メモリセルアレイＭＡ２はメモリセル列２，ｎ＋２，２ｎ＋２，…を含み、最後のメモリセルアレイＭＡｎはメモリセル列ｎ，２ｎ，…，ｊを含む。
そして、本実施形態では、いずれか選択されたメモリセルアレイ内のメモリトランジスタを並列動作させる。
【００４２】
図５は、分割動作を具体的に１つのワード線に接続されたメモリセル行で示す説明図である。ここでは、３メモリセルごとに分割した場合を説明する。
【００４３】
まず、書き込みおよび読み出しに先立って、カラム分割制御回路５が、制御ゲート線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…に対し、所定の本数（３本）ごとに遮断電圧Ｖｃを印加する。ここでは、制御ゲート線ＣＬ１，ＣＬ４，ＣＬ７，…に遮断電圧Ｖｃを印加する。遮断電圧Ｖｃが制御ゲートＣＧ１，ＣＧ４，ＣＧ７，…に伝達されると、制御ゲートが容量結合するチャネル形成領域の境界部は、導通状態から遮断状態（図中、×印で示す）に推移する。その結果、ワード方向のメモリトランジスタ群が、メモリトランジスタＭ１，Ｍ２およびＭ３からなるグループ１、メモリトランジスタＭ４，Ｍ５およびＭ６からなるグループ２、…に分割される。
【００４４】
当該分割箇所で遮断状態の境界部を有するメモリトランジスタＭ１，Ｍ３，Ｍ４，Ｍ６，…は、以後、動作時のバイアス条件下でチャネルが形成されず動作不能になる。動作不能になったメモリトランジスタのグループ内で内側に位置するソース・ドレイン不純物領域ＳＤ２，ＳＤ３，ＳＤ５，ＳＤ６，…に対し任意に電圧設定が可能である。このため、各グループ内で中心に位置するメモリトランジスタＭ２，Ｍ５，…が選択可能となる。これら離散的な複数のメモリトランジスタＭ２，Ｍ５，…は、図４におけるメモリセルアレイＭＡ２を構成する。
このように、本実施形態では、メモリトランジスタ群をワード線方向で物理的に複数のグループに分割することにより、ｎ個のメモリセルアレイＭＡ１，ＭＡ２，…ＭＡｎの一つが選択可能な状態となる。
その後、この選択可能なメモリセルアレイＭＡ２に所定のワード線電圧およびビット線電圧を付与することで、メモリセルアレイＭＡ２内の全てのメモリセルに対し並列に書き込み、読み出しまたは消去が行われる。
【００４５】
つぎの動作サイクルで、カラム分割制御回路５が、ワード方向の一方側に１メモリセル分ずらして制御ゲートに遮断電圧Ｖｃを印加する。これにより、選択可能なメモリトランジスタが、たとえばＭ３，Ｍ６，…となり、メモリセルアレイＭＡ３が選択され、このメモリセルアレイＭＡ３内の全てのメモリトランジスタに対し並列に書き込み、読み出しまたは消去が行われる。
さらに、つぎの動作サイクルで、カラム分割制御回路５が、ワード方向の一方側にさらに１メモリセル分ずらして制御ゲートに遮断電圧Ｖｃを印加する。これにより、選択可能なメモリトランジスタが、たとえばＭ１，Ｍ４，…となり、メモリセルアレイＭＡ１が選択され、このメモリセルアレイＭＡ１内の全てのメモリトランジスタに対し並列に書き込み、読み出しまたは消去が行われる。
【００４６】
このように、分割したグループ内のメモリトランジスタ数ｎ（ここでは３）と同じ数の動作サイクルを繰り返すことにより、１ワード線に接続された全てのメモリセルの動作が完了する。
この動作は他の行においても同様で、上記３回の動作サイクル内で、適宜、所望のワード線をロウデコーダ２より選択し、書き込み、読み出しまたは消去を繰り返す。
【００４７】
なお、１行当たりの動作サイクル数を最小限にするためには３セルごとのグループ化、すなわち３つのメモリセルアレイへの分割が望ましいが、本実施形態において、４セルまたはそれ以上のセルを単位としてメモリセル群をグループに分割してもよい。
【００４８】
先に説明したように、従来のバーチャルグランド型メモリセルアレイでは、選択されたメモリセル以外の他のメモリセルを誤動作させないために、そのソース・ドレイン不純物領域の設定電圧値は、選択メモリセルのソース・ドレイン不純物領域の電圧設定に拘束される。
本実施形態では、その電圧設定の規制を各グループ内に限定できる。なぜなら、各グループ内で選択されたメモリセルの電圧設定の影響が分割箇所で断ち切られ、互いのグループ内に干渉しないからである。その結果として、各グループ内それぞれで任意に１つのメモリセルを選択し、ワード方向全体では複数のメモリセルを一括して動作させることが可能となった。これにより、バーチャルグランド型メモリセルアレイの動作速度が向上した。
【００４９】
この制御のために新たに設けた制御ゲートは、図３に示すように、トランジスタゲート間の離間スペースに埋め込まれている。この制御ゲートの配置スペースは元々ソース・ドレイン不純物領域をある一定の幅で形成するために必要なことから、制御ゲートを設けたことが何らセル面積増大の要因となっていない。これにより、従来と同等の小さいセル面積が維持されている。
【００５０】
第２実施形態
図６は、第２実施形態に係わるメモリセルアレイの回路図である。また、図７は、このメモリセルアレイのワード方向の要部断面図である。
このメモリセルアレイでは、制御ゲートＣＧｉ（ｉ＝１，２，３，…）が、それぞれ第１制御ゲートＣＧｉａと第２制御ゲートＣＧｉｂとからなる。第１，第２制御ゲートＣＧｉａ，ＣＧｉｂは、同一のソース・ドレイン不純物領域ＳＤｉ上に設けられている。
【００５１】
図７に示すように、第１制御ゲートＣＧｉａは、トランジスタゲートＴＧ（ｉ−１）の側面に分離絶縁膜１２を介して形成された導電層からなり、トランジスタゲートＴＧ（ｉ−１）下方のチャネル形成領域に一部が重なっている。また、第２制御ゲートＣＧｉｂは、トランジスタゲートＴＧｉの側面に分離絶縁膜１２を介して形成された導電層からなり、トランジスタゲートＴＧｉ下方のチャネル形成領域に一部が重なっている。第１，第２制御ゲートＣＧｉａ，ＣＧｉｂは、ソース・ドレイン不純物領域ＳＤｉ上で電気的かつ空間的に分離している。とくに図示しないが、第１，第２制御ゲートＣＧｉａ，ＣＧｉｂは、個別の制御ゲート線ＣＬとしてメモリセルアレイ外部に取り出されている。
【００５２】
回路図および断面図における他の構成は第１実施形態と同じであり、周辺回路の構成も図１と同じものが用いられる。ただし、本実施形態におけるカラム分割制御回路５は、ビット線ＢＬ１本に対し対で設けられた制御ゲート線ＣＬを、個別に制御可能に構成されている。
【００５３】
図８は、分割動作を示す説明図である。ここでは、２メモリセルごとのグループに分割した場合を説明する。
【００５４】
まず、書き込みおよび読み出しに先立って、カラム分割制御回路５が、制御ゲート線ＣＬ１，ＣＬ２，…のうち第１，第２制御ゲートＣＧｉａ，ＣＧｉｂの一方側を駆動する。ここでは、第２制御ゲートＣＧｉｂ側を駆動する。カラム分割制御回路５は、複数の第２制御ゲートＣＧｉｂのうち、所定の本数（２本）ごとに遮断電圧Ｖｃを印加する。ここでは、制御ゲートＣＧ１ｂ，ＣＧ３ｂ，ＣＧ５ｂ，…に遮断電圧Ｖｃを印加する。遮断電圧Ｖｃが印加された制御ゲートが容量結合するチャネル形成領域の境界部は、導通状態から遮断状態（図中、×印で示す）に推移する。その結果、ワード方向のメモリトランジスタ群が、メモリトランジスタＭ１とＭ２からなるグループ１、メモリトランジスタＭ３とＭ４からなるグループ２、メモリトランジスタＭ５とＭ６からなるグループ３…に分割される。
【００５５】
このため、当該分割箇所で遮断状態の境界部を有するメモリトランジスタＭ１，Ｍ３，Ｍ５，…は、以後、動作時のバイアス条件下、境界部でチャネルが形成されず動作不能になる。一方、本実施形態では、分割箇所がソース・ドレイン不純物領域ＳＤ１，ＳＤ３，ＳＤ５，…の一方側（第２制御ゲート側）のみで、他方側（第１制御ゲート側）の境界部は導通状態で維持されている。したがって、この第１制御ゲート側のメモリトランジスタＭ２，Ｍ４，Ｍ６，…が選択可能となる。これら離散的なメモリトランジスタは、図４におけるメモリセルアレイＭＡ２を構成する。
その後、この選択可能なメモリセルアレイＭＡ２に所定のワード線電圧およびビット線電圧を付与することで、メモリセルアレイＭＡ２内の全てのメモリセルに対し並列に書き込み、読み出しまたは消去が行われる。
【００５６】
つぎの動作サイクルで、カラム分割制御回路５が、遮断電圧Ｖｃを印加すべき第２制御ゲートＣＧｉｂを１メモリセル分、ワード方向の一方側にずらす。これにより、メモリトランジスタＭ１，Ｍ３，Ｍ５，…が選択可能となる。これら離散的な複数のメモリトランジスタＭ１，Ｍ３，Ｍ５，…は、図４におけるメモリセルアレイＭＡ１を構成する。
その後、この選択可能なメモリセルアレイＭＡ１に所定のワード線電圧およびビット線電圧を付与することで、メモリセルアレイＭＡ１内の全てのメモリセルに対し並列に書き込み、読み出しまたは消去が行われる。
【００５７】
なお、メモリセルアレイＭＡ１を構成するメモリトランジスタＭ１，Ｍ３，Ｍ５，…を選択可能とするには、たとえば、遮断電圧Ｖｃを印加すべき制御ゲートを、第２制御ゲートＣＧｉｂから第１制御ゲートＣＧｉａに切り替えてもよい。
【００５８】
このように、分割したグループ内のメモリトランジスタ数ｎ（ここでは２）と同じ数の動作サイクルを繰り返すことにより、１ワード線に接続された全てのメモリセルの動作が完了する。
この動作は他の行においても同様で、上記２回の動作サイクル内で、適宜、所望のワード線をロウデコーダ２より選択し、書き込み、読み出しまたは消去を繰り返す。
【００５９】
なお、本実施形態において、１行当たりの動作サイクル数を最小限にするためには２セルごとのグループ化が望ましいが、本実施形態において、３セルまたはそれ以上のセルを単位としてメモリセル群を分割してもよい。
【００６０】
また、第２実施形態において遮断電圧Ｖｃを印加する箇所を変えて分割する方法は種々ある。図９および図１０に、他の分割方法を示す。
図９では、その効果は図８の場合と変わらないが、動作不能となるメモリトランジスタＭ１，Ｍ３の各トランジスタゲートＴＧ１，ＴＧ３の両側の第１および第２制御ゲート双方をＯＦＦさせる。そして、このようにＯＦＦさせる制御ゲートを第１制御ゲートと第２制御ゲート間で交互に繰り返す。このようにして、分割されたメモリセルアレイを交互に選択できる。
また、図１０では、トランジスタゲートＴＧ１では、その左側の第２制御ゲートＣＧ１をＯＦＦさせるが、つぎの分割箇所にあるトランジスタゲートＴＧ３では、その右側の第１制御ゲートＣＧ４ａをＯＦＦさせる。このようにすると、グループ内のメモリトランジスタ数が３，１，３，１，…となり、グループ内のメモリトランジスタ数が同一とならない。しかし、この場合も、現在選択可能なメモリトランジスタはＭ２，Ｍ４，…であり、つぎに遮断電圧Ｖｃの印加箇所を１セル分ずらしたときの選択可能なメモリトランジスタはＭ１，Ｍ３，Ｍ５，…であり、図４のメモリセルアレイの周期的な繰り返しとしては何ら変わりない。すなわち、この変形例は、本発明で分割箇所を均等にしなくてもメモリセルアレイの周期的な選択は可能であることを示す。
【００６１】
本第２実施形態においても、第１実施形態と同様な効果を奏する。すなわち、各グループ内それぞれで任意に１つのメモリセルを選択し、ワード方向全体では複数のメモリセルを一括して動作させることが可能となり、バーチャルグランド型メモリセルアレイの動作速度が向上した。また、メモリセル群を分割するために制御ゲートを設けたことは、何らセル面積増大の要因となっていない。
【００６２】
以上の第１および第２実施形態では、各ブループ内で選択可能なメモリセルを１つとするため、第１実施形態では３個づつ、第２実施形態では２個づつ（または３個と１個の組で）メモリセル行を分割した。
しかし、前記したように、第１実施形態で４個以上、第２実施形態で３個以上のグループ化も可能である。その場合、選択可能なメモリセルが連続して２個以上各グループに含まれることとなる。つまり、２以上のメモリセルアレイが重複して選択可能な状態となるのである。その場合、メモリセルアレイを１つ選択する必要があり、その方法としては、前記したように、選択すべきメモリトランジスタのビット線の印加電圧を決め、そのビット線と同じ電圧を外側の隣接するビット線に印加するようにして非選択としてもよいが、次のような方法も採用可能である。
【００６３】
図１１は、第１実施形態においてｎ＝４の分割方法を示す説明図である。
第１実施形態においてｎ＝４の場合、図１１（Ａ）に示すように、４個おきに制御ゲート遮断電圧Ｖｃを印加すると、グループ内に２つのメモリセルが選択可能な状態となる。すなわち、図１１（Ａ）では、メモリセルアレイＭＡ２とＭＡ３が重複して選択された状態となる。したがって、そのうち１つのメモリセルアレイを選択する必要があるが、その場合、図１１（Ｂ），（Ｃ）に示すように、連続した２つの制御ゲートに遮断電圧Ｖｃを印加し、この遮断電圧Ｖｃを印加した制御ゲートの組をワード線方向に１本づつずらすようにする。これにより図１１（Ｂ）ではメモリセルアレイＭＡ２のみ選択され、図１１（Ｃ）ではメモリセルアレイＭＡ３のみが選択される。
この方法は、ｎ＝５以上の場合も同様である。たとえば、ｎ＝５の場合、３本の連続した制御ゲートの組をワード線方向に繰り返し、これをワード線方向に１本づつずらすことで異なる１つのメモリセルアレイの選択を変更する。
また、基本的には、制御ゲートが２本の組である第２実施形態の場合も同様である。
【００６４】
このように、本発明では、メモリセルアレイ数ｎを任意に設定できる。また、分割箇所で連続して遮断電圧を印加する制御ゲート本数は、たとえば（ｎ−２）本とすることで対応できる。
【００６５】
【発明の効果】
本発明に係る半導体記憶装置の動作方法によれば、いわゆるバーチャルグランド型のメモリセルアレイにおいて、ワード方向に複数のメモリセルを並列に書き込み，読み出すまたは消去することができる。その際、１ワード線に連なる全てのメモリセルを、分割したメモリセルアレイ数と同じ回数で書き込みまたは読み出せる。その際、分割するメモリセルアレイ数を可能な限り少なくすることによって、シリアルアクセスが出来なかった従来のバーチャルグランド型の半導体記憶装置に比べ、使い勝手および動作速度が飛躍的に向上した。
また、本発明に係る半導体記憶装置によれば、制御ゲートを設けたことによるメモリセルアレイ面積の増大はなく、周辺回路分を含めても従来と同等のビットコストが維持できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
【図２】第１実施形態に係るメモリセルアレイの部分的な回路図である。
【図３】第１実施形態に係るメモリセルアレイのワード方向の要部断面図である。
【図４】実施形態に係るメモリセルアレイの分割を示す概念図である。
【図５】第１実施形態に係わるメモリセルアレイのワード方向の分割動作を示す説明図である。
【図６】第２実施形態に係るメモリセルアレイの部分的な回路図である。
【図７】第２実施形態に係るメモリセルアレイのワード方向の要部断面図である。
【図８】第２実施形態に係るメモリセルアレイのワード方向の分割動作を示す説明図である。
【図９】第２実施形態に係るメモリセルアレイの分割方法の第１変形例を示す説明図である。
【図１０】第２実施形態に係るメモリセルアレイの分割方法の第２変形例を示す説明図である。
【図１１】実施形態に係るメモリセルアレイにおいて連続した複数の制御ゲートを用いた分割の方法を、第１実施形態の場合で示す説明図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…入出力回路、５…カラム分割制御回路、１０…ｐウエル、１１…絶縁膜、１２…分離絶縁膜、ＣＳ…カラム選択回路、ＳＡ…センスアンプ、ＷＲ…書き込み回路、Ｉ／ＯＢＵＦ…入出力バッファ、Ｍ１１，Ｍ１等…メモリトランジスタ、ＴＧ１等…トランジスタゲート、ＣＧ１…制御ゲート、ＣＧｉａ…第１制御ゲート、ＣＧｉｂ…第２制御ゲート、ＳＤ１等…ソース・ドレイン不純物領域、ＷＬ，ＷＬ１等…ワード線、ＢＬ，ＢＬ１等…ビット線、ＣＬ，ＣＬ１等…制御ゲート線、ＡＤＲ…アドレス信号。
【発明の属する技術分野】
本発明は、いわゆるバーチャルグランド(Vertual Ground:ＶＧ) 型と称され、能動領域（たとえば、不揮発性メモリトランジスタのチャネル形成領域）と隣接メモリセル間で共通の不純物領域（たとえば、ビット方向のソース・ドレイン不純物領域）とをワード方向に交互に備えたメモリセルアレイを有する半導体記憶装置と、その動作方法に関する。
【０００２】
【従来の技術】
ＶＧ型メモリセルアレイ構造では、ｐ型半導体基板または半導体基板の主面に形成されたｐウエルなどの表面部に、素子分離絶縁層を形成せずに、単に、ビット方向に長いｎ+ 不純物領域（ソース・ドレイン不純物領域）がワード方向に所定間隔を於いて並行ストライプ状に繰り返し形成されている。
ソース・ドレイン不純物領域間のｐウエル表面部上に、膜内または膜間に電荷蓄積手段を含む複数の絶縁膜を介してゲート電極が積層されている。このため、ｐウエル表面部は、メモリトランジスタのチャネル形成領域として機能する。
【０００３】
ＦＧ（フローティングゲート）型の場合、最下層のゲート絶縁膜上に電荷蓄積手段として導電膜からなるフローティングゲートが形成され、その上にＯＮＯ(Oxide-Nitride-Oxide) 膜などのゲート間絶縁膜を介してコントロールゲートが形成されている。コントロールゲートは、通常、ワード方向のメモリトランジスタ間で共通に設けられたワード線を兼用する。
【０００４】
一方、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型の場合、チャネル形成領域上に直接、ＯＮＯ膜を介在させてゲート電極が形成されている。この場合、ＯＮＯ膜内の窒化膜と酸化膜との界面付近および窒化膜中に分散するキャリアトラップが電荷蓄積手段として機能する。このようなチャネルに対向した面内および膜厚方向に離散化された電荷蓄積手段を用いる他のデバイスとしては、ＭＮＯＳ型、ナノ結晶型などが存在する。なお、ゲート電極をワード線と兼用させる場合と、孤立パターンにて形成したゲート電極をワード線として上層のメタル配線で接続する場合がある。
【０００５】
上記した何れのタイプにおいても、上記ソース・ドレイン不純物領域がビット線、または上層の主ビット線に連なる副ビット線として機能する。また、ワード線が、通常、ソース・ドレイン不純物領域と直行して並行ストライプ状に配線されている。
このように構成されたＶＧ型メモリセルアレイでは、素子分離絶縁層が不要でソース・ドレイン不純物領域がワード方向の２セルで共通となっているため、数あるメモリセルアレイ構造のなかで最もメモリセル面積が小さいという利点がある。
【０００６】
【発明が解決しようとする課題】
ＶＧ型メモリセルアレイでは、あるワード線に連なる１つのメモリトランジスタを書き込みまたは読み出す際に、当該動作対象のメモリトランジスタのチャネル形成領域に隣接する２本のソース・ドレイン不純物領域間に、所定の読み出しドレイン電圧または書き込みドレイン電圧を印加する。
【０００７】
ところが、これらソース・ドレイン不純物領域は、ワード方向に隣接する２つの非選択メモリトランジスタとそれぞれ共有されているため、その印加電圧が当該非選択メモリトランジスタの外側に位置する他の２つのソース・ドレイン不純物領域の電圧を規制する。すなわち、選択メモリトランジスタとワード線を共有して隣接した２つの非選択メモリトランジスタが意図せざる動作しないためには、両外側に位置する２つのソース・ドレイン不純物領域それぞれに、隣り合うソース・ドレインと同程度の電圧を印加する必要が生じる。このことは更に外側の、また更に外側のソース・ドレイン不純物領域にも当てはまる。このようにして、一つのメモリトランジスタのソース・ドレイン不純物領域の電圧を規定すると、その影響が同じワード線に連なる他のソース・ドレイン不純物領域に外側に向かって次々に波及し、最後はメモリセルアレイ端のメモリトランジスタにまで至る。
【０００８】
以上の電圧設定上の難点により、従来のＶＧ型メモリセルアレイでは、１本のワード線に連なる複数のメモリトランジスタの１つを任意に選択するランダムアクセスは出来ても、複数のメモリトランジスタを同時にアクセスするシリアルアクセスは出来ない。あるいは、たとえ出来たとしても、たまたま電圧設定上の制約に適合した場合のみで、このような条件付きのアクセスは実用に耐えない。したがって、従来のＶＧ型メモリセルアレイでは、１本のワード線に連なる複数のメモリトランジスタを任意に、かつ独立に動作させることができない。
その結果、従来のＶＧ型メモリセルアレイを用いた不揮発性メモリ装置では、ワード線一括、あるいはそれに近い高速動作ができず、ビットコストが小さいため大容量用途に適合できても、高速動作が要求される用途に使えないという難点がある。
【０００９】
本発明の目的は、ワード線に連なる複数のメモリトランジスタを並列に書き込みまたは読み出すことができるバーチャルグランド型のメモリセルアレイを有する半導体記憶装置、および、その動作方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の第１の観点に係る半導体記憶装置の動作方法は、第１導電型半導体からなるメモリセルの能動領域と、第２導電型半導体からなり隣接メモリセル間で共通の不純物領域とをワード方向に交互に備えた複数のメモリセルを含むメモリセルアレイと、上記能動領域に容量結合したワード線と、上記能動領域の上記不純物領域との境界部に容量結合し、上記ワード線と電気的に絶縁された制御ゲートとを有する半導体記憶装置の動作方法であって、上記制御ゲートを駆動して、上記メモリセルアレイをワード方向で電気的に分割し、当該分割したメモリセルアレイ内で、上記不純物領域および上記ワード線を駆動して複数のメモリセルを並列に書き込み、読み出しまたは消去する。
【００１１】
好適に、上記制御ゲートが上記不純物領域ごとに、当該不純物領域のワード線方向両側に隣接した２つの能動領域それぞれに一部重なって設けられ、上記分割時に、当該分割箇所の上記制御ゲートに所定の遮断電圧を印加してＯＦＦし、上記２つの能動領域の各境界部を電気的に導通状態から遮断状態に変化させる。
【００１２】
この場合、１つの上記ワード線に接続されている上記メモリセルの数が、３以上の整数ｎのＪ倍数であり、上記ＯＦＦする制御ゲートの組合せに応じて、上記メモリセルアレイを、１つのワード線当たりＪ個のメモリセルからなるｎ個のメモリセルアレイに分割する。
あるいは、上記ワード線が２以上の整数ｉ本の副ワード線と、当該ｉ本の副ワード線を共通接続する主ワード線とからなり、各副ワード線に接続されているメモリセルの数が、それぞれ３以上の整数ｎのＪ倍数であり、上記制御ゲートを駆動して、上記メモリセルアレイを、上記副ワード線ごとにＪ個、ワード線方向全体で（Ｊ×ｉ）個のメモリセルからなるｎ個のメモリセルアレイに電気的に分割する。
【００１３】
具体的には、１つの物理的なメモリセルアレイを３以上の整数ｎ個のメモリセルアレイに電気的に分割する際に、２つの制御ゲートをＯＮにし、それに引き続く、（ｎ−２）個の制御ゲートをＯＦＦとした制御ゲートの組を作り、そのｎ個からなる制御ゲートの電気的状態の組をワード線方向へ周期的に繰り返す。
上記分割と同時に、並列動作が可能な複数の離散的なメモリセルからなる１つのメモリセルアレイが選択される。
あるいは、３以上の整数ｎ個に電気的に分割されるメモリセルアレイを順次選択可能とするために、ＯＦＦ状態の制御ゲートの位置をワード線方向に１つずつ（ｎ−１）回ずらす。この制御ゲートの電気的状態をワード線方向に１つずつずらすごとに、ワード線の選択と、選択されたワード線に接続されているメモリセルのうち、電気的に分割され、かつ選択されたメモリセルアレイに属するメモリセルを同時に書き込み、読み出しあるいは消去する並列動作とを繰り返す。
【００１４】
一方、本発明では、上記能動領域の一方側に隣接する不純物領域との境界近傍に能動領域の一部と重なっている第１制御ゲートと、他方側に隣接する他の不純物領域との境界近傍に能動領域の一部と重なっている第２制御ゲートとが、上記能動領域ごとに対で設けられ、当該第１，第２制御ゲートをＯＦＦした時に、対応する能動領域の境界部を電気的に導通状態から遮断状態に変化させることもできる。
【００１５】
この場合、好適に、１つの上記ワード線に接続されている上記メモリセルの数が、２以上の整数ｍのＫ倍数であり、上記ＯＦＦする制御ゲートの組合せに応じて、上記メモリセルアレイを、１つのワード線当たりＫ個のメモリセルからなるｍ個のメモリセルアレイに分割する。
【００１６】
具体的には、たとえば、１つの物理的なメモリセルアレイを２以上の整数ｍ個のメモリセルアレイに電気的に分割する際に、ワード線上にある第１あるいは第２の制御ゲートの組の何れかを選択し、選択された組の１つの制御ゲートをＯＮとして、同じ組に属しそれに引き続く（ｍ−１）個の制御ゲートをＯＦＦとしたｍ個の制御ゲートの組を作り、そのｍ個からなる制御ゲートの電気的状態を選択されたワード線方向へ周期的に繰り返し、選択されなかった組の制御ゲートの全てをＯＮにする。
上記分割と同時に、並列動作が可能な複数の離散的なメモリセルからなる１つのメモリセルアレイが選択される。
あるいは、２以上の整数ｍ個に電気的に分割されるメモリセルアレイを順次選択可能とするために、上記選択された組内でＯＦＦ状態の第１あるいは第２制御ゲートの位置をワード線方向に１つずつ（ｍ−１）回ずらす。この制御ゲートの電気的状態を上記選択された組内でワード線方向に１つずつずらすごとに、ワード線の選択と、選択されたワード線に接続されているメモリセルのうち、電気的に分割され、かつ選択されたメモリセルアレイに属するメモリセルを同時に書き込み、読み出しあるいは消去する並列動作とを繰り返すとよい。
【００１７】
あるいは、１つの物理的なメモリセルアレイを２以上の整数ｍ個のメモリセルアレイに電気的に分割する際に、上記ワード線と容量結合している１つの能動領域を挟んでワード線方向両側に位置する第１および第２制御ゲートをＯＮにし、それに引き続く、（ｍ−１）個の第１および第２制御ゲートの対をＯＦＦとした第１および第２制御ゲートの組を作り、その２ｍ個からなる制御ゲートの電気的状態をワード線方向へ周期的に繰り返す。
上記分割と同時に、並列動作が可能な複数の離散的なメモリセルからなる１つのメモリセルアレイが選択される。
あるいは、２以上の整数ｍ個に電気的に分割されるメモリセルアレイを順次選択可能とするために、ＯＦＦ状態の第１および第２制御ゲートの位置をワード線方向に２つずつ（ｍ−１）回ずらす。この制御ゲートをワード線方向に２つずつずらすごとに、ワード線の選択と、選択されたワード線に接続されているメモリセルのうち、電気的に分割され、かつ選択されたメモリセルアレイに属するメモリセルを同時に書き込み、読み出しあるいは消去する並列動作とを繰り返すとよい。
【００１８】
この本発明に第１の観点に係る半導体記憶装置の動作方法では、１つの物理的なバーチャルグランド型のメモリセルアレイを、複数のメモリセルアレイに分割して動作させる。各メモリセルアレイは、たとえば、最低２ないし３個おきに離散的に抜き出されたメモリセルから構成される。本発明では、このメモリセルアレイ内の離散的なメモリセルを一括して動作、すなわち書き込み、読み出しまたは消去させる。この並列動作後は、分割箇所をワード線方向にずらすことにより、選択可能なメモリセルアレイを変更し、この他のメモリセルアレイ内のメモリセルを同様に一括して動作させる。このように、選択可能なメモリセルアレイの変更と、並列動作とを分割数だけ繰り返すことにより、メモリセルアレイ内の全てのメモリセルが書き込み、読み出しまたは消去される。
【００１９】
本発明の第２の観点に係る半導体記憶装置は、第１導電型半導体からなるメモリセルの能動領域と、第２導電型半導体からなり隣接メモリセル間で共通の不純物領域とをワード方向に交互に備えた複数のメモリセルを含むメモリセルアレイと、上記能動領域に容量結合したワード線と、上記能動領域の不純物領域との境界部に容量結合した制御ゲートと、上記制御ゲートの電圧を制御して、上記メモリセルアレイをワード方向で電気的に分割し、当該分割したメモリセルアレイ内で、上記不純物領域および上記ワード線を駆動して複数のメモリセルを並列に書き込み、読み出しまたは消去する制御回路とを有する。
【００２０】
好適に、上記制御ゲートが上記不純物領域ごとに、当該不純物領域のワード線方向両側に隣接した２つの能動領域それぞれに一部重なって設けられ、上記制御回路は、上記制御ゲートをＯＦＦした時に、上記２つの能動領域の各境界部を電気的に導通状態から遮断状態に変化させる。この場合、好適に、上記メモリセルは、不揮発性メモリトランジスタを有し、 当該不揮発性メモリトランジスタが、当該トランジスタのチャネルが形成される上記能動領域上に形成され、膜内または膜間に電荷蓄積手段を含む複数の絶縁膜と、上記ワード線によって共通に接続されたゲート電極とを有し、上記制御ゲートは、上記複数の絶縁膜上に形成され、上記ゲート電極間のスペースに絶縁膜を介在させて埋め込まれた導電層からなる。
【００２１】
あるいは、上記能動領域の一方側に隣接する不純物領域との境界近傍に能動領域の一部と重なっている第１制御ゲートと、他方側に隣接する他の不純物領域との境界近傍に能動領域の一部と重なっている第２制御ゲートとが、上記能動領域ごとに対で設けられ、上記制御回路は、上記第１，第２制御ゲートをＯＦＦした時に、対応する能動領域の境界部を電気的に導通状態から遮断状態に変化させる。この場合、好適に、上記メモリセルは、不揮発性メモリトランジスタを有し、当該不揮発性メモリトランジスタが、当該トランジスタのチャネルが形成される上記能動領域上に形成され、膜内または膜間に電荷蓄積手段を含む複数の絶縁膜と、上記ワード線によって共通に接続されたゲート電極とを有し、上記第１，第２制御ゲートは、上記ゲート電極間で両側のゲート電極の対向した側面にそれぞれ絶縁膜を介在した状態で上記複数の絶縁膜上に形成され、互いに分離した２つの導電層からなる。
【００２２】
このような構成のメモリトランジスタを有する半導体記憶装置では、制御ゲートが、ゲート電極間のスペースに埋められた導電層、または、上記ゲート電極間で両側のゲート電極の対向した側面にそれぞれ絶縁膜を介在して形成された導電層からなる。したがって、制御ゲートを設けてもトランジスタサイズが増えていない。
【００２３】
【発明の実施の形態】
第１実施形態
図１は、本発明の実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
【００２４】
この不揮発性メモリ装置は、メモリセルアレイ１、ロウデコーダ２、カラムデコーダ３、入出力回路４、およびカラム分割制御回路５を有する。
なお、この図には、読み出し、書き込みまたは消去の許可信号を受けて動作モードを切り換えたり、クロックを基に動作タイミングを制御する回路、電源回路およびアドレスバッファ等は省略している。また、図中の入出力回路４は、カラム選択回路ＣＳ，センスアンプＳＡ，書き込み回路ＷＲ、入出力バッファＩ／ＯＢＵＦ等、書き込みまたは読み出しに必要なビット線側の回路全てを含む。
【００２５】
ロウデコーダ２は、アドレス信号ＡＤＲを受けて、それに応じてメモリセルアレイ１内に連なるワード線ＷＬの何れかまたは全部を選択し、選択したワード線ＷＬを、読み出し、書き込みまたは消去に応じた電圧に変化させて活性化する。
【００２６】
カラムデコーダ３は、アドレス信号ＡＤＲを受けて、それに応じて入出力回路４内のカラム選択回路ＣＳを制御し、メモリセルアレイ１内に連なるビット線ＢＬを、たとえば所定本数おきに選択する。
【００２７】
カラム選択回路ＣＳは、読み出し時に、選択されたビット線の全てをセンスアンプＳＡに接続し、書き込み時に、選択されたビット線の全てを書き込み回路ＷＲに接続する。
【００２８】
読み出し時には、メモリセル内の記憶データが、選択されたビット線ＢＬからカラム選択回路ＣＳを経てセンスアンプＳＡにより検出され、検出結果は、入出力バッファＩ／ＯＢＵＦの所定アドレスに一旦蓄積される。これは、後述するように、本実施形態で一括して読み出されるデータが所定ビットおきに離散的であるからである。複数回の読み出しを経て１行の記憶データが全て揃ったら、たとえば所定のワード単位で、読み出しデータＤout として外部のデータバス等に出力される。
あるいは、離散的に読み出されたデータは、バッファリングしないで、そのまま１行の記憶データとして扱い、外部のデータバス等へ出力してもよい。
【００２９】
また、書き込み時には、外部からの入力データＤinを入出力バッファＩ／ＯＢＵＦに一旦蓄積しておいて、カラム選択回路ＣＳにより離散的に選択された複数のビット線ＢＬを単位として、複数回の書き込み動作により、１行のデータをビット線電圧からメモリトランジスタのしきい値電圧に変換しながら、メモリセル内に書き込む。
あるいは、外部からの入力データＤinが離散的に書込む１行の記憶データとして送られてくる場合、入力データをバッファリングしないで、順次、メモリセルアレイ内に書き込んでもよい。
【００３０】
本実施形態に係わるメモリセルアレイ１は、詳細は後述するが、ビット方向の共通線として、制御ゲート線ＣＬがビット線ＢＬと対で設けられている。制御ゲート線ＣＬは、本実施形態（第１実施形態）ではビット線ＢＬ１本に対し１本であるが、後述する第２実施形態では、ビット線ＢＬ１本に対し２本存在する。
これら制御ゲートＣＬは、カラム分割制御回路５に入力されている。
【００３１】
カラム分割制御回路５は、カラムデコーダ３でデコードされた制御信号を受けて、予め決められた規則にしたがって、１ワード線に接続されたメモリセル行を分割し、また分割箇所を変更する。具体的に、分割箇所とすべき制御ゲート線ＣＬの電圧を、初期電圧から遮断電圧に切り替え、分割箇所を解除するときは、逆に遮断電圧から初期電圧に切り替える。
【００３２】
図２に、メモリセルアレイの回路図を示す。
このメモリセルアレイ２では、単一のメモリトランジスタによりメモリセルが構成されている。たとえば、ｊ×ｉ個のメモリトランジスタＭ１１，Ｍ２１…，Ｍｊ１，Ｍ１２，Ｍ２２…，Ｍｊ２，Ｍ１３，Ｍ２３，…，Ｍｊ３，…，Ｍ１ｉ，…，Ｍｊｉがマトリックス状に並べられている。なお、図２では３×３個のメモリセルのみ示す。
【００３３】
各メモリトランジスタのゲートは、行ごとに同一ワード線に接続されている。すなわち、メモリトランジスタＭ１１，Ｍ２１，Ｍ３１，…のトランジスタゲートＴＧ１，ＴＧ２，ＴＧ３，…は、ワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，Ｍ３２，…のトランジスタゲートはワード線ＷＬ２に接続され、メモリトランジスタＭ１３，Ｍ２３，Ｍ３３，…のトランジスタゲートはワード線ＷＬ３に接続されている。
【００３４】
各メモリトランジスタのソースが、ワード方向の一方側に隣り合う他のメモリトランジスタのドレインに接続され、各メモリトランジスタのドレインがワード方向の他方側に隣り合う他のメモリトランジスタのソースに接続されている。この共通化されたソースとドレインは、ビット方向で他のソースとドレインの接続箇所を結ぶライン状のソース・ドレイン不純物領域により構成されている。
このようにして形成された各ソース・ドレイン不純物領域は、メモリセルアレイ全体では平行ストライプ状のパターンとなる。これらのソース・ドレイン不純物領域を、そのままビット線ＢＬ１，ＢＬ２，ＢＬ３，…としてもよい。あるいは、各ソース・ドレイン不純物領域の上層にメタル配線層からなるビット線ＢＬ１，ＢＬ２，ＢＬ３，…を設けてもよい。後者の場合、各ビット線ＢＬ１，ＢＬ２，ＢＬ３，…は、対応する下層のソース・ドレイン不純物領域と適宜コンタクトを取りながらビット方向に配線される。
【００３５】
本実施形態では、このソース・ドレイン不純物領域から、ワード方向両側の２つのメモリトランジスタの能動領域（チャネル形成領域）の端部それぞれに一部重なる制御ゲートが設けられている。
具体的にワード方向でみると、メモリトランジスタＭ１１のチャネル形成領域に一部重なる制御ゲートＣＧ１、メモリトランジスタＭ１１とＭ２１のチャネル形成領域それぞれに一部重なる制御ゲートＣＧ２、メモリトランジスタＭ２１とＭ３１のチャネル形成領域それぞれに一部重なる制御ゲートＣＧ３、メモリトランジスタＭ３１とＭ４１（不図示）のチャネル形成領域それぞれに一部重なる制御ゲートＣＧ４、…が設けられている。この制御ゲートをビット方向に長く配線して、そのまま制御ゲート線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…としてもよい。あるいは、制御ゲートＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４，…それぞれを上層のメタル配線層からなるビット方向の制御ゲート線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…を介して連結してもよい。
【００３６】
図３に、メモリセルアレイのワード方向の概略的な断面図を示す。なお、ここではメモリセルがｎチャネルＭＯＳトランジスタからなる場合を示すが、もちろん、半導体の極性を全て逆とした場合も可能である。
半導体基板または基板に支持された半導体層（たとえば、ＳＯＩ層）内の表面に、ｐウエル１０が形成され、ｐウエル１０内の表面部に、ｎ+ 不純物領域からなるソース・ドレイン不純物領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，…がワード方向に等間隔で形成されている。これら不純物領域の離間スペースのｐウエル表面部が、メモリトランジスタのチャネル形成領域となる。
【００３７】
チャネル形成領域およびソース・ドレイン不純物領域ＳＤ１，ＳＤ２，…上に、絶縁膜１１が形成されている。また、絶縁膜１１上に、ポリシリコンまたはメタルからなる制御ゲートＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４，…と、ポリシリコンまたはメタルからなるトランジスタゲートＴＧ１，ＴＧ２，ＴＧ３，…が交互に配置されている。各制御ゲートとトランジスタゲートとの対向側面間に、分離絶縁膜１２が介在している。
【００３８】
制御ゲートＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４，…は、ぞれぞれソース・ドレイン不純物領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，…と幅中心を揃えて配置されている。そして、制御ゲートの幅方向両側の縁部それぞれが、ソース・ドレイン不純物領域の外側のチャネル形成領域に一部重なっている。
このチャネル形成領域の制御ゲートとの重なり部分が、本発明における“境界部”に該当する。各制御ゲートは、図１におけるカラム分割制御回路５に制御されて所定の遮断電圧が印加されたとき、この２つの境界部を共に導通状態から遮断状態に推移させる。ここで、“導通状態”および“遮断状態”とは、境界部が現に電気的に導通しているか遮断しているかを意味する場合の他に、“導通状態”とは、メモリトランジスタにチャネルを形成しようとしたときに境界部に意図通りにチャネルが形成されるような状態をもいい、また“遮断状態”とは、本来ならメモリトランジスタにチャネルが形成されるべきバイアス条件下でも境界部にチャネルが形成されずに、チャネルオフの状態が維持されるような状態をもいう。
【００３９】
各トランジスタゲートＴＧ１，ＴＧ２，ＴＧ３，…は、チャネル形成領域と幅方向中心を揃えて配置されている。
なお、図示を省略したが、少なくとも各制御ゲート直下の絶縁膜１１部分に、ＭＯＮＯＳ型の場合、酸化膜と窒化膜との界面を含む複数の絶縁膜の積層構造が形成されている。また、ＦＧ型あるいはナノ結晶型の場合、少なくも各制御ゲート直下の部分に複数の絶縁膜が形成され、その膜間に単一膜状の、あるいは無数の微細径粒に分散された導電物質が埋め込まれている。当該導電物質、あるいは、上記酸化膜と窒化膜との界面および窒化膜中のキャリアトラップは、メモリトランジスタの電荷蓄積手段として機能する。
【００４０】
メモリトランジスタは、この電荷蓄積手段の電荷蓄積量に応じてしきい値電圧Ｖthが変化する。チャネルホットエレクトロン注入を用いて書き込みを行う場合、この電荷蓄積量は、たとえば、書き込み時にオンとなったチャネルに加わる横方向電界によって変化し、横方向電界はビット線電圧に応じて決まる。すなわち、ビット線の電圧設定の有無としてメモリセルに伝達された書き込みデータは、書き込み時にしきい値電圧Ｖthの差に変換されて、メモリセル内に記憶される。読み出しの際は、両ビット線間に所定の読み出しドレイン電圧を印加した状態で、記憶データの論理に応じてメモリトランジスタがオンまたはオフする電圧を、ワード線を介してトランジスタゲートに印加する。これにより、メモリトランジスタがオンする場合のみ、チャネルを介して両ビット線間に電流が流れ、ビット線電圧が変化する。このビット線電圧変化の有無をセンスアンプＳＡ等で検出して読み出す。すなわち、読み出しの場合は、書き込みの場合と逆に、記憶データが、メモリトランジスタのしきい値電圧Ｖthの差からビット線電圧差に変換されることで、外部に伝達可能となる。
【００４１】
図４は、本実施形態におけるメモリセルアレイの分割を示す概念図である。
図４において、（Ａ）は物理的メモリセルアレイ１であり、この図では、メモリセル列にシリアル番号１，２，…，ｎ，ｎ＋１，…，２ｎ，２ｎ＋１，…，ｊが付されている。
本実施形態では、この書き込み，読み出しまたは消去の際に、図１のカラム分割制御回路５がワード方向のメモリトランジスタを複数に分割し、これにより、メモリセルアレイが３以上の整数ｎ個のメモリセルアレイＭＡ１，ＭＡ２，…ＭＡｎに分割する。各メモリセルアレイＭＡ１，ＭＡ２，…ＭＡｎは、周期的に離散したメモリセル列を含む。すなわち、メモリセルアレイＭＡ１はメモリセル列１，ｎ＋１，２ｎ＋１，…を含み、メモリセルアレイＭＡ２はメモリセル列２，ｎ＋２，２ｎ＋２，…を含み、最後のメモリセルアレイＭＡｎはメモリセル列ｎ，２ｎ，…，ｊを含む。
そして、本実施形態では、いずれか選択されたメモリセルアレイ内のメモリトランジスタを並列動作させる。
【００４２】
図５は、分割動作を具体的に１つのワード線に接続されたメモリセル行で示す説明図である。ここでは、３メモリセルごとに分割した場合を説明する。
【００４３】
まず、書き込みおよび読み出しに先立って、カラム分割制御回路５が、制御ゲート線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…に対し、所定の本数（３本）ごとに遮断電圧Ｖｃを印加する。ここでは、制御ゲート線ＣＬ１，ＣＬ４，ＣＬ７，…に遮断電圧Ｖｃを印加する。遮断電圧Ｖｃが制御ゲートＣＧ１，ＣＧ４，ＣＧ７，…に伝達されると、制御ゲートが容量結合するチャネル形成領域の境界部は、導通状態から遮断状態（図中、×印で示す）に推移する。その結果、ワード方向のメモリトランジスタ群が、メモリトランジスタＭ１，Ｍ２およびＭ３からなるグループ１、メモリトランジスタＭ４，Ｍ５およびＭ６からなるグループ２、…に分割される。
【００４４】
当該分割箇所で遮断状態の境界部を有するメモリトランジスタＭ１，Ｍ３，Ｍ４，Ｍ６，…は、以後、動作時のバイアス条件下でチャネルが形成されず動作不能になる。動作不能になったメモリトランジスタのグループ内で内側に位置するソース・ドレイン不純物領域ＳＤ２，ＳＤ３，ＳＤ５，ＳＤ６，…に対し任意に電圧設定が可能である。このため、各グループ内で中心に位置するメモリトランジスタＭ２，Ｍ５，…が選択可能となる。これら離散的な複数のメモリトランジスタＭ２，Ｍ５，…は、図４におけるメモリセルアレイＭＡ２を構成する。
このように、本実施形態では、メモリトランジスタ群をワード線方向で物理的に複数のグループに分割することにより、ｎ個のメモリセルアレイＭＡ１，ＭＡ２，…ＭＡｎの一つが選択可能な状態となる。
その後、この選択可能なメモリセルアレイＭＡ２に所定のワード線電圧およびビット線電圧を付与することで、メモリセルアレイＭＡ２内の全てのメモリセルに対し並列に書き込み、読み出しまたは消去が行われる。
【００４５】
つぎの動作サイクルで、カラム分割制御回路５が、ワード方向の一方側に１メモリセル分ずらして制御ゲートに遮断電圧Ｖｃを印加する。これにより、選択可能なメモリトランジスタが、たとえばＭ３，Ｍ６，…となり、メモリセルアレイＭＡ３が選択され、このメモリセルアレイＭＡ３内の全てのメモリトランジスタに対し並列に書き込み、読み出しまたは消去が行われる。
さらに、つぎの動作サイクルで、カラム分割制御回路５が、ワード方向の一方側にさらに１メモリセル分ずらして制御ゲートに遮断電圧Ｖｃを印加する。これにより、選択可能なメモリトランジスタが、たとえばＭ１，Ｍ４，…となり、メモリセルアレイＭＡ１が選択され、このメモリセルアレイＭＡ１内の全てのメモリトランジスタに対し並列に書き込み、読み出しまたは消去が行われる。
【００４６】
このように、分割したグループ内のメモリトランジスタ数ｎ（ここでは３）と同じ数の動作サイクルを繰り返すことにより、１ワード線に接続された全てのメモリセルの動作が完了する。
この動作は他の行においても同様で、上記３回の動作サイクル内で、適宜、所望のワード線をロウデコーダ２より選択し、書き込み、読み出しまたは消去を繰り返す。
【００４７】
なお、１行当たりの動作サイクル数を最小限にするためには３セルごとのグループ化、すなわち３つのメモリセルアレイへの分割が望ましいが、本実施形態において、４セルまたはそれ以上のセルを単位としてメモリセル群をグループに分割してもよい。
【００４８】
先に説明したように、従来のバーチャルグランド型メモリセルアレイでは、選択されたメモリセル以外の他のメモリセルを誤動作させないために、そのソース・ドレイン不純物領域の設定電圧値は、選択メモリセルのソース・ドレイン不純物領域の電圧設定に拘束される。
本実施形態では、その電圧設定の規制を各グループ内に限定できる。なぜなら、各グループ内で選択されたメモリセルの電圧設定の影響が分割箇所で断ち切られ、互いのグループ内に干渉しないからである。その結果として、各グループ内それぞれで任意に１つのメモリセルを選択し、ワード方向全体では複数のメモリセルを一括して動作させることが可能となった。これにより、バーチャルグランド型メモリセルアレイの動作速度が向上した。
【００４９】
この制御のために新たに設けた制御ゲートは、図３に示すように、トランジスタゲート間の離間スペースに埋め込まれている。この制御ゲートの配置スペースは元々ソース・ドレイン不純物領域をある一定の幅で形成するために必要なことから、制御ゲートを設けたことが何らセル面積増大の要因となっていない。これにより、従来と同等の小さいセル面積が維持されている。
【００５０】
第２実施形態
図６は、第２実施形態に係わるメモリセルアレイの回路図である。また、図７は、このメモリセルアレイのワード方向の要部断面図である。
このメモリセルアレイでは、制御ゲートＣＧｉ（ｉ＝１，２，３，…）が、それぞれ第１制御ゲートＣＧｉａと第２制御ゲートＣＧｉｂとからなる。第１，第２制御ゲートＣＧｉａ，ＣＧｉｂは、同一のソース・ドレイン不純物領域ＳＤｉ上に設けられている。
【００５１】
図７に示すように、第１制御ゲートＣＧｉａは、トランジスタゲートＴＧ（ｉ−１）の側面に分離絶縁膜１２を介して形成された導電層からなり、トランジスタゲートＴＧ（ｉ−１）下方のチャネル形成領域に一部が重なっている。また、第２制御ゲートＣＧｉｂは、トランジスタゲートＴＧｉの側面に分離絶縁膜１２を介して形成された導電層からなり、トランジスタゲートＴＧｉ下方のチャネル形成領域に一部が重なっている。第１，第２制御ゲートＣＧｉａ，ＣＧｉｂは、ソース・ドレイン不純物領域ＳＤｉ上で電気的かつ空間的に分離している。とくに図示しないが、第１，第２制御ゲートＣＧｉａ，ＣＧｉｂは、個別の制御ゲート線ＣＬとしてメモリセルアレイ外部に取り出されている。
【００５２】
回路図および断面図における他の構成は第１実施形態と同じであり、周辺回路の構成も図１と同じものが用いられる。ただし、本実施形態におけるカラム分割制御回路５は、ビット線ＢＬ１本に対し対で設けられた制御ゲート線ＣＬを、個別に制御可能に構成されている。
【００５３】
図８は、分割動作を示す説明図である。ここでは、２メモリセルごとのグループに分割した場合を説明する。
【００５４】
まず、書き込みおよび読み出しに先立って、カラム分割制御回路５が、制御ゲート線ＣＬ１，ＣＬ２，…のうち第１，第２制御ゲートＣＧｉａ，ＣＧｉｂの一方側を駆動する。ここでは、第２制御ゲートＣＧｉｂ側を駆動する。カラム分割制御回路５は、複数の第２制御ゲートＣＧｉｂのうち、所定の本数（２本）ごとに遮断電圧Ｖｃを印加する。ここでは、制御ゲートＣＧ１ｂ，ＣＧ３ｂ，ＣＧ５ｂ，…に遮断電圧Ｖｃを印加する。遮断電圧Ｖｃが印加された制御ゲートが容量結合するチャネル形成領域の境界部は、導通状態から遮断状態（図中、×印で示す）に推移する。その結果、ワード方向のメモリトランジスタ群が、メモリトランジスタＭ１とＭ２からなるグループ１、メモリトランジスタＭ３とＭ４からなるグループ２、メモリトランジスタＭ５とＭ６からなるグループ３…に分割される。
【００５５】
このため、当該分割箇所で遮断状態の境界部を有するメモリトランジスタＭ１，Ｍ３，Ｍ５，…は、以後、動作時のバイアス条件下、境界部でチャネルが形成されず動作不能になる。一方、本実施形態では、分割箇所がソース・ドレイン不純物領域ＳＤ１，ＳＤ３，ＳＤ５，…の一方側（第２制御ゲート側）のみで、他方側（第１制御ゲート側）の境界部は導通状態で維持されている。したがって、この第１制御ゲート側のメモリトランジスタＭ２，Ｍ４，Ｍ６，…が選択可能となる。これら離散的なメモリトランジスタは、図４におけるメモリセルアレイＭＡ２を構成する。
その後、この選択可能なメモリセルアレイＭＡ２に所定のワード線電圧およびビット線電圧を付与することで、メモリセルアレイＭＡ２内の全てのメモリセルに対し並列に書き込み、読み出しまたは消去が行われる。
【００５６】
つぎの動作サイクルで、カラム分割制御回路５が、遮断電圧Ｖｃを印加すべき第２制御ゲートＣＧｉｂを１メモリセル分、ワード方向の一方側にずらす。これにより、メモリトランジスタＭ１，Ｍ３，Ｍ５，…が選択可能となる。これら離散的な複数のメモリトランジスタＭ１，Ｍ３，Ｍ５，…は、図４におけるメモリセルアレイＭＡ１を構成する。
その後、この選択可能なメモリセルアレイＭＡ１に所定のワード線電圧およびビット線電圧を付与することで、メモリセルアレイＭＡ１内の全てのメモリセルに対し並列に書き込み、読み出しまたは消去が行われる。
【００５７】
なお、メモリセルアレイＭＡ１を構成するメモリトランジスタＭ１，Ｍ３，Ｍ５，…を選択可能とするには、たとえば、遮断電圧Ｖｃを印加すべき制御ゲートを、第２制御ゲートＣＧｉｂから第１制御ゲートＣＧｉａに切り替えてもよい。
【００５８】
このように、分割したグループ内のメモリトランジスタ数ｎ（ここでは２）と同じ数の動作サイクルを繰り返すことにより、１ワード線に接続された全てのメモリセルの動作が完了する。
この動作は他の行においても同様で、上記２回の動作サイクル内で、適宜、所望のワード線をロウデコーダ２より選択し、書き込み、読み出しまたは消去を繰り返す。
【００５９】
なお、本実施形態において、１行当たりの動作サイクル数を最小限にするためには２セルごとのグループ化が望ましいが、本実施形態において、３セルまたはそれ以上のセルを単位としてメモリセル群を分割してもよい。
【００６０】
また、第２実施形態において遮断電圧Ｖｃを印加する箇所を変えて分割する方法は種々ある。図９および図１０に、他の分割方法を示す。
図９では、その効果は図８の場合と変わらないが、動作不能となるメモリトランジスタＭ１，Ｍ３の各トランジスタゲートＴＧ１，ＴＧ３の両側の第１および第２制御ゲート双方をＯＦＦさせる。そして、このようにＯＦＦさせる制御ゲートを第１制御ゲートと第２制御ゲート間で交互に繰り返す。このようにして、分割されたメモリセルアレイを交互に選択できる。
また、図１０では、トランジスタゲートＴＧ１では、その左側の第２制御ゲートＣＧ１をＯＦＦさせるが、つぎの分割箇所にあるトランジスタゲートＴＧ３では、その右側の第１制御ゲートＣＧ４ａをＯＦＦさせる。このようにすると、グループ内のメモリトランジスタ数が３，１，３，１，…となり、グループ内のメモリトランジスタ数が同一とならない。しかし、この場合も、現在選択可能なメモリトランジスタはＭ２，Ｍ４，…であり、つぎに遮断電圧Ｖｃの印加箇所を１セル分ずらしたときの選択可能なメモリトランジスタはＭ１，Ｍ３，Ｍ５，…であり、図４のメモリセルアレイの周期的な繰り返しとしては何ら変わりない。すなわち、この変形例は、本発明で分割箇所を均等にしなくてもメモリセルアレイの周期的な選択は可能であることを示す。
【００６１】
本第２実施形態においても、第１実施形態と同様な効果を奏する。すなわち、各グループ内それぞれで任意に１つのメモリセルを選択し、ワード方向全体では複数のメモリセルを一括して動作させることが可能となり、バーチャルグランド型メモリセルアレイの動作速度が向上した。また、メモリセル群を分割するために制御ゲートを設けたことは、何らセル面積増大の要因となっていない。
【００６２】
以上の第１および第２実施形態では、各ブループ内で選択可能なメモリセルを１つとするため、第１実施形態では３個づつ、第２実施形態では２個づつ（または３個と１個の組で）メモリセル行を分割した。
しかし、前記したように、第１実施形態で４個以上、第２実施形態で３個以上のグループ化も可能である。その場合、選択可能なメモリセルが連続して２個以上各グループに含まれることとなる。つまり、２以上のメモリセルアレイが重複して選択可能な状態となるのである。その場合、メモリセルアレイを１つ選択する必要があり、その方法としては、前記したように、選択すべきメモリトランジスタのビット線の印加電圧を決め、そのビット線と同じ電圧を外側の隣接するビット線に印加するようにして非選択としてもよいが、次のような方法も採用可能である。
【００６３】
図１１は、第１実施形態においてｎ＝４の分割方法を示す説明図である。
第１実施形態においてｎ＝４の場合、図１１（Ａ）に示すように、４個おきに制御ゲート遮断電圧Ｖｃを印加すると、グループ内に２つのメモリセルが選択可能な状態となる。すなわち、図１１（Ａ）では、メモリセルアレイＭＡ２とＭＡ３が重複して選択された状態となる。したがって、そのうち１つのメモリセルアレイを選択する必要があるが、その場合、図１１（Ｂ），（Ｃ）に示すように、連続した２つの制御ゲートに遮断電圧Ｖｃを印加し、この遮断電圧Ｖｃを印加した制御ゲートの組をワード線方向に１本づつずらすようにする。これにより図１１（Ｂ）ではメモリセルアレイＭＡ２のみ選択され、図１１（Ｃ）ではメモリセルアレイＭＡ３のみが選択される。
この方法は、ｎ＝５以上の場合も同様である。たとえば、ｎ＝５の場合、３本の連続した制御ゲートの組をワード線方向に繰り返し、これをワード線方向に１本づつずらすことで異なる１つのメモリセルアレイの選択を変更する。
また、基本的には、制御ゲートが２本の組である第２実施形態の場合も同様である。
【００６４】
このように、本発明では、メモリセルアレイ数ｎを任意に設定できる。また、分割箇所で連続して遮断電圧を印加する制御ゲート本数は、たとえば（ｎ−２）本とすることで対応できる。
【００６５】
【発明の効果】
本発明に係る半導体記憶装置の動作方法によれば、いわゆるバーチャルグランド型のメモリセルアレイにおいて、ワード方向に複数のメモリセルを並列に書き込み，読み出すまたは消去することができる。その際、１ワード線に連なる全てのメモリセルを、分割したメモリセルアレイ数と同じ回数で書き込みまたは読み出せる。その際、分割するメモリセルアレイ数を可能な限り少なくすることによって、シリアルアクセスが出来なかった従来のバーチャルグランド型の半導体記憶装置に比べ、使い勝手および動作速度が飛躍的に向上した。
また、本発明に係る半導体記憶装置によれば、制御ゲートを設けたことによるメモリセルアレイ面積の増大はなく、周辺回路分を含めても従来と同等のビットコストが維持できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
【図２】第１実施形態に係るメモリセルアレイの部分的な回路図である。
【図３】第１実施形態に係るメモリセルアレイのワード方向の要部断面図である。
【図４】実施形態に係るメモリセルアレイの分割を示す概念図である。
【図５】第１実施形態に係わるメモリセルアレイのワード方向の分割動作を示す説明図である。
【図６】第２実施形態に係るメモリセルアレイの部分的な回路図である。
【図７】第２実施形態に係るメモリセルアレイのワード方向の要部断面図である。
【図８】第２実施形態に係るメモリセルアレイのワード方向の分割動作を示す説明図である。
【図９】第２実施形態に係るメモリセルアレイの分割方法の第１変形例を示す説明図である。
【図１０】第２実施形態に係るメモリセルアレイの分割方法の第２変形例を示す説明図である。
【図１１】実施形態に係るメモリセルアレイにおいて連続した複数の制御ゲートを用いた分割の方法を、第１実施形態の場合で示す説明図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…入出力回路、５…カラム分割制御回路、１０…ｐウエル、１１…絶縁膜、１２…分離絶縁膜、ＣＳ…カラム選択回路、ＳＡ…センスアンプ、ＷＲ…書き込み回路、Ｉ／ＯＢＵＦ…入出力バッファ、Ｍ１１，Ｍ１等…メモリトランジスタ、ＴＧ１等…トランジスタゲート、ＣＧ１…制御ゲート、ＣＧｉａ…第１制御ゲート、ＣＧｉｂ…第２制御ゲート、ＳＤ１等…ソース・ドレイン不純物領域、ＷＬ，ＷＬ１等…ワード線、ＢＬ，ＢＬ１等…ビット線、ＣＬ，ＣＬ１等…制御ゲート線、ＡＤＲ…アドレス信号。
Claims (23)
- 第１導電型半導体からなるメモリセルの能動領域と、第２導電型半導体からなり隣接メモリセル間で共通の不純物領域とをワード方向に交互に備えた複数のメモリセルを含むメモリセルアレイと、
上記能動領域に容量結合したワード線と、
上記能動領域の上記不純物領域との境界部に容量結合し、上記ワード線と電気的に絶縁された制御ゲートとを有する半導体記憶装置の動作方法であって、
上記制御ゲートを駆動して、上記メモリセルアレイをワード方向で電気的に分割し、
当該分割したメモリセルアレイ内で、上記不純物領域および上記ワード線を駆動して複数のメモリセルを並列に書き込み、読み出しまたは消去する
半導体記憶装置の動作方法。 - 上記制御ゲートが上記不純物領域ごとに、当該不純物領域のワード線方向両側に隣接した２つの能動領域それぞれに一部重なって設けられ、
上記分割時に、当該分割箇所の上記制御ゲートに所定の遮断電圧を印加してＯＦＦし、上記２つの能動領域の各境界部を電気的に導通状態から遮断状態に変化させる
請求項１記載の半導体記憶装置の動作方法。 - １つの上記ワード線に接続されている上記メモリセルの数が、３以上の整数ｎのＪ倍数であり、
上記ＯＦＦする制御ゲートの組合せに応じて、上記メモリセルアレイを、１つのワード線当たりＪ個のメモリセルからなるｎ個のメモリセルアレイに分割する
請求項２記載の半導体記憶装置の動作方法。 - 上記ワード線が２以上の整数ｉ本の副ワード線と、当該ｉ本の副ワード線を共通接続する主ワード線とからなり、
各副ワード線に接続されているメモリセルの数が、それぞれ３以上の整数ｎのＪ倍数であり、
上記制御ゲートを駆動して、上記メモリセルアレイを、上記副ワード線ごとにＪ個、ワード線方向全体で（Ｊ×ｉ）個のメモリセルからなるｎ個のメモリセルアレイに電気的に分割する
請求項２記載の半導体記憶装置の動作方法。 - １つの物理的なメモリセルアレイを３以上の整数ｎ個のメモリセルアレイに電気的に分割する際に、２つの制御ゲートをＯＮにし、それに引き続く、（ｎ−２）個の制御ゲートをＯＦＦとした制御ゲートの組を作り、そのｎ個からなる制御ゲートの電気的状態の組をワード線方向へ周期的に繰り返す
請求項３記載の半導体記憶装置の動作方法。 - 上記分割と同時に、並列動作が可能な複数の離散的なメモリセルからなる１つのメモリセルアレイが選択される
請求項５記載の半導体記憶装置の動作方法。 - ３以上の整数ｎ個に電気的に分割されるメモリセルアレイを順次選択可能とするために、ＯＦＦ状態の制御ゲートの位置をワード線方向に１つずつ（ｎ−１）回ずらす
請求項５記載の半導体記憶装置の動作方法。 - 上記制御ゲートの電気的状態をワード線方向に１つずつずらすごとに、ワード線の選択と、選択されたワード線に接続されているメモリセルのうち、電気的に分割され、かつ選択されたメモリセルアレイに属するメモリセルを同時に書き込み、読み出しあるいは消去する並列動作とを繰り返す
請求項７記載の半導体記憶装置の動作方法。 - 上記能動領域の一方側に隣接する不純物領域との境界近傍に能動領域の一部と重なっている第１制御ゲートと、他方側に隣接する他の不純物領域との境界近傍に能動領域の一部と重なっている第２制御ゲートとが、上記能動領域ごとに対で設けられ、
当該第１，第２制御ゲートをＯＦＦした時に、対応する能動領域の境界部を電気的に導通状態から遮断状態に変化させる
請求項１記載の半導体記憶装置の動作方法。 - １つの上記ワード線に接続されている上記メモリセルの数が、２以上の整数ｍのＫ倍数であり、
上記ＯＦＦする制御ゲートの組合せに応じて、上記メモリセルアレイを、１つのワード線当たりＫ個のメモリセルからなるｍ個のメモリセルアレイに分割する
請求項９記載の半導体記憶装置の動作方法。 - １つの物理的なメモリセルアレイを２以上の整数ｍ個のメモリセルアレイに電気的に分割する際に、ワード線上にある第１あるいは第２の制御ゲートの組の何れかを選択し、選択された組の１つの制御ゲートをＯＮとして、同じ組に属しそれに引き続く（ｍ−１）個の制御ゲートをＯＦＦとしたｍ個の制御ゲートの組を作り、そのｍ個からなる制御ゲートの電気的状態を選択されたワード線方向へ周期的に繰り返し、
選択されなかった組の制御ゲートの全てをＯＮにする
請求項１０記載の半導体記憶装置の動作方法。 - 上記分割と同時に、並列動作が可能な複数の離散的なメモリセルからなる１つのメモリセルアレイが選択される
請求項１１記載の半導体記憶装置の動作方法。 - ２以上の整数ｍ個に電気的に分割されるメモリセルアレイを順次選択可能とするために、上記選択された組内でＯＦＦ状態の第１あるいは第２制御ゲートの位置をワード線方向に１つずつ（ｍ−１）回ずらす
請求項１１記載の半導体記憶装置の動作方法。 - 上記制御ゲートの電気的状態を上記選択された組内でワード線方向に１つずつずらすごとに、ワード線の選択と、選択されたワード線に接続されているメモリセルのうち、電気的に分割され、かつ選択されたメモリセルアレイに属するメモリセルを同時に書き込み、読み出しあるいは消去する並列動作とを繰り返す
請求項１３記載の半導体記憶装置の動作方法。 - １つの物理的なメモリセルアレイを２以上の整数ｍ個のメモリセルアレイに電気的に分割する際に、上記ワード線と容量結合している１つの能動領域を挟んでワード線方向両側に位置する第１および第２制御ゲートをＯＮにし、それに引き続く、（ｍ−１）個の第１および第２制御ゲートの対をＯＦＦとした第１および第２制御ゲートの組を作り、その２ｍ個からなる制御ゲートの電気的状態をワード線方向へ周期的に繰り返す
請求項１０記載の半導体記憶装置の動作方法。 - 上記分割と同時に、並列動作が可能な複数の離散的なメモリセルからなる１つのメモリセルアレイが選択される
請求項１５記載の半導体記憶装置の動作方法。 - ２以上の整数ｍ個に電気的に分割されるメモリセルアレイを順次選択可能とするために、ＯＦＦ状態の第１および第２制御ゲートの位置をワード線方向に２つずつ（ｍ−１）回ずらす
請求項１５記載の半導体記憶装置の動作方法。 - 上記制御ゲートをワード線方向に２つずつずらすごとに、ワード線の選択と、選択されたワード線に接続されているメモリセルのうち、電気的に分割され、かつ選択されたメモリセルアレイに属するメモリセルを同時に書き込み、読み出しあるいは消去する並列動作とを繰り返す
請求項１７記載の半導体記憶装置の動作方法。 - 第１導電型半導体からなるメモリセルの能動領域と、第２導電型半導体からなり隣接メモリセル間で共通の不純物領域とをワード方向に交互に備えた複数のメモリセルを含むメモリセルアレイと、
上記能動領域に容量結合したワード線と、
上記能動領域の不純物領域との境界部に容量結合した制御ゲートと、
上記制御ゲートの電圧を制御して、上記メモリセルアレイをワード方向で電気的に分割し、当該分割したメモリセルアレイ内で、上記不純物領域および上記ワード線を駆動して複数のメモリセルを並列に書き込み、読み出しまたは消去する制御回路と
を有する半導体記憶装置。 - 上記制御ゲートが上記不純物領域ごとに、当該不純物領域のワード線方向両側に隣接した２つの能動領域それぞれに一部重なって設けられ、
上記制御回路は、上記制御ゲートをＯＦＦした時に、上記２つの能動領域の各境界部を電気的に導通状態から遮断状態に変化させる
請求項１９に記載の半導体記憶装置。 - 上記メモリセルは、不揮発性メモリトランジスタを有し、
当該不揮発性メモリトランジスタが、当該トランジスタのチャネルが形成される上記能動領域上に形成され、膜内または膜間に電荷蓄積手段を含む複数の絶縁膜と、
上記ワード線によって共通に接続されたゲート電極とを有し、
上記制御ゲートは、上記複数の絶縁膜上に形成され、上記ゲート電極間のスペースに絶縁膜を介在させて埋め込まれた導電層からなる
請求項２０に記載の半導体記憶装置。 - 上記能動領域の一方側に隣接する不純物領域との境界近傍に能動領域の一部と重なっている第１制御ゲートと、他方側に隣接する他の不純物領域との境界近傍に能動領域の一部と重なっている第２制御ゲートとが、上記能動領域ごとに対で設けられ、
上記制御回路は、上記第１，第２制御ゲートをＯＦＦした時に、対応する能動領域の境界部を電気的に導通状態から遮断状態に変化させる
請求項１９記載の半導体記憶装置。 - 上記メモリセルは、不揮発性メモリトランジスタを有し、
当該不揮発性メモリトランジスタが、当該トランジスタのチャネルが形成される上記能動領域上に形成され、膜内または膜間に電荷蓄積手段を含む複数の絶縁膜と、
上記ワード線によって共通に接続されたゲート電極とを有し、
上記第１，第２制御ゲートは、上記ゲート電極間で両側のゲート電極の対向した側面にそれぞれ絶縁膜を介在させた状態で上記複数の絶縁膜上に形成され、互いに分離した２つの導電層からなる
請求項２２記載の半導体記憶装置。
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