JP5144306B2

JP5144306B2 - 光半導体装置及びその製造方法

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Publication number: JP5144306B2
Application number: JP2008041388A
Authority: JP
Inventors: 孝子保井; 泰夫柴田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2008-02-22
Filing date: 2008-02-22
Publication date: 2013-02-13
Anticipated expiration: 2028-02-22
Also published as: JP2009198881A

Description

本発明は、光半導体装置及びその製造方法に関する。

メトロネットワークにおけるＷＤＭ（光波長多重：ＷａｖｅｌｅｎｇｔｈＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ）システムでは、大容量化に対する高い要求がある。大容量化するためにはチャンネル数を大幅に増やすことが必要であり、チャンネル数が増えると、それに伴って、各ノードにおける、レーザー、変調器などの使用素子数が増大する。そして、このような使用素子数の増大に伴い、それらを実装するための部品を含めた実装体積必要容量が増大する。また、多数の光部品を動作させるための消費電力も増大する。

そのため、小型かつ低消費電力の光変調器の開発やレーザーと外部光変調器の小型モジュールの開発が行われている。

例えば、ＩｎＰＭＺ（マッハツェンダ）変調器は、ＬＮ変調器やＥＡ変調器と比較して、チップサイズが小さく、駆動電圧が低く、変調可能な波長帯域が広いということが報告されている（非特許文献１参照）。

また、ＩｎＰＭＺ光変調器と波長可変レーザーをマルチチップ実装した低消費電力かつコンパクトな波長可変モジュールが近年開発されている。

Ｊ．Ｓ．Ｂａｒｔｏｎ，ｅｔａｌ．，"ＡＷｉｄｅｌｙＴｕｎａｂｌｅＨｉｇｈ−ＳｐｅｅｄＴｒａｎｓｍｉｔｔｅｒＵｓｉｎｇａｎＩｎｔｅｇｒａｔｅｄＳＧＤＢＲＬａｓｅｒ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＯｐｔｉｃａｌＡｍｐｌｉｆｉｅｒａｎｄＭａｃｈ−ＺｅｈｎｄｅｒＭｏｄｕｌａｔｏｒ，"ＩＥＥＥＪ．Ｓｅｌ．ＴｏｐｉｃｓＱｕａｎｔｕｍＥｌｅｃｔｒｏｎ．，Ｖｏｌ．９，Ｎｏ．５，ｐｐ．１１１３−１１１７，Ｓｅｐ．／Ｏｃｔ．２００３．

しかし、上述した半導体ＩｎＰＭＺ光変調器のスポット径は光ファイバのスポット径の１／１０しかないため、結合損失が１．５ｄＢ以下にならず、結合損失が大きいことが問題となっていた。

また、半導体ＩｎＰＭＺ光変調器（ＭＺＭ）での損失が４ｄＢ程度と大きいことが問題となっていた。

そこで、本発明は、上記課題に鑑みなされたものであり、レーザーと光変調器のマルチチップモジュールを作製する際に、光ファイバと光変調器の結合損失を補償すると共に、半導体ＩｎＰマッハツェンダ変調器での損失を補償し、デバイスからの出力パワーを増加させた光半導体装置及びその製造方法を提供することを目的とする。

上述した課題を解決する第１の発明に係る光半導体装置は、
閃亜鉛鉱構造を有する同一のｎ型化合物半導体基板の（１００）面上に、表面層がｐ型である、リッジ構造で作製された半導体光増幅器と、ｎｐｉｎ層構造を有し、表面層がｎ型である、ハイメサ構造で作製されたマッハツェンダ変調器とが、前記基板に対して順メサ方向に、それぞれ該方向に光を導波させるように形成され、集積されている光半導体装置であって、
前記マッハツェンダ変調器は、
前記光を合分岐する２つの光合分岐手段と、一方の光合分岐手段の出力部と他方の光合分岐手段の入力部とをそれぞれ接続する２つの光導波路と、前記２つの光導波路のそれぞれに設けられた２つの位相制御手段とを具備し、
前記２つの光合分岐手段と前記２つの位相制御手段との間のそれぞれに、前記半導体光増幅器のｐ型表面層と同一のｐ型の表面層が形成され、該ｐ型の表面層と前記ｎｐｉｎ層構造中のｐ層との間にｐ型でない層が形成されている
ことを特徴とする。

上述した課題を解決する第２の発明に係る光半導体装置は、第１の発明に係る光半導体装置であって、
前記半導体光増幅器と前記マッハツェンダ変調器の界面、または前記マッハツェンダ変調器と前記ｐ型の表面層との界面が、逆メサ方向に対して傾斜する方向に延在して形成されている
ことを特徴とする。

上述した課題を解決する第３の発明に係る光半導体装置は、第２の発明に係る光半導体装置であって、
前記界面の傾斜角度が、０度より大きく４５度より小さい
ことを特徴とする。

上述した課題を解決する第４の発明に係る光半導体装置は、第１乃至第３の何れか一つの発明に係る光半導体装置であって、
前記マッハツェンダ変調器は、
２つの入力部と２つの出力部を有する第一の２×２ＭＭＩカプラと、
２つの入力部と２つの出力部を有する第二の２×２ＭＭＩカプラと、
前記第一の２×２ＭＭＩカプラの出力部と前記第二の２×２ＭＭＩカプラの入力部とをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のそれぞれに設けられた２つの位相制御手段とを具備し、
前記第一の２×２ＭＭＩカプラの入力部に前記半導体光増幅器が形成されている
ことを特徴とする。

上述した課題を解決する第５の発明に係る光半導体装置は、第１乃至第３の何れか一つの発明に係る光半導体装置であって、
前記マッハツェンダ変調器は、
２つの入力部と２つの出力部を有する第一の２×２ＭＭＩカプラと、
２つの入力部と２つの出力部を有する第二の２×２ＭＭＩカプラと、
前記第一の２×２ＭＭＩカプラの出力部と前記第二の２×２ＭＭＩカプラの入力部とをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のそれぞれに設けられた２つの位相制御手段とを具備し、
前記第二の２×２ＭＭＩカプラの入力部に前記半導体光増幅器が形成されている
ことを特徴とする。
更に、上述した課題を解決する第６の発明に係る光半導体装置の製造方法の発明は、
第１乃至第５の何れか一つの光半導体装置の製造方法であって、
前記ｐ型の表面層と前記ｎｐｉｎ層構造中のｐ層との間にｐ型でない層を形成するにあたり、
前記基板上に、前記半導体光増幅器のｐ型表面層が途中まで積層され、かつ前記半導体光増幅器以外の部分に前記ｎｐｉｎ層構造中のｐｉｎ層構造上に下から順にエッチストップ層とＩｎＰカバー層とが積層されている状態で、全面に前記半導体光増幅器のｐ型表面層と同一のｐ型の表面層を形成し、
その後、前記半導体光増幅器の部分と、前記２つの光合分岐手段と前記２つの位相制御手段との間のそれぞれの前記ｐ型の表面層が形成されるべき部分とを除いた部分において、最上層から前記エッチストップ層まで除去し、
該除去した部分に新たにｎ層を積層することで、前記ｐ型の表面層と前記ｎｐｉｎ層構造中のｐ層との間に、前記ｐ型でない層として、前記エッチストップ層と前記ＩｎＰカバー層とが形成された状態とする
ことを特徴とする。

本発明に係る光半導体装置によれば、レーザーと光変調器のマルチチップモジュールを作製する際に、光ファイバと光変調器の結合損失を補償できると共に、半導体ＩｎＰマッハツェンダ変調器での損失を補償できる。さらに、デバイスからの出力パワーを増加させることができる。

本発明に係る光半導体装置を実施するための最良の形態について、実施例に基づき詳細に説明する。

本発明に係る光半導体装置の第１の実施例につき、図１および図２を参照して具体的に説明する。
図１は、光半導体装置を模式的に示す図である。図２は、光半導体装置が具備するＳＯＡ（半導体光増幅器：ＳｅｍｉｃｏｎｄｕｃｔｏｒＯｐｔｉｃａｌＡｍｐｌｉｆｉｅｒ）とＭＺＭの層構造を説明するための図であり、図２（ａ）にこれら層が接続した状態を模式的に示し、図２（ｂ）にＳＯＡの断面を示し、図２（ｃ）にＭＺＭの断面を示す。

本実施例に係る光半導体装置１００は、図１に示すように、一つの半導体基板１上に設けられたものであり、第一，第二の２×２ＭＭＩカプラ（光結合分岐手段）１０，２０と、第一の２×２ＭＭＩカプラ１０と第二の２×２ＭＭＩカプラ２０との間に設けられた２つの位相制御領域３０，４０とを具備している。これら素子（第一，第二の２×２ＭＭＩカプラ１０，２０および２つの位相制御領域（位相変調領域）３０，４０）は、ハイメサ構造のＭＺＭ（マッハツェンダ変調器）６０で作製されている。

第一の２×２ＭＭＩカプラ１０は、２つの入力部１１，１２と２つの出力部１３，１４とを具備する。第二の２×２ＭＭＩカプラ２０も、２つの入力部２１，２２と２つの出力部２３，２４とを具備する。そして、一方の位相制御領域（第二の位相制御領域）３０は、第一の２×２ＭＭＩカプラ１０の一方の出力部１３と第二の２×２ＭＭＩカプラ２０の一方の入力部２１とを接続する第二の位相制御用光導波路３１に電圧を印加する第二の制御用電極３２を具備する。他方の位相変調領域（第一の位相制御領域）４０は、第一の２×２ＭＭＩカプラ１０の他方の出力部１４と第二の２×２ＭＭＩカプラ２０の他方の入力部２２とを接続する第一の位相制御用光導波路４１に電圧を印加する第一の制御用電極４２を具備する。すなわち、制御用電極３２，４２が位相制御手段をなす。そして、第一の２×２ＭＭＩカプラ１０の一方の入力部１１へ信号光λ１を導波する入力ポート１ａ近傍には、リッジ構造のＳＯＡ（ＳｅｍｉｃｏｎｄｕｃｔｏｒＯｐｔｉｃａｌＡｍｐｌｉｆｉｅｒ：半導体光増幅器）５０が作製されている。すなわち、ＭＺＭ６０にＳＯＡ５０がモノリシック集積されている。

ここで、リッジ構造とは、図２（ｂ）に示すように、活性層５３をメサ加工せずに活性層５３の上層５５，５６のみをメサ加工したものである。他方、ハイメサ構造とは、図２（ｃ）に示すように、活性層６２もメサ加工した構造であり活性層側壁が大気に露出している構造である。基板は（１００）ＩｎＰである。そして、これらＳＯＡ５０およびＭＺＭ６０はｎ−ＩｎＰ基板１に対して順メサ方向（［０１１］方向）に作製されている。このように順メサ方向（［０１１］方向）に作製したことにより、この方向にてポッケルス効果が大きいため、ＭＺＭの変調特性が向上する。

ＭＺＭ６０のコア層は多重量子井戸（ＭＱＷ）６２であり、ＭＱＷを構成する量子井戸層は２０層でありＩｎＧａＡｓＰ（層厚：１０ｎｍ）、障壁層は１９層でありＩｎＰ（層厚：１０ｎｍ）である。ＭＱＷのフォトルミネッセンス波長は１．４３μｍとなるようにＭＱＷ６２の組成は調整されている。ＭＺＭ６０のメサ幅Ｗ₁は２．０μｍであり、その高さＨ₁は３．５μｍである。

他方、ＳＯＡ５０の活性層は多重量子井戸（ＭＱＷ）５３であり、ＭＱＷを構成する量子井戸層は８層でありＩｎＧａＡｓＰ（層厚：５ｎｍ）、障壁層は７層でありＩｎＧａＡｓＰ（フォトルミネッセンス波長：１．２５μｍ、層厚：１０ｎｍ）で形成されている。ＭＱＷのフォトルミネッセンス波長は１．５５μｍとなるように量子井戸組成は調整されている。なお、ＭＱＷ５３の上下部には、ｉ−ＩｎＧａＡｓＰＳＣＨ層５４，５２が形成されており、ｉ−ＩｎＧａＡｓＰＳＣＨ層５４の上部には、ｐ−ＩｎＰ層５５が形成されている。そして、ｐ−ＩｎＰ層５５の上部にｐ−ＩｎＧａＡｓＰ層５６が形成されている。ＳＯＡ５０のリッジ幅Ｗ₂は２．０μｍであり、その長さＬ₂は６００μｍである。

上述した光半導体装置１００では、光λ１が入力ポート１ａから入力されると、ＳＯＡ５０で増幅され、第一の２×２ＭＭＩカプラ１０によって２つの位相制御用光導波路３１，４１に等分に分配される。そして、第一，第二の制御用電極（集中定数型電極）４２，３２により、それぞれの位相制御用光導波路４１，３１に個別に電圧が印加され、光の位相状態を変化させる。２つの位相制御用光導波路４１，３１を通過した光は、第二の２×２ＭＭＩカプラ２０により合波され、それぞれの光の位相状態により、上下の出力ポート１ｄ，１ｃ（上下は図１中における上下）から光λ３，λ２が出力される。

ここで、第一の制御用電極４２への印加電圧をＶｂ１とし、第二の制御用電極３２への印加電圧をＶｂ２＝０Ｖとした場合の消光特性を図３に示す。この図３におけるＢａｒｐｏｒｔとは下方の出力ポート１ｃを表し、Ｃｒｏｓｓｐｏｒｔとは上方の出力ポート１ｄを表す。
この図３に示すように、電圧Ｖｂ１を変化させ、第一の位相制御用光導波路４１を通過する光の位相を変化させることで、第一，第二の位相制御用光導波路４１，３１を通過した光の合波光の位相も変化し、光がＢａｒｐｏｒｔ（出力ポート１ｃ）またはＣｒｏｓｓｐｏｒｔ（出力ポート１ｄ）から出力する比率は変化する。

また、第一の制御用電極４２への印加電圧をＶｂ１＝０Ｖとすると共に、第二の制御用電極３２への印加電圧をＶｂ２＝０Ｖとし、ＳＯＡ５０への注入電流を５０ｍＡ、１００ｍＡ、１５０ｍＡ、２００ｍＡと変化させた時のＢａｒｐｏｒｔ（出力ポート１ｃ）からの出力パワーのデバイス入力パワー依存性を図４に示す。図４にて横軸にデバイス入力パワーを示し、縦軸にデバイス出力パワーを示す。
この図４に示すように、ＳＯＡ５０により光が増幅されることによって、ＳＯＡ注入電流が１００ｍＡ以上では、入力パワーよりも８ｄＢ以上大きなパワーが出力される。これは、ＭＺＭ６０での損失を補償しているだけでなく、８ｄＢ程度のデバイスと光ファイバとの結合損失も補償可能であることを示している。
よって、ＳＯＡ５０をモノシリック集積することにより、出力ポート１ｃ，１ｄからの出力パワーが増加する。

デバイス入力パワーを−８．６ｄＢｍとし、第一の制御用電極４２への印加電圧をＶｂ１＝０Ｖとすると共に、第二の制御用電極３２への印加電圧をＶｂ２＝０Ｖとしたときの、Ｂａｒｐｏｒｔ（出力ポート１ｃ）からの出力のＳＯＡ注入電流依存性をＣ帯全域で測定した結果を図５に示す。図５にて横軸にＳＯＡへの注入電流を示し、縦軸にデバイス出力パワーを示す。
この図５に示すように、Ｃ帯全域で波長依存性が小さいことが分かる。これは、ＭＺ変調器のフォトルミネッセンス波長を１．４３μｍ程度としたため、Ｃ帯（１５３０ｎｍ〜１５６５ｎｍ）は、バンド端よりも長波となり、電圧に対する吸収係数および屈折率変化の波長依存性が小さいためである。

ここで、図６に１５３０ｎｍから１５６０ｎｍのＮＲＺ信号（９．９５３２Ｇｂ／ｓ、ＰＲＢＳ：２³¹−１）の出力光波形のアイパターンを示す。図６（ａ）は入力光波長λが１５３０ｎｍである場合の図であり、図６（ｂ）は入力光波長λが１５４０ｎｍの場合の図であり、図６（ｃ）は入力光波長λが１５５０ｎｍである場合の図であり、図６（ｄ）は入力光波長λが１５６０ｎｍである場合の図である。駆動電圧を３Ｖｐｐとし、電極４２へのバイアス電圧を−８．５Ｖとし、電極３２へのバイアス電圧を０Ｖとし、入力光パワーを−４．６ｄＢｍとし、ＳＯＡ注入電流を１００ｍＡとする。
この図６に示すように、Ｃ帯全域でほぼ同一の良好な波形品質が得られ、消光比も９．６ｄＢｍと良好な特性を示すことが分かった。

また、図７に１５３０ｎｍから１５６０ｎｍのＮＲＺ信号（１０Ｇｂｉｔ／ｓ）の０ｋｍ（図中ｂａｃｋ−ｔｏ−ｂａｃｋ表記）とシングルモードファイバ１００ｋｍ伝送特性を示す符号誤り率（ビット・エラー・レート：ＢＥＲ）との関係を示す。
この図７に示すように、Ｃ帯全域でエラーフリー動作を示し、パワーペナルティが、ＢＥＲが１０^-12において１．５ｄＢ未満で良好な特性を示すことが分かった。

ここで、上述した光半導体装置１００におけるＳＯＡ５０−ＭＺＭ６０の結合部の作製方法につき図８および図９を参照して説明する。なお、ＳＯＡ５０、ＭＺＭ６０の素子形状加工、電極形成は通常の半導体デバイスプロセスによるものである。

最初に、図８（ａ）に示すように、ＭＯＶＰＥ（Ｍｅｔａｌ−ｏｒｇａｎｉｃｖａｐｏｒｐｈａｓｅｅｐｉｔａｘｙ：有機金属気相成長法）により、上層のｐ−ＩｎＰ層５９まで積層した後、ＳＯＡ５０にＳｉＯ₂膜７１を形成し、このＳｉＯ₂膜７１をマスクとしてＭＺＭ６０のｉ−ＩｎＧａＡｓＰＳＣＨ層５２までをエッチング（除去）する。すなわち、ＳＯＡ５０においては、下層から順番に、ｎ−ＩｎＰ層５１、ｉ−ＩｎＧａＡｓＰＳＣＨ層５２、ｉ−ＭＱＷ層５３、ｉ−ＩｎＧａＡｓＰＳＣＨ層５４、ｐ−ＩｎＰ層５９が形成され、このｐ−ＩｎＰ層５９の上部にＳｉＯ₂膜７１が形成される。他方、ＭＺＭ６０においては、ｎ−ＩｎＰ層６１のみが残されている。なお、ＳＯＡ５０におけるｐ−ＩｎＰ層５９の層厚は０．５μｍである。

続いて、図８（ｂ）に示すように、ＭＺＭ６０の領域のみコア層までＭＯＶＰＥにより積層する（選択成長させる）。すなわち、ＭＺＭ６０において、ｎ−ＩｎＰ層６１の上部にＩｎＧａＡｓＰ／ＩｎＰ（１０ｎｍ／１０ｎｍ）からなるｉ−ＭＱＷ層（層厚：０．４μｍ）６２が形成され、このｉ−ＭＱＷ層６２の上部にｉ―ＩｎＰ層（層厚：０．３μｍ）６３が形成される。

続いて、図８（ｃ）に示すように、ＭＺＭ６０にのみｐ層、ｎ層、エッチストップ層、カバー層をＭＯＶＰＥにより積層する。すなわち、ＭＺＭ６０において、ｉ−ＩｎＰ層６３の上部に下層側から順番に、ＩｎＰよりもバンドギャップが大きい材料、例えばｐ−ＩｎＧａＡｌＡｓ層又はｐ−ＩｎＡｌＡｓ層（層厚：５０ｎｍ）６４、ｎ−ＩｎＧａＡｓＰ層（層厚：５０ｎｍ）６５、ｎ−ＩｎＰエッチストップ層６９、ＩｎＧａＡｓＰエッチストップ層３０１、ＩｎＰカバー層３０２が形成される。

続いて、図９（ａ）に示すように、ＳＯＡ５０のＳｉＯ₂膜７１を除去し、全面（ＳＯＡ５０およびＭＺＭ６０）に、ｐ層およびカバー層を積層する。これは、ＳＯＡ５０と比較し、ＭＺＭ６０が極めて大きいため、ＳＯＡ５０のみ選択成長することができないため、全面に成長する。すなわち、ＳＯＡ５０において、ｐ−ＩｎＰ層５９の上部に下層側から順番に、ｐ−ＩｎＰ層（層厚：１．２μｍ）５５、ｐ−ＩｎＧａＡｓＰ／ＩｎＧａＡｓキャップ層５６、ＩｎＰカバー層７２が形成される。このｐ−ＩｎＰ層５５は、ＳＯＡ５０でクラッド層となる。このステップにて作製されたｐ−ＩｎＰ層はｉ−ＩｎＧａＡｓＰＳＣＨ層５４の上部に作製されたｐ−ＩｎＰ層５９と同一組成であり、この層を含めて図９（ａ）にて符号５５で示した。他方、ＭＺＭ６０において、ＩｎＰカバー層３０２の上部に下層側から順番に、ｐ−ＩｎＰ層（層厚：１．２μｍ）３０３、ｐ−ＩｎＧａＡｓＰ／ＩｎＧａＡｓキャップ層３０４、ＩｎＰカバー層３０５が形成される。

続いて、図９（ｂ）に示すように、ＳＯＡ５０にて、ＩｎＰカバー層７２を除去しＳｉＯ₂マスク７３を形成した後、ＭＺＭ６０に積層されたｐ層を全てエッチングにより除去する。すなわち、ＭＺＭ６０において、ｎ−ＩｎＰエッチストップ層６９より上部の層である、ＩｎＧａＡｓＰエッチストップ層３０１、ＩｎＰカバー層３０２、ｐ−ＩｎＰ層３０３、ｐ−ＩｎＧａＡｓＰ／ＩｎＧａＡｓキャップ層３０４、ＩｎＰカバー層３０５が除去される。

続いて、図９（ｃ）に示すように、ＭＺＭ６０にｎ層およびカバー層が積層される。すなわち、ＭＺＭ６０において、ｎ−ＩｎＰエッチストップ層６９の上部に下層側から順番に、ｎ−ＩｎＰ層（層厚：１．３μｍ）６６、ｎ−ＩｎＧａＡｓ（Ｐ）キャップ層６７、ＩｎＰカバー層６８が形成される。このステップにて作製されたｎ−ＩｎＰ層はｎ−ＩｎＰエッチストップ層６９と同一組成であり、この層を含めて図９（ｃ）にて符号６６で示した。ＭＺＭ６０は、ｎｐｉｎ層構造で作製されている。これにより、電気信号や光信号の損失がｐｉｎ型よりも小さく、電界の印加効率が高いため、小型で低駆動電圧動作ができる。
よって、上述した光半導体装置１００を作製することができる。

したがって、本実施例に係る光半導体装置１００によれば、同一基板１上にて光が導波する方向にＳＯＡ５０とＭＺＭ６０とが集積されていることにより、レーザーと光変調器のマルチチップモジュールを作製する際に、光ファイバと光変調器の結合損失を補償できると共に、半導体ＩｎＰマッハツェンダ変調器での損失を補償できる。さらに、デバイスからの出力パワーを増加させることができる。

本実施例においては、基板にＩｎＰを用い、ＩｎＧａＡｓ（Ｐ）を積層して用いたが、同様な結晶構造である閃亜鉛鉱構造を有すれば同様なポッケルス効果を有する。そこで、ＧａＡｓ、ＺｎＴｅ、ＺｎＳ等を基板に用いることも可能である。また、基板上にＩｎＡｌ（Ｇａ）Ａｓ、ＧａＩｎＮＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＰ、ＺｎＳｅＴｅ等を積層することも可能である。

本実施例では、１．５５μｍ帯の波長帯を対象としたが、量子井戸層に用いるＩｎＧａＡｓＰの組成を変えることにより、１．１−１．６５μｍの長波長帯に対応することができる。また、基板をＧａＡｓ、ＺｎＴｅ、ＺｎＳ等の基板上にＡｌＧａＡｓ、ＩｎＡｌＧａＰ、ＺｎＳｅＴｅ等を積層することにより他の波長帯に対応することも可能である。

本発明に係る光半導体装置の第２の実施例につき、図１０および図１１を参照して具体的に説明する。
図１０は、光半導体装置を模式的に示した図であり、図１１は、光半導体装置が具備するＳＯＡとＭＺＭの層構造を説明するための図である。なお、図１０にて、λ１１は入力ポート１ａに入力される光を示し、λ１２は出力ポート１ｄから出力される光を示し、λ１３は出力ポート１ｃから出力される光を示す。

本実施例に係る光半導体装置は、上述した第１の実施例に係る光半導体装置と同一の素子構成（第一，第二の２×２ＭＭＩカプラ１０，２０と、位相制御領域３０，４０）を具備する装置であり、ＳＯＡを第二の２×２ＭＭＩカプラ２０の入力部に適用した装置である。すなわち、本実施例に係る光半導体装置が具備するリッジ構造のＳＯＡは、ハイメサ構造のＭＺＭの間に挿入されている。本実施例において、上述した第１の実施例に係る光半導体装置と同一素子には同一符号を付記しその説明を省略する。また、本実施例に係る光半導体装置が具備するＳＯＡ、ＭＺＭそれぞれの層構造、ＳＯＡ−ＭＺＭの結合部の作製工程は、上述した第１の実施例に係る光半導体装置と同一であり、その説明を省略する。

本実施例に係る光半導体装置２００は、図１０に示すように、第二の２×２ＭＭＩカプラ２０の入力部２１，２２のそれぞれに設けられたＳＯＡ２５０ａ，２５０ｂを具備する装置である。具体的には、図１１に示すように、ＭＺＭ６０の間に設けられたＳＯＡ２５０ａ，２５０ｂを具備する装置である。

上記実施例１にて図４を用いて説明したように、ＳＯＡからの出力パワーはＳＯＡ入力パワーの増加と共に増加し、ＳＯＡへの注入電流の増加と共に増加するが、あるレベルで飽和してしまう。この図４のグラフから、ＳＯＡ注入電流や入力パワーを増加させても、最大デバイス出力は７〜８ｄＢｍ程度となると予測される。ここで、図１に示すような構成の光半導体装置（第一の２×２ＭＭＩカプラの入力部にＳＯＡを作製した光半導体装置）では、デバイスの最大出力は、ＳＯＡの飽和出力パワーから光導波路での光の損失を引いた値となる。
よって、デバイスの最大出力パワーは、ＳＯＡの飽和出力パワーに大きく依存する。

ここで、図１２にデバイス（光半導体装置）にパルス光を伝搬させた際のレベルダイアグラムを示す。
この図１２に示すように、第一の２×２ＭＭＩカプラの入力部にＳＯＡを作製した場合、デバイスに入力した光がＳＯＡで増幅されるが（この時の利得は９ｄＢである）、伝搬損により、デバイスからの出力は、ＳＯＡ出力よりも損失−１ｄＢ小さい値となる。
よって、光伝搬損による出力減少を避けるため、一般的に、ＳＯＡで光増幅を行う場合、出力端に最も近いところにＳＯＡを設置する。

そこで出力端に最も近い、第一の２×２ＭＭＩカプラの入力部ではなく、第二の２×２ＭＭＩカプラの出力部、つまり出力部２３と２４にＳＯＡを作製した場合、ＳＯＡに入射する光は、この時の損失が−１．５ｄＢとなり導波路伝搬損によりデバイスの入力値よりも小さくなるが、利得飽和によりＳＯＡ入力が小さい方が利得は大きいので、ＳＯＡ出力は図１の構成におけるＳＯＡ出力値とあまり変わらない値が得られ、ＳＯＡ出力後の光伝搬損が小さい分、デバイス出力は図１の構成の場合よりも大きくなる。

しかし、実際の使用状態では、図１の構成では、ＳＯＡに入力する光はＣＷ光であるが、第二の２×２ＭＭＩカプラの出力部にＳＯＡを作製した場合、強度変調された光が入力することになる。

このため、後者ではパターン効果により、変調信号のパターンによって１レベルの出力が異なるパターン効果が生じてしまい、波形が劣化してしまう。

このように、パターン効果の影響を受けないように強度変調前に光増幅を行う構成が図１であり、図１の構成よりも大きなデバイス出力が得られる構成が図１０である。

図１０の構成にした場合、デバイスに入射した光は、第一の２×２ＭＭＩカプラ１０により各位相制御用光導波路３１，４１に等分に分波され、各位相制御用光導波路３１，４１に作製されたＳＯＡ２５０ａ，２５０ｂで増幅される。

そして、各ＳＯＡ２５０ａ，２５０ｂで増幅された光が第二の２×２ＭＭＩカプラ２０で合波され出力ポート１ｃ，１ｄから出力される。
この構成の場合、両位相制御用光導波路３１，４１に作製されたＳＯＡ２５０ａ，２５０ｂからの出力が最大の時（飽和出力パワー）、第二の２×２ＭＭＩカプラ２０で両位相制御用光導波路３１，４１を伝搬した光が合波された結果、デバイス出力は飽和出力パワーの２倍の値となる。

ここで、図１３に図１０の構成のデバイス入出力パワー、ＳＯＡ入出力パワーの関係を示す。
この図１３に示すように、最大となるデバイス出力は、図４と比較すると２倍の９〜１０ｄＢｍ程度となることが分かる。

したがって、本実施例に係る光半導体装置２００によれば、第二の２×２ＭＭＩカプラの入力部２１，２２にＳＯＡ２５０ａ，２５０ｂを作製したことにより、デバイスからの出力パワーを増加させることができる。

本発明に係る光半導体装置の第３の実施例につき、図１４〜１７を参照して具体的に説明する。
図１４は従来のＭＺＭにおける光導波路間の絶縁状態を説明するための図であり、図１５は光半導体装置が具備するＭＺＭを説明するための図である。図１６は光半導体装置の作製方法を説明するための図である。図１７は光半導体装置を模式的に示した図であり、図１７（ａ）にその平面を示し、図１７（ｂ）に光半導体装置が具備する第一の２×２ＭＭＩカプラの出力部の拡大を示す。なお、図１７にて、λ３１は入力ポート１ａに入力される光を示し、λ３２は出力ポート１ｃから出力される光を示し、λ３３は出力ポート１ｄから出力される光を示す。

上述した第１および第２の実施例において作製されたデバイス（光半導体装置）１００，２００は、第一の位相制御用光導波路４１と第二の位相制御用光導波路３１間が、ｎ−ＩｎＰ層６６で電気的に繋がっているため、各位相制御用光導波路３１，４１を伝搬する光の位相を、各制御用電極３２，４２を通して、個別に電圧で制御することが困難と成る。

これを解決するために、ＭＺＭの両位相制御用光導波路間を高抵抗化することが必要となる。
従来、図１４に示すように、第一，第二の位相制御用光導波路間を高抵抗化するために、ｎ−ＩｎＰ層６６に分離溝８１が作製され、第一，第二の位相制御用光導波路間は空気により絶縁される。すなわち、図１４に示すように、ＭＺＭ領域８０は、下層側から順番に、ｎ−ＩｎＰ層６１、ｉ−ＭＱＷ（層厚：０．４μｍ）６２、ｉ−ＩｎＰ（層厚：０．３μｍ）６３、ＩｎＰよりもバンドギャップの大きい組成のＰ型層（層厚：５０ｎｍ）６４、ｎ−ＩｎＧａＡｓＰ層（層厚：５０ｎｍ）６５、ｎ−ＩｎＰ層（層厚：１．３μｍ）６６、ｎ−ＩｎＧａＡｓ（Ｐ）キャップ層６７、ＩｎＰカバー層６８で構成され、ＩｎＰカバー層６８、ｎ−ＩｎＧａＡｓ（Ｐ）キャップ層６７、ｎ−ＩｎＰ層６６までの深さを有する分離溝８１が作製されている。

しかし、従来の方法では、伝搬してきた光λ２０が溝８１を通過する際に、空気中でモードが広がるため、ｎ−ＩｎＰ層６６に再結合する際に１００％結合できず、光損失が大きい。

本実施例において、第一，第二の位相制御用光導波路間を高抵抗化するために、第一，第二の位相制御用光導波路のｎ型表面層の一部にｐ型層を有する層（層構造３１０）が挿入される。
本実施例に係る光半導体装置が具備するＭＺＭ３６０は、図１５に示すように、従来の分離溝８１が形成されたＭＺＭ８０にて、この分離溝８１に層構造３１０が作製されたものである。この層構造３１０は、下層側から順番に、ＩｎＧａＡｓＰエッチストップ層３０１、ＩｎＰカバー層３０２、ｐ−ＩｎＰ層３０３、ＩｎＧａＡｓＰ／ＩｎＧａＡｓキャップ層３０４、ＳｉＯ₂膜３０６で構成される。

以下、本実施例に係る光半導体装置の作製方法につき図１６を用いて説明する。本実施例に係る光半導体装置の作製方法は、図９（ａ）までは上述した第１の実施例に係る光半導体装置の作製方法と同じであり、その説明を省略する。すなわち、本実施例に係る光半導体装置の作製は、図８（ａ）〜（ｃ）、図９（ａ）に示す光半導体装置の作製工程の後に図１６（ａ）に示す光半導体装置の作製工程が行われる。

図１６（ａ）に示すように、ＭＺＭ３６０のｐ層をエッチングする際に図９（ａ）に示されるＩｎＰカバー３０５を除去した後にｐ層表面の一部にＳｉＯ₂マスク３０６を形成して、全部エッチングで取り除かずに一部を残す。すなわち、ＳｉＯ₂マスク３０６が形成されていない箇所においては、ｎ−ＩｎＰエッチストップ層６９より上部の層である、ＩｎＧａＡｓＰエッチストップ層３０１、ＩｎＰカバー層３０２、ｐ−ＩｎＰ層３０３、ｐ−ＩｎＧａＡｓＰ／ＩｎＧａＡｓキャップ層３０４が除去される。

続いて、図１６（ｂ）に示すように、層構造３１０の領域以外のＭＺＭ３６０にｎ−ＩｎＰ層、キャップ層、カバー層を選択成長させる。すなわち、ｎ−ＩｎＰエッチストップ層６９の上部に下層側から順番に、ｎ−ＩｎＰ層（層厚：１．３μｍ）６６、ｎ−ＩｎＧａＡｓ（Ｐ）キャップ層６７、ＩｎＰカバー層６８が形成される。このステップにて選択成長で作製されたｎ−ＩｎＰ層はｎ−ＩｎＰエッチストップ層６９と同一組成であり、この層を含めて図１６（ｂ）にて符号６６で示した。

よって、上述した光半導体装置の作製方法によれば、層構造３１０のｐ型層をＳＯＡ５０のｐ型表面層を積層するときに同時に積層することができる。そのため、作製プロセス自体が簡易化であり、その作製コストを低減できる。

ここで、本実施例に係る光半導体装置３００は、上述した層構造３１０を適用した装置であり、上述した第１の実施例で示した素子構成において、図１７に示すように、第一の２×２ＭＭＩカプラ１０の出力部１３，１４および第二の２×２ＭＭＩカプラ２０の入力部２１，２２の４箇所にそれぞれ層構造３１０ａ，３１０ｂ，３１０ｃ，３１０ｄが作製された装置である。これにより、第一，第二の位相制御用光導波路４１，３１間にてｎ-ＩｎＰ層６６中にｐ−ＩｎＰ層３０３が導入され、第一の位相制御用光導波路４１と第二の位相制御用光導波路３１との間にｎ−ｐ−ｎ層構造が形成されるため、第一の位相制御用光導波路４１のｎ層と第二の位相制御用光導波路３１のｎ層に電位差が生じた際には、ｎ−ｐ−ｎの２つのｐ／ｎ界面のうちどちらか一方が必ず逆バイアスとなり、電位差の極性にかかわらず高抵抗となる。その結果、光の伝搬損失を大幅に小さくすることができる。また、分離溝の角には一般的に電解が集中し易くなり、そこがデバイスの破壊の原因となりやすいが、ｐ−ＩｎＰ層３０３を導入して高抵抗化したことにより、電解集中が生じず信頼性の面からも優れている。

なお、本実施例では、合計４箇所に層構造３１０ａ，３１０ｂ，３１０ｃ，３１０ｄを作製した光半導体装置３００を用いて説明したが、第一の２×２ＭＭＩカプラ１０の出力部１３，１４の何れか１箇所及び第二の２×２ＭＭＩカプラ２０の入力部２１，２２の何れか１箇所の合計２箇所に層構造３１０を作製した光半導体装置とすることも可能である。このような光半導体装置であっても、上述した光半導体装置３００と同様に、第一の位相制御用光導波路４１と第二の位相制御用光導波路３１との間が高抵抗となる効果が得られる。

上記では、層構造３１０ａ，３１０ｂ，３１０ｃ，３１０ｄは逆メサ方向に導波路幅に亘って形成された光半導体装置３００を用いて説明したが、導波路方向と逆メサ方向でなくても導波路幅に亘って形成され第一の位相制御用光導波路４１と第二の位相制御用光導波路３１の間が高抵抗化（電気的に絶縁）されるように形成された光半導体装置とすることも可能である。

本発明に係る光半導体装置の第４の実施例につき、図１８を参照して具体的に説明する。
図１８は光半導体装置を模式的に示す図である。なお、図１８にて、λ４１は入力ポート１ａに入力される光を示し、λ４２は出力ポート１ｃから出力される光を示し、λ４３は出力ポート１ｄから出力される光を示す。

本実施例に係る光半導体装置４００は、上述した第３の実施例に係る光半導体装置３００が具備する層構造３１０を適用した装置であり、上述した第２の実施例で示した素子構成において、図１８に示すように、第二の２×２ＭＭＩカプラ２０の入力部２１，２２がＳＯＡ２５０ａ，２５０ｂのｐ型表面層により高抵抗化されるので、第一の２×２ＭＭＩカプラ１０の出力部１３，１４の２箇所にそれぞれ層構造４１０ａ，４１０ｂが作製された装置である。これにより、第一，第二の位相制御用光導波路４１，３１間にてｎ−ＩｎＰ層６６中にｐ−ＩｎＰ層３０３が導入され、第一の位相制御用光導波路４１と第二の位相制御用光導波路３１間が高抵抗化（電気的に絶縁）される。

このように本実施例に係る光半導体装置４００によれば、ｐ−ＩｎＰ層３０３を導入して高抵抗化したことで、光の伝搬損失を大幅に小さくすることができる。

また、分離溝の角に電解が集中し易くなり、そこがデバイスの破壊の原因となりやすいが、ｐ−ＩｎＰ層３０３を導入して高抵抗化したことにより、電解集中が生じず信頼性の面からも優れている。上述した光半導体装置４００が具備する層構造４１０ａ，４１０ｂのｐ型層をＳＯＡ２５０ａ，２５０ｂのｐ型表面層を積層するときに同時に積層して作製することができる。そのため、作製プロセス自体が簡易化であり、その作製コストを低減できる。

なお、本実施例では、層構造４１０ａ，４１０ｂは逆メサ方向に導波路幅に亘って形成された光半導体装置４００を用いて説明したが、導波路方向と逆メサ方向でなくても導波路幅に亘って形成され第一の位相制御用光導波路４１と第二の位相制御用光導波路３１の間が高抵抗化（電気的に絶縁）されるように形成された光半導体装置とすることも可能である。

本発明に係る光半導体装置の第５の実施例につき、図１９を参照して具体的に説明する。
図１９は、光半導体装置が具備するＳＯＡとＭＺＭとの接続箇所（結合箇所）を模式的に示した平面図である。図１９にて、矢印Ａは基板に対して順メサ方向を示し、矢印Ｂは基板に対して逆メサ方向を示す。
本実施例に係る光半導体装置は、上述した光半導体装置で作製されたＳＯＡとＭＺＭとが接続する界面を変更したものである。

本実施例に係る光半導体装置５００では、図１９に示すように、ＳＯＡ５０とＭＺＭ６０との結合界面（結合部）５０１は、素子方向（順メサ方向）に対して垂直方向（逆メサ方向）から傾斜して形成されている。

すなわち、上述した光半導体装置５００においては、ＳＯＡ５０とＭＺＭ６０の結合界面５０１が素子方向（順メサ方向）に対して垂直方向（逆メサ方向）に形成された場合、結合界面に入射した光、例えば、ＳＯＡ５０から出射してＭＺＭ６０に入射する光の一部は結合界面で反射され、戻り光としてＳＯＡに（再）入射してＳＯＡの劣化を促進させてしまう可能性がある。したがって、結合界面５０１を逆メサ方向から傾斜させることにより、戻り光のＳＯＡ５０への入射を防ぐことができる。

ここで、結合界面５０１の傾斜角度θは何度であっても戻り光の影響の抑制の効果を奏するが、結合界面が逆メサ方向であるときに結晶再成長時に異常成長が抑制されるので逆メサ方向からの傾斜角度は小さいほうが良い。一方、逆メサ方向の傾斜角度θが大きいほうが戻り光のＳＯＡ５０への入射を防ぐ点で効果が大きい。したがって、逆メサ方向からの傾斜角度θは０度より大きく４５度以下で有効である。

なお、上記では、ＳＯＡ５０とＭＺＭ６０との結合界面５０１に適用した光半導体装置５００を用いて説明したが、上述した光半導体装置３００の層構造３１０ａ，３１０ｂとＭＺＭ３６０との結合界面に適用した光半導体装置としたり、上述した光半導体装置４００の層構造４１０ａ，４１０ｂ，４１０ｃ，４１０ｄとＭＺＭ６０との結合界面に適用した光半導体装置としたりすることも可能である。これらのような光半導体装置であっても、上述した光半導体装置５００と同様な作用効果を奏する。

本発明の第１の実施例に係る光半導体装置を模式的に示す図である。本発明の第１の実施例に係る光半導体装置が具備するＳＯＡとＭＺＭの層構造を説明するための図である。本発明の第１の実施例に係る光半導体装置のＭＺＭにおける消光特性を示すグラフである。本発明の第１の実施例に係る光半導体装置における入力パワーと出力パワーとの関係を示すグラフである。本発明の第１の実施例に係る光半導体装置におけるＳＯＡへの注入電流と出力パワーとの関係を示すグラフである。各波長のＮＲＺ信号の出力波形のアイパターンを示す図である。各波長のＮＲＺ信号の伝送特性を示すグラフである。本発明の第１の実施例に係る光半導体装置の作製方法（前半）を説明するための図である。本発明の第１の実施例に係る光半導体装置の作製方法（後半）を説明するための図である。本発明の第２の実施例に係る光半導体装置を模式的に示した図である。本発明の第２の実施例に係る光半導体装置が具備するＳＯＡとＭＺＭの層構造を説明するための図である。デバイスにパルス光を伝搬させた際のレベルダイアグラムを示した図である。本発明の第２の実施例に係る光半導体装置におけるデバイス入出力パワー、ＳＯＡ入出力パワーの関係を示す図である。従来のＭＺＭにおける光導波路間の絶縁状態を説明するための図である。本発明の第３の実施例に係る光半導体装置が具備するＭＺＭを説明するための図である。本発明の第３の実施例に係る光半導体装置の作製方法を説明するための図である。本発明の第３の実施例に係る光半導体装置を模式的に示す図である。本発明の第４の実施例に係る光半導体装置を模式的に示す図である。本発明の第５の実施例に係る光半導体装置が具備するＳＯＡとＭＺＭとの接続箇所を模式的に示した平面図である。

符号の説明

１０，２０２×２ＭＭＩカプラ
３０，４０位相制御領域
５０半導体光増幅器
６０マッハツェンダ変調器
３１０層構造
１００、２００，３００，４００，５００光半導体装置

Claims

閃亜鉛鉱構造を有する同一のｎ型化合物半導体基板の（１００）面上に、表面層がｐ型である、リッジ構造で作製された半導体光増幅器と、ｎｐｉｎ層構造を有し、表面層がｎ型である、ハイメサ構造で作製されたマッハツェンダ変調器とが、前記基板に対して順メサ方向に、それぞれ該方向に光を導波させるように形成され、集積されている光半導体装置であって、
前記マッハツェンダ変調器は、
前記光を合分岐する２つの光合分岐手段と、一方の光合分岐手段の出力部と他方の光合分岐手段の入力部とをそれぞれ接続する２つの光導波路と、前記２つの光導波路のそれぞれに設けられた２つの位相制御手段とを具備し、
前記２つの光合分岐手段と前記２つの位相制御手段との間のそれぞれに、前記半導体光増幅器のｐ型表面層と同一のｐ型の表面層が形成され、該ｐ型の表面層と前記ｎｐｉｎ層構造中のｐ層との間にｐ型でない層が形成されている
ことを特徴とする光半導体装置。
請求項１に記載された光半導体装置であって、
前記半導体光増幅器と前記マッハツェンダ変調器の界面、または前記マッハツェンダ変調器と前記ｐ型の表面層との界面は、逆メサ方向に対して傾斜する方向に延在して形成されている
ことを特徴とする光半導体装置。
請求項２に記載された光半導体装置であって、
前記界面の傾斜角度は、０度より大きく４５度より小さい
ことを特徴とする光半導体装置。
請求項１乃至請求項３の何れか一項に記載された光半導体装置であって、
前記マッハツェンダ変調器は、
２つの入力部と２つの出力部を有する第一の２×２ＭＭＩカプラと、
２つの入力部と２つの出力部を有する第二の２×２ＭＭＩカプラと、
前記第一の２×２ＭＭＩカプラの出力部と前記第二の２×２ＭＭＩカプラの入力部とをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のそれぞれに設けられた２つの位相制御手段とを具備し、
前記第一の２×２ＭＭＩカプラの入力部に前記半導体光増幅器が形成されている
ことを特徴とする光半導体装置。
請求項１乃至請求項３の何れか一項に記載された光半導体装置であって、
前記マッハツェンダ変調器は、
２つの入力部と２つの出力部を有する第一の２×２ＭＭＩカプラと、
２つの入力部と２つの出力部を有する第二の２×２ＭＭＩカプラと、
前記第一の２×２ＭＭＩカプラの出力部と前記第二の２×２ＭＭＩカプラの入力部とをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のそれぞれに設けられた２つの位相制御手段とを具備し、
前記第二の２×２ＭＭＩカプラの入力部に前記半導体光増幅器が形成されている
ことを特徴とする光半導体装置。
請求項１乃至請求項５の何れか一項に記載された光半導体装置の製造方法であって、
前記ｐ型の表面層と前記ｎｐｉｎ層構造中のｐ層との間にｐ型でない層を形成するにあたり、
前記基板上に、前記半導体光増幅器のｐ型表面層が途中まで積層され、かつ前記半導体光増幅器以外の部分に前記ｎｐｉｎ層構造中のｐｉｎ層構造上に下から順にエッチストップ層とＩｎＰカバー層とが積層されている状態で、全面に前記半導体光増幅器のｐ型表面層と同一のｐ型の表面層を形成し、
その後、前記半導体光増幅器の部分と、前記２つの光合分岐手段と前記２つの位相制御手段との間のそれぞれの前記ｐ型の表面層が形成されるべき部分とを除いた部分において、最上層から前記エッチストップ層まで除去し、
該除去した部分に新たにｎ層を積層することで、前記ｐ型の表面層と前記ｎｐｉｎ層構造中のｐ層との間に、前記ｐ型でない層として、前記エッチストップ層と前記ＩｎＰカバー層とが形成された状態とする
ことを特徴とする光半導体装置の製造方法。