JP5026019B2 - 薄膜トランジスタ基板、薄膜トランジスタの製造方法、及び表示装置 - Google Patents
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Description
本発明は、薄膜トランジスタ基板、薄膜トランジスタの製造方法、及びそれらを用いた表示装置に関する。
従来から、液晶表示装置においては、薄膜トランジスタ（Thin Filmed Transistor：以下、ＴＦＴと称す）基板を用いたアクティブマトリクス型の表示装置が多く利用されている（特許文献１〜３）。図３を用いて、従来のＴＦＴ基板について説明する。図３は、従来のトップゲート型ＴＦＴ基板の断面構造を示した断面図である。図３に示すＴＦＴ基板１０１は、ガラス基板１１の上に拡散防止層として成膜されたＳｉＮ（窒化シリコン）膜１２を有する。ＳｉＮ膜１２の上に、チャネル領域１３１、ソース領域１３２、及びドレイン領域１３３を有する半導体層１３や、半導体層１３と同じ材料で形成される下部容量電極１３ａが、島状に形成される。下部容量電極１３ａは、ＴＦＴ２２の補助容量領域となる。
次に、半導体層１３及び下部容量電極１３ａの上を覆うように、ゲート絶縁層としてＳｉＯ２（酸化シリコン）膜１４が成膜される。ＳｉＯ２膜１４を介して、チャネル領域１３１を覆う部分にゲート電極１５が島状に形成される。つまり、ゲート電極１５とチャネル領域１３１との間にはＳｉＯ２膜１４が配置され、ゲート電極１５は、ＳｉＯ２膜１４を挟んで半導体層１３のチャネル領域１３１の対面に配置されている。即ち、半導体層１３のチャネル領域１３１とゲート電極１５とは、ＳｉＯ２膜１４を挟んで対向配置される。また、ＳｉＯ２膜１４を介して、下部容量電極１３ａの上部に上部容量電極１５ａが島状に形成されている。上部容量電極１５ａとゲート電極１５とは、同じ材料で形成されている。
次に、ゲート電極１５上に、層間絶縁層としてＳｉＯ２膜１６を成膜する。その後、ＳｉＯ２膜１４及びＳｉＯ２膜１６に形成されたコンタクトホール２０を介して、ソース領域１３２、ドレイン領域１３３、及び下部容量電極１３ａと、配線電極１７とが接続する。配線電極１７は、ソース領域１３２と接続してＴＦＴ２２に表示電圧を供給する。また、配線電極１７は、ドレイン領域１３３と接続して画素電極に表示電圧を印加する等、所定の回路を形成する。
次に、配線電極１７上に上部絶縁層１８が成膜され、上部絶縁層１８に形成されたコンタクトホール２１を介して画素電極１９と配線電極１７とが接続する。配線電極１７は、ソース領域１３２及びドレイン領域１３３と電気的に接続し、外部及び基板上の回路内の画像信号や制御信号を伝達する。以上のように、従来のトップゲート型ＴＦＴ基板は、ＴＦＴや容量等の複数の素子間を接続するための配線電極１７はＴＦＴ基板１０１の上層に形成されていた。
特開２００１−２１７４２３号公報
特開２００２−２６３３０号公報
特開平１０−１７８１７７号公報
しかしながら、発明者は従来技術には以下の課題があることを見出した。ソース領域１３２、ドレイン領域１３３、及び下部容量電極１３ａと、配線電極１７とを接続し、画素電極１９へ表示電圧を供給するには、コンタクトホール２０、２１を形成する必要がある。即ち、コンタクトホールの形成が２工程必要となる。具体的には、ソース領域１３２、ドレイン領域１３３、及び下部容量電極１３ａと、配線電極１７との間にコンタクトホール２０を形成し、その後、配線電極１７と画素電極１９との間にコンタクトホール２１を形成する。その結果、コンタクトホール形成用のマスクの枚数や工程数が２回分必要であり、製造コスト削減の面で不利であった。
本発明は、以上の課題を考慮し、コンタクトホール形成工程を統一することにより、マスク枚数及び工程数を削減する薄膜トランジスタ基板、薄膜トランジスタ製造方法、及び表示装置を提供することを目的とする。
本発明の第１の態様は、基板と、前記基板上に形成された配線電極を含む第１の導電層と、前記第１の導電層を覆うように成膜された拡散防止層と、前記拡散防止層上に島状に形成され、チャネル領域、ソース領域、及びドレイン領域を備えた半導体層と、前記半導体層を覆うように成膜されたゲート絶縁層と、前記ゲート絶縁層を介して前記チャネル領域の上に形成されたゲート電極を含む第２の導電層と、前記第２の導電層を覆うように成膜された層間絶縁層と、前記層間絶縁層上に島状に形成された画素電極を含む第３の導電層と、を有し、前記第３の導電層が、前記層間絶縁層及び前記ゲート絶縁層を貫通して前記半導体層まで到達し、且つ前記層間絶縁層、前記ゲート絶縁層、及び前記拡散防止層を貫通して、前記第１の導電層まで到達することによって、前記半導体層と前記第１の導電層とが、前記第３の導電層を介して接続されている薄膜トランジスタ基板である。
本発明の第２の態様は、基板上に配線電極を含む第１の導電層を形成する工程と、前記第１の導電層を覆うように拡散防止層を成膜する工程と、前記拡散防止層上に、チャネル領域、ソース領域、及びドレイン領域を備えた半導体層を島状に形成する工程と、前記半導体層を覆うようにゲート絶縁層を成膜する工程と、前記ゲート絶縁層を介して前記チャネル領域の上に形成されたゲート電極を含む第２の導電層を島状に形成する工程と、前記第２の導電層を覆うように層間絶縁層を成膜する工程と、前記層間絶縁層及び前記ゲート絶縁層を貫通して前記半導体層まで到達する第１のコンタクトホールと、前記層間絶縁層、前記ゲート絶縁層、及び前記拡散防止層を貫通して前記第１の導電層まで到達する第２のコンタクトホールとを形成する工程と、前記第１のコンタクトホール及び前記第２のコンタクトホールを形成した後、前記層間絶縁層の上に画素電極を含む第３の導電層を形成する工程と、を有する薄膜トランジスタの製造方法である。
以上のように、コンタクトホール形成工程を統一することにより、マスク枚数及び工程数を削減する薄膜トランジスタ基板、薄膜トランジスタ製造方法、及び表示装置を提供する。
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載および図面は、適宜、省略および簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。
実施の形態１．
始めに、図１を用いて、本発明に係るＴＦＴ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
始めに、図１を用いて、本発明に係るＴＦＴ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
本発明に係る表示装置は、ＴＦＴ基板１１０を有している。ＴＦＴ基板１１０は、ＴＦＴがアレイ状に配設された基板であり、ＴＦＴアレイ基板とも称される。ＴＦＴ基板１１０には、表示領域１１１と表示領域１１１を囲むように設けられた額縁領域１１２とが設けられている。この表示領域１１１には、複数のゲート配線（走査信号線）１１３と複数のソース配線（表示信号線）１１４とが形成されている。複数のゲート配線１１３は平行に設けられている。同様に、複数のソース配線１１４は平行に設けられている。ゲート配線１１３とソース配線１１４とは、互いに交差するように形成されている。ゲート配線１１３とソース配線１１４とは直交している。そして、隣接するゲート配線１１３とソース配線１１４とで囲まれた領域が画素１１７となる。従って、ＴＦＴ基板１１０では、画素１１７がマトリクス状に配列される。
更に、ＴＦＴ基板１１０の額縁領域１１２には、走査信号駆動回路１１５と表示信号駆動回路１１６とが設けられている。ゲート配線１１３は、表示領域１１１から額縁領域１１２まで延設されている。ゲート配線１１３は、ＴＦＴ基板１１０の端部で、走査信号駆動回路１１５に接続される。ソース配線１１４も同様に、表示領域１１１から額縁領域１１２まで延設されている。ソース配線１１４は、ＴＦＴ基板１１０の端部で、表示信号駆動回路１１６と接続される。走査信号駆動回路１１５の近傍には、外部配線１１８が接続されている。また、表示信号駆動回路１１６の近傍には、外部配線１１９が接続されている。外部配線１１８、１１９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
外部配線１１８、１１９を介して走査信号駆動回路１１５、及び表示信号駆動回路１１６に外部からの各種信号が供給される。走査信号駆動回路１１５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１１３に供給する。このゲート信号によって、ゲート配線１１３が順次選択されていく。表示信号駆動回路１１６は外部からの制御信号や、表示データに基づいて表示信号をソース配線１１４に供給する。これにより、表示データに応じた表示電圧を各画素１１７に供給することができる。
画素１１７内には、少なくとも１つのＴＦＴ１２０が形成されている。ＴＦＴ１２０はソース配線１１４とゲート配線１１３の交差点近傍に配置される。例えば、このＴＦＴ１２０が画素電極に表示電圧を供給する。即ち、ゲート配線１１３からのゲート信号によって、スイッチング素子であるＴＦＴ１２０がオンする。これにより、ソース配線１１４から、ＴＦＴ１２０のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。なお、ＴＦＴ基板１１０の表面には、配向膜（図示せず）が形成されている。
更に、液晶表示装置の場合においては、ＴＦＴ基板１１０には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、ＴＦＴ基板１１０側に配置される場合もある。そして、ＴＦＴ基板１１０と対向基板との間に液晶層が狭持される。即ち、ＴＦＴ基板１１０と対向基板との間には液晶が注入されている。更に、ＴＦＴ基板１１０と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
本実施形態は、上述した液晶表示装置等の表示装置に適用されるトップゲート型構造のＴＦＴ基板を製造した場合について、例示的に説明するものである。ＴＦＴ基板を用いる表示装置は、液晶表示装置に限らず、有機ＥＬディスプレイ等とすることも可能である。
図２を用いて、本実施形態に係るトップゲート型ＴＦＴ基板の一例について説明する。図２は、本実施形態に係るトップゲート型ＴＦＴ基板の断面構造を示した断面図である。図２に示すＴＦＴ基板１１０は、ガラス基板１、ＳｉＮ膜２、半導体層３、ＳｉＯ２膜４、ゲート電極５ａ、上部容量電極５ｂ、ＳｉＯ２膜６、配線電極７ａ、下部容量電極７ｂ、画素電極９ａ、接続パターン９ｂ、及びコンタクトホール１０ａ、１０ｂを有している。ＴＦＴ基板１１０は、図１に示したＴＦＴ基板１１０と同じものである。また、半導体層３は、チャネル領域３１、ソース領域３２、及びドレイン領域３３によって構成される。また、半導体層３、ＳｉＯ２膜４、及びゲート電極５ａによって、ＴＦＴ８を形成している。
ＴＦＴ基板１１０では、ガラス基板１の上に配線電極７ａ及び下部容量電極７ｂが島状に形成される。配線電極７ａと下部容量電極７ｂとは、第１の導電層７として同じ材料で形成されている。容量下部電極７ｂは、ＴＦＴ８の補助容量領域となる。その後、配線電極７ａ及び下部容量電極７ｂの上を覆うように、ＳｉＮ膜２が成膜される。ＳｉＮ膜２は、半導体層３への不純物拡散を防止する拡散防止層である。その後、ＳｉＮ膜２の上に、半導体層３が、島状に形成される。半導体層３は、チャネル領域３１、ソース領域３２、及びドレイン領域３３を有している。半導体層３は、配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７の上部領域以外の領域に形成されている。
その後、半導体層３の上を覆うように、ゲート絶縁層としてＳｉＯ２膜４が成膜される。ＳｉＯ２膜４を介して、チャネル領域３１を覆う部分にゲート電極５ａが島状に形成される。つまり、ゲート電極５ａとチャネル領域３１との間にはＳｉＯ２膜４が配置され、ゲート電極５ａはＳｉＯ２膜４を挟んで半導体層３のチャネル領域３１の対面に配置されている。即ち、半導体層３のチャネル領域３１とゲート電極５ａとは、ＳｉＯ２膜４を挟んで対向配置される。また、ＳｉＮ膜２及びＳｉＯ２膜４を介して、下部容量電極７ｂの上部に上部容量電極５ｂが島状に形成されている。上部容量電極５ｂとゲート電極５ａとは、第２の導電層５として同じ材料で形成される。また、ゲート電極５ａは図１に示したゲート配線１１３と接続される。
更に、ゲート電極５ａ及び上部容量電極５ｂ上を覆うように、層間絶縁層としてＳｉＯ２膜６が成膜される。その後、ＳｉＯ２膜６の上に画素電極９ａを含む第３の導電層９が形成される。第３の導電層９には、接続パターン９ｂも含まれる。そして、半導体層３上に形成されたコンタクトホール１０ａを介して、第３の導電層９と半導体層３とが接続する。また、配線電極７ａ及び下部容量電極７ｂ上には、コンタクトホール１０ｂが形成されている。コンタクトホール１０ｂを介して、第３の導電層９と配線電極７ａが接続される。これにより、配線電極７ａとソース領域３２が接続パターン９ｂを介して接続される。また、コンタクトホール１０ｂを介して、第３の導電層９と下部容量電極７ｂが接続される。これにより、下部容量電極７ｂとドレイン領域３３が画素電極９ａを介して接続される。コンタクトホール１０ａ、１０ｂの内部には、第３の導電層９の材料である導電膜が埋め込まれている。従って、第３の導電層９と半導体層３、並びに第３の導電層９と第１の導電層７とは、コンタクトホール１０ａ、１０ｂによって貫通し、物理的だけでなく電気的にも接続されている。なお、配線電極７ａは、図１に示したソース配線１１４と接続されている。
ここで、半導体層３と第３の導電層９との間には、ＳｉＮ膜２とＳｉＯ２膜６が成膜されている。即ち、コンタクトホール１０ａは、第３の導電層９からＳｉＯ２膜６とＳｉＯ２膜４を貫通し、半導体層３まで到達している。また、配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７と第３の導電層９との間には、ＳｉＮ膜２、ＳｉＯ２膜４、及びＳｉＯ２膜６が成膜されている。即ち、コンタクトホール１０ｂは、第３の導電層９からＳｉＯ２膜６、ＳｉＯ２膜４、及びＳｉＮ膜２を貫通し、第１の導電層７まで到達している。
本実施形態では、半導体層３において、コンタクトホール１０ａが形成される領域の上層部には、ゲート電極５ａ及び上部容量電極５ｂを含む第２の導電層５が配置されないようにすることが必要である。また、配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７において、コンタクトホール１０ｂが形成される領域の上層部には、半導体層３、及び第２の導電層５が配置されないようにすることが必要である。即ち、半導体層３及び第１の導電層７におけるコンタクトホール接続部が、第２の導電層５の形成領域下部からはみ出すように形成される。そして、はみ出した部分にコンタクトホール１０ａ、１０ｂが形成される。
以上のように、本実施形態に係るトップゲート型ＴＦＴ基板１１０は、ＴＦＴや容量等の複数の素子間を接続するための配線電極７ａを含む第１の導電層７が、ＴＦＴ８より下層に形成されていることに特徴を有している。更に具体的に説明すると、配線電極７ａを含む第１の導電層７は、ＴＦＴ８の下層領域以外に形成され、且つ第１の導電層７の素子間接続領域は、ゲート電極５ａ及び上部容量電極５ｂを含む第２の導電層５の下層領域以外に形成されている。
次に、図２を用いて、本実施形態に係るＴＦＴ基板１１０の製造方法の一例を説明する。始めに、例えば光透過性のガラスによって形成されたガラス基板１を純水又は酸を用いて洗浄する。ＴＦＴ基板１１０に使用される基板は、ガラス基板１に限らず、ポリカーボネートやアクリル等のプラスチックを用いることも可能である。また、ＳＵＳ（ステンレス：Stainless Used Steel）等の金属基板であっても、その上に絶縁保護層を形成することで基板材料として使用することもできる。
次に、ガラス基板１上に、配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７を形成する。第１の導電層７をＴＦＴ基板１１０の下層部分に形成することは、本実施形態の中核的な特徴である。配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７は、同一工程で形成されており、例えば厚み３００ｎｍのＡｌ（アルミニウム）膜である。なお、第１の導電層７は、Ａｌに限らず、電気抵抗の低い材料を用いることが好適である。また、ＴＦＴ基板１１０に用いられる全ての導電性電極膜の中で、最も比抵抗の低い材料となっていることが望ましい。
第１の導電層７には、例えばＡｇ（銀）、Ｃｕ（銅）、ＡｌＣｕ（アルミニウム銅）、ＡｌＳｉＣｕ（アルミニウムシリコン銅）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、及びＷ（タングステン）等の単層膜を用いることができる。また、Ｍｏ／Ａｌのように、上述した単層膜を複数積層した材料を用いることも可能である。
配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７の形成では、上述した材料がスパッタリング法等の方法によって成膜される。その後、フォトレジスト工程を用いて、配線電極７ａ及び下部容量電極７ｂ等を島状に形成する。具体的には、第１の導電層７の上に塗布したフォトレジストをベークし、フォトレジストが所定のパターン形状にマスキングされ、露光処理される。次に、例えば有機アルカリ系の現像液でフォトレジストが現像され、パターニングされる。更に、例えばリン酸及び硝酸の混合溶液を用いて第１の導電層７をウェットエッチングすることにより、配線電極７ａ及び下部容量電極７ｂが所望のパターン形状に形成される。ソース配線１１４を同時に形成してもよい。そして、フォトレジストをガラス基板１上から除去し、フォトレジストが除去されたガラス基板１を洗浄する。
なお、配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７の端部の断面形状は、順テーパー形状であることが望ましい。それにより、第１の導電層７上の積層構造のカバレッジが良好になるという効果が得られる。更に、配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７端部のテーパー角度は、１０°〜６０°であることが望ましい。
なお、本実施形態では、第１の導電層７がＴＦＴ８より下層に形成されていることが重要であり、その形成方法や膜厚を限定するものではない。従って、上記に示す配線電極７ａ及び下部容量電極７ｂの形成方法は、例示的に示されたものであり、ＴＦＴの製造に係る当業者が考えうる他の方法を適用することが可能である。このことは、配線電極７ａ及び下部容量電極７ｂの形成に限らず、以降に示すＴＦＴ基板１１０を構成する他の要素の形成についても同様である。
次に、第１の導電層７が形成されたガラス基板１上に、拡散防止層としてＳｉＮ層２を成膜する。ＳｉＮ層２には、例えば化学気相成膜（ＣＶＤ）法により２００ｎｍのＳｉＮを成膜する。ＳｉＮ層２は、ガラス基板１とその上部の素子間との絶縁、及びガラス基板１からの不純物の拡散を防止する。また、ＳｉＮ層２の上部に形成する半導体層３との界面準位密度を抑え、ＴＦＴ８の性能を安定化する。なお、拡散防止層としては、ＳｉＮに限らず、ＳｉＯ２等を用いることも可能である。
次に、チャネル領域３１、ソース領域３２、及びドレイン領域３３を有す半導体層３を島状に形成する。始めに、半導体層３の材料がガラス基板１上に、例えば５０ｎｍで成膜される。半導体層３の材料としては、アモルファスシリコン膜やマイクロクリスタルシリコンが使用可能であるが、性能を向上させるためにはより高品質なポリシリコン膜を用いることが望ましい。但し、ポリシリコン膜を直接基板にＣＶＤ法で形成するには、６００℃以上の熱処理が必要となるため、通常の安価なガラス基板に形成することが困難である。従って、プラズマＣＶＤ法等の低温ＣＶＤ法によって、まずアモルファスシリコン膜をガラス基板１に形成し、レーザーアニーリングによってポリシリコン化する工程を用いることが望ましい。その後、フォトレジスト工程やドライエッチング等を用いて、半導体層３を所望の形状に形成する。
次に、半導体層３の上に、ゲート絶縁層としてＳｉＯ２膜４を、例えば１００ｎｍで成膜する。ＳｉＯ２膜４は、半導体層３との界面準位密度を抑える効果を有している。また、ガラス基板１の材料であるガラスの熱歪を考慮すると低温ＣＶＤ法による成膜が望ましい。なお、ＳｉＯ２膜４をシリコン酸化膜以外の材料によって形成すること、及び低温ＣＶＤ法以外のＴＦＴ製造手段によって形成することももちろん可能である。
次に、ＳｉＯ２膜４の上にゲート電極５ａ及び上部容量電極５ｂを含む第２の導電層５を島状に形成する。ゲート電極５ａ及び上部容量電極５ｂを含む第２の導電層５は、同一工程で形成されている。同時にゲート配線１１３を形成してもよい。例えば、厚み２００ｎｍのＭｏ膜等をスパッタリング法により成膜し、第２の導電層５とする。次に、第２の導電層５としてのＭｏ膜をフォトレジスト工程やエッチング工程により所定形状に加工する。Ｍｏ膜のエッチングは、例えばリン酸及び硝酸の混合溶液を用いて、ウェットエッチングすることが望ましい。
ゲート電極５ａ及び上部容量電極５ｂの形成後、ゲート電極５ａをマスクに用いて、半導体層３のソース領域３２及びドレイン領域３３に、例えばリン（Ｐ）或いはボロン（Ｂ）等の不純物を導入する。これにより、半導体層３に、高濃度不純物領域が形成される。導入法としては、イオン注入法やイオンドーピング法を用いて行うことができる。以上の工程を経て、ＴＦＴ８が完成する。
次に、ゲート電極５ａ及び上部容量電極５ｂを含む第２の導電層５の上に、層間絶縁層としてＳｉＯ２膜６を、例えば５００ｎｍで成膜する。ＳｉＯ２膜６は、ＴＦＴ８や容量と、画素電極９ａとの絶縁を確保する層間絶縁層である。なお、ガラス基板１の材料であるガラスの熱歪を考慮すると低温ＣＶＤ法による成膜が望ましい。また、ＳｉＯ２膜４をシリコン酸化膜以外の材料によって形成すること、及び低温ＣＶＤ法以外のＴＦＴ製造手段によって形成することももちろん可能である。
次に、コンタクトホール１０ａ、１０ｂの形成工程について説明する。本実施形態では、コンタクトホール１０ａとコンタクトホール１０ｂとが同じ工程で形成されることが特徴的である。
コンタクトホール１０ａは、画素電極９ａを含む第３の導電層９と、ソース領域３２及びドレイン領域３３（半導体層３）とを物理的及び電気的に接続するために形成される。ここで、コンタクトホール１０ａは、ＳｉＯ２膜４とＳｉＯ２膜６を貫通することにより、第３の導電層９と半導体層３とをダイレクトに接続することができる。一方、コンタクトホール１０ｂは、画素電極９ａを含む第３の導電層９と、配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７とを物理的及び電気的に接続するために形成される。ここで、コンタクトホール１０ｂは、ＳｉＮ膜２、ＳｉＯ２膜４、及びＳｉＯ２膜６を貫通することにより、第３の導電層９と第１の導電層７をダイレクトに接続することができる。
コンタクトホール１０ａとコンタクトホール１０ｂの形成領域には、ゲート電極５ａ及び上部容量電極５ｂを含む第２の導電層５が形成されていないことが必要である。即ち、配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７は、ＴＦＴ８の下層領域以外に形成され、且つ第１の導電層７のコンタクトホール形成領域は、第２の導電層５の下層領域以外に形成されている。
コンタクトホール１０ａ、１０ｂの形成部分には、フォトレジスト工程によってレジストが除去される。そして、ドライエッチングによって、ＳｉＯ２膜６及びＳｉＯ２膜４をエッチングする。更に、同じレジストやＳｉＯ２膜６及びＳｉＯ２膜４をエッチングした開口部を用いて、ＳｉＮ膜２をドライエッチングする。なお、このエッチングにおいてはコンタクトホール１０ａの底に半導体層３が露出しているので、ＳｉＮ膜２と半導体層３とで選択性を有するエッチング条件を設定するとよい。
以上のような方法により、第３の導電層９と半導体層３との接続、並びに第３の導電層９と第１の導電層７とを接続するためのコンタクトホールの形成を同一の工程で実施することが可能となる。
コンタクトホール１０ａ、１０ｂの形成後、第３の導電層９を形成する。第３の導電層９は、例えば厚さ１００ｎｍのＩＴＯ（Indium Thin Oxide）膜で成膜される。その際、コンタクトホール１０ａ、１０ｂ内にも導電材料であるＩＴＯ膜が埋め込まれる。従って、第３の導電層９を形成するＩＴＯ膜と、ソース電極３２、ドレイン電極３３、及び第１の導電層７とが、物理的及び電気的に接続する。最後に、フォトレジスト工程、及びドライエッチング工程またはウェットエッチング工程によって画素電極９ａが所望の形状に形成される。なお、画素電極９ａとしては、ＩＴＯ膜に限らず、ＩＺＯ膜やＩＴＺＯ膜のような他の透明導電性を有した膜であってもよい。また、外光を利用する反射型表示装置に適用する場合には、アルミや銀等の光反射性に優れた材料であってもよい。有機ＥＬ表示装置に用いる場合は、画素電極９ａ上に自発光材料や対向電極を積層してもよい。
以上のように、本実施形態は、ＴＦＴや容量等の複数の素子間を接続するための配線電極７ａを含む第１の導電層７が、ＴＦＴ８より下層に形成されている。従って、従来技術のように、配線電極１７を介して画素電極１９と半導体層１３及び下部容量電極１３ａとが接続しない（図３参照）。即ち、画素電極９ａからダイレクトに半導体層３や下部容量電極７ｂと接続することが可能となる。従って、第３の導電層９と半導体層３（ソース領域３２、ドレイン領域３３）とを接続するコンタクトクトホール１０ａと、及び第３の導電層９と第１の導電層７とを接続するコンタクトホール１０ｂとを同じ工程で形成することが可能である。即ち、コンタクトホール１０ａ、１０ｂの形成に必要なフォトレジスト工程、ドライエッチング工程が各々１工程となる。従って、従来２回分必要であったコンタクトホール形成工程が１回となることにより、マスク枚数及び工程数が削減され、製造コストが低減する効果が得られる。
また、本実施形態によれば、従来のように配線電極１７と画素電極１９とを絶縁する上部絶縁層１８が必要なくなる（図３参照）。その結果、上部絶縁層１８を形成する製造コストを削減することができる。
また、配線電極７ａ及び下部容量電極７ｂを含む第１の導電層７は、比抵抗の低い材料で形成されているため、膜厚が可能な限り薄くなる。従って、下地段差によるカバレッジ不良やエッチング残渣等のプロセスリスクを回避する効果も得られる。また、第１の導電層７の端部は１０°〜６０°の順テーパー形状となっているため、更に、ＳｉＮ膜２以降の積層膜のカバレッジが良くなる。
なお、本発明は、上記の各実施形態に限定されるものではない。本発明の範囲において、上記の実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することができる。
１ ガラス基板、 ２ ＳｉＮ膜、
３ 半導体層、 ３ａ 下部容量電極、
３１ チャネル領域、 ３２ ソース領域、 ３３ ドレイン領域、
４ ＳｉＯ２膜、 ５ 第２の導電層
５ａ ゲート電極、 ５ｂ 上部容量電極、
６ ＳｉＯ２膜、 ７ 第１の導電層、
７ａ 配線電極、 ７ｂ 下部容量電極、
８ ＴＦＴ、 ９ 第３の導電層、
９ａ 画素電極、 ９ｂ 接続パターン
１０ａ、１０ｂ コンタクトホール、
１１ ガラス基板、 １２ ＳｉＮ膜、
１３ 半導体層、 １３ａ 下部容量電極、
１３１ チャネル領域、 １３２ ソース領域、 １３３ ドレイン領域、
１４ ＳｉＯ２膜、
１５ ゲート電極、 １５ａ 上部容量電極、
１６ ＳｉＯ２膜、 １７ 配線電極、
１８ 上部絶縁層、 １９ 画素電極、
２０、２１ コンタクトホール、
１０１ ＴＦＴ基板、
１１０ ＴＦＴ基板、 １１１ 表示領域、
１１２ 額縁領域、 １１３ ゲート配線、
１１４ ソース配線、 １１５ 走査信号駆動回路、
１１６ 表示信号駆動回路、 １１７ 画素、
１１８、１１９ 外部配線
３ 半導体層、 ３ａ 下部容量電極、
３１ チャネル領域、 ３２ ソース領域、 ３３ ドレイン領域、
４ ＳｉＯ２膜、 ５ 第２の導電層
５ａ ゲート電極、 ５ｂ 上部容量電極、
６ ＳｉＯ２膜、 ７ 第１の導電層、
７ａ 配線電極、 ７ｂ 下部容量電極、
８ ＴＦＴ、 ９ 第３の導電層、
９ａ 画素電極、 ９ｂ 接続パターン
１０ａ、１０ｂ コンタクトホール、
１１ ガラス基板、 １２ ＳｉＮ膜、
１３ 半導体層、 １３ａ 下部容量電極、
１３１ チャネル領域、 １３２ ソース領域、 １３３ ドレイン領域、
１４ ＳｉＯ２膜、
１５ ゲート電極、 １５ａ 上部容量電極、
１６ ＳｉＯ２膜、 １７ 配線電極、
１８ 上部絶縁層、 １９ 画素電極、
２０、２１ コンタクトホール、
１０１ ＴＦＴ基板、
１１０ ＴＦＴ基板、 １１１ 表示領域、
１１２ 額縁領域、 １１３ ゲート配線、
１１４ ソース配線、 １１５ 走査信号駆動回路、
１１６ 表示信号駆動回路、 １１７ 画素、
１１８、１１９ 外部配線
Claims (10)
- 基板と、
前記基板上に形成された配線電極及び下部容量電極を含む第１の導電層と、
前記第１の導電層を覆うように成膜された拡散防止層と、
前記拡散防止層上に島状に形成され、チャネル領域、ソース領域、及びドレイン領域を備えた半導体層と、
前記半導体層を覆うように成膜されたゲート絶縁層と、
前記ゲート絶縁層を介して前記チャネル領域の上に形成されたゲート電極と、前記拡散防止層及び前記ゲート絶縁層を介して前記下部容量電極の上に形成された上部容量電極と、を含む第２の導電層と、
前記第２の導電層を覆うように成膜された層間絶縁層と、
前記層間絶縁層上に島状に形成された画素電極を含む第３の導電層と、を有し、
前記第３の導電層が、前記層間絶縁層及び前記ゲート絶縁層を貫通して前記半導体層まで到達し、且つ前記層間絶縁層、前記ゲート絶縁層、及び前記拡散防止層を貫通して、前記第１の導電層まで到達することによって、前記半導体層のソース領域と前記配線電極とが、更に、前記半導体層のドレイン領域と前記下部容量電極とが、それぞれ前記第３の導電層を介して電気的に接続されている薄膜トランジスタ基板。 - 前記拡散防止層は、ＳｉＮ膜よりなる請求項１に記載の薄膜トランジスタ基板。
- 前記第１の導電層は、前記半導体層、前記第２の導電層、及び前記第３の導電層よりも比抵抗の小さい材料である請求項１又は２に記載の薄膜トランジスタ基板。
- 前記第１の導電層は、Ａｇ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉＣｕ、Ｍｏ、Ｔｉ、又はＷからなる単層膜、或いは前記単層膜を複数積層した積層膜である請求項１乃至３のいずれか１項に記載の薄膜トランジスタ基板。
- 前記第１の導電層の端部形状は、順テーパー形状である請求項１乃至４のいずれか１項に記載の薄膜トランジスタ基板。
- 前記第１の導電層の端部のテーパー角度は、１０度から６０度である請求項５に記載の薄膜トランジスタ基板。
- 前記ゲート電極と接続されるゲート配線と、前記配線電極と接続されるソース配線とが互いに交差するように形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の薄膜トランジスタ基板。
- 請求項１乃至７のいずれか１項に記載の薄膜トランジスタ基板を用いた表示装置。
- 基板上に第１の導電層を形成し、当該第１の導電層から、配線電極及び下部容量電極を形成する工程と、
前記配線電極及び前記下部容量電極を覆うように拡散防止層を成膜する工程と、
前記拡散防止層上に、チャネル領域、ソース領域、及びドレイン領域を備えた半導体層を島状に形成する工程と、
前記半導体層を覆うようにゲート絶縁層を成膜する工程と、
前記ゲート絶縁層上に第２の導電層を形成し、当該第２の導電層から、前記ゲート絶縁層を介して前記チャネル領域の上に形成されたゲート電極と、前記拡散防止層及び前記ゲート絶縁層を介して前記下部容量電極の上に形成された上部容量電極と、を形成する工程と、
前記ゲート電極及び前記上部容量電極を覆うように層間絶縁層を成膜する工程と、
前記層間絶縁層及び前記ゲート絶縁層を貫通して前記半導体層のソース領域及びドレイン領域まで到達する第１のコンタクトホールと、前記層間絶縁層、前記ゲート絶縁層、及び前記拡散防止層を貫通して前記配線電極及び前記下部容量電極まで到達する第２のコンタクトホールとを同時に形成する工程と、
前記第１のコンタクトホール及び前記第２のコンタクトホールを形成した後、前記層間絶縁層の上に画素電極を含む第３の導電層を形成し、前記半導体層のソース領域と前記配線電極とを、更に、前記半導体層のドレイン領域と前記下部容量電極とを、それぞれ前記第３の導電層を介して電気的に接続する工程と、を有する薄膜トランジスタの製造方法。 - 前記拡散防止層をＳｉＮ膜とする請求項９に記載の薄膜トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006215693A JP5026019B2 (ja) | 2006-08-08 | 2006-08-08 | 薄膜トランジスタ基板、薄膜トランジスタの製造方法、及び表示装置 |
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