JP4964659B2 - 半導体レーザ装置および半導体レーザ装置の実装方法およびプリンタ - Google Patents

Description

本発明は半導体レーザ装置および半導体レーザ装置の実装方法に関し、特に、アレイ型半導体レーザ装置に関し、特にレーザビームプリンタやレーザ式複写装置などの光源として用いる半導体レーザ光源に関し、特にレーザ光源間の間隔が５０μｍ以下の狭間隔で複数の発光点が配列されているアレイ型半導体レーザに関する。

レーザビームプリンタの画像形成を複数のビームを同時に用いて行うことによりビーム数に比例した印刷速度の高速化が可能であり、従来は図１１に示すような構造のアレイ型半導体レーザが使用されてきた。

図１１において、１は半導体レーザを構成するダブルへテロ構造をエピタキシャル結晶成長するためのｎ型ＧａＡｓ基板、２は基板１上に形成されたｎ型ＡｌＧａＩｎＰからなるクラッド層、３はＡｌＧａＩｎＰからなる活性層、４はｐ型ＡｌＧａＩｎＰからなるクラッド層、５はｎ型ＧａＡｓからなる電流阻止（ブロック）層、６はコンタクト層である。ここでは、ＡｌＧａＩｎＰ活性層３のエネルギーギャップが、ＡｌＧａＩｎＰクラッド層２及び４のエネルギーギャップより小さくなるように混晶比が設定されており、ダブルヘテロ構造をなしている。プリンタ用などのレーザ光を光学系を用いて結像して用いる用途では半導体レーザは単一モード発振することが必要とされる。単一モード発振を得るとともにレーザ発振に必要な電流を少なく抑えるため、ｐ型ＡｌＧａＩｎＰ層４のストライプ状の部分をのこして選択エッチングしてリッジを形成した後、ＳｉＮｘなどのアモルファス膜を用いて電流阻止（ブロック）層５を選択成長させる。これにより、リッジを形成した部分のみが通電領域となり、ストライプ状導波路１１３が形成される。このような構造にへき開などにより反射鏡を形成すると、通電により光利得が発生するストライプ状導波路１１３との間で光共振器が形成され、端面発光型レーザ構造が形成される。以上のようにして形成した構造のＳｉＮｘ膜を除去した後ＧａＡｓコンタクト６を結晶成長しｐ電極７及びｎ電極８を設けてレーザチップとする。アレイレーザの場合は図１１のように単一のチップに複数のストライプ状導波路１１３が形成されており、ｐ電極７は各ストライプ状導波路１１３に対応するように分割して設けられている。

熱伝導係数の大きいＡｌＮやＳｉＣからなるサブマウント９にレーザチップの電極を半田１０付けすることにより、レーザチップは前記サブマウント９に固定される。レーザチップの固定は、単一の発光領域のみを持つ半導体レーザ素子では、レーザチップのエピタキシャル成長を行った面（図１１の上側の面に相当）をサブマウント表面に接着する構成がとられる。このような組立形態では、サブマウントの上に取り付けたレーザチップのｐ−ｎ接合を設けた面がチップの下側に位置するため、一般に接合面下向き組立てと称する。このような構成とすることにより、エピタキシャル成長膜内のｐ−ｎ接合で発生した熱が、熱伝導率の大きい絶縁物で形成されたサブマウントに効率よく排熱される。

アレイレーザにおいても放熱性のみを考慮すると接合面下向き組立てが望ましいが、素子間の電気的絶縁が必要なアレイ型レーザにおいては、接合面下向き組立は素子間の短絡を招きやすく量産性に乏しいという問題があった。そのため、このようなアレイレーザはレーザチップの裏面電極（図１１のｎ電極８に相当）をサブマウントに半田付けする接合面上向き組み立てで実装されることが一般的である。この場合、表面電極（図１１のｐ電極７に相当）への通電は、分割された電極ごとに金ワイヤ１１をボンディングすることにより実現される。このような構成の半導体レーザ構造を開示した公知例として非特許文献１や非特許文献２などがあげられる。

しかし、レーザプリンタの高画質化と、高速化、小型化などの必要性から、従来品よりも高い温度で光出力の安定性のよいレーザ素子が望まれており、その要請を満たすためには、接合面下向き組立てを採用する必要性が高まっている。アレイレーザの間隔が広い場合には短絡などの問題が発生しにくいため図１２のようにレーザチップを接合面下向きで組み立てることも可能である。

しかし、アレイレーザの間隔が狭い（具体的には、例えば、約５０μｍ以下）場合は短絡の発生による歩留まりの低下のほか、サブマウントと半導体チップの熱膨張率の違いのため、半田付けの際、半田が固まる温度から室温まで冷却する過程で素子内に応力が発生し、半導体レーザの信頼性や発振波長不安定化など様々な不具合を発生するという問題点がある。

単一の発光領域を有する素子では、このような応力の影響を防止する方法としてストライプ状導波路１１３の近傍は半田により固定せず、ストライプ状導波路１１３から適切な距離を置いた領域（つまり、レーザの活性層のある領域から適切な距離だけ離間した部分）のみをサブマウントに半田により固定する図１３のような構造が特許文献１により嶋岡らにより提案されている。特許文献１によれば、半導体レーザをサブマウントに組立てた際の応力は図１４に示すように半田による接合部分からおよそ２０μｍ以内の領域で活性層の応力が増大するので、この領域内でレーザ素子を固定すると、その素子のレーザ発光に悪影響を及ぼす。このため、２０μｍより離れた場所で接合すべき部分を半田付けする。これにより接合による応力のストライプ状導波路１１３への影響を低減することが可能であり、また電極による熱伝導を利用することにより、レーザ素子からの放熱も可能となることが開示されている。

特開２００４−１４６５９号公報 Ｉ．Ｙｏｓｈｉｄａ他、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３４（１９９５） ｐｐ．４８０３ Ｒ．Ｇｅｅｌ他、Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．Ｖｏｌ．２８（１９９２） ｐｐ．１４２０

前記の通り、接合面下向き組立において、サブマウントと半導体基板の熱膨張係数の違いにより半田の固化温度から室温までの冷却の過程で応力が発生し、半導体レーザの信頼性や発振波長の安定性を低下させるという問題は半導体レーザのストライプ状導波路（例えば図１の記号１１３）から半田によりサブマウントに固定される領域（図１の記号１２９）までの距離が２０μｍを超える（できれば、十分に超える）ようにすることにより改善が可能である。嶋岡らの提案では、このような場合でも表面電極による熱伝導があるため放熱性に問題はないとされている。

しかし、アレイ型半導体レーザ装置においては通電に伴うジュール熱によりストライプ状導波路１１３の温度が上昇し、光出力が暫減するドループと呼ばれる現象が問題となる。この現象は、ストライプ状導波路１１３の温度が上昇する結果、半導体レーザのしきい値電流が増加し、その結果として一定電流で駆動している状態でもレーザ出力が低下する現象で、低出力から高出力（例えば１ｍＷから２０ｍＷ）まで安定した光出力が要求され、同一チップ内に複数の発熱領域が存在するアレイ型半導体レーザ装置では大きな問題となり、前記のストライプ状導波路１１３から半田によりサブマウントに固定される領域１２９までの距離は少なくとも１０μｍ以下に抑える必要があるため、嶋岡らの提案に従い課題を解決することは困難であった。

本発明の要旨は次の通りである。

請求項１に記載の発明は、半導体基板上にｎ型クラッド層、活性層およびｐ型クラッド層が設けられ、前記基板表面上に延在する互いに平行な第１および第２のストライプ形状の導波路型レーザ共振器を有し、前記第１および第２の共振器は互いに電気的に絶縁され、前記第１の共振器と前記第２の共振器との間は所定の距離をおいて離間しており、前記第１の共振器の開口部上から前記第１の共振器の前記第２の共振器の存在する側とは反対側の方向に向かって、第１の電極が延在して設けられ、前記第２の共振器の開口部上から前記第２の共振器の前記第１の共振器の存在する側とは反対側の方向に向かって、第２の電極が延在して設けられ、前記第１の共振器上での前記基板表面から前記第１の電極表面までの厚さよりも、前記第１の共振器から前記第２の共振器側とは反対側に離間した第１の部分上での前記基板表面から前記第１の電極表面までの厚さは厚くなっており、前記第１の部分であって、前記第１の電極表面の下には、第１の応力吸収部が存在し、前記第２の共振器上での前記基板表面から前記第２の電極表面までの厚さよりも、前記第２の共振器から前記第１の共振器側とは反対側に離間した第２の部分上での前記基板表面から前記第２の電極表面までの厚さは厚くなっており、前記第２の部分であって、前記第２の電極表面の下には、第２の応力吸収部が存在する半導体レーザ素子と、第２の基板上に互いに電気的に絶縁された第３および第４の電極が設けられたサブマウントとを有し、前記素子の第１の部分の第１の電極と、前記サブマウントの第３の電極とが第１の半田により固定され、前記素子の第２の部分の第２の電極と、前記サブマウントの第４の電極とが第２の半田により固定されていることを特徴とする半導体レーザ装置である。

請求項２に記載の発明は、前記第１および第２の応力吸収部は、それぞれ前記第１の部分のまたは前記第２の部分の一部に空洞部を有するか、前記第１の部分の一部または前記第２の部分の一部にＩｎ部材が設けられているか、または前記第１の部分または前記第２の部分の内部に応力吸収部降伏限界応力が０ＭＰａを超え、かつ、５ＭＰａ以下の部材が埋め込まれていることを特徴とする請求項１記載の半導体レーザ装置である。

請求項３に記載の発明は、前記第１および第２の応力吸収部は、前記素子と前記サブマウントとの熱膨張係数の違いに基づく、前記素子と前記サブマウントとを固定したときに前記素子と前記サブマウントとの間に発生する応力を緩和するためのものであることを特徴とする請求項１記載の半導体レーザ装置である。

請求項４に記載の発明は、前記第１および第２の共振器上の前記第１および第２の電極の表面と、前記サブマウントの表面とは離間していることを特徴とする請求項１記載の半導体レーザ装置である。

請求項５に記載の発明は、前記半導体基板上には２つまたはそれ以上の数の前記共振器が互いに離間して設けられていることを特徴とする請求項１記載の半導体レーザ装置である。

請求項６に記載の発明は、半導体基板上にｎ型クラッド層、活性層およびｐ型クラッド層が設けられ、前記基板表面上に延在する互いに平行な第１および第２のストライプ形状の導波路型レーザ共振器を有し、前記第１および第２の共振器は互いに電気的に絶縁され、前記第１の共振器と前記第２の共振器との間は所定の距離をおいて離間しており、前記第１の共振器の開口部上から前記第１の共振器の前記第２の共振器の存在する側とは反対側の方向に向かって、第１の電極が延在して設けられ、前記第２の共振器の開口部上から前記第２の共振器の前記第１の共振器の存在する側とは反対側の方向に向かって、第２の電極が延在して設けられ、前記第１の共振器上での前記基板表面から前記第１の電極表面までの厚さよりも、前記第１の共振器から前記第２の共振器側とは反対側に離間した第１の部分上での前記基板表面から前記第１の電極表面までの厚さは厚くなっており、前記第１の部分であって、前記第１の電極表面の下には、第１の応力吸収部が存在し、前記第２の共振器上での前記基板表面から前記第２の電極表面までの厚さよりも、前記第２の共振器から前記第１の共振器側とは反対側に離間した第２の部分上での前記基板表面から前記第２の電極表面までの厚さは厚くなっており、前記第２の部分であって、前記第２の電極表面の下には、第２の応力吸収部が存在する半導体レーザ素子と、第２の基板上に互いに電気的に絶縁された第３および第４の電極が設けられたサブマウントとを準備し、前記素子の第１の部分の第１の電極と、前記サブマウントの第３の電極とが第１の半田により固定され、前記素子の第２の部分の第２の電極と、前記サブマウントの第４の電極とが第２の半田により固定することを特徴とする半導体レーザ装置の実装方法である。

請求項７に記載の発明は、前記第１および第２の応力吸収部は、それぞれ前記第１の部分のまたは前記第２の部分の一部に空洞部を有するか、前記第１の部分の一部または前記第２の部分の一部にＩｎ部材が設けられているか、または前記第１の部分または前記第２の部分の内部に応力吸収部降伏限界応力が０ＭＰａを超え、かつ、５ＭＰａ以下の部材が埋め込まれていることを特徴とする請求項６記載の半導体レーザ装置の実装方法である。

請求項８に記載の発明は、前記第１および第２の応力吸収部は、前記素子と前記サブマウントとの熱膨張係数の違いに基づく、前記素子と前記サブマウントとを固定したときに前記素子と前記サブマウントとの間に発生する応力を緩和するためのものであることを特徴とする請求項６記載の半導体レーザ装置の実装方法である。

請求項９に記載の発明は、前記第１および第２の共振器上の前記第１および第２の電極の表面と、前記サブマウントの表面とは離間していることを特徴とする請求項６記載の半導体レーザ装置の実装方法である。

請求項１０に記載の発明は、請求項１から５のいずれか１項の半導体レーザ装置を光源として用いたことを特徴とするプリンタである。

前記のようなアレイレーザのストライプ状導波路１１３の温度上昇を十分抑制できる位置に半田によりサブマウントに固定される領域１２９を設けても応力によるレーザ特性への悪影響が防止できる技術として本発明では、半導体基板上に形成した第１の半導体層とからなる活性層（例えば図１の記号１０６）と、該活性層を挟んで設けた第二及び第三の互いに導電性の異なる半導体層からなるクラッド層（例えば図１の記号１０２及び１０７）を少なくとも有し、該半導体基板面に並行する方向に複数のストライプ状導波路構造（例えば図１の記号１１３）を設け、夫々のストライプ状導波路１１３に独立に電流を供給するために相互に電気的に絶縁され、該ストライプ状導波路１１３と並行して配置された電極１１６を有するレーザチップ１２４と、該レーザチップ１２４のレーザ構造を形成した面を、夫々の電極に給電するためにレーザチップ１２４の電極１１６と並行する形状の電極層１２７及び半田層１２８を有するサブマウント１２５に半田付けすることにより構成される半導体レーザで、半田によりサブマウントに固定される領域１２９の少なくとも一部をサブマウントと半導体基板の熱膨張係数の違いにより半田の固化温度から室温までの冷却の過程で発生する応力を吸収する応力吸収層１２１とすることを提案した。ここで、応力吸収層１２１は電極内部に空隙１２０を設ける、降伏限界応力が５ＭＰａ以下のＩｎなどの金属２０２またはホトレジスト３０１などの有機材料を用いるなどの方法により形成する。

応力吸収層１２１はレーザチップ全体に設けても応力抑制の効果はあるが、この場合ストライプ状導波路１１３で発生した熱が熱伝導の悪い応力吸収層１２１を通って排熱されるためストライプ状導波路１１３の温度上昇が大きくなるという問題点がある。

本発明によれば、アレイ型半導体レーザの組立て時のサブマウントと半導体基板の熱膨張係数の違いにより半田の固化温度から室温までの冷却の過程で発生する応力がストライプ状導波路に悪影響を与えない。更に、放熱性が良好でプリンタ用光源としての使用に耐える光出力の熱的安定性を有する半導体レーザ装置が得られる。

以上

半田によりサブマウントに固定される領域１２９からストライプ状導波路１１３までの距離が１０μｍ以下であれば、電極を通して逃げる熱が十分に大きくプリンタ用アレイレーザとしての特性は満たされる。このとき、図１のように半田によりサブマウントに固定された領域１２９に、サブマウント１２５とレーザチップ１２４の熱膨張係数の違いにより発生する応力を吸収するための応力吸収層１２１を設けることにより、ストライプ状導波路１１３に応力の影響が及び信頼性の悪化や波長のバラツキなどの悪影響が現れることを防止できる。

このような応力吸収層１２１は金メッキ層を選択的に形成して金属電極内に空洞１２０を設ける、固定部分の金電極と半導体層の間にＩｎ２０２などの可塑性の大きな金属層や、レジスト層３０１などの可塑性の大きな有機物を用いるなどの方法が考えられる。

しかも、応力吸収層１２１を挟んだ電極はストライプ状導波路１１３の周辺の領域に比べ盛り上がった形状となっており、半田付けの際にこの領域のみが選択的にサブマウントに固定される領域１２９となるため、組立て位置ずれによるストライプ状導波路１１３応力のバラツキを抑止することも可能となり特性の揃った素子を得ることが容易となる。

このような応力吸収層１２１は金などの高熱伝導の物質に比べ熱を伝えにくいが、本構造によれば熱の主な熱伝導経路は電極１１６を通した短距離の横方向熱伝導であるため、半田によりサブマウントに固定される領域１２９から応力吸収層１２１を通過してサブマウント１２５に逃げる熱の量は少ないため、特性上大きな損失は発生しない。以下に、本発明の具体的実施形態の例を記載する。

本実施例において、独立して駆動可能な２個のストライプ状導波路１１３を同一のチップ内に有する半導体レーザチップ１２４を支持するとともにレーザチップ内で発生した熱を放散する機能を持つサブマウント１２５に半田付けした図１のようなアレイ型半導体レーザ装置を製造する。

この構造は、まず図２に示すように厚さ３５０μｍで（１００）面から［０１１］方向に１０°オフしたｎ型ＧａＡｓ（ｎ＝１×１０^１８ｃｍ^−３）基板１０１上に、有機金属気相成長法により、厚さ１．８μｍのｎ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐ（ｎ＝１×１０^１８ｃｍ^−３）クラッド層１０２、（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐ光閉じ込め層（ノンドープ）１０３、厚さ５ｎｍの歪量子井戸層（ノンドープ）１０４、厚さ５ｎｍの（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５バリア層（ノンドープ）１０５からなる、井戸数が３である多重子井戸活性層１０６、厚さ０.０８μｍのｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐ（ｐ＝７×１０^１７ｃｍ^−３）からなるｐ型第１クラッド層１０７、厚さ５ｎｍのｐ型Ｇａ_０．５Ｉｎ_０．５Ｐ（ｐ＝７×１０^１７ｃｍ^−３）からなるｐ型エッチングストップ層１０８、厚さ１．２μｍの（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐ（ｐ＝７×１０^１７ｃｍ^−３）からなるｐ型第２クラッド層１０９、厚さ０．０１μｍのｐ型Ｇａ_０．５Ｉｎ_０．５Ｐ（ｐ＝７×１０^１７ｃｍ^−３）からなるｐ型酸化抑制層１１０、厚さ０．４μｍのｐ−ＧａＡｓキャップ層（ｐ＝３×１０^１８ｃｍ^−３）１１１を順次積層することにより、ダブルヘテロ構造を形成する。

次に、このダブルヘテロ基板の表面に熱ＣＶＤ法により厚さ２００ｎｍのＳｉＯ_２膜を堆積する。その後に、フォトリソグラフィ技術によりＳｉＯ_２膜を［０１−１］方向を長手方向とするストライプ状の形状に加工することによりＳｉＯ_２保護膜１１２を形成する。ＳｉＯ_２保護膜１１２は間隔約３０μｍに配置された幅２ミクロンのストライプ状形状を有し、２本を一組としてレーザチップの幅に等しい間隔でウエハ上に繰り返して形成されている。

次に、以下のような加工工程を実施することによりこのウエハを図３に示す構造に加工する。まず、前述のストライプ状のＳｉＯ_２保護膜１１２（図２に表示）をマスクとして、エッチングストップ層１０８の上に約０．０５μｍのｐ型第２クラッド層１０９を残す位置までリアクティブイオンエッチングによるドライエッチングを行う。さらにエッチングストップ層上に残された層をウェットエッチングにより除去してリッジ状の断面形状を有するストライプ状導波路構造１１３を形成した。

リッジ上部に残るＳｉＯ_２保護膜１１２を除去した後、プラズマＣＶＤ法を用いてＳｉＯ_２膜１１４を全面に形成する。本実施の形態においては、ＳｉＯ_２膜１１４の膜厚は２５０ｎｍ以下としている。尚、本実施の形態においては、ＳｉＯ_２膜以外の他の絶縁膜を用いてもよい。ＳｉＯ_２膜１１４はストライプ状導波路構造１１３の上に開口部１１５を有し、この開口部１１５において、ｐ−ＧａＡｓコンタクト層１１１はＳｉＯ_２膜１１４上に設けたｐ側電極１１６と接触している。ｐ側電極１１６はＥＢ蒸着法などを用いて、Ｔｉ（チタン）蒸着電極（図示せず）、Ａｕ（金）蒸着電極（図示せず）をこの順に堆積することによって形成される。尚、本実施の形態においては、Ｔｉ蒸着電極とＡｕ蒸着電極の間にＰｔ（白金）などを用いてバリアメタル層を形成してもよい。

以上のようにして作成した構造のｐ側電極１１６は、ホトリソグラフ技術とイオンミリング技術を用いて図４に示すような形状に加工される。図４のようにｐ側電極１１６は、２つのストライプ状導波路構造１１３の間の幅１５μｍの電極が取り除かれた領域（電極分割領域１１７）を有し、また、ストライプ状導波路構造１１３の両側にｐ側電極１１６を幅２ミクロンの短冊状に加工した短冊状電極領域１１８を有している。

次にこのような形状のｐ側電極１１６の上に電解メッキ技術を用いて厚膜の金電極を形成する。まず、リッジ状導波路を含む幅５０μｍの領域をレジストで覆った上に第１の金メッキ電極１１９を電解メッキ技術を用いて形成する。このとき、ｐ側電極１１６が除去された部分には金は析出しないが、短冊状電極領域１１８においては電極の残った部分に析出した金が横方向にも広がり、隣接した電極に析出した金と結合して、ｐ側電極１１６が除去された領域の上を空隙１２０を残して覆う形状が形成される。このような空隙１２０を内包した電極は外部から応力が加わった場合には容易に変形して応力を吸収するため、応力吸収層１２１として機能する。

ストライプ状導波路１１３を覆っていたレジストを一旦除去した後に、２つのストライプ状導波路１１３の間に残された電極分割領域１１７をレジストで覆った上で再度電解メッキによる第２メッキ電極１２２を形成する。第１メッキ電極、第２メッキ電極の膜厚は夫々３μｍとする。以上の工程により図５に示す断面構造を有する半導体ウエハが形成される。このようなレーザ構造を形成した半導体ウエハを厚さ１００μｍまで研磨して、裏面電極１２３を設け共振器方向の長さ３００μｍにへき開し、幅２５０μｍに分割してアレイ型半導体レーザチップ１２４とする。

一方、本実施例のサブマウント１２５は窒化アルミニウム基板上１２６にアレイ型半導体レーザチップ１２４の電極に対応したＴｉＰｔＡｕ電極１２７を形成し、この上にＡｕＳｎ半田パタン１２８を設けたもので、製造したアレイ型半導体レーザチップ１２４は図１のようにこのサブマウントに接合面下向きに組立てる。この際、応力吸収構造１２１の存在する部分は２度の金メッキ工程によりストライプ状導波路１１３の周辺の領域よりも電極表面がウエハ面から高くなっており、半田付け時にはこの部分が半田によりサブマウントに固定される領域１２９となる。

第１の実施例においては、サブマウントからの応力をストライプ状導波路構造１１３に伝達しない応力吸収層１１３として電解メッキの際に空隙１２０を形成したメッキ電極１１９を用いた。同様の機能は空隙１２０を有するメッキ電極以外でもたとえば金電極に埋め込まれたＩｎ電極によっても実現可能である。

第２の実施例として、応力吸収層１２１としてこのようなＩｎ電極を内包した電極を用いた例を図６を用いて説明する。

本実施例においてもストライプ状導波路１１３の形成までの工程は実施例１と同様に行われる。ここまでの工程に続き、ＥＢ蒸着法などを用いて、Ｔｉ（チタン）蒸着電極（図示せず）、Ｐｔ（白金）蒸着電極、Ａｕ（金）蒸着電極（図示せず）、Ｐｔ（白金）をこの順に蒸着し、ｐ側電極２０１を形成する。

続いてホトリソグラフ技術により形成したレジスト層上にＥＢ蒸着法を用いてＩｎを蒸着し、リフトオフ法を用いて不要部分を除去することによりＩｎ電極２０２を形成する。Ｉｎ電極２０２は厚さが約２μｍで、その上にさらにＰｔ（白金）電極２０３が形成されている。Ｐｔ（白金）電極２０３はＩｎ電極が周辺の金と合金化することを防止する機能を有している。

このような構造に電解メッキ法を用いて金メッキ電極１２２を形成し、イオンミリングにより、金メッキ電極１２２及びＩｎ電極２０２で覆われていない領域のｐ側電極２０１を除去することにより、ストライプ状導波路１１３同士を絶縁するための電極分離領域１１７を形成する。

このようなレーザ構造を形成した半導体ウエハを厚さ１００μｍまで研磨して、裏面電極１２３を設け共振器方向の長さ３００μｍにへき開し、幅２５０μｍに分割してレーザチップとする。

一方、本発明のサブマウント１２５は窒化アルミニウム基板上１２６に半導体レーザのパタンに対応したＴｉＰｔＡｕ電極１２７を形成し、この上にＡｕＳｎ半田パタン１２８を設けたもので、形成したレーザチップはこのサブマウントに接合面下向きに組立てた。

Ｉｎ電極２０２は金電極に比べ脆性が大きく、５ＭＰａ程度の応力で変形するため半導体とサブマウントの熱膨張係数の差により発生した応力の大部分を吸収でき、ストライプ状導波路１１３に伝わる応力が大幅に減少する。

本発明第２の実施例においては応力吸収層としてＩｎ電極を用いたが、レーザチップからの熱伝導の大部分は金メッキ電極により行われるため、金属以外の材料、たとえばホトレジストをメッキ電極中に埋め込んだ構造でも実現可能である。本発明第３の実施例としてこのような方式により形成した図７に示すような構造を説明する。

本実施例では、応力吸収層１２１としてこのようなレジスト層３０１を内包した電極を用いた例を示す。本実施例においても半導体基板及びストライプ状導波路１１３の形成までは実施例１と同様に行う。

ここまでの工程に続き、ｐ側電極１１６をＥＢ蒸着法などを用いて、Ｔｉ（チタン）蒸着電極（図示せず）、Ｐｔ（白金）蒸着電極、Ａｕ（金）蒸着電極（図示せず）をこの順に堆積することによって形成する。続いてホトリソグラフ法を用いてホトレジスト層３０１を図７のような形状に形成する。このような構造に金電極３０２を蒸着した後、電解メッキ法を用いて金メッキ電極１２２を形成し、イオンミリングにより金メッキ電極１２２及びホトレジスト３０１で覆われていないｐ側電極１１６を除去し、ストライプ状導波路１１３同士を絶縁するための電極分離領域１１７を形成する。このようなレーザ構造を形成した半導体ウエハを厚さ１００μｍまで研磨して、裏面電極１２３を設け共振器方向の長さ３００μｍにへき開し、端面コート膜を設けた後、幅２５０μｍに分割してレーザチップ１２４とする。

一方、本実施例のサブマウント１２５は窒化アルミニウム基板１２６上に半導体レーザのパタンに対応したＴｉＰｔＡｕ電極１２７を形成し、この上にＡｕＳｎ半田パタン１２８を設けたもので、形成したレーザチップはこのサブマウントに接合面下向きに組立てる。レジスト層３０１は金電極に比べ脆性が大きく、５ＭＰａ程度の応力で変形するため半導体とサブマウントの熱膨張係数の差により発生した応力の大部分を吸収でき、ストライプ状導波路１１３に伝わる応力が大幅に減少する。

以上の実施例では、２つのストライプ状導波路１１３を有する２ビームアレイ適用対象例とした。本実施例では、４素子の多素子アレイレーザに適用した例を示す。多素子アレイの場合、隣接するストライプ状導波路１１３との間に半田接合領域を設けることは困難である。

本実施例においてはストライプ状導波路１１３の周辺領域を半田接合領域とし、この領域の２層の金メッキ層の間に空間を設けることにより応力吸収層１２１とした。本実施例においても半導体基板及びリッジ状導波路の形成までは実施例１と同様に行うが、ストライプ状導波路１１３は図８のように単一チップ上に４箇所形成する。

ここまでの工程に続き、ｐ側電極１１６をＥＢ蒸着法などを用いて、Ｔｉ（チタン）蒸着電極（図示せず）、Ｐｔ（白金）蒸着電極、Ａｕ（金）蒸着電極（図示せず）をこの順に堆積することによって形成する。

次に発行領域の周辺２０μｍに帯状の第一メッキ電極４０１を設け、さらにこのメッキ電極上にＴｉ（チタン）蒸着電極４０２を形成する。続いてプラズマＣＶＤ技術及びホトリソグラフ技術を用いてストライプ状導波路１１３の周辺約８μｍに帯状のＳｉＯ_２膜４０３を形成する。

このような構造にさらに電解メッキを施すとホトレジスト及びＳｉＯ_２膜で覆われた領域以外に金が堆積し第二金メッキ電極４０４となるが、幅が狭く膜厚の薄いＳｉＯ_２は第２金メッキ電極４０４に埋め込まれ内部に空隙１２０を有した２重電極が形成される。

本構造の場合、半田により固定される位置がストライプ状導波路１１３の周辺になっている点では実施例１〜３とは逆になるが、ストライプ状導波路１１３で発生した熱が金メッキ電極層を横方向に広がって拡散する点と、半田固定部分が直接ストライプ状導波路１１３の半導体と接着しておらず、応力を吸収する空間が形成されている点で共通の概念を用いたものである。

このようにして形成した半導体レーザチップ１２４を図８に示すように４個のアレイ素子に対応したＴｉＰｔＡｕ電極１２７及びＡｕＳｎ半田パタン１２８を有する窒化アルミニウム１２６により形成されたサブマウント１２５に接合面下向きに組立てる。

実施例１において、応力緩和のための応力吸収層と排熱のための金電極を別個に形成する例を述べたが、金メッキの際の選択的通電により同様の構造を１回のメッキ工程のみにより形成することも可能である。図９はこのような工程を実現するための金メッキ前のｐ側電極１１６の形状を示したものである。この形状は図４に示した実施例１のｐ側電極１１６の形状とほぼ同様であるが、短冊状電極領域１１８およびストライプ状導波路周辺のｐ側電極５０１がチップごとに隣接するチップと電気的に接続しないように分離されていることが特徴である。このような構成とすることにより、金メッキ工程の初期においては隣接するチップパタンを介してウエハ全体に電気的につながったメッキ給電電極５０２にのみ電流が流れメッキが施される。メッキ工程が進むと堆積した金が当初は電気的に分離されていた短冊状電極領域１１８およびストライプ状導波路周辺のｐ側電極５０１に接触しこれらの電極も金メッキされるようになる。この結果図１０に示すような応力緩和のための空隙１２０を内包した応力吸収層１２１とこの上に形成した緻密な電極を有し、応力吸収構造１２１を設けた領域のみが他の領域に比べ高くなることにより、半田によりサブマウントに固定される領域１２９を一度のメッキ工程により形成することが可能であった。このようなレーザ構造を形成した半導体ウエハを厚さ１００μｍまで研磨して、裏面電極を設け共振器方向の長さ３００μｍにへき開し、端面コート膜を設けた後、幅２５０μｍに分割してレーザチップ１２４とする。

一方、本実施例のサブマウント１２５は窒化アルミニウム基板１２６上に半導体レーザのパタンに対応したＴｉＰｔＡｕ電極１２７を形成し、この上にＡｕＳｎ半田パタン１２８を設けたもので、形成したレーザチップ１２４はこのサブマウント１２５に接合面下向きに組立てる。

本発明第１の実施例のレーザチップとサブマウントの実装形態を示す図である。 本発明第１の実施例の半導体レーザ結晶構造を示す図である。 本発明第１の実施例の半導体レーザ結晶にリッジ状導波路構造を形成した状態を示す図である。 本発明第１の実施例のｐ側電極に形成したパタンを示す図である。 本発明第１の実施例のレーザの断面構造を示す図である。 本発明第２の実施例のレーザの断面構造を示す図である。 本発明第３の実施例のレーザの断面構造を示す図である。 本発明第４の実施例のレーザチップとサブマウントの実装形態を示す図である。 本発明第５の実施例のｐ側電極に形成したパタンを示す図である。 本発明第５の実施例のレーザの断面構造を示す図である。 第一の従来技術のレーザ構造を示す図である。 第二の従来技術のレーザ構造を示す図である。 第三の従来技術のレーザ構造を示す図である。 半導体レーザの半田付け位置からの距離と応力の計算結果を示す図である。

符号の説明

１はｎ型ＧａＡｓ基板、２はｎ型ＡｌＧａＩｎＰからなるクラッド層、３はＡｌＧａＩｎＰからなる活性層、４はｐ型ＡｌＧａＩｎＰからなるクラッド層、５はｎ型ＧａＡｓからなる電流阻止（ブロック）層、６はＧａＡｓコンタクト、７はｐ電極、８はｎ電極、９はサブマウント、１０は半田、１１は金ワイヤ、１０１はｎ型ＧａＡｓ（ｎ＝１×１０^１８ｃｍ^−３）基板、１０２はｎ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐ（ｎ＝１×１０^１８ｃｍ^−３）クラッド層、１０３は（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐ光閉じ込め層（ノンドープ）、１０４は歪量子井戸層、１０５は（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５バリア層、１０６は多重子井戸活性層、１０７はｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐ第１クラッド層、１０８はｐ型Ｇａ_０．５Ｉｎ_０．５Ｐエッチングストップ層、１０９は（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐｐ型第２クラッド層、１１０はｐ型Ｇａ_０．５Ｉｎ_０．５Ｐ（ｐ＝７×１０^１７ｃｍ^−３）からなるｐ型酸化抑制層、１１１はｐ−ＧａＡｓキャップ層（ｐ＝３×１０^１８ｃｍ^−３）、１１２はＳｉＯ_２保護膜、１１３はストライプ状導波路構造、１１４はＳｉＯ_２膜、１１５は開口部、１１６はｐ側電極、１１７は電極分割領域、１１８は短冊状電極領域、１１９は第１の金メッキ電極、１２０は空隙、１２１は応力吸収層、１２２は第２メッキ電極、１２３は裏面電極、１２４は半導体レーザチップ、１２５はサブマウント、１２６は窒化アルミニウム基板上、１２７はＴｉＰｔＡｕ電極、１２８はＡｕＳｎ半田パタン、１２８は半田固定領域、２０１はｐ側電極、２０２はＩｎ電極、２０３は金メッキ電極、３０１はホトレジスト層、３０２は金電極、４０１は第一メッキ電極、４０２はＴｉ（チタン）蒸着電極、４０３はＳｉＯ_２膜、４０４は第二金メッキ電極、５０１はストライプ状導波路周辺のｐ側電極、５０２はメッキ給電電極、５０３は金メッキ電極である。

Claims (10)

1. 半導体基板上にｎ型クラッド層、活性層およびｐ型クラッド層と、延在する互いに平行な第１および第２のストライプ形状の導波路型レーザ共振器とを有し、
   前記第１および第２の共振器は互いに電気的に絶縁され、
   前記第１の共振器と前記第２の共振器との間は所定の距離をおいて離間しており、
   前記第１の共振器の開口部上から前記第１の共振器の前記第２の共振器の存在する側とは反対側の方向に向かって、第１の電極が延在して設けられ、
   前記第２の共振器の開口部上から前記第２の共振器の前記第１の共振器の存在する側とは反対側の方向に向かって、第２の電極が延在して設けられ、
   前記第１の共振器上での前記半導体基板表面から前記第１の電極表面までの厚さよりも、前記第１の共振器から前記第２の共振器側とは反対側に離間した第１の部分上での前記半導体基板表面から前記第１の電極表面までの厚さは厚くなっており、
   前記第２の共振器上での前記半導体基板表面から前記第２の電極表面までの厚さよりも、前記第２の共振器から前記第１の共振器側とは反対側に離間した第２の部分上での前記半導体基板表面から前記第２の電極表面までの厚さは厚くなっており、
   互いに電気的に絶縁された第３および第４の電極が設けられたサブマウントを有し、
   前記第１の部分の第１の電極と、前記サブマウントの第３の電極とが第１の半田により固定され、前記第２の部分の第２の電極と、前記サブマウントの第４の電極とが第２の半田により固定され
   前記第１の部分の第１の電極と前記半導体基板の間には、前記サブマウントと前記半導体基板の間で発生する応力を吸収する第１の応力吸収部が存在し、
   前記第２の部分の第２の電極と前記第半導体基板の間には、前記サブマウントと前記半導体基板の間で発生する応力を吸収する第２の応力吸収部が存在することを特徴とする半導体レーザ装置。
2. 前記第１および第２の応力吸収部は、それぞれ前記第１の部分のまたは前記第２の部分の一部に空洞部を有するか、前記第１の部分の一部または前記第２の部分の一部にＩｎ部材が設けられているか、または前記第１の部分または前記第２の部分の内部に応力吸収部降伏限界応力が０ＭＰａを超え、かつ、５ＭＰａ以下の部材が埋め込まれていることを特徴とする請求項１記載の半導体レーザ装置。
3. 前記第１および第２の応力吸収部は、前記半導体基板と前記サブマウントとの熱膨張係数の違いに基づく、前記半導体基板と前記サブマウントとを固定したときに前記半導体基板と前記サブマウントとの間に発生する応力を緩和するためのものであることを特徴とする請求項１記載の半導体レーザ装置。
4. 前記第１および第２の共振器上の前記第１および第２の電極の表面と、前記サブマウントの表面とは離間していることを特徴とする請求項１記載の半導体レーザ装置。
5. 前記半導体基板上には２つまたはそれ以上の数の前記共振器が互いに離間して設けられていることを特徴とする請求項１記載の半導体レーザ装置。
6. 半導体基板上にｎ型クラッド層、活性層およびｐ型クラッド層と、延在する互いに平行な第１および第２のストライプ形状の導波路型レーザ共振器とを有し、
   前記第１および第２の共振器は互いに電気的に絶縁され、
   前記第１の共振器と前記第２の共振器との間は所定の距離をおいて離間しており、
   前記第１の共振器の開口部上から前記第１の共振器の前記第２の共振器の存在する側とは反対側の方向に向かって、第１の電極が延在して設けられ、
   前記第２の共振器の開口部上から前記第２の共振器の前記第１の共振器の存在する側とは反対側の方向に向かって、第２の電極が延在して設けられ、
   前記第１の共振器上での前記半導体基板表面から前記第１の電極表面までの厚さよりも、前記第１の共振器から前記第２の共振器側とは反対側に離間した第１の部分上での前記半導体基板表面から前記第１の電極表面までの厚さは厚くなっており、
   前記第２の共振器上での前記半導体基板表面から前記第２の電極表面までの厚さよりも、前記第２の共振器から前記第１の共振器側とは反対側に離間した第２の部分上での前記半導体基板表面から前記第２の電極表面までの厚さは厚くなっており、
   互いに電気的に絶縁された第３および第４の電極が設けられたサブマウントを有し、
   前記第１の部分の前記第１の電極と前記半導体基板の間には、前記サブマウントと前記半導体基板の間で発生する応力を吸収する第１の応力吸収部が存在し、
   前記第２の部分の前記第２の電極と前記半導体基板の間には、前記サブマウントと前記半導体基板の間で発生する応力を吸収する第２の応力吸収部が存在し、
   前記第１の部分の第１の電極と、前記サブマウントの第３の電極とが第１の半田により固定され、前記第２の部分の第２の電極と、前記サブマウントの第４の電極とが第２の半田により固定されることを特徴とする半導体レーザ装置の実装方法。
7. 前記第１および第２の応力吸収部は、それぞれ前記第１の部分のまたは前記第２の部分の一部に空洞部を有するか、前記第１の部分の一部または前記第２の部分の一部にＩｎ部材が設けられているか、または前記第１の部分または前記第２の部分の内部に応力吸収部降伏限界応力が０ＭＰａを超え、かつ、５ＭＰａ以下の部材が埋め込まれていることを特徴とする請求項６記載の半導体レーザ装置の実装方法。
8. 前記第１および第２の応力吸収部は、前記半導体基板と前記サブマウントとの熱膨張係数の違いに基づく、前記半導体基板と前記サブマウントとを固定したときに前記半導体基板と前記サブマウントとの間に発生する応力を緩和するためのものであることを特徴とする請求項６記載の半導体レーザ装置の実装方法。
9. 前記第１および第２の共振器上の前記第１および第２の電極の表面と、前記サブマウントの表面とは離間していることを特徴とする請求項６記載の半導体レーザ装置の実装方法。
10. 請求項１から５のいずれか１項の半導体レーザ装置を光源として用いたことを特徴とするプリンタ。

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