JP4931296B2 - 半導体装置、および半導体装置を形成する方法 - Google Patents
半導体装置、および半導体装置を形成する方法 Download PDFInfo
- Publication number
- JP4931296B2 JP4931296B2 JP2001217199A JP2001217199A JP4931296B2 JP 4931296 B2 JP4931296 B2 JP 4931296B2 JP 2001217199 A JP2001217199 A JP 2001217199A JP 2001217199 A JP2001217199 A JP 2001217199A JP 4931296 B2 JP4931296 B2 JP 4931296B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- trench
- layer
- circuit
- base substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims description 50
- 239000003990 capacitor Substances 0.000 claims description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 239000012212 insulator Substances 0.000 claims description 21
- 239000000872 buffer Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000035899 viability Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/045—Manufacture or treatment of capacitors having potential barriers, e.g. varactors
- H10D1/047—Manufacture or treatment of capacitors having potential barriers, e.g. varactors of conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、静電放電（ＥＳＤ）保護装置およびそれを形成する方法に関し、特に、モノリシックな形で形成されたＥＳＤ保護装置およびそれを形成する方法に関する。
【０００２】
【関連出願】
本発明は、同じ出願人の平成１３年６月２８日付け特許出願第２００１−１９６１０４号（米国特許出願第０９／６１１９０７号に対応）の関連出願である。
【０００３】
【関連技術の説明】
例えば金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような電界効果装置（デバイス）を用いた集積回路（ＩＣ）は、静電放電（ＥＳＤ）に対する感受性の履歴（履歴的影響）を有する。回路機能のサイズが減少し、プロセス技術において常に改善がなされている状況において、ＥＳＤはＩＣ製造業者の重要な関心事項となっている。日常の活動によって発生された静電気だけでも、多数の電界効果回路を破壊したりまたは多数の電界効果回路にかなりの害を与え得る。ダメージ（損傷）に対して最も感受性の高い回路は、通常、パッケージされてはいてもまだ完成品（完成製品）中にまだインストールされて（組み込まれて）いない状態にある完成回路である。それがいったんインストールされると、その他の手段によってそのチップをダメージから保護することができる。
【０００４】
静電放電が生じるのは、典型的には、回路を取り扱う個人がインストール前にその回路に触れたとき、そのパッケージされた回路が別の表面を横切ってその回路のピン上で（ピンで接触して）スライドする（滑る）ことによって静電放電が生じたとき、またはより一般的に、その回路が静電気に晒されたときである。
【０００５】
Ｍｅｒｒｉｌｌ（マーリル氏）の米国特許第５，２３９，４４０号にはＥＳＤ保護を行うための回路が記載されており、ここでこの文献を参照して組み込む。その回路は、トリガ部分２４とクランプ部分２６を含んでいる（図１参照）。トリガ部分２４はそのクランプ部分２６を制御して、静電放電“現象（イベント）”が生じたときはいつでも電源電圧（ＶＣＣ）が接地点に分流されるようにする。トリガ部分２４は、トリガ部分２４に対して時定数を設定する抵抗３４およびキャパシタ３６を含んでいる。その時定数は、その回路のクランプ部分３６が活動状態にされたときにその期間を制御する。
【０００６】
しかし、そのＭｅｒｒｉｌｌの回路のトリガ部分２４は、保護される集積回路の近傍に配置される別個のコンポーネント（構成要素）回路として説明されている。ＩＣに別個のコンポーネントを付加すると、ＩＣのサイズが大幅に大きくなり、ほとんど常により小さいサイズが望ましいので、そのようなコンポーネントを付加するとそのようなＩＣの商業的生存力（競争力）が減少する。
【０００７】
従って、現在、保護すべき集積回路の表面にモノリシックな形で形成されたＥＳＤ保護回路に対するニーズ（必要性）が存在する。
【０００８】
【発明の概要】
本発明による半導体装置は、ベース基板（層）と絶縁体層とシリコン層とを含むＳＯＩ（シリコン−オン−インシュレータ）基板と；そのＳＯＩ基板に形成され、そのシリコン層とその絶縁体層とを貫通してそのベース基板（層）にまで伸びる少なくとも１つのトレンチを含むトレンチ・キャパシタと；そのＳＯＩ基板に形成された抵抗素子と；を含んでいる。
【０００９】
本発明の上述のおよびその他の利点および機能は、図面を参照して説明した本発明の好ましい実施形態の詳細な説明からより明らかになる。
【００１０】
図１〜１３は、本発明の典型例の実施形態による、キャパシタおよび抵抗の構造を形成するのに用いられるプロセス・シーケンス（処理手順）を示している。
【００１１】
【発明の実施の形態】
図１〜１３を参照すると、本発明の典型例の実施形態による静電放電（ＥＳＤ、electrostatic discharge）保護装置（デバイス）と共に使用するためのトリガ回路装置１００を形成するためのプロセスが示されている。
【００１２】
図１４は、別の回路１０を保護するのに用いられる静電放電（ＥＳＤ）保護回路を示している。図１４に示されているように、保護される回路１０は、一連の入力／出力ノード１２を有する。簡単化のために、３つのそのようなノードだけが図に示されている。しかし、典型例の実施形態においては、数百個のそのようなノードが存在すると理解すべきである。その保護される回路は、任意の機能を持っていてもよいが、典型的にはゲート・アレー等のようなディジタル論理回路である。保護される回路１０に対して宛てられたデータ、アドレスおよびその他の信号は、図１４の回路の全てが形成される集積回路の周辺に典型的に配置されているボンディング・パッド（ＰＡＤ）１８で受け取られる。それらの信号は、保護される回路１０に到達する前に、入力／出力バッファ２０と入力／出力制御論理１５とに供給される。もちろん、同様の形態で、その保護される回路内で発生した信号は、保護される集積回路の外側の回路に対して宛てられ、その保護される回路１０から制御論理１５およびバッファ２０を通ってボンディング・パッド１８に供給される。
【００１３】
重要なこととして、上述の通常の回路に加えて、図１４に示された回路は、トリガ回路２４およびバッファ回路３０で構成された静電放電保護回路を制御しまたは“トリガ”するための或る追加的論理２２を含んでいる。また、その静電放電回路はクランプ回路２６および論理回路２２を含んでいる。そのクランプ回路２６および論理回路２２は、静電放電現象の発生の期間において電源電圧（ＶＣＣ）を接地点に分流するよう動作する。
【００１４】
基本的に、図１４に示されているトリガ回路２４は、静電放電現象が生じたときはいつでも、電源電圧（ＶＣＣ）を接地点（ＶＳＳ）に短絡させるようクランプ回路２６を制御する。トリガ回路２４のコンポーネントである抵抗３４およびキャパシタ３６の値を調節することによって、より短いまたはより長い期間を用いてもよい。好ましい実施形態において、論理回路２２はバッファ３０を介して抵抗−キャパシタ回路２４に接続される。バッファ回路３０はトリガ回路２４からの信号を緩衝（バッファリング）し、その後で論理回路２２にその信号が供給される。さらに、トリガ回路２４のキャパシタ３６はＶＳＳに接続され、一方、抵抗３４はＶＣＣに接続される。
【００１５】
抵抗３４およびキャパシタ３６の回路時定数が、クランプ回路２６が静電放電現象以上であるときの（in excess of the electrostatic discharge event）或る期間の間オン状態になるような定数となるように、トリガ回路２４を設定することが好ましい。好ましい時定数は約１ミリ秒である。その理由は、その時定数は、その放電によってその論理回路に電力を供給することを可能にし、クランプ回路２６におけるコンプレメンタリ（相補型）トランジスタがスイッチすることを可能するのに充分大きく、通常の電源ランプ・アップ（上昇）の期間にトリガしないように充分小さいからである。
【００１６】
本発明によれば、トリガ回路２４（この回路は容量性素子（例えば、上述のキャパシタ３６）および抵抗性素子（例えば、上述の抵抗３４）を含んでいる）は、その保護される集積回路１０の表面にモノリシックな形で形成されればよい。後で説明する、トリガ回路２４をモノリシックな形で形成するためのプロセスは、（保護される集積回路１０の）シリコン−オン−インシュレータ（ＳＯＩ（silicon-on-insulator）、絶縁体上にシリコンがある構造）基板を参照して説明されるが、このプロセスがその他の基板（例えば、メタル−オン−メタル（ＭＯＭ（metal-on-metal）、金属上に金属がある構造）基板）に適用できることに留意すべきである。そのトリガ回路は、キャパシタおよび抵抗の装置１００として以下説明する。その装置１００は、別個に形成してもよく、または集積回路（例えば、上述の集積回路１０）の表面に形成してもよい。
【００１７】
図１は、キャパシタおよび抵抗の装置１００の製造における第１のステップを示しており、半導体ベース（基台）基板層１１０、絶縁体層１１５およびシリコン層１２０で形成されたシリコン−オン−インシュレータ（ＳＯＩ）基板を示している。半導体ベース基板層１１０は、半導体製造業界で知られているようにシリコン（Ｓｉ）ウエハで形成されてもよいが、本発明の範囲を逸脱することなくその他の材料を半導体ベース基板層に用いてもよい。絶縁体層１１５は二酸化珪素（ＳｉＯ２）で形成されていてもよいが、その他の絶縁体が用いられてもよい。シリコン層１２０は、アモルファス（非晶質）シリコン層であっても、または多結晶（polycrystalline）シリコン層（一般的にポリシリコンといわれるもの）であってもよい。絶縁体層１１５の厚さは２００Å〜６０００Åの範囲であればよく、シリコン層１２０の厚さは５００Å〜４０００Åの範囲であればよい。しかし、上述の範囲は単に示唆としての寸法にすぎず、絶縁体層１１５およびシリコン層１２０のそれぞれの厚さは任意の適当な範囲であればよい。
【００１８】
図２は、トレンチ３００および３１０がＳＯＩ基板に形成されるそのプロセスにおける第２のステップを示している。トレンチ３００および３１０は、エッチングおよびその他の周知のプロセスによって形成されればよい。トレンチ３００および３１０を用いて、後で説明するように、トレンチ・キャパシタ（溝形コンデンサ）の別々の端子が形成される。図３（図２）に示されているように、トレンチ３００および３１０は、少なくとも部分的にベース基板層１１０中に伸びていることが好ましい。トレンチ３００の幅は０．１ミクロン（μ）乃至２〜３ミクロンの範囲であることが好ましく、そのトレンチの深さは０．５ミクロン乃至６ミクロンの範囲であることが好ましい。トレンチ３００の“アスペクト比”は、深さ対幅の比として定義され、６以下である（６に等しいかまたは６より小さい）ことが好ましい。トレンチ３１０は、トレンチ３００の寸法と同じまたは同様の寸法を持っていてもよいが、そのような幾何学的形状は要求されない。単純化のために、トレンチ３００および３１０は図において同じ寸法を持つものとして示されている。トレンチ３００はトレンチ・キャパシタを形成し、トレンチ３１０はＳＯＩ基板のベース基板層１１０にコンタクト（接点形成、接触）するためのコンタクト構造を形成する。
【００１９】
図３は、トレンチ３００および３１０に例えばシリコン（好ましくはドープされた（不純物添加された）ポリシリコン）のような導電性材料１３０が充填（フィル）されるそのプロセスにおける第３のステップを示している。導電性層１３０は、ベース基板層１１０上にエピタキシャル・シリコンを成長させることによって、またはこの分野で周知の被着（デポジション）プロセス（例えば、化学気相成長または化学蒸着法（ＣＶＤ））によって、形成される。
【００２０】
図４は、装置１００の上面上に耐酸化層（膜）（oxide resistant layer）１４０が形成されるそのプロセスにおける第４のステップを示している。耐酸化層１４０は、窒化珪素（Ｓｉ３N４）、窒化チタン（ＴｉＮ）、窒化タングステン（WN）、窒化タンタル（ＴａＮ）またはその他の任意の適当な耐酸化材料で形成されてもよい。耐酸化層１４０は、５０Å乃至５００Åの範囲の厚さを有することが好ましい。耐酸化層１４０は、ベース基板層１１０と上側シリコン層１２０の間に発生し得る電気的短絡を実質的に防止する。
【００２１】
図５は、装置１００の上面の特定の部分の上にマスク膜（フィルム）１５０が被着（デポジット、堆積）されるそのプロセスにおける第５のステップを示している。マスク膜１５０は、フォトレジスト材料で形成されることが好ましいが、その他の適当なマスク膜を用いてもよい。典型例の実施形態において、マスク膜１５０は、トレンチ３００を除いて装置１００の上面の全ての部分を覆っている。図５に示されているように、マスク層１５０が被着された後、それは露光され、トレンチ３００に被着された第２の（別の）耐酸化膜層１４０の一部がエッチングにより除去されて、そのトレンチの底部における導電性層１３０を露出させる。
【００２２】
図６は、導電性層１３０上のトレンチ３００に第２の絶縁体層１６０が形成されるそのプロセスにおける第６のステップを示している。第２の絶縁体層１６０は、二酸化珪素で形成されることが好ましいが、その他の適当な絶縁体で形成されてもよい。第２の絶縁体層は、導電性材料１３０上に二酸化珪素を成長させること、または被着（その被着には、この分野で周知の追加的マスキング・ステップが必要であろう）によって、形成されればよい。第２の絶縁体層１６０は、１平方ミクロン〜５００平方ミクロンの範囲の面積（領域）を有することが好ましい。
【００２３】
図７は、耐酸化膜層１４０の一部が除去されるそのプロセスにおける第７のステップを示している。第２のマスク層１７０および異方性（anisotropic）エッチング・プロセスを用いて、トレンチ３１０の底部からおよび装置１００の上面から第２の耐酸化膜層１４０がそれぞれ除去される。
【００２４】
図８は、第２の導電性層１８０を用いてトレンチ３００と３１０の双方が充填されるそのプロセスにおける第８のステップを示している。第２の導電性層１８０は、シリコンで形成され、好ましくはポリシリコンで形成される。最初に、第２の導電性層１８０がトレンチ３００および３１０中に被着され、次いで装置１００の上面が平坦化されて（planarized）（それは例えば化学的機械的研磨または艶出し（ＣＭＰ、Chemical Mechanical Polishing）のような周知の技術を用いて行う）、図８に示された装置が形成される。
【００２５】
図９は、その装置１００の上面がマスク層２０５で部分的に覆われ、その装置のドーピングがイオン・インプランテーションによって行われる、そのプロセスにおける第９のステップを示している。イオン２００が装置１００においてインプラントされて半導体ベース基板層１１０におけるｎ型ドープ層（ｎドープ層、ｎ型添加層）（ｎ＋）２１０が形成されることが好ましい（図１０参照）。ｎ型ドープ層２１０を用いて、トリガ回路２４の抵抗３４を形成することが好ましい（図１４参照）。
【００２６】
図１０は、マスク層２０５が除去されるそのプロセスにおける第１０のステップを示している。この時点において、装置１００は、図１０に示されているように見える（形成される）。そのｎ型ドープ層２１０は、半導体ベース基板層１１０に配置されている。上述のように、そのｎ型ドープ層２１０は抵抗素子を形成する。
【００２７】
図１１は、ＳＯＩ基板に追加的トレンチ２２１および２２２が形成されるそのプロセスにおける第１１のステップを示している。好ましい実施形態において、その追加的トレンチ２２１および２２２はｎ型ドープ層２１０まで伸びることが好ましい。トレンチ２２１および２２２はエッチングおよびその他の周知のプロセスによって形成されてもよい。後で説明するように、トレンチ２２１および２２２を用いて、ｎ型ドープ層２１０に接触する（コンタクトを形成する）手段が形成される。図１１に示されているように、トレンチ２２１および２２２は、シリコン層１２０および絶縁体層１１５を貫通して僅かにｎ型ドープ層２１０中まで伸びるが、基板層１１０中までは伸びない。トレンチ２２１および２２２は、同じまたは同様の寸法を持っていてもよいが、そのような幾何学的形状は要求されない。単純化のために、トレンチ２２１および２２２は図において同じ寸法を持つものとして示されている。両トレンチ２２１および２２２を用いてｎ型ドープ層２１０に接触する（コンタクトを形成する）。
【００２８】
図１２は、追加的トレンチ２２１および２２２に第３の導電性層２３０（好ましくはポリシリコン）が充填されるそのプロセスにおける第１２のステップを示している。最初に、導電性層２３０がトレンチ２２１および２２２に被着され、次いで装置１００の上面が平坦化されて（それは例えば化学的機械的研磨または艶出し（ＣＭＰ、Chemical Mechanical Polishing）のような周知の技術を用いて行う）、図１２に示された装置が形成される。代替構成として、トレンチ２２１および２２２に例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような導電性（導体）金属を充填することができる。
【００２９】
図１３は、分離（アイソレーション）トレンチ２４０がエッチングされて絶縁材料で充填されるそのプロセスにおける第１３（最後）のステップを示している。分離トレンチ２４０は、周囲の電気素子から装置１００の電気的分離を実現する。分離トレンチ２４０は、この分野で周知のエッチング技術によって形成されてもよい。絶縁材料は、例えばＣＶＤのようなこの分野で周知の技術によって分離トレンチ２４０中に形成されてもよい。その絶縁材料は、任意の適当な絶縁体を含んでいてもよいが、ＳｉＯ２が好ましい。
【００３０】
このようにして、図１３に示されているように、上述のプロセスを用いてキャパシタおよび抵抗の装置１００が形成できる。トレンチ３００中に形成された導電性層１３０および１８０は、それぞれそのキャパシタの第１と第２の電極を形成し、ベース基板層１１０のトレンチ３００に隣接する部分はそのキャパシタの第１の電極の部分を形成する。第１の電極１３０へのコンタクトはトレンチ３１０の上にある金属ランド（コンタクト、丘）を介して行えばよく、第２の電極１８０へのコンタクトはトレンチ３００の上にある金属ランドを介して行えばよい。同様に、ｎ型ドープ層２１０は、トレンチ２２１および２２２を介して接触（コンタクト）される抵抗を形成する。
【００３１】
本発明の特徴（側面）は、ＳＯＩ基板上に形成されたトレンチ・キャパシタであって、そのトレンチに隣接しＳＯＩ基板の絶縁層１１５の下に配置されたベース基板層１１０の領域によって形成された第１の電極の部分を有するトレンチ・キャパシタであることを強調しておく。本発明の別の特徴は、トレンチ・キャパシタの近傍に形成されかつＳＯＩ基板の絶縁層１１５を貫通して伸びるコンタクト構造（トレンチ３１０）である。従って、トレンチ３００に形成される導電性層１３０および１８０はそれぞれ半導体キャパシタの第１と第２の電極を形成し、トレンチ３００と境を接するベース基板層１１０の部分は、トレンチ３１０に形成されたコンタクト構造を介して接触（コンタクト）されてもよい半導体キャパシタの第１の電極１３０の部分を形成する。
【００３２】
本発明のさらに別の利点は、装置１００の最上面が平坦（planar）で、それによって、間に挿入される層の形成ステップの必要なく、装置の上面の上に追加的レベルを形成することが可能になる。
【００３３】
トレンチ３００および３１０におけるキャパシタ構造に接触（コンタクト）するのに用いられる追加的レベル（誘電体、導電性コンタクト）、および追加的トレンチ２２１および２２２のベースにおける抵抗構造は、装置１００の最上面の上に形成されてもよいことに留意されたい。
【００３４】
本発明を典型例の実施形態に関して説明したが、本発明はそれに限定されるものではない。むしろ、請求の範囲は、本発明の均等物の範囲から逸脱することなく、この分野の当業者によって行われ得る発明のその他の変形および実施形態を含むよう広く解釈すべきである。
【図面の簡単な説明】
【図１】図１は、ＳＯＩ（シリコン・オン・インシュレータ）基板を示す側部断面図を示している。
【図２】図２は、１対のトレンチの形成を示すＳＯＩ基板を示す側部断面図を示している。
【図３】図３は、１対のトレンチに形成された導電性材料を示す側部断面図を示している。
【図４】図４は、耐酸化層の形成を示す側部断面図を示している。
【図５】図５は、マスク層の形成を示す側部断面図を示している。
【図６】図６は、第２の絶縁体層の形成を示す側部断面図を示している。
【図７】図７は、第２のマスク層の形成を示す側部断面図を示している。
【図８】図８は、第２の導電性層の形成を示す側部断面図を示している。
【図９】図９は、半導体装置におけるイオン・インプランテーションを示す側部断面図を示している。
【図１０】図１０は、マスク層を除去した後の半導体装置を示す側部断面図を示している。
【図１１】図１１は、追加的トレンチの形成を示す側部断面図を示している。
【図１２】図１２は、追加的トレンチにおける第３の導電性層の形成を示す側部断面図を示している。
【図１３】図１３は、分離トレンチの形成を示す側部断面図を示している。
【図１４】図１４は、静電放電保護回路を示している。
【発明の属する技術分野】
本発明は、静電放電（ＥＳＤ）保護装置およびそれを形成する方法に関し、特に、モノリシックな形で形成されたＥＳＤ保護装置およびそれを形成する方法に関する。
【０００２】
【関連出願】
本発明は、同じ出願人の平成１３年６月２８日付け特許出願第２００１−１９６１０４号（米国特許出願第０９／６１１９０７号に対応）の関連出願である。
【０００３】
【関連技術の説明】
例えば金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような電界効果装置（デバイス）を用いた集積回路（ＩＣ）は、静電放電（ＥＳＤ）に対する感受性の履歴（履歴的影響）を有する。回路機能のサイズが減少し、プロセス技術において常に改善がなされている状況において、ＥＳＤはＩＣ製造業者の重要な関心事項となっている。日常の活動によって発生された静電気だけでも、多数の電界効果回路を破壊したりまたは多数の電界効果回路にかなりの害を与え得る。ダメージ（損傷）に対して最も感受性の高い回路は、通常、パッケージされてはいてもまだ完成品（完成製品）中にまだインストールされて（組み込まれて）いない状態にある完成回路である。それがいったんインストールされると、その他の手段によってそのチップをダメージから保護することができる。
【０００４】
静電放電が生じるのは、典型的には、回路を取り扱う個人がインストール前にその回路に触れたとき、そのパッケージされた回路が別の表面を横切ってその回路のピン上で（ピンで接触して）スライドする（滑る）ことによって静電放電が生じたとき、またはより一般的に、その回路が静電気に晒されたときである。
【０００５】
Ｍｅｒｒｉｌｌ（マーリル氏）の米国特許第５，２３９，４４０号にはＥＳＤ保護を行うための回路が記載されており、ここでこの文献を参照して組み込む。その回路は、トリガ部分２４とクランプ部分２６を含んでいる（図１参照）。トリガ部分２４はそのクランプ部分２６を制御して、静電放電“現象（イベント）”が生じたときはいつでも電源電圧（ＶＣＣ）が接地点に分流されるようにする。トリガ部分２４は、トリガ部分２４に対して時定数を設定する抵抗３４およびキャパシタ３６を含んでいる。その時定数は、その回路のクランプ部分３６が活動状態にされたときにその期間を制御する。
【０００６】
しかし、そのＭｅｒｒｉｌｌの回路のトリガ部分２４は、保護される集積回路の近傍に配置される別個のコンポーネント（構成要素）回路として説明されている。ＩＣに別個のコンポーネントを付加すると、ＩＣのサイズが大幅に大きくなり、ほとんど常により小さいサイズが望ましいので、そのようなコンポーネントを付加するとそのようなＩＣの商業的生存力（競争力）が減少する。
【０００７】
従って、現在、保護すべき集積回路の表面にモノリシックな形で形成されたＥＳＤ保護回路に対するニーズ（必要性）が存在する。
【０００８】
【発明の概要】
本発明による半導体装置は、ベース基板（層）と絶縁体層とシリコン層とを含むＳＯＩ（シリコン−オン−インシュレータ）基板と；そのＳＯＩ基板に形成され、そのシリコン層とその絶縁体層とを貫通してそのベース基板（層）にまで伸びる少なくとも１つのトレンチを含むトレンチ・キャパシタと；そのＳＯＩ基板に形成された抵抗素子と；を含んでいる。
【０００９】
本発明の上述のおよびその他の利点および機能は、図面を参照して説明した本発明の好ましい実施形態の詳細な説明からより明らかになる。
【００１０】
図１〜１３は、本発明の典型例の実施形態による、キャパシタおよび抵抗の構造を形成するのに用いられるプロセス・シーケンス（処理手順）を示している。
【００１１】
【発明の実施の形態】
図１〜１３を参照すると、本発明の典型例の実施形態による静電放電（ＥＳＤ、electrostatic discharge）保護装置（デバイス）と共に使用するためのトリガ回路装置１００を形成するためのプロセスが示されている。
【００１２】
図１４は、別の回路１０を保護するのに用いられる静電放電（ＥＳＤ）保護回路を示している。図１４に示されているように、保護される回路１０は、一連の入力／出力ノード１２を有する。簡単化のために、３つのそのようなノードだけが図に示されている。しかし、典型例の実施形態においては、数百個のそのようなノードが存在すると理解すべきである。その保護される回路は、任意の機能を持っていてもよいが、典型的にはゲート・アレー等のようなディジタル論理回路である。保護される回路１０に対して宛てられたデータ、アドレスおよびその他の信号は、図１４の回路の全てが形成される集積回路の周辺に典型的に配置されているボンディング・パッド（ＰＡＤ）１８で受け取られる。それらの信号は、保護される回路１０に到達する前に、入力／出力バッファ２０と入力／出力制御論理１５とに供給される。もちろん、同様の形態で、その保護される回路内で発生した信号は、保護される集積回路の外側の回路に対して宛てられ、その保護される回路１０から制御論理１５およびバッファ２０を通ってボンディング・パッド１８に供給される。
【００１３】
重要なこととして、上述の通常の回路に加えて、図１４に示された回路は、トリガ回路２４およびバッファ回路３０で構成された静電放電保護回路を制御しまたは“トリガ”するための或る追加的論理２２を含んでいる。また、その静電放電回路はクランプ回路２６および論理回路２２を含んでいる。そのクランプ回路２６および論理回路２２は、静電放電現象の発生の期間において電源電圧（ＶＣＣ）を接地点に分流するよう動作する。
【００１４】
基本的に、図１４に示されているトリガ回路２４は、静電放電現象が生じたときはいつでも、電源電圧（ＶＣＣ）を接地点（ＶＳＳ）に短絡させるようクランプ回路２６を制御する。トリガ回路２４のコンポーネントである抵抗３４およびキャパシタ３６の値を調節することによって、より短いまたはより長い期間を用いてもよい。好ましい実施形態において、論理回路２２はバッファ３０を介して抵抗−キャパシタ回路２４に接続される。バッファ回路３０はトリガ回路２４からの信号を緩衝（バッファリング）し、その後で論理回路２２にその信号が供給される。さらに、トリガ回路２４のキャパシタ３６はＶＳＳに接続され、一方、抵抗３４はＶＣＣに接続される。
【００１５】
抵抗３４およびキャパシタ３６の回路時定数が、クランプ回路２６が静電放電現象以上であるときの（in excess of the electrostatic discharge event）或る期間の間オン状態になるような定数となるように、トリガ回路２４を設定することが好ましい。好ましい時定数は約１ミリ秒である。その理由は、その時定数は、その放電によってその論理回路に電力を供給することを可能にし、クランプ回路２６におけるコンプレメンタリ（相補型）トランジスタがスイッチすることを可能するのに充分大きく、通常の電源ランプ・アップ（上昇）の期間にトリガしないように充分小さいからである。
【００１６】
本発明によれば、トリガ回路２４（この回路は容量性素子（例えば、上述のキャパシタ３６）および抵抗性素子（例えば、上述の抵抗３４）を含んでいる）は、その保護される集積回路１０の表面にモノリシックな形で形成されればよい。後で説明する、トリガ回路２４をモノリシックな形で形成するためのプロセスは、（保護される集積回路１０の）シリコン−オン−インシュレータ（ＳＯＩ（silicon-on-insulator）、絶縁体上にシリコンがある構造）基板を参照して説明されるが、このプロセスがその他の基板（例えば、メタル−オン−メタル（ＭＯＭ（metal-on-metal）、金属上に金属がある構造）基板）に適用できることに留意すべきである。そのトリガ回路は、キャパシタおよび抵抗の装置１００として以下説明する。その装置１００は、別個に形成してもよく、または集積回路（例えば、上述の集積回路１０）の表面に形成してもよい。
【００１７】
図１は、キャパシタおよび抵抗の装置１００の製造における第１のステップを示しており、半導体ベース（基台）基板層１１０、絶縁体層１１５およびシリコン層１２０で形成されたシリコン−オン−インシュレータ（ＳＯＩ）基板を示している。半導体ベース基板層１１０は、半導体製造業界で知られているようにシリコン（Ｓｉ）ウエハで形成されてもよいが、本発明の範囲を逸脱することなくその他の材料を半導体ベース基板層に用いてもよい。絶縁体層１１５は二酸化珪素（ＳｉＯ２）で形成されていてもよいが、その他の絶縁体が用いられてもよい。シリコン層１２０は、アモルファス（非晶質）シリコン層であっても、または多結晶（polycrystalline）シリコン層（一般的にポリシリコンといわれるもの）であってもよい。絶縁体層１１５の厚さは２００Å〜６０００Åの範囲であればよく、シリコン層１２０の厚さは５００Å〜４０００Åの範囲であればよい。しかし、上述の範囲は単に示唆としての寸法にすぎず、絶縁体層１１５およびシリコン層１２０のそれぞれの厚さは任意の適当な範囲であればよい。
【００１８】
図２は、トレンチ３００および３１０がＳＯＩ基板に形成されるそのプロセスにおける第２のステップを示している。トレンチ３００および３１０は、エッチングおよびその他の周知のプロセスによって形成されればよい。トレンチ３００および３１０を用いて、後で説明するように、トレンチ・キャパシタ（溝形コンデンサ）の別々の端子が形成される。図３（図２）に示されているように、トレンチ３００および３１０は、少なくとも部分的にベース基板層１１０中に伸びていることが好ましい。トレンチ３００の幅は０．１ミクロン（μ）乃至２〜３ミクロンの範囲であることが好ましく、そのトレンチの深さは０．５ミクロン乃至６ミクロンの範囲であることが好ましい。トレンチ３００の“アスペクト比”は、深さ対幅の比として定義され、６以下である（６に等しいかまたは６より小さい）ことが好ましい。トレンチ３１０は、トレンチ３００の寸法と同じまたは同様の寸法を持っていてもよいが、そのような幾何学的形状は要求されない。単純化のために、トレンチ３００および３１０は図において同じ寸法を持つものとして示されている。トレンチ３００はトレンチ・キャパシタを形成し、トレンチ３１０はＳＯＩ基板のベース基板層１１０にコンタクト（接点形成、接触）するためのコンタクト構造を形成する。
【００１９】
図３は、トレンチ３００および３１０に例えばシリコン（好ましくはドープされた（不純物添加された）ポリシリコン）のような導電性材料１３０が充填（フィル）されるそのプロセスにおける第３のステップを示している。導電性層１３０は、ベース基板層１１０上にエピタキシャル・シリコンを成長させることによって、またはこの分野で周知の被着（デポジション）プロセス（例えば、化学気相成長または化学蒸着法（ＣＶＤ））によって、形成される。
【００２０】
図４は、装置１００の上面上に耐酸化層（膜）（oxide resistant layer）１４０が形成されるそのプロセスにおける第４のステップを示している。耐酸化層１４０は、窒化珪素（Ｓｉ３N４）、窒化チタン（ＴｉＮ）、窒化タングステン（WN）、窒化タンタル（ＴａＮ）またはその他の任意の適当な耐酸化材料で形成されてもよい。耐酸化層１４０は、５０Å乃至５００Åの範囲の厚さを有することが好ましい。耐酸化層１４０は、ベース基板層１１０と上側シリコン層１２０の間に発生し得る電気的短絡を実質的に防止する。
【００２１】
図５は、装置１００の上面の特定の部分の上にマスク膜（フィルム）１５０が被着（デポジット、堆積）されるそのプロセスにおける第５のステップを示している。マスク膜１５０は、フォトレジスト材料で形成されることが好ましいが、その他の適当なマスク膜を用いてもよい。典型例の実施形態において、マスク膜１５０は、トレンチ３００を除いて装置１００の上面の全ての部分を覆っている。図５に示されているように、マスク層１５０が被着された後、それは露光され、トレンチ３００に被着された第２の（別の）耐酸化膜層１４０の一部がエッチングにより除去されて、そのトレンチの底部における導電性層１３０を露出させる。
【００２２】
図６は、導電性層１３０上のトレンチ３００に第２の絶縁体層１６０が形成されるそのプロセスにおける第６のステップを示している。第２の絶縁体層１６０は、二酸化珪素で形成されることが好ましいが、その他の適当な絶縁体で形成されてもよい。第２の絶縁体層は、導電性材料１３０上に二酸化珪素を成長させること、または被着（その被着には、この分野で周知の追加的マスキング・ステップが必要であろう）によって、形成されればよい。第２の絶縁体層１６０は、１平方ミクロン〜５００平方ミクロンの範囲の面積（領域）を有することが好ましい。
【００２３】
図７は、耐酸化膜層１４０の一部が除去されるそのプロセスにおける第７のステップを示している。第２のマスク層１７０および異方性（anisotropic）エッチング・プロセスを用いて、トレンチ３１０の底部からおよび装置１００の上面から第２の耐酸化膜層１４０がそれぞれ除去される。
【００２４】
図８は、第２の導電性層１８０を用いてトレンチ３００と３１０の双方が充填されるそのプロセスにおける第８のステップを示している。第２の導電性層１８０は、シリコンで形成され、好ましくはポリシリコンで形成される。最初に、第２の導電性層１８０がトレンチ３００および３１０中に被着され、次いで装置１００の上面が平坦化されて（planarized）（それは例えば化学的機械的研磨または艶出し（ＣＭＰ、Chemical Mechanical Polishing）のような周知の技術を用いて行う）、図８に示された装置が形成される。
【００２５】
図９は、その装置１００の上面がマスク層２０５で部分的に覆われ、その装置のドーピングがイオン・インプランテーションによって行われる、そのプロセスにおける第９のステップを示している。イオン２００が装置１００においてインプラントされて半導体ベース基板層１１０におけるｎ型ドープ層（ｎドープ層、ｎ型添加層）（ｎ＋）２１０が形成されることが好ましい（図１０参照）。ｎ型ドープ層２１０を用いて、トリガ回路２４の抵抗３４を形成することが好ましい（図１４参照）。
【００２６】
図１０は、マスク層２０５が除去されるそのプロセスにおける第１０のステップを示している。この時点において、装置１００は、図１０に示されているように見える（形成される）。そのｎ型ドープ層２１０は、半導体ベース基板層１１０に配置されている。上述のように、そのｎ型ドープ層２１０は抵抗素子を形成する。
【００２７】
図１１は、ＳＯＩ基板に追加的トレンチ２２１および２２２が形成されるそのプロセスにおける第１１のステップを示している。好ましい実施形態において、その追加的トレンチ２２１および２２２はｎ型ドープ層２１０まで伸びることが好ましい。トレンチ２２１および２２２はエッチングおよびその他の周知のプロセスによって形成されてもよい。後で説明するように、トレンチ２２１および２２２を用いて、ｎ型ドープ層２１０に接触する（コンタクトを形成する）手段が形成される。図１１に示されているように、トレンチ２２１および２２２は、シリコン層１２０および絶縁体層１１５を貫通して僅かにｎ型ドープ層２１０中まで伸びるが、基板層１１０中までは伸びない。トレンチ２２１および２２２は、同じまたは同様の寸法を持っていてもよいが、そのような幾何学的形状は要求されない。単純化のために、トレンチ２２１および２２２は図において同じ寸法を持つものとして示されている。両トレンチ２２１および２２２を用いてｎ型ドープ層２１０に接触する（コンタクトを形成する）。
【００２８】
図１２は、追加的トレンチ２２１および２２２に第３の導電性層２３０（好ましくはポリシリコン）が充填されるそのプロセスにおける第１２のステップを示している。最初に、導電性層２３０がトレンチ２２１および２２２に被着され、次いで装置１００の上面が平坦化されて（それは例えば化学的機械的研磨または艶出し（ＣＭＰ、Chemical Mechanical Polishing）のような周知の技術を用いて行う）、図１２に示された装置が形成される。代替構成として、トレンチ２２１および２２２に例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような導電性（導体）金属を充填することができる。
【００２９】
図１３は、分離（アイソレーション）トレンチ２４０がエッチングされて絶縁材料で充填されるそのプロセスにおける第１３（最後）のステップを示している。分離トレンチ２４０は、周囲の電気素子から装置１００の電気的分離を実現する。分離トレンチ２４０は、この分野で周知のエッチング技術によって形成されてもよい。絶縁材料は、例えばＣＶＤのようなこの分野で周知の技術によって分離トレンチ２４０中に形成されてもよい。その絶縁材料は、任意の適当な絶縁体を含んでいてもよいが、ＳｉＯ２が好ましい。
【００３０】
このようにして、図１３に示されているように、上述のプロセスを用いてキャパシタおよび抵抗の装置１００が形成できる。トレンチ３００中に形成された導電性層１３０および１８０は、それぞれそのキャパシタの第１と第２の電極を形成し、ベース基板層１１０のトレンチ３００に隣接する部分はそのキャパシタの第１の電極の部分を形成する。第１の電極１３０へのコンタクトはトレンチ３１０の上にある金属ランド（コンタクト、丘）を介して行えばよく、第２の電極１８０へのコンタクトはトレンチ３００の上にある金属ランドを介して行えばよい。同様に、ｎ型ドープ層２１０は、トレンチ２２１および２２２を介して接触（コンタクト）される抵抗を形成する。
【００３１】
本発明の特徴（側面）は、ＳＯＩ基板上に形成されたトレンチ・キャパシタであって、そのトレンチに隣接しＳＯＩ基板の絶縁層１１５の下に配置されたベース基板層１１０の領域によって形成された第１の電極の部分を有するトレンチ・キャパシタであることを強調しておく。本発明の別の特徴は、トレンチ・キャパシタの近傍に形成されかつＳＯＩ基板の絶縁層１１５を貫通して伸びるコンタクト構造（トレンチ３１０）である。従って、トレンチ３００に形成される導電性層１３０および１８０はそれぞれ半導体キャパシタの第１と第２の電極を形成し、トレンチ３００と境を接するベース基板層１１０の部分は、トレンチ３１０に形成されたコンタクト構造を介して接触（コンタクト）されてもよい半導体キャパシタの第１の電極１３０の部分を形成する。
【００３２】
本発明のさらに別の利点は、装置１００の最上面が平坦（planar）で、それによって、間に挿入される層の形成ステップの必要なく、装置の上面の上に追加的レベルを形成することが可能になる。
【００３３】
トレンチ３００および３１０におけるキャパシタ構造に接触（コンタクト）するのに用いられる追加的レベル（誘電体、導電性コンタクト）、および追加的トレンチ２２１および２２２のベースにおける抵抗構造は、装置１００の最上面の上に形成されてもよいことに留意されたい。
【００３４】
本発明を典型例の実施形態に関して説明したが、本発明はそれに限定されるものではない。むしろ、請求の範囲は、本発明の均等物の範囲から逸脱することなく、この分野の当業者によって行われ得る発明のその他の変形および実施形態を含むよう広く解釈すべきである。
【図面の簡単な説明】
【図１】図１は、ＳＯＩ（シリコン・オン・インシュレータ）基板を示す側部断面図を示している。
【図２】図２は、１対のトレンチの形成を示すＳＯＩ基板を示す側部断面図を示している。
【図３】図３は、１対のトレンチに形成された導電性材料を示す側部断面図を示している。
【図４】図４は、耐酸化層の形成を示す側部断面図を示している。
【図５】図５は、マスク層の形成を示す側部断面図を示している。
【図６】図６は、第２の絶縁体層の形成を示す側部断面図を示している。
【図７】図７は、第２のマスク層の形成を示す側部断面図を示している。
【図８】図８は、第２の導電性層の形成を示す側部断面図を示している。
【図９】図９は、半導体装置におけるイオン・インプランテーションを示す側部断面図を示している。
【図１０】図１０は、マスク層を除去した後の半導体装置を示す側部断面図を示している。
【図１１】図１１は、追加的トレンチの形成を示す側部断面図を示している。
【図１２】図１２は、追加的トレンチにおける第３の導電性層の形成を示す側部断面図を示している。
【図１３】図１３は、分離トレンチの形成を示す側部断面図を示している。
【図１４】図１４は、静電放電保護回路を示している。
Claims (7)
- ベース基板と、前記ベース基板上に位置する絶縁層と、前記絶縁層上に位置するシリコン層とを含むＳＯＩ基板と、
前記ＳＯＩ基板に形成されていて、前記シリコン層および前記絶縁層を貫通して前記ベース基板にまで伸びるトレンチ・キャパシタと、
前記ＳＯＩ基板中に位置し、前記シリコン層と前記絶縁層とを貫通して前記ベース基板にまで伸びるキャパシタ・コンタクト部であって、前記トレンチ・キャパシタへの電気的接触を形成するキャパシタ・コンタクト部と、
前記ベース基板中に形成された抵抗素子であって、前記シリコン層と前記絶縁層とを貫通して当該抵抗素子まで伸びるコンタクト部を有する抵抗素子と、
を含み、
前記トレンチ・キャパシタ、前記キャパシタ・コンタクト部および前記抵抗素子は、静電放電回路用のトリガ回路を形成するよう互いに電気的に結合されているものである、
半導体装置。 - 前記トレンチ・キャパシタはトレンチに配置された少なくとも１つの絶縁体層を含むものである、請求項１に記載の半導体装置。
- 前記トレンチ・キャパシタは、前記トレンチ・キャパシタの底部に位置する第１の導電性層と、前記第１の導電性層上に位置するキャパシタ絶縁体層と、前記キャパシタ絶縁体層上に位置する第２の導電性層と、を含むものである、請求項２に記載の半導体装置。
- 前記第１の導電性層に隣接する前記ベース基板の部分は、前記第１の導電性層と共に前記トレンチ・キャパシタの一方の電極を形成するものである、請求項３に記載の半導体装置。
- 前記半導体装置は、さらに、静電放電から保護される回路に電気的に結合される入力／出力制御論理部と、前記入力／出力制御論理部に電気的に結合される静電放電（ＥＳＤ）論理回路と、前記静電放電論理回路に電気的に結合される入力／出力バッファ回路と、を含み、
前記静電放電論理回路は前記トリガ回路に電気的に結合されるものである、請求項１に記載の半導体装置。 - 前記半導体装置は、さらに、前記ＳＯＩ基板に形成され前記抵抗素子まで伸びる少なくとも１つの第１のトレンチを含み、この少なくとも１つの第１のトレンチは導電性材料が充填されているものであり、
前記半導体装置は、さらに、前記ＳＯＩ基板に形成され前記シリコン層および前記絶縁層を貫通して前記ベース基板にまで伸びる少なくとも１つの第１の分離トレンチを含み、この少なくとも１つの第１の分離トレンチは絶縁材料が充填されているものである、
請求項１に記載の半導体装置。 - ベース基板と、前記ベース基板上に位置する絶縁層と、前記絶縁層上に位置するシリコン層とを含むＳＯＩ基板を供給するステップと、
前記シリコン層および前記絶縁層を貫通して前記ベース基板まで伸びる少なくとも１つのトレンチ・キャパシタ構造を形成するステップと、
前記ＳＯＩ基板中に位置し、前記シリコン層と前記絶縁層とを貫通して前記ベース基板にまで伸びるキャパシタ・コンタクト部であって、前記少なくとも１つのトレンチ・キャパシタ構造用のコンタクト部を形成するキャパシタ・コンタクト部を形成するステップと、
前記シリコン層と前記絶縁層とを貫通して当該抵抗素子まで伸びるコンタクト部を有する少なくとも１つの抵抗素子を前記ベース基板中に形成するステップと、
を含み、
前記トレンチ・キャパシタ、前記キャパシタ・コンタクト部および前記抵抗素子が、静電放電回路用のトリガ回路を形成するよう互いに電気的に結合される、
半導体装置を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/617,687 US6384452B1 (en) | 2000-07-17 | 2000-07-17 | Electrostatic discharge protection device with monolithically formed resistor-capacitor portion |
| US09/617687 | 2000-07-17 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002076131A JP2002076131A (ja) | 2002-03-15 |
| JP2002076131A5 JP2002076131A5 (ja) | 2008-08-14 |
| JP4931296B2 true JP4931296B2 (ja) | 2012-05-16 |
Family
ID=24474623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001217199A Expired - Fee Related JP4931296B2 (ja) | 2000-07-17 | 2001-07-17 | 半導体装置、および半導体装置を形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6384452B1 (ja) |
| EP (1) | EP1174923A1 (ja) |
| JP (1) | JP4931296B2 (ja) |
| KR (1) | KR100829404B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW502453B (en) * | 2001-09-06 | 2002-09-11 | Winbond Electronics Corp | MOSFET and the manufacturing method thereof |
| JP4991134B2 (ja) * | 2005-09-15 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| GB2433649B (en) * | 2005-12-22 | 2011-01-19 | Cambridge Semiconductor Ltd | Semiconductor-on-insulator structures |
| US7560761B2 (en) | 2006-01-09 | 2009-07-14 | International Business Machines Corporation | Semiconductor structure including trench capacitor and trench resistor |
| US7746607B2 (en) * | 2006-04-27 | 2010-06-29 | International Business Machines Corporation | Substrate triggering for ESD protection in SOI |
| JP4320038B2 (ja) | 2007-03-16 | 2009-08-26 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
| US8648438B2 (en) | 2011-10-03 | 2014-02-11 | International Business Machines Corporation | Structure and method to form passive devices in ETSOI process flow |
| US8557657B1 (en) * | 2012-05-18 | 2013-10-15 | International Business Machines Corporation | Retrograde substrate for deep trench capacitors |
| US8841174B1 (en) | 2013-07-01 | 2014-09-23 | International Business Machines Corporation | Silicon controlled rectifier with integral deep trench capacitor |
| US10804900B2 (en) * | 2018-08-21 | 2020-10-13 | Texas Instruments Incorporated | Pad limited configurable logic device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0435047A3 (en) | 1989-12-19 | 1992-07-15 | National Semiconductor Corporation | Electrostatic discharge protection for integrated circuits |
| JP3439493B2 (ja) | 1992-12-01 | 2003-08-25 | 沖電気工業株式会社 | 半導体記憶装置の製造方法 |
| JP3195474B2 (ja) | 1993-09-20 | 2001-08-06 | 富士通株式会社 | 半導体装置 |
| JPH0888323A (ja) | 1994-09-19 | 1996-04-02 | Nippondenso Co Ltd | 半導体集積回路装置 |
| JPH09331072A (ja) | 1996-06-12 | 1997-12-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5770875A (en) * | 1996-09-16 | 1998-06-23 | International Business Machines Corporation | Large value capacitor for SOI |
| KR20010017814A (ko) * | 1999-08-14 | 2001-03-05 | 윤종용 | 소이 구조를 갖는 반도체 집적 회로 |
| JP2001068647A (ja) * | 1999-08-30 | 2001-03-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| TW503439B (en) * | 2000-01-21 | 2002-09-21 | United Microelectronics Corp | Combination structure of passive element and logic circuit on silicon on insulator wafer |
-
2000
- 2000-07-17 US US09/617,687 patent/US6384452B1/en not_active Expired - Lifetime
-
2001
- 2001-07-02 EP EP01116031A patent/EP1174923A1/en not_active Withdrawn
- 2001-07-16 KR KR1020010042929A patent/KR100829404B1/ko not_active IP Right Cessation
- 2001-07-17 JP JP2001217199A patent/JP4931296B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020007228A (ko) | 2002-01-26 |
| JP2002076131A (ja) | 2002-03-15 |
| KR100829404B1 (ko) | 2008-05-15 |
| EP1174923A1 (en) | 2002-01-23 |
| US6384452B1 (en) | 2002-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6344964B1 (en) | Capacitor having sidewall spacer protecting the dielectric layer | |
| US5519248A (en) | Circuits for ESD protection of metal-to-metal antifuses during processing | |
| CN100466225C (zh) | 半导体晶片及其制造方法 | |
| TW548830B (en) | Semiconductor device and method of manufacturing the same | |
| JP4931296B2 (ja) | 半導体装置、および半導体装置を形成する方法 | |
| TW473973B (en) | Method of manufacturing semiconductor integrated circuit | |
| JPH08274258A (ja) | 導電トレンチを有する集積回路コンデンサ | |
| EP0534271B1 (en) | Semiconductor device having improved frequency response | |
| US6228707B1 (en) | Semiconductor arrangement having capacitive structure and manufacture thereof | |
| US5841182A (en) | Capacitor structure in a bonded wafer and method of fabrication | |
| TW413943B (en) | Self aligned contact pad in a semiconductor device and method for forming thereof | |
| US6239010B1 (en) | Method for manually manufacturing capacitor | |
| US7651921B2 (en) | Semiconductor device having a frontside contact and vertical trench isolation and method of fabricating same | |
| JP3425582B2 (ja) | 半導体装置及びその製造方法 | |
| JPH10313094A (ja) | アナログ機能のためのキャパシターの製造方法 | |
| US6538283B1 (en) | Silicon-on-insulator (SOI) semiconductor structure with additional trench including a conductive layer | |
| US7560777B1 (en) | Protection element and method of manufacture | |
| KR19980040650A (ko) | 반도체메모리 장치의 커패시터 제조방법 | |
| JP4149643B2 (ja) | 半導体装置の製造方法 | |
| US7071092B2 (en) | Method of manufacturing antenna proximity lines | |
| JP2004247661A (ja) | 半導体装置およびその製造方法 | |
| CN110943066A (zh) | 具有高电阻晶片的半导体结构及高电阻晶片的接合方法 | |
| US20040152344A1 (en) | Thin film capacitor and fabrication method thereof | |
| JPH08274265A (ja) | 半導体装置 | |
| JP2000228445A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20060721 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060721 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080627 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080627 |
|
| RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20081219 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20081224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20081219 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110826 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110831 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120201 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |