JPH08274258A - 導電トレンチを有する集積回路コンデンサ - Google Patents
導電トレンチを有する集積回路コンデンサInfo
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- JPH08274258A JPH08274258A JP8097474A JP9747496A JPH08274258A JP H08274258 A JPH08274258 A JP H08274258A JP 8097474 A JP8097474 A JP 8097474A JP 9747496 A JP9747496 A JP 9747496A JP H08274258 A JPH08274258 A JP H08274258A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 底部電極層５２の下に被着された導電トレン
チ５０であって、底部電極層を半導体基板１４，１６に
電気接続する導電トレンチ５０を有する集積回路用のコ
ンデンサ５８を提供する。 【解決手段】 導電トレンチは、底部電極層への上面コ
ンタクトの必要を省く。半導体基板は、例えば、グラン
ドに接続される。
チ５０であって、底部電極層を半導体基板１４，１６に
電気接続する導電トレンチ５０を有する集積回路用のコ
ンデンサ５８を提供する。 【解決手段】 導電トレンチは、底部電極層への上面コ
ンタクトの必要を省く。半導体基板は、例えば、グラン
ドに接続される。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、集積回路に関
し、さらに詳しくは、導電トレンチ(conductive trenc
h) を有する集積回路用のコンデンサ構造に関する
し、さらに詳しくは、導電トレンチ(conductive trenc
h) を有する集積回路用のコンデンサ構造に関する
【０００２】
【従来の技術】コンデンサは一般的な集積回路の基本構
成要素であり、所望される特定の回路用途に応じてさま
ざまなコンデンサ構造が存在する。このような構造の１
つは、「バイパス・コンデンサ」として知られ、例え
ば、高周波数で動作する集積回路用の電圧源ライン上の
雑音を低減するために利用される。
成要素であり、所望される特定の回路用途に応じてさま
ざまなコンデンサ構造が存在する。このような構造の１
つは、「バイパス・コンデンサ」として知られ、例え
ば、高周波数で動作する集積回路用の電圧源ライン上の
雑音を低減するために利用される。
【０００３】
【発明が解決しようとする課題および課題を解決するた
めの手段】一般的な従来のバイパス・コンデンサは、金
属の上部電極と、高濃度にドーピングされたポリシリコ
ンの底部電極と、窒化シリコンの誘電体とを用いる。し
かし、この従来のコンデンサの欠点は、底部電極が集積
回路の上層のいくつかを介して形成される金属コンタク
トを必要とすることである。底部電極に対するこのコン
タクトは、集積回路上で付加的な表面領域を必要とし、
底部電極両端にかなり高い直列抵抗を生じさせる。これ
は、底部電極が一般に約１４０オーム／平方のシート抵
抗を有し、底部電極に対するコンタクトが一般に電極の
一端部でのみ形成されるためである。従って、接触した
端部から電極の反対端部まで、底部電極両端で高い抵抗
が存在する。この従来のコンデンサの別の欠点は、グラ
ンドまたは他の最低電位源に接続するため、上部電極に
対する金属コンタクトまたは底部電極に対する金属コン
タクトのいずれかを集積回路レイアウトの上部に配線し
なければならないことである。
めの手段】一般的な従来のバイパス・コンデンサは、金
属の上部電極と、高濃度にドーピングされたポリシリコ
ンの底部電極と、窒化シリコンの誘電体とを用いる。し
かし、この従来のコンデンサの欠点は、底部電極が集積
回路の上層のいくつかを介して形成される金属コンタク
トを必要とすることである。底部電極に対するこのコン
タクトは、集積回路上で付加的な表面領域を必要とし、
底部電極両端にかなり高い直列抵抗を生じさせる。これ
は、底部電極が一般に約１４０オーム／平方のシート抵
抗を有し、底部電極に対するコンタクトが一般に電極の
一端部でのみ形成されるためである。従って、接触した
端部から電極の反対端部まで、底部電極両端で高い抵抗
が存在する。この従来のコンデンサの別の欠点は、グラ
ンドまたは他の最低電位源に接続するため、上部電極に
対する金属コンタクトまたは底部電極に対する金属コン
タクトのいずれかを集積回路レイアウトの上部に配線し
なければならないことである。
【０００４】従って、底部電極の直列抵抗を低減し、コ
ンデンサに必要な集積回路表面積を低減し、コンデンサ
電極を最低電位源に接続するために集積回路の表面上で
金属配線を施す必要を省く集積回路コンデンサが必要と
される。
ンデンサに必要な集積回路表面積を低減し、コンデンサ
電極を最低電位源に接続するために集積回路の表面上で
金属配線を施す必要を省く集積回路コンデンサが必要と
される。
【０００５】
【実施例】簡単には、本発明は、底部電極層の下に被着
された(disposed)導電トレンチであって、この底部電極
層を半導体基板に電気接続する導電トレンチからなる、
集積回路用のコンデンサを提供する。半導体基板とは反
対の導電型を有する半導体層と、絶縁層とは、基板の上
に被着され、導電トレンチは絶縁層および半導体層の両
方を介して、半導体基板まで延在する。一実施例では、
導電トレンチにより、基板に接続されるグランド基準電
位に、底部電極層を接続できる。
された(disposed)導電トレンチであって、この底部電極
層を半導体基板に電気接続する導電トレンチからなる、
集積回路用のコンデンサを提供する。半導体基板とは反
対の導電型を有する半導体層と、絶縁層とは、基板の上
に被着され、導電トレンチは絶縁層および半導体層の両
方を介して、半導体基板まで延在する。一実施例では、
導電トレンチにより、基板に接続されるグランド基準電
位に、底部電極層を接続できる。
【０００６】本発明は、本発明によるコンデンサの製造
を示す断面図である図１ないし図８を参照してさらに詳
しく説明できる。図１において、半導体層１０は、半導
体基板１２の上に形成される。半導体層１０は、高濃度
にドーピングされたＮ型エピタキシャル埋設層１８と、
低濃度にドーピングされたＮ型エピタキシャル層２０と
によって構成される。半導体基板１２は、高濃度にドー
ピングされたＰ型半導体ウェハ１４と、上部の低濃度に
ドーピングされたＰ型エピタキシャル層１６とによって
構成される。ウェハ１４は、例えば、０．０９〜０．１
１オームｃｍのバルク抵抗を有するシリコンであり、エ
ピタキシャル層２０は、例えば約１ミクロンの厚さを有
する。エピタキシャル層１６，１８，２０は、従来の方
法を利用してウェハ１４上に形成され、例えばシリコン
である。
を示す断面図である図１ないし図８を参照してさらに詳
しく説明できる。図１において、半導体層１０は、半導
体基板１２の上に形成される。半導体層１０は、高濃度
にドーピングされたＮ型エピタキシャル埋設層１８と、
低濃度にドーピングされたＮ型エピタキシャル層２０と
によって構成される。半導体基板１２は、高濃度にドー
ピングされたＰ型半導体ウェハ１４と、上部の低濃度に
ドーピングされたＰ型エピタキシャル層１６とによって
構成される。ウェハ１４は、例えば、０．０９〜０．１
１オームｃｍのバルク抵抗を有するシリコンであり、エ
ピタキシャル層２０は、例えば約１ミクロンの厚さを有
する。エピタキシャル層１６，１８，２０は、従来の方
法を利用してウェハ１４上に形成され、例えばシリコン
である。
【０００７】絶縁トレンチ２２は、反応性イオン・エッ
チングなど周知の方法を利用して形成される。前にパタ
ーニングされたハードマスク２４は、周知なように、エ
ッチングの前に絶縁トレンチ２２の位置を定める。ハー
ドマスク２４は、例えば、約２，６００オングストロー
ムの厚さを有する酸化物層２６，約１，５００オングス
トロームの厚さを有する窒化物層２８，窒化物層２８の
真下に被着され、約５００オングストロームの厚さを有
するポリシリコン層（図示せず）およびポリシリコン層
（図示せず）の真下と、エピタキシャル層２０上に被着
され、約１５０オングストロームの厚さを有する酸化物
層（図示せず）とによって構成される。酸化物層２６
は、例えば、周知のように、炉内で硬化されたＴＥＯＳ
(tetraethylorthosilicate) から形成される。
チングなど周知の方法を利用して形成される。前にパタ
ーニングされたハードマスク２４は、周知なように、エ
ッチングの前に絶縁トレンチ２２の位置を定める。ハー
ドマスク２４は、例えば、約２，６００オングストロー
ムの厚さを有する酸化物層２６，約１，５００オングス
トロームの厚さを有する窒化物層２８，窒化物層２８の
真下に被着され、約５００オングストロームの厚さを有
するポリシリコン層（図示せず）およびポリシリコン層
（図示せず）の真下と、エピタキシャル層２０上に被着
され、約１５０オングストロームの厚さを有する酸化物
層（図示せず）とによって構成される。酸化物層２６
は、例えば、周知のように、炉内で硬化されたＴＥＯＳ
(tetraethylorthosilicate) から形成される。
【０００８】絶縁トレンチ２２がエッチングされた後、
トレンチ２２の壁に線形酸化物３０が形成され、別のポ
リシリコン層（図示せず）が被着され、エッチバックさ
れて、トレンチ２２においてポリシリコン充填３２とな
る。例えば、線形酸化物３０は、従来の炉内ＴＥＯＳプ
ロセスで形成される場合に約３，０００オングストロー
ムの厚さを有し、充填３２となるポリシリコン層（図示
せず）は、約８，０００オングストロームの厚さに被着
される。絶縁トレンチ２２は、例えば約５ミクロンの深
さを有し、ポリシリコン充填３２は好ましくはドーピン
グされない。
トレンチ２２の壁に線形酸化物３０が形成され、別のポ
リシリコン層（図示せず）が被着され、エッチバックさ
れて、トレンチ２２においてポリシリコン充填３２とな
る。例えば、線形酸化物３０は、従来の炉内ＴＥＯＳプ
ロセスで形成される場合に約３，０００オングストロー
ムの厚さを有し、充填３２となるポリシリコン層（図示
せず）は、約８，０００オングストロームの厚さに被着
される。絶縁トレンチ２２は、例えば約５ミクロンの深
さを有し、ポリシリコン充填３２は好ましくはドーピン
グされない。
【０００９】図２を参照して、酸化物層２６は、例えば
反応性イオン・エッチングによって除去され、窒化物層
２８はパターニングされて、窒化物マスク層３４とな
る。窒化物層２８は、例えば、ハードマスク２４のポリ
シリコン層（図示せず）をエッチストップとして利用し
て反応性イオン・エッチングによってパターニングされ
る。
反応性イオン・エッチングによって除去され、窒化物層
２８はパターニングされて、窒化物マスク層３４とな
る。窒化物層２８は、例えば、ハードマスク２４のポリ
シリコン層（図示せず）をエッチストップとして利用し
て反応性イオン・エッチングによってパターニングされ
る。
【００１０】図３において、窒化物マスク層３４は、活
性領域(active area) ３８を定めるため、従来のプロセ
スを利用して、酸化物などのフィールド分離層３６を成
長するために用いられる。フィールド分離層３６は、例
えば約７，０００オングストロームの厚さを有する。次
に、窒化物マスク層３４と、ハードマスク２４の残りの
ポリシリコンおよび酸化物層（図示せず）とは、例えば
湿式エッチングによって除去され、活性領域３８におい
てエピタキシャル層２０を露出する。
性領域(active area) ３８を定めるため、従来のプロセ
スを利用して、酸化物などのフィールド分離層３６を成
長するために用いられる。フィールド分離層３６は、例
えば約７，０００オングストロームの厚さを有する。次
に、窒化物マスク層３４と、ハードマスク２４の残りの
ポリシリコンおよび酸化物層（図示せず）とは、例えば
湿式エッチングによって除去され、活性領域３８におい
てエピタキシャル層２０を露出する。
【００１１】図４を参照して、例えば約４００オングス
トロームのスクリーン酸化物層（図示せず）は、エピタ
キシャル層２０の活性領域３８において成長される。次
に、絶縁層４０はフィールド分離層３６および活性領域
３８の上に形成される。絶縁層４０は、例えば、約１，
０００オングストロームの厚さを有する窒化シリコンで
ある。高濃度にドーピングされたＰ型ドーピング層４２
は、例えば、約８×１０13／ｃｍ2 の注入量および約１
５０ｋｅＶのエネルギでホウ素を用いて、絶縁層４０を
介してイオン注入することによって、エピタキシャル層
２０に任意に形成される。ドーピング領域４２は、例え
ば、約９００゜Ｃで３０分間窒素内でアニールすること
によって活性化される。尚、ドーピング領域４２は、エ
ピタキシャル層２０内に実質的に含まれ、フィールド分
離層３６によってそのエッジ部にて定められることに理
解されたい。
トロームのスクリーン酸化物層（図示せず）は、エピタ
キシャル層２０の活性領域３８において成長される。次
に、絶縁層４０はフィールド分離層３６および活性領域
３８の上に形成される。絶縁層４０は、例えば、約１，
０００オングストロームの厚さを有する窒化シリコンで
ある。高濃度にドーピングされたＰ型ドーピング層４２
は、例えば、約８×１０13／ｃｍ2 の注入量および約１
５０ｋｅＶのエネルギでホウ素を用いて、絶縁層４０を
介してイオン注入することによって、エピタキシャル層
２０に任意に形成される。ドーピング領域４２は、例え
ば、約９００゜Ｃで３０分間窒素内でアニールすること
によって活性化される。尚、ドーピング領域４２は、エ
ピタキシャル層２０内に実質的に含まれ、フィールド分
離層３６によってそのエッジ部にて定められることに理
解されたい。
【００１２】ここで図５を参照して、酸化物層４４は、
垂直トレンチ４６を定めて形成するためのハードマスク
として機能するように形成される。酸化物層４４および
絶縁層４０は、既知の方法を利用してパターニングさ
れ、次に垂直トレンチ４６は、周知のように、例えば反
応性イオン・エッチングを用いて形成される。完全に形
成されると、トレンチ４６はウェハ１４までエピタキシ
ャル層２０，１８，１６を介して延在し、前述のように
絶縁トレンチ２２を形成するために用いた実質的に同じ
処理方法を利用して形成される。ドーピング領域４２
は、好ましくは各垂直トレンチ４６を取り囲む。
垂直トレンチ４６を定めて形成するためのハードマスク
として機能するように形成される。酸化物層４４および
絶縁層４０は、既知の方法を利用してパターニングさ
れ、次に垂直トレンチ４６は、周知のように、例えば反
応性イオン・エッチングを用いて形成される。完全に形
成されると、トレンチ４６はウェハ１４までエピタキシ
ャル層２０，１８，１６を介して延在し、前述のように
絶縁トレンチ２２を形成するために用いた実質的に同じ
処理方法を利用して形成される。ドーピング領域４２
は、好ましくは各垂直トレンチ４６を取り囲む。
【００１３】図６に示すように、垂直トレンチ４６は、
導電材料４８で充填され、導電トレンチ５０となる。導
電材料４８は、ポリシリコン層（図示せず）を例えば約
８，０００オングストロームの厚さに被着することによ
って形成できる。このポリシリコン層は、周知のよう
に、Ｐ型となるように、被着中にホウ素で高濃度にドー
ピングされ、次にポリシリコン層は、例えば反応性イオ
ン・エッチングを用いて標準的な平坦化プロセスにおい
てエッチバックされる。
導電材料４８で充填され、導電トレンチ５０となる。導
電材料４８は、ポリシリコン層（図示せず）を例えば約
８，０００オングストロームの厚さに被着することによ
って形成できる。このポリシリコン層は、周知のよう
に、Ｐ型となるように、被着中にホウ素で高濃度にドー
ピングされ、次にポリシリコン層は、例えば反応性イオ
ン・エッチングを用いて標準的な平坦化プロセスにおい
てエッチバックされる。
【００１４】次に、導電トレンチ５０の上でこれに接触
して、底部電極層５２が形成される。底部電極層５２
は、ポリシリコン層を約１，８００オングストロームの
厚さに被着することによって形成できる。このポリシリ
コン層は、例えば、約３．５×１０15／ｃｍ2 の注入量
で、約２０ｋｅＶのエネルギにてイオン注入することに
よってホウ素で好ましくはドーピングされ、底部電極層
５２のシート抵抗は約１４０オーム／平方となる。尚、
導電トレンチ５０は、最終的なコンデンサにおいて底部
電極層５２を半導体ウェハ１４に電気接続し、導電材料
４８は、好ましくは高濃度にドーピングされたＰ型ポリ
シリコンであることに留意されたい。また、導電トレン
チ５０は、最終的なコンデンサにおいてドーピング領域
４２に電気接続される。
して、底部電極層５２が形成される。底部電極層５２
は、ポリシリコン層を約１，８００オングストロームの
厚さに被着することによって形成できる。このポリシリ
コン層は、例えば、約３．５×１０15／ｃｍ2 の注入量
で、約２０ｋｅＶのエネルギにてイオン注入することに
よってホウ素で好ましくはドーピングされ、底部電極層
５２のシート抵抗は約１４０オーム／平方となる。尚、
導電トレンチ５０は、最終的なコンデンサにおいて底部
電極層５２を半導体ウェハ１４に電気接続し、導電材料
４８は、好ましくは高濃度にドーピングされたＰ型ポリ
シリコンであることに留意されたい。また、導電トレン
チ５０は、最終的なコンデンサにおいてドーピング領域
４２に電気接続される。
【００１５】図７において、底部電極層５２は、例え
ば、絶縁層４０をエッチストップとして反応性イオン・
エッチングを利用してパターニングされ、底部コンデン
サ電極を定める。誘電層５４は、例えば約５００オング
ストロームの厚さの窒化シリコンを被着することによっ
て形成され、酸化物層５６は周知のように形成・パター
ニングされて、以下で説明する上部電極のための開口部
となる。誘電層５４の厚さをよりよく制御するため、酸
化物層５６は、誘電層５４をエッチストップとして、湿
式エッチング剤を用いてパターニングされことが好まし
い。
ば、絶縁層４０をエッチストップとして反応性イオン・
エッチングを利用してパターニングされ、底部コンデン
サ電極を定める。誘電層５４は、例えば約５００オング
ストロームの厚さの窒化シリコンを被着することによっ
て形成され、酸化物層５６は周知のように形成・パター
ニングされて、以下で説明する上部電極のための開口部
となる。誘電層５４の厚さをよりよく制御するため、酸
化物層５６は、誘電層５４をエッチストップとして、湿
式エッチング剤を用いてパターニングされことが好まし
い。
【００１６】最後に、図８は、本発明により完全に形成
されたコンデンサ５８を示す。障壁層６０および金属層
６２からなる上部電極層６４は、酸化物層５６によって
定められるように、誘電層５４上に形成される。一例と
して、障壁層６０は、約１，０００オングストロームの
厚さに被着されたチタン・タングステンであり、金属層
６２は約６，５００オングストロームの厚さのアルミニ
ウム／銅合金である。あるいは、上部電極６４は誘電層
５４と接触したポリシリコン層を含んでもよいことが当
業者に理解される。
されたコンデンサ５８を示す。障壁層６０および金属層
６２からなる上部電極層６４は、酸化物層５６によって
定められるように、誘電層５４上に形成される。一例と
して、障壁層６０は、約１，０００オングストロームの
厚さに被着されたチタン・タングステンであり、金属層
６２は約６，５００オングストロームの厚さのアルミニ
ウム／銅合金である。あるいは、上部電極６４は誘電層
５４と接触したポリシリコン層を含んでもよいことが当
業者に理解される。
【００１７】従って、コンデンサ５８は、上部電極層６
４，誘電層５４および底部電極層５２を含む。導電トレ
ンチ５０は、底部電極層５２を半導体ウェハ１４に電気
接続する。好ましくは、ウェハ１４は、周知のようにグ
ランドまたは最低基準電位源に電気接続される。従っ
て、コンデンサ５８の底部電極は、上部コンタクトを必
要とせずに、電位源に接続される。例えば、半導体ウェ
ハ１４の背面は、グランド電位に接続するために被着さ
れた金属層を有してもよい。上部電極層６４は、従来の
ように接続される。
４，誘電層５４および底部電極層５２を含む。導電トレ
ンチ５０は、底部電極層５２を半導体ウェハ１４に電気
接続する。好ましくは、ウェハ１４は、周知のようにグ
ランドまたは最低基準電位源に電気接続される。従っ
て、コンデンサ５８の底部電極は、上部コンタクトを必
要とせずに、電位源に接続される。例えば、半導体ウェ
ハ１４の背面は、グランド電位に接続するために被着さ
れた金属層を有してもよい。上部電極層６４は、従来の
ように接続される。
【００１８】本発明による利点は、底部電極層５２の直
列抵抗は、底部電極への上面コンタクトを必要とする従
来のコンデンサに比べて大幅に低減されることである。
特に、底部電極層５２の任意の部分と、ウェハ１４を介
したグランドに最も近い接続との間で直列抵抗が実質的
に存在しないように、十分な数の導電トレンチ５０を設
けることができることである。
列抵抗は、底部電極への上面コンタクトを必要とする従
来のコンデンサに比べて大幅に低減されることである。
特に、底部電極層５２の任意の部分と、ウェハ１４を介
したグランドに最も近い接続との間で直列抵抗が実質的
に存在しないように、十分な数の導電トレンチ５０を設
けることができることである。
【００１９】上述のように、ドーピング領域４２は任意
である。ドーピング領域４２は、導電トレンチ５０を接
続する抵抗の低い電気経路を設けることにより、底部電
極層５２の直列抵抗の低減に寄与するので、ドーピング
層４２は好ましい。
である。ドーピング領域４２は、導電トレンチ５０を接
続する抵抗の低い電気経路を設けることにより、底部電
極層５２の直列抵抗の低減に寄与するので、ドーピング
層４２は好ましい。
【００２０】窒化シリコンとして誘電層５４を説明した
が、別の実施例では、他の適切な誘電体も利用できるこ
とが当業者に理解される。このような誘電体は、窒化シ
リコンよりも高い誘電率を有してもよく、そのためさら
に大きい容量／面積特性を有するコンデンサが得られ
る。また、さまざまな従来の材料を利用して、上部電極
層６４を形成してもよい。例えば、上部電極層６４は、
二重ポリシリコン・コンデンサ構造で用いられるよう
に、金属層の下のポリシリコン層でもよい。さらに、半
導体ウェハ１４はシリコンに限定されず、他の適切な半
導体材料でもよい。絶縁トレンチ２２（図１参照）も任
意であるが、これを用いると、任意のドーピング領域４
２からの拡散流出(out-diffusion) を封じるという利点
がある。よって、絶縁トレンチ２２は、集積回路上で他
のデバイスとコンデンサ５８の高密度実装を可能にす
る。
が、別の実施例では、他の適切な誘電体も利用できるこ
とが当業者に理解される。このような誘電体は、窒化シ
リコンよりも高い誘電率を有してもよく、そのためさら
に大きい容量／面積特性を有するコンデンサが得られ
る。また、さまざまな従来の材料を利用して、上部電極
層６４を形成してもよい。例えば、上部電極層６４は、
二重ポリシリコン・コンデンサ構造で用いられるよう
に、金属層の下のポリシリコン層でもよい。さらに、半
導体ウェハ１４はシリコンに限定されず、他の適切な半
導体材料でもよい。絶縁トレンチ２２（図１参照）も任
意であるが、これを用いると、任意のドーピング領域４
２からの拡散流出(out-diffusion) を封じるという利点
がある。よって、絶縁トレンチ２２は、集積回路上で他
のデバイスとコンデンサ５８の高密度実装を可能にす
る。
【００２１】上部電極層６４は、コンデンサ５８の新規
な構造のため、集積回路上のボンディング・パッドまた
は金属電源バスの下に形成できる場合もある。これは、
従来のコンデンサで必要だった底部電極層５２用の上面
コンタクトがないためである。上部電極層６４をボンデ
ィング・パッドの下に配置することの利点は、コンデン
サ５８に必要なレイアウト面積が小さくなることであ
る。これは、３０ｐＦ以上の容量を有する大型コンデン
サの場合に特に有利である。
な構造のため、集積回路上のボンディング・パッドまた
は金属電源バスの下に形成できる場合もある。これは、
従来のコンデンサで必要だった底部電極層５２用の上面
コンタクトがないためである。上部電極層６４をボンデ
ィング・パッドの下に配置することの利点は、コンデン
サ５８に必要なレイアウト面積が小さくなることであ
る。これは、３０ｐＦ以上の容量を有する大型コンデン
サの場合に特に有利である。
【００２２】特定の実施例について説明してきたが、本
発明はさまざまな他の実施例で利用できることが当業者
に理解される。例えば、半導体ウェハ１４は、他の層の
導電型を相応に変えることによってＮ型材料にできる。
また、コンデンサ５８は、絶縁トレンチ２２を有してい
ない構造にも形成できる。さらに、導電トレンチ５０は
エッチングする必要がなく、他の方法によって形成でき
る。
発明はさまざまな他の実施例で利用できることが当業者
に理解される。例えば、半導体ウェハ１４は、他の層の
導電型を相応に変えることによってＮ型材料にできる。
また、コンデンサ５８は、絶縁トレンチ２２を有してい
ない構造にも形成できる。さらに、導電トレンチ５０は
エッチングする必要がなく、他の方法によって形成でき
る。
【００２３】以上、集積回路用の新規なコンデンサ構造
が提供されたことが明らかである。このコンデンサは、
従来のコンデンサに比べて底部電極の直列抵抗を大幅に
低減し、集積回路においてコンデンサを設けるために必
要なレイアウト面積を低減する。また、本発明は、コン
デンサ電極の１つをグランド電位に接続するため集積回
路の表面上で金属配線する必要を省く。
が提供されたことが明らかである。このコンデンサは、
従来のコンデンサに比べて底部電極の直列抵抗を大幅に
低減し、集積回路においてコンデンサを設けるために必
要なレイアウト面積を低減する。また、本発明は、コン
デンサ電極の１つをグランド電位に接続するため集積回
路の表面上で金属配線する必要を省く。
【図１ないし図８】本発明によるコンデンサの製造にお
ける順次工程を示す断面図である。
ける順次工程を示す断面図である。
１０ 半導体層 １２ 半導体基板 １４ 高濃度にドーピングされたＰ型半導体ウェハ １６ 低濃度にドーピングされたエピタキシャル層 １８ 高濃度にドーピングされたＮ型エピタキシャル埋
設層 ２０ 低濃度にドーピングされたＮ型エピタキシャル層 ２２ 絶縁トレンチ ２４ ハードマスク ２６ 酸化物層 ２８ 窒化物層 ３０ 線形酸化物 ３２ ポリシリコン充填 ３４ 窒化物マスク層 ３６ フィールド分離層 ３８ 活性領域 ４０ 絶縁層 ４２ 高濃度にドーピングされたＰ型ドーピング層 ４４ 酸化物層 ４６ 垂直トレンチ ４８ 導電材料 ５０ 導電トレンチ ５２ 底部電極層 ５４ 誘電層 ５６ 酸化物層 ５８ コンデンサ ６０ 障壁層 ６２ 金属層 ６４ 上部電極層
設層 ２０ 低濃度にドーピングされたＮ型エピタキシャル層 ２２ 絶縁トレンチ ２４ ハードマスク ２６ 酸化物層 ２８ 窒化物層 ３０ 線形酸化物 ３２ ポリシリコン充填 ３４ 窒化物マスク層 ３６ フィールド分離層 ３８ 活性領域 ４０ 絶縁層 ４２ 高濃度にドーピングされたＰ型ドーピング層 ４４ 酸化物層 ４６ 垂直トレンチ ４８ 導電材料 ５０ 導電トレンチ ５２ 底部電極層 ５４ 誘電層 ５６ 酸化物層 ５８ コンデンサ ６０ 障壁層 ６２ 金属層 ６４ 上部電極層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ニール・ティー・トラクト アメリカ合衆国アリゾナ州メサ、イーエス ティー40、サウス・ロジャース・ストリー ト2322 (72)発明者 ロバート・エー・プローア アメリカ合衆国アリゾナ州メサ、サウス・ パターソン2607
Claims (3)
- 【請求項１】 集積回路用のコンデンサ（５８）であっ
て：第１導電型の半導体基板（１２）；第１開口部を有
し、かつ前記半導体基板の上にある、第２導電型の半導
体層（１０）；第２開口部を有し、かつ前記半導体層の
上にある絶縁層（４０）；前記絶縁層の上にある底部電
極層（５２）；前記底部電極層に被着された誘電層（５
４）；前記誘電層に被着された上部電極層（６４）；お
よび前記底部電極層の下に被着され、かつ前記絶縁層の
前記第２開口部を介し、前記半導体層の前記第１開口部
を介して前記半導体基板まで延在する導電トレンチ（５
０）であって、前記導電トレンチは、前記底部電極層お
よび前記半導体基板を電気接続する導電トレンチ（５
０）；によって構成されることを特徴とする集積回路用
のコンデンサ（５８）。 - 【請求項２】 集積回路用のコンデンサであって：第１
導電型のシリコン半導体基板（１２）；第１開口部を有
し、かつ前記シリコン半導体基板の上にある、第２導電
型のシリコン半導体層（１０）；第２開口部を有し、か
つ前記シリコン半導体層の上にある窒化シリコン絶縁層
（４０）；前記窒化シリコン絶縁層の上にあるポリシリ
コンの底部電極層（５２）；窒化シリコンからなり、か
つ前記底部電極層に被着された誘電層（５４）；前記誘
電層に被着された上部電極層（６４）；およびポリシリ
コンで充填され、かつ前記底部電極層の下に被着され、
かつ前記窒化シリコン絶縁層の前記第２開口部を介し、
前記シリコン半導体層の前記第１開口部を介して前記シ
リコン半導体基板まで延在する導電トレンチ（５０）で
あって、前記導電トレンチは、前記底部電極層および前
記シリコン半導体基板を電気接続する導電トレンチ（５
０）；によって構成されることを特徴とする集積回路用
のコンデンサ。 - 【請求項３】 集積回路用のコンデンサを形成する方法
であって：第１導電型の半導体基板（１２）を設ける段
階；前記半導体基板の上に第２導電型の半導体層（１
０）を形成する段階；前記半導体層の上に、活性領域
（３８）を定める第１フィールド分離層（３６）を形成
する段階；前記半導体層の上に絶縁層（４０）を形成す
る段階；前記絶縁層を介し、前記半導体層を介して前記
半導体基板まで延在する垂直トレンチ（４６）を形成す
る段階であって、前記垂直トレンチは前記活性領域内に
被着される、段階；前記垂直トレンチを導電材料（４
８）で充填する段階；前記絶縁層および前記垂直トレン
チの上に底部電極層（５２）を形成する段階であって、
前記垂直トレンチの前記導電材料は、前記底部電極層お
よび前記半導体基板と接触する、段階；前記底部電極層
上に誘電層（５４）を形成する段階；および前記誘電層
上に上部電極層（６４）を形成する段階；によって構成
されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US411194 | 1995-03-27 | ||
| US08/411,194 US5574621A (en) | 1995-03-27 | 1995-03-27 | Integrated circuit capacitor having a conductive trench |
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| Publication Number | Publication Date |
|---|---|
| JPH08274258A true JPH08274258A (ja) | 1996-10-18 |
| JP3248608B2 JP3248608B2 (ja) | 2002-01-21 |
Family
ID=23627963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09747496A Expired - Fee Related JP3248608B2 (ja) | 1995-03-27 | 1996-03-27 | 導電トレンチを有する集積回路コンデンサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5574621A (ja) |
| EP (1) | EP0735595B1 (ja) |
| JP (1) | JP3248608B2 (ja) |
| DE (1) | DE69609224T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876059B2 (en) | 2003-04-23 | 2005-04-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of manufacturing the same |
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| WO1997035344A1 (en) * | 1996-03-22 | 1997-09-25 | Telefonaktiebolaget Lm Ericsson | Semiconductor device shielded by an array of electrically conducting pins and a method to manufacture such a device |
| SE520173C2 (sv) * | 1997-04-29 | 2003-06-03 | Ericsson Telefon Ab L M | Förfarande för tillverkning av en kondensator i en integrerad krets |
| US5898982A (en) * | 1997-05-30 | 1999-05-04 | Luminous Intent, Inc. | Thin film capacitors |
| US6087214A (en) * | 1998-04-29 | 2000-07-11 | Vlsi Technology, Inc. | Arrangement and method for DRAM cell using shallow trench isolation |
| US6150707A (en) * | 1999-01-07 | 2000-11-21 | International Business Machines Corporation | Metal-to-metal capacitor having thin insulator |
| JP3314760B2 (ja) * | 1999-05-24 | 2002-08-12 | 日本電気株式会社 | 静電保護素子、静電保護回路及び半導体装置 |
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| US7547945B2 (en) | 2004-09-01 | 2009-06-16 | Micron Technology, Inc. | Transistor devices, transistor structures and semiconductor constructions |
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| US7772632B2 (en) | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
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| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US9281245B2 (en) | 2012-12-28 | 2016-03-08 | Texas Instruments Incorporated | Latchup reduction by grown orthogonal substrates |
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-
1995
- 1995-03-27 US US08/411,194 patent/US5574621A/en not_active Expired - Fee Related
-
1996
- 1996-03-04 EP EP96103290A patent/EP0735595B1/en not_active Expired - Lifetime
- 1996-03-04 DE DE69609224T patent/DE69609224T2/de not_active Expired - Fee Related
- 1996-03-27 JP JP09747496A patent/JP3248608B2/ja not_active Expired - Fee Related
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|---|---|
| EP0735595A3 (en) | 1997-01-02 |
| JP3248608B2 (ja) | 2002-01-21 |
| EP0735595A2 (en) | 1996-10-02 |
| DE69609224D1 (de) | 2000-08-17 |
| DE69609224T2 (de) | 2001-03-08 |
| US5574621A (en) | 1996-11-12 |
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