JP4897133B2

JP4897133B2 - 半導体発光素子、その製造方法および配設基板

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Inventors: 正文小沢
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Filing date: 1999-12-09
Publication date: 2012-03-14
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Description

【０００１】
【発明の属する技術分野】
本発明は、基体の同一面側に一対の電極膜を備えて構成された半導体チップを含む半導体発光素子、その半導体発光素子の製造方法、およびその製造方法で用いられる配設基板に関するものである。
【０００２】
【従来の技術】
近年、短波長光の光源として、例えばＧａＮなどの窒化物半導体を用いた半導体レーザ素子などを有する半導体発光装置が開発されている。一般に、窒化物半導体を用いた半導体発光素子では、サファイア（Ａｌ₂Ｏ₃）などの絶縁基板上に、窒化物半導体からなるｎ型層、活性層およびｐ型層が順に積層形成されている。半導体発光素子の一対の電極膜のうち、ｐ側電極は半導体層の最上層であるｐ型層上に形成され、ｎ側電極はｐ型層と活性層のエッチングにより露出したｎ型層上に形成される。ここでは、絶縁基板、半導体層、ｐ側電極およびｎ側電極を合わせて半導体チップと呼ぶ。
【０００３】
半導体発光装置では、半導体チップは、サブマウントと呼ばれる配設基板に載置されている。半導体層で発生した熱を効率的に放散できるよう、半導体チップは、その半導体層側を配設基板に対向させた状態で、配設基板に載置されている。この配設基板において、半導体チップが載置される面には一対のリード電極層が形成されており、そのリード電極層の上には半田膜が形成されている。半導体チップを配設基板上に載置すると、半導体チップのｐ側電極とｎ側電極がそれぞれ半田膜を介して一対のリード電極層にそれぞれ接するようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体発光素子では、半導体チップを配設基板に装着するとき、半導体チップのｐ側電極およびｎ側電極により押圧された半田膜が半導体層の側面に押し出され、半導体チップのｐｎ接合部に付着する可能性があり、ショートの原因となるという問題がある。
【０００５】
また、押し出された半田は、半導体チップのレーザ光の射出部分の近傍に付着することもある。このような場合には、レーザ光の形状が変化してしまう上、光出力が低下する。このようにレーザ光の形状が変化すると、特に、この半導体発光装置が光ディスク装置などに適用された場合には、トラッキング精度の低下につながるという問題がある。また、レーザ光の光出力が低下すると、定格出力を得るために多量の電流を半導体チップに流さなければならないことから、発熱量の増大を招くという問題がある。
【０００６】
本発明は、かかる問題点に鑑みてなされたもので、その目的は、半田の付着に起因するｐｎ接合部のショート、光形状の変化、および光出力の低下を防止することができる半導体発光素子、その製造方法および配設基板を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による半導体発光素子の製造方法は、半導体チップの第１の電極膜および第２の電極膜を、配設基板の第１の半田膜および第２の半田膜にそれぞれ貼り合わせる工程を含むと共に、半導体チップにおいて、第１の電極膜の表面と第２の電極膜の表面との間に、第１の電極膜の表面が第２の電極膜の表面よりも突出するような段差を設けるようにし、配設基板において、第１の半田膜の表面と第２の半田膜の表面との間に、第２の半田膜の表面が第１の半田膜の表面よりも突出するような段差を設けるようにし、配設基板における段差が半導体チップにおける段差よりも大きくなるようにし、支持体において、第１の半田膜の第２の半田膜と反対の側に、第１の電極膜の延出方向に沿った方向に延在する一の溝部を形成し、第１の半田膜および第２の半田膜のそれぞれと支持体との間に、第１のリード電極層および第２のリード電極層をそれぞれ形成し、第１のリード電極層を、溝部の内部まで略一定の厚さで連続して形成し、かつ第１のリード電極層により覆われた溝部の側壁間に半導体チップの側端面が位置するようにしたものである。
【００１０】
また、本発明による半導体発光素子は、基体の同一面側に第１の電極膜および第２の電極膜を形成してなる半導体チップと、支持体の同一面側に第１の半田膜および第２の半田膜を形成してなる配設基板とを含むものであって、半導体チップは、第１の電極膜の表面と第２の電極膜の表面との間に、第１の電極膜の表面が第２の電極膜の表面よりも突出するような段差を有しており、配設基板は、第１の半田膜の表面と第２の半田膜の表面との間に、第２の半田膜の表面が第１の半田膜の表面よりも突出するような段差を有しており、支持体において、第１の半田膜の第２の半田膜と反対の側に、第１の電極膜の延出方向に沿った方向に延在する一の溝部が設けられ、第１の半田膜および第２の半田膜のそれぞれと支持体との間に第１のリード電極層および第２のリード電極層がそれぞれ設けられ、第１のリード電極層が溝部の内部まで略一定の厚さで連続して設けられ、第１のリード電極層により覆われた溝部の側壁間に半導体チップの側端面が位置しているものである。
【００１３】
本発明による半導体発光素子の製造方法または配設基板では、半導体チップと配設基板とを貼り合わせると、第２の電極膜と第２の半田膜とが接触したのち、第１の電極膜と第１の半田膜とが接触する。従って、第２の半田膜の半田のはみ出しは生じても、第１の半田膜の半田のはみ出しは抑制される。半導体チップのｐｎ接合部は、突出量の大きい第１の電極側に設けられるのが一般的であるため、ｐｎ接合部への半田の付着は防止される。
【００１４】
また、支持体において、第１の半田膜を挟んで第２の半田膜と反対の側に溝部が形成されているため、第１の半田膜の半田がはみ出した場合でも、その半田が溝部に流れ込むため、（一般に、第１の電極膜近傍に設けられる）ｐｎ接合部への半田の付着が抑制される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体レーザ素子１が用いられた半導体発光装置１００の一例を表す図である。半導体発光装置１００は、所定形状のパッケージ１０の内部に半導体レーザ素子１を備えて構成されている。パッケージ１０は、円板形状の支持ディスク１１と、この支持ディスク１１に取り付けられる円筒形状の蓋体１２とを有している。蓋体１２の長手方向一端面は閉塞されているが、その一端面には半導体レーザ素子１から射出されたレーザビームをパッケージ１０外に取り出すための窓１２ａが形成されている。蓋体１２は、例えば銅（Ｃｕ）または鉄（Ｆｅ）などの金属により構成されており、窓１２ａは透明なガラスあるいは樹脂により構成されている。ここで、半導体レーザ素子１は、本発明における「半導体発光素子」に対応する。
【００１８】
支持ディスク１１は、銅または鉄などの金属により構成されており、その表面（図１における前面）には、例えば直方体形状の載置板１５が一体に形成されている。半導体レーザ素子１は、載置板１５上に固定された板状部材である配設基板３０と、その上に設けられたレーザチップ２０とを備えて構成されている。載置板１５および配設基板３０は、レーザチップ２０を支持するとともに、レーザチップ２０の熱を放散する役割を有している。支持ディスク１１には、支持ディスク１１に対して絶縁性が保たれた一対のピン１７，１８が設けられており、後述するリード電極層３２，３３にそれぞれワイヤＷを介して接続されている。なお、載置板１５はヒートシンク、配設基板３０はサブマウントとも呼ばれる。ここで、レーザチップ２０は、本発明における「半導体チップ」の一具体例に対応する。また、配設基板３０は本発明における「配設基板」の一具体例に対応する。
【００１９】
図２は、本実施の形態に係る半導体レーザ素子のレーザチップ２０の構造を表す断面図である。レーザチップ２０は、サファイア（Ａｌ₂Ｏ₃）からなる結晶基板２１を有している。なお、結晶基板２１としては、サファイアの他、スピネル（ＭｇＡｌ₂Ｏ₄）、窒化ガリウム（ＧａＮ）、ケイ素（Ｓｉ）あるいは炭化ケイ素（ＳｉＣ）を用いて形成しても良い。結晶基板２１の表面には、例えばケイ素などのｎ型不純物をドープされたｎ型ＧａＮからなるｎ型コンタクト層２２が形成されている。ｎ型コンタクト層２２の厚さは、例えば、約４μｍである。ｎ型コンタクト層２２の表面には、ケイ素などのｎ型不純物をドープされたｎ型ＡｌＧａＮからなるｎ型クラッド層２３が形成されている。ｎ型クラッド層２３の厚さは、例えば、約１．２μｍである。
【００２０】
ｎ型クラッド層２３の表面には、ＩｎＧａＮにより構成された活性層２４が形成されている。活性層２４は、例えば光閉じ込め層を有して構成されるもので、いわゆる発光層として機能するものである。活性層２４の表面には、Ｍｇなどのｐ型不純物をドープしたｐ型ＡｌＧａＮからなるｐ型クラッド層２５が形成されている。ｐ型クラッド層２５の厚さは、例えば約０．８μｍである。ｐ型クラッド層２５の表面には、例えば、Ｍｇなどのｐ型不純物をドープしたｐ型ＧａＮからなるｐ型コンタクト層２６が形成されている。ｐ型コンタクト層２６の厚さは、例えば約０．３μｍである。ｐ型クラッド層２５およびｐ型コンタクト層２６の一部はエッチングにより除去されており、ｐ型クラッド層２５およびコンタクト層２６を挟み込むように、酸化ケイ素、アルミナなどの絶縁膜からなる狭窄層２７が設けられている。
【００２１】
ｐ型コンタクト層２６の表面には、ｐ側電極２ａが形成されている。ｐ側電極２ａは、例えば、ｐ型コンタクト層２６の側からニッケル（Ｎｉ）層と金（Ａｕ）層とを順次積層して加熱処理により合金化したものである。ｎ型コンタクト層２２、ｎ型クラッド層２３、活性層２４、ｐ型クラッド層２５およびｐ型コンタクト層２６は、エッチングにより部分的に除去されており、ｎ型コンタクト層２２の一部が露出している。このｎ型コンタクト２２の露出表面にｎ側電極２ｂが形成されている。ｎ側電極２ｂは、例えば、ｎ型コンタクト層２２から順にチタン（Ｔｉ）層、アルミニウム（Ａｌ）層および金層を積層して加熱処理により合金化したものである。ｐ側電極２ａおよびｎ側電極２ｂは、いずれも、図２において紙面に垂直な方向に帯状に長く形成されている。
【００２２】
ｐ側電極２ａの表面およびｎ側電極２ｂの表面は、いずれも、結晶基板２１の表面に対して平行であり、ｐ側電極２ａがｎ側電極２ｂよりも例えば２．７μｍ突出している。すなわち、ｐ側電極２ａの表面と側電極２ｂの表面ｂとの図中符号Ａで示した段差は、例えば２．７μｍとなる。ここで、ｐ側電極２ａは、本発明における「第１の電極膜」の一具体例に対応し、ｎ側電極２ｂは、本発明における「第２の電極膜」の一具体例に対応する。
【００２３】
レーザチップ２０は、図２において紙面に垂直な方向における両端部に、一対の図示しない反射鏡膜を有している。この反射鏡膜は、例えば二酸化ケイ素膜と酸化ジルコニウム（ＺｒＯ）膜とを交互に積層した構造を有し、一方の反射鏡膜の反射率が他方の反射鏡の反射率よりも低くなるようになっている。活性層２４において発生した光は、一対の反射鏡膜の間を往復して増幅されたのち、一方の反射鏡膜からレーザビームとして射出されるようになっている。
【００２４】
図３は、配設基板３０の構造を表す断面図である。配設基板３０は、直方体形状を有する板状部材である支持体３１上に、リード電極層３２，３３および半田膜４ａ，４ｂを形成してなるものである。支持体３１は、絶縁性があり、かつ、熱伝導率の高い材料が選択され、例えばダイヤモンド、酸化ベリリウム（ＢｅＯ）、銅−タングステン合金（ＣｕＷ）、窒化アルミニウム（ＡｌＮ）、六方晶窒化ホウ素（ｃＢＮ）、ケイ素（Ｓｉ）あるいは炭化ケイ素（ＳｉＣ）により構成されている。配設基板３０の寸法は、例えば、厚さが２００μｍであり、幅（図中左右方向の長さ）が０．６ｍｍ、奥行（図中奥行方向の長さ）は１ｍｍである。
【００２５】
支持体３１の上面は平滑面となっており、その平滑面上には、例えば厚さが１０μｍの一対のリード電極層３２，３３が形成されている。リード電極層３２，３３は、金または金−錫合金などにより構成することができる。あるいは、リード電極層３２，３３は、配設基板３０側から順にチタン層、白金層および金層を積層した構造としても良い。このリード電極層３２，３３は、図１に示したように、支持ディスク１１（図１）に設けられたピン１７，１８（図１）とそれぞれワイヤＷにより電気的に接続されている。両リード電極層３２，３３の間には、約５０μｍの間隔が設けられている。ここで、リード電極層３２，３３は、本発明における「第１のリード電極層」および「第２のリード膜」の具体例にそれぞれ対応する。
【００２６】
配設基板３０のリード電極層３２，３３の上には、第１半田膜４ａおよび第２半田膜４ｂが形成されている。第１半田膜４ａおよび第２半田膜４ｂは、いずれも、錫，金−錫合金，錫−白金合金（ＳｎＰｔ），インジューム−錫合金（ＩｎＳｎ），インジューム（Ｉｎ）などの低融点金属により形成されている。第１半田膜４ａの厚さは３．５μｍであり、第２半田膜４ｂの厚さは７μｍである。すなわち、第１半田膜４ａの表面と第２半田膜４ｂの表面との段差Ｂは３．５μｍになる。ここで、第１半田膜４ａおよび第２半田膜４ｂは、本発明における「第１の半田膜」および「第２の半田膜」の具体例にそれぞれ対応する。
【００２７】
［半導体レーザ素子の製造方法］
次に、本実施の形態に係る半導体レーザ素子の製造方法について説明する。
【００２８】
まず、図２に示したように、例えばサファイアよりなる結晶基板２１の表面に、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法により、ｎ型ＧａＮよりなるｎ側コンタクト層２２、ｎ型ＡｌＧａＮよりなるｎ型クラッド層２３、ＧａＩｎＮよりなる活性層２４、ｐ型ＡｌＧａＮよりなるｐ型クラッド層２５およびｐ型ＧａＮよりなるｐ側コンタクト層２６を順次成長させる。
【００２９】
ｎ側コンタクト層２２からｐ側コンタクト層２６までの各層を成長させたのち、リソグラフィ法を用いてｐ型コンタクト層２６とｐ型クラッド層２５を一部エッチング除去し、そこに、例えば絶縁材料からなる狭窄層２７を形成する。続いて、リソグラフィ法により、ｐ側コンタクト層２６、ｐ型クラッド層２５、活性層２４、およびｎ型クラッド層２３を選択的に除去し、ｎ側コンタクト層２２を露出させる。そののち、ｎ側コンタクト層２２の露出部分上にｎ側電極２ｂを選択的に形成する。ｎ側電極２ｂを形成したのち、ｐ側コンタクト層２６の上にｐ側電極２ａを選択的に形成する。
【００３０】
ｐ側電極２ａおよびｎ側電極２ｂをそれぞれ形成したのち、結晶基板２１をｐ側電極２ａの長さ方向（図２における紙面に直交する方向）に対して垂直に所定の幅で分割する。そののち、分割した一対の側面に、一対の反射鏡膜をそれぞれ形成する。各反射鏡膜をそれぞれ形成したのち、結晶基板２１をｐ側電極２ａの長さ方向と平行に所定の幅で分割する。これにより、レーザチップが形成される。このレーザチップのｐ側電極２ａの表面とｎ側電極２ｂの表面との間には、図２に示したように、段差Ａ（２．７μｍ）が形成されている。
【００３１】
次いで、支持体３１の表面に、リード電極層３２，３３をメッキ、スパッタ法あるいは蒸着法により形成する。続いて、リード電極層３２，３３の表面に、第１半田膜４ａおよび第２半田膜４ｂを蒸着法などにより形成する。これにより、配設基板３０が形成される。この配設基板３０の第１半田膜４ａの表面と第２半田膜４ｂの表面との間には、段差Ｂ（３．２μｍ）が形成されている。
【００３２】
続いて、図４（Ａ）に示したように、レーザチップ２０を上下反転させた状態で配設基板３０に重ね合わせ、ｐ側電極２ａおよびｎ側電極２ｂを第１半田膜４ａおよび第２半田膜４ｂにそれぞれ接触させる。次に、図示しない加圧装置によって、レーザチップ２０と配設基板３０とを例えば５ｇの押圧力で加圧する。この加圧は、レーザチップ２０の底面（図４では上面）と配設基板３０の底面との平行状態を保ちつつ行う。さらに、図示しない加熱装置を用いて第１半田膜４ａおよび第２半田膜４ｂを例えば約２８０℃に加熱し軟化させる。この加熱は、第１半田膜４ａおよび第２半田膜４ｂの酸化を防止するために、窒素ガス（Ｎ₂）あるいは水素ガス（Ｈ₂）またはそれらの混合ガスの雰囲気中において行うことが好ましい。
【００３３】
ここで、配設基板３０における段差Ｂ（３．５μｍ）がレーザチップ２０における段差Ａ（２．７μｍ）よりも大きいため、レーザチップ２０と配設基板３０とを重ね合わせて加圧すると、最初にｎ側電極２ｂが第２半田膜４ｂに接し、そののちｐ側電極２ａが第１半田膜４ａに接する。すなわち、第１半田膜４ａの（加圧方向における）変形量は、第２半田膜４ｂの変形量よりも小さい。そのため、図４（Ｂ）に示したように、ｎ側電極２ｂの近傍における第２半田膜４ｂのはみ出しは生じても、ｐ側電極２ａの近傍における第１半田膜４ａのはみ出しは抑えられる。このようにして、図４（Ｂ）に示したように、配設基板３０とレーザチップ２０とが貼り合わせられる。また、ｐ側電極２ａとリード電極層３２が接続され、ｎ側電極２ｂとリード電極層３３が電気的に接続される。
【００３４】
配設基板３０とレーザチップ２０との貼り合わせが完了したのち、配設基板３０の裏面（すなわち、レーザチップ２０側の面と反対の面）を、支持ディスク１１（図１）と一体に形成された載置板１５に、例えば半田付けにより接着する。続いて、配設基板３０のリード電極層３２とピン１７とをワイヤＷで接続し、リード電極層３３とピン１８とをワイヤＷで接続する。最後に、別途形成した蓋体１２を支持ディスク１１に配設する。これにより、図１に示した半導体発光装置１００が形成される。
【００３５】
［実施の形態の効果］
次に、本実施の形態の効果について説明する。図４（Ａ）および（Ｂ）に示したように、配設基板３０における段差Ｂ（３．５μｍ）がレーザチップ２０における段差Ａ（２．７μｍ）よりも大きいため、レーザチップ２０と配設基板３０とを平行に重ね合わせて加熱すると、最初にｎ側電極２ｂが第２半田膜４ｂに接し、そののち、ｐ側電極２ａが第１半田膜４ａに接する。従って、ｎ側電極２ｂに対向する第２半田膜４ｂが外部にはみ出すことはあっても、ｐ側電極２ａに対向する第１半田膜４ａの外部へのはみ出しは抑えられる。ｐｎ接合部（すなわち、ｎ型クラッド層２３、活性層２４およびｐ型クラッド層２５の積層部分）はｐ側電極２ａの近傍に設けられているため、ｐ側電極２ａの側における第１半田膜４ａのはみ出しが生じなければ、ｐｎ接合部のショートが生じることは無い。
【００３６】
図５は、レーザチップ２０における段差Ａと配設基板３０における段差Ｂの比とショート不良との関係を表す特性図である。ここでは、レーザチップ２０における段差Ａと配設基板３０における段差Ｂの比を変えて複数の半導体レーザ素子１を形成し、それぞれについてショート不良についての歩留まりを調べたものである。図５において、歩留まり１００％とは、ショート不良が全く発生しなかったことを意味する。
【００３７】
図５から、レーザチップ２０の段差Ａに対する配設基板３０の段差Ｂの比、すなわちＢ／Ａが１を越えると、歩留まりが大幅に向上している（すなわち、ショート不良の発生が大幅に減少している）ことが分かる。これは、Ｂ／Ａが１より大きいときには、図４（Ｂ）に示したように、ｐ側電極２ａ側の側における第１半田膜４ａのはみ出しが生じにくいためである。
【００３８】
この技術分野においては、ｐｎ接合部のショートに起因する不良については、一般に８０％以上の歩留まりが必要とされる。そのため、図５から、
１．２≦Ｂ／Ａ≦３
であることがより望ましい。なお、上限の３という値は、Ｂ／Ａがこれ以上大きくなると、ｎ側電極５１の近傍に多量の半田が押し出され、好ましくないという理由で定めたものである。
【００３９】
なお、ショート不良に関する歩留まりとして９０％以上が要求される場合には、図５から、
１．３≦Ｂ／Ａ≦２．５
であることが望ましい。
【００４０】
以上説明したように、本実施の形態によれば、第１半田膜４ａと第２半田膜４ｂとの段差をｐ側電極２ａとｎ側電極２ｂとの段差よりも大きくしたので、第２半田膜４ｂがはみ出すことはあっても、第１半田膜４ａのはみ出しは生じにくくなり、従って、半田のはみ出しに伴うｐｎ接合部のショートの発生を抑えることが可能になる。また、ｐ側電極２ａの近傍の半田のはみ出しが防止されることから、レーザ光の発光部への半田の付着に起因するビーム形状変化、ビーム強度の低下などの問題も無くなる。
【００４１】
また、レーザチップ２０の段差Ａに対する配設基板３０の段差Ｂの比（Ｂ／Ａ）を１．２以上３以下とすれば、ｐｎ接合部のショート歩留まりを８０％以上にすることができる。さらに、この比を１．３以上２．５以下とすれば、ｐｎ接合部のショート歩留まりを９０％以上にすることができる。
【００４２】
加えて、本実施の形態では、配設基板３０の表面を平坦面とし、リード電極層３２，３３を互いに同じ厚さにして、第１半田膜４ａおよび第２半田膜４ｂの厚さのみで配設基板３０における段差Ｂを決めるようにしたため、簡単な方法で、段差Ｂを決めることができる。なお、配設基板３０の表面自体に段差部分を設けたり、リード電極３２，３３の厚さを違えたりすることも可能である。また、半田膜を２層以上の積層膜とし、特定の一層の厚さを変えるようにしても良い。さらに、本実施の形態では、第１半田膜４ａおよび第２半田膜４ｂを配設基板３０に設けたが、レーザチップのｐ側電極２ａとｎ側電極２ｂに設けるようにしても良い。
【００４３】
［変形例］
図６は、第１の実施の形態におけるレーザチップの変形例を表す図である。図６に示したレーザチップ２０Ａは、ｐ側電極および狭窄層の形状を除いて、第１の実施形態のレーザチップ２０と同様に構成されている。以下、第１の実施の形態と同一の構成要素には同一の符号を付し、その詳細説明は省略する。変形例に係る狭窄層２８は、ｐ型コンタクト層２６およびｐ型クラッド層２５がエッチングにより除去された部分に形成されているが、この狭窄層２８は、その上面がｐ型コンタクト層２６に達しないような厚さに形成されている。すなわち、ｐ型コンタクト層２６が狭窄層２８よりも上方に突出した構造になる。また、この変形例におけるｐ側電極２９は、突出したｐ型コンタクト層２６およびその両側の狭窄層２８の上面を覆うように形成される。
【００４４】
レーザチップ２０Ａを、図４に示した配設基板３０に貼り合わせることにより、図１に示したような半導体レーザ素子を得ることができる。この変形例においても、レーザチップ２０Ａの段差（ｐ側電極２９の最上面とｎ側電極２８の上面との段差）Ａよりも配設基板３０（図４）における第１半田膜４ａと第２半田膜４ｂとの段差Ｂを大きくすれば、ｐｎ接合部におけるショートの発生を防止することが可能になる。
【００４５】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図７は、本実施の形態に係る半導体レーザ素子の要部を表す断面図である。本実施の形態では、配設基板３０Ａの構成が異なる以外は、第１の実施の形態と同様である。以下、第１の実施の形態と同一の構成要素には同一の符号を付し、その詳細説明は省略する。
【００４６】
図７に示したように、配設基板３０Ａの表面において、ｐ側電極２ａと対向する第１半田膜４ａの近傍には溝４５が形成されている。溝４５の形成位置は、両半田膜４ａ，４ｂの間ではなく、第１半田膜４ａを挟んで第２半田膜４ｂと反対の側に形成されている。溝４５は、深さが５０μｍ、幅が１００μｍであり、ｐ側電極２ａの延出方向（図中Ｙ方向）と平行に、すなわち図７では紙面に垂直な方向に長く形成されている。溝４５は、例えばダイシングソーなどにより形成することができる。第１半田膜４ａの下部に位置するリード電極層３２は、溝４５の内部まで、ほぼ一定の厚さで連続して形成されている。ここで、溝４５は、本発明における「溝」の一具体例に対応する。
【００４７】
支持体３１の表面と平行で且つｐ側電極２ａの延出方向（図中Ｙ方向）に直交する方向をＸ方向と定義すると、Ｘ方向において、（リード電極層３２により覆われた）溝４５の２つの側壁ｄの間にレーザチップ２０の側端面ｃが位置するようになっている。従って、仮にｐ側電極２ａに対向する第１半田膜４ａのはみ出しがあったとしても、はみ出した半田は、レーザチップ２０のｐｎ接合部に向かわずに、リード電極層３２に沿って溝４５の中に流れ込む。これにより、半田のレーザチップ２０のｐｎ接合部への付着がさらに抑制される。
【００４８】
このように、本実施の形態では、配設基板３０において、ｐ側電極２ａに対向する第１半田膜４１の傍に溝４５を形成したため、仮にｐ側電極２ａの側から半田のはみ出しがあったとしても、はみ出した半田のｐｎ接合部への付着がさらに確実に抑制される。従って、第１の実施の形態よりも、さらにショート不良の発生を抑制することが可能になる。加えて、第１半田膜４ａの下のリード電極層３２を溝４５内にまで連続して形成したため、はみ出した半田を溝４５の内部に効率的に導くことができる。
【００４９】
なお、本実施の形態は、配設基板３０の第１半田膜４ａと第２半田膜４ｂとの段差Ｂが、レーザチップ２０のｐ側電極２ａとｎ側電極２ｂとの段差Ａより小さい場合、あるいは同じ場合にも適用することができる。すなわち、配設基板３０の第１半田膜４ａの傍に溝４５を形成することにより、はみ出した半田を溝に流し込むことができ、従って、ｐｎ接合部のショートの発生を抑制することができる。
【００５０】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図８は、本実施の形態に係る半導体レーザ素子を示す断面図であり、図９は図８におけるＩＸ−ＩＸ線矢視断面図である。本実施の形態では、第１半田膜４ａの形状が異なる以外は、第１の実施の形態と同様である。以下、第１の実施の形態と同一の構成要素には同一の符号を付し、その詳細説明は省略する。なお、図８において、レーザチップ２０における共振方向、すなわちｐ側電極２ａの延出方向（紙面に直交する方向）をＹ方向と定義する。また、基体３１に平行で且つＹ方向に垂直な方向をＸ方向と定義する。
【００５１】
本実施の形態では、図９に示したように、第１半田膜４ａの接触面（図中上面）の輪郭線Ｃ１は、少なくともＸ方向において、ｐ側電極２ａの接触面（図中下面）の輪郭線Ｃ２よりも内側に位置している。また、より好ましくは、第１半田膜４ａの接触面の面積が、ｐ側電極２ａの接触面の面積よりも小さくなるよう形成されている。このように構成されているため、レーザチップ２０と配設基板３０との貼り合わせの際に第１半田膜４ａが外側に向けて変形しても、ｐ側電極２ａの側端面までは達しにくい。従って、ｐｎ接合部における半田の付着を抑制することができる。
【００５２】
ここで、本実施の形態の効果の具体例について説明する。ｐ側電極２ａを図９に示したような長方形形状に形成すると共に、その長辺を７００μｍとし、短辺を２５０μｍとした。一方、第１半田膜４ａを図９に示したような長方形形状に形成すると共に、その長辺を６８０μｍとし、短辺を２００μｍとした。また、第１半田膜４ａの輪郭線Ｃ１は、Ｘ方向においてｐ側電極２ａの輪郭線Ｃ２よりも内側に位置し、Ｙ方向においてｐ側電極２ａの輪郭線Ｃ２よりも外側に突出するようにした。レーザチップ２０と配設基板３０とを貼り合わせ、レーザチップ２０のｐｎ接合部分のショートの発生を検査したところ、ショート歩留まりは９８％であった。一方、ｐ側電極２ａと第１半田膜４ａの接触面形状が同じ（いずれも、一辺が７００μｍで他辺が２５０μｍの長方形）であり、ｐ側電極２ａの輪郭線と第１半田膜４ａの輪郭線とが重なり合っている場合には、ショート歩留まりは８０％であった。すなわち、本実施の形態により、ショート歩留まりが約１．２倍に向上することが分かった。
【００５３】
なお、本実施の形態では、第１半田膜４ａの接触面の輪郭線Ｃ１が、Ｘ方向とＹ方向の両方において、ｐ側電極２ａの輪郭線Ｃ２よりも内側に位置するようにしても良い。
【００５４】
なお、本実施の形態は、配設基板３０の第１半田膜４ａと第２半田膜４ｂとの段差Ｂが、レーザチップ２０のｐ側電極２ａとｎ側電極２ｂとの段差Ａより小さい場合、あるいは同じ場合にも適用することができる。すなわち、半田膜４ａの輪郭線をｐ側電極２ａの輪郭線の内側に位置させることにより、半田のｐ側電極２ａの外側へのはみ出しを抑制し、これによりｐｎ接合部のショートの発生を防止することができる。また、本実施の形態では、第２の実施の形態の溝４５を配設基板３０に形成しても良い。
【００５５】
以上、いくつかの実施の形態および変形例を挙げて本発明を説明したが、本発明は、これらの実施の形態および変形例に限定されるものではなく、種々の変形が可能である。例えば、本発明は、半導体レーザ素子に限定されるものではなく、発光ダイオード（ＬＥＤ）に適用しても良い。また、半導体発光素子１００の構造としては、図１に示したものの他に、種々の構造が可能である。
【００５６】
【発明の効果】
以上、説明したように、請求項１ないし請求項５に記載の半導体発光素子の製造方法、請求項６に記載の半導体発光素子、または請求項７に記載の配設基板によれば、半導体チップと支持基板とを第１の半田膜および第２の半田膜を介して重ね合わせる際に、第１の電極膜（突出量の多い方の電極膜）に接する第１の半田膜の変形量を、第２の電極膜に接する第２の半田膜の変形量よりも小さくなるようにしたので、第１の電極膜側での半田のはみ出しが生じにくくなる。従って、（一般に、第１の電極膜の側に設けられる）ｐｎ接合部への半田の付着は生じにくくなり、ｐｎ接合部におけるショートを防止することができるという効果を奏する。さらに、ｐｎ接合部への半田の付着が生じにくいことから、ビーム形状の変化およびビーム出力の低下を防止することができるという効果を奏する。
【００５７】
また、第１の電極膜と第２の電極膜との段差よりも、第１の半田膜と第２の半田膜との段差が大きくなるようにしたので、半導体チップと配設基板とを重ね合わせる際、まず第２半田膜に第２の電極膜が接し、そののち、第１の半田膜に第１の電極膜が接する。従って、半田のはみ出しは主に第２の電極膜の側で生じ、第１の電極膜の側では生じにくくなる。従って、一般に第１の電極膜側に設けられるｐｎ接合部への半田の付着は生じにくくなり、ｐｎ接合部におけるショートを防止することができるという効果を奏する。さらに、ｐｎ接合部への半田の付着が生じにくいことから、ビーム形状の変化およびビーム出力の低下を防止することができる。
【００５８】
さらに、支持体において、第１の半田膜を挟んで第２の半田膜と反対の側に溝部を形成するようにしたので、仮に第１の半田膜がはみ出したとしても、溝部に流れ込むため、ｐｎ接合部への半田の付着が生じにくくなる。従って、半田のはみ出しに伴うｐｎ接合部におけるショート、ビーム形状の変化およびビーム出力の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体レーザ素子が適用される半導体発光装置の斜視図である。
【図２】図１に示した半導体レーザ素子のレーザチップの構造を表す断面図である。
【図３】図１に示した半導体レーザ素子の配設基板の構造を表す断面図である。
【図４】図１に示した半導体レーザ素子の製造方法を説明するための工程毎の断面図である。
【図５】第１の実施の形態の効果を説明するための特性図である。
【図６】第１の実施の形態の変形例に係る半導体レーザ素子のレーザチップの構造を表す断面図である。
【図７】本発明の第２の実施の形態に係る半導体レーザ素子の要部を説明するための断面図である。
【図８】本発明の第３の実施の形態に係る半導体レーザ素子の要部を説明するための断面図である。
【図９】図８におけるＩＸ−ＩＸ矢視断面図である。
【符号の説明】
１…半導体レーザ素子、２ａ…ｐ側電極、２ｂ…ｎ側電極、４ａ…第１の半田膜、４ｂ…第２の半田膜、１０…パッケージ、１１…支持ディスク、１２…円筒部、２０，２０Ａ，２０Ｂ，２０Ｃ…レーザチップ、２１…結晶基板、２２…ｎ型コンタクト層、２３…ｎ型クラッド層、２４…活性層、２５…ｐ型クラッド層、２６…ｐ型コンタクト層、３０…配設基板、３１，３２…リード電極層、４５…溝、１００…半導体発光装置。

Claims

基体の同一面側に第１の電極膜および第２の電極膜を形成してなる半導体チップと、支持体の同一面側に第１の半田膜および第２の半田膜を形成してなる配設基板とを含む半導体発光素子を製造する方法であって、
前記半導体チップの前記第１の電極膜および前記第２の電極膜を、前記配設基板の前記第１の半田膜および第２の半田膜にそれぞれ貼り合わせる工程を含むと共に、
前記半導体チップにおいて、前記第１の電極膜の表面と前記第２の電極膜の表面との間に、前記第１の電極膜の表面が前記第２の電極膜の表面よりも突出するような段差を設けるようにし、
前記配設基板において、前記第１の半田膜の表面と前記第２の半田膜の表面との間に、前記第２の半田膜の表面が前記第１の半田膜の表面よりも突出するような段差を設けるようにし、
前記配設基板における前記段差が前記半導体チップにおける前記段差よりも大きくなるようにし、
前記支持体において、前記第１の半田膜の前記第２の半田膜と反対の側に、前記第１の電極膜の延出方向に沿った方向に延在する一の溝部を形成し、
前記第１の半田膜および第２の半田膜のそれぞれと前記支持体との間に、第１のリード電極層および第２のリード電極層をそれぞれ形成し、
前記第１のリード電極層を、前記溝部の内部まで略一定の厚さで連続して形成し、かつ
前記第１のリード電極層により覆われた溝部の側壁間に前記半導体チップの側端面が位置するようにした
半導体発光素子の製造方法。
前記半導体チップにおける前記段差をＡとし、前記配設基板における前記段差をＢとすると、
１．２≦Ｂ／Ａ≦３
の関係が成立するようにした
請求項１記載の半導体発光素子の製造方法。
前記半導体チップにおける前記段差をＡとし、前記配設基板における前記段差をＢとすると、
１．３≦Ｂ／Ａ≦２．５
の関係が成立するようにした
請求項１記載の半導体発光素子の製造方法。
前記支持体は平坦面を有しており、前記第１の半田膜および第２の半田膜はその平坦面上に形成されており、
前記第１の半田膜および第２の半田膜の厚さが互いに異なるようにした
請求項１記載の半導体発光素子の製造方法。
前記半導体チップを、光共振器を有するレーザチップとして構成し、
前記第１の電極膜と前記第１の半田膜との接触面における前記第１の半田膜の輪郭線が、少なくとも、前記光共振器における共振方向と垂直な方向において、前記第１の電極膜の輪郭線よりも内側に位置するようにした
請求項１記載の半導体発光素子の製造方法。
基体の同一面側に第１の電極膜および第２の電極膜を形成してなる半導体チップと、支持体の同一面側に第１の半田膜および第２の半田膜を形成してなる配設基板とを含む半導体発光素子であって、
前記半導体チップは、前記第１の電極膜の表面と前記第２の電極膜の表面との間に、前記第１の電極膜の表面が前記第２の電極膜の表面よりも突出するような段差を有しており、
前記配設基板は、前記第１の半田膜の表面と前記第２の半田膜の表面との間に、前記第２の半田膜の表面が前記第１の半田膜の表面よりも突出するような段差を有しており、
前記支持体において、前記第１の半田膜の前記第２の半田膜と反対の側に、前記第１の電極膜の延出方向に沿った方向に延在する一の溝部が設けられ、
前記第１の半田膜および第２の半田膜のそれぞれと前記支持体との間に第１のリード電極層および第２のリード電極層がそれぞれ設けられ、
前記第１のリード電極層は、前記溝部の内部まで略一定の厚さで連続して設けられ、
前記第１のリード電極層により覆われた溝部の側壁間に前記半導体チップの側端面が位置している
半導体発光素子。