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JP4878502B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特許文献１に開示された半導体装置においては、複数の半導体チップが積層されている。各半導体チップには、通信用のインダクタが設けられている。各インダクタは、シリコン基板等の半導体基板上に設けられた配線層中の配線によって構成されている。インダクタ同士は誘導結合し、それによりチップ間での信号の送受信が可能となる。
特開２００５−２２８９８１号公報
しかしながら、上記半導体装置においては、インダクタの磁界により半導体基板に渦電流が発生する。すると、レンツの法則に従い、その渦電流により上記磁界を打ち消す方向の磁界が発生し、磁界の強度が低下する。磁界の強度が低下した場合、信号の送受信が可能な距離が短くなってしまう。
本発明によれば、
第１の比抵抗をもつ半導体基板と、
前記半導体基板上に設けられ、前記第１の比抵抗よりも小さな第２の比抵抗をもつ半導体層と、
前記半導体層上に設けられた配線層と、
を有する半導体チップと、
前記半導体チップが実装された配線基板と、
を備え、
前記半導体チップの前記配線層中には、当該半導体チップの外部との間で信号を送信または受信するインダクタが設けられており、
前記配線基板の配線は、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置が提供される。
この半導体装置においては、半導体層よりも大きな比抵抗をもつ半導体基板を用いている。これにより、インダクタの磁界により半導体基板に発生する渦電流を小さく抑えることができる。したがって、渦電流により発生する、上記磁界を打ち消す方向の磁界も小さくなるため、インダクタの磁界の強度が低下するのを抑制することができる。
本発明によれば、インダクタの磁界により半導体基板に発生する渦電流を小さく抑えることが可能な半導体装置が実現される。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、半導体チップ１０を備えている。本実施形態においては、３つの半導体チップ１０が互いに積層されている。半導体チップ１０間は、接着剤９２によって接続されている。
各半導体チップ１０は、半導体基板１２、半導体層１４、および配線層１６を有している。半導体基板１２は、例えばシリコン基板である。この半導体基板１２は、比抵抗ρ１（第１の比抵抗）をもっている。ρ１は、例えば１０００Ωｃｍである。好ましくはρ１≧２００Ωｃｍ、より好ましくはρ１≧５００Ωｃｍである。
半導体基板１２上には、半導体層１４が設けられている。半導体層１４は、例えば、エピタキシャル成長法により形成されたシリコン層である。この半導体層１４は、比抵抗ρ２（第２の比抵抗）をもっている。ここで、ρ２<ρ１である。ρ２は、例えば１０Ωｃｍである。好ましくは、５Ωｃｍ≦ρ２≦１００Ωｃｍである。
半導体層１４上には、配線層１６が設けられている。この配線層１６中には、半導体チップ１０の外部との間で信号を送信または受信するインダクタ１８が設けられている。配線層１６中には、図示しない配線も設けられている。インダクタ１８は、この配線の一部がコイル状に形成されることにより、構成されている。なお、配線層１６中には、送信用インダクタおよび受信用インダクタのうち何れか一方のみが設けられていてもよいし、双方が設けられていてもよい。
本実施形態においては上述のとおり、複数の半導体チップ１０が設けられている。それらのインダクタ１８は、互いに誘導結合するように、各半導体チップ１０の対応する位置に設けられている。具体的には、インダクタ１８は、平面視で互いに重なる位置に設けられている。
半導体層１４中には、インダクタ１８により送信または受信される信号を処理する信号処理回路（図示せず）が形成されている。さらに、半導体層１４中には、上記信号処理回路を含む集積回路が形成されている。
本実施形態の効果を説明する。半導体装置１においては、半導体層１４よりも大きな比抵抗をもつ半導体基板１２を用いている。これにより、インダクタ１８の磁界により半導体基板１２に発生する渦電流を小さく抑えることができる。したがって、渦電流により発生する、上記磁界を打ち消す方向の磁界も小さくなるため、インダクタ１８の磁界の強度が低下するのを抑制することができる。よって、信号の送受信可能な距離が短くなるのを抑えることができる。また、同じ距離で送受信することを考えた場合、従来よりも小さな電力で送受信することが可能となる。
特にρ１≧２００Ωｃｍであれば、かかる渦電流の抑制効果を顕著に得ることができる。さらにρ１≧５００Ωｃｍであれば、同効果を一層顕著に得ることができる。
コイル状に形成された配線層１６中の配線によってインダクタ１８が構成されている。これにより、インダクタを半導体チップ１０内に容易に設けることができる。
信号処理回路を含む集積回路が半導体層１４中に形成されている。したがって、基板全体（ここでは半導体基板１２および半導体層１４からなる積層構造）の厚みを、特許文献１の半導体装置のそれより厚くしても、同半導体装置と同等以上の送受信性能を得ることが可能である。このため、半導体チップ１０の機械的強度を充分に確保することができる。もし基板が薄過ぎると、応力の影響で基板が撓み、それによりトランジスタ等の半導体素子の特性が変化してしまうおそれがある。
特に５Ωｃｍ≦ρ２≦１００Ωｃｍである場合、上記集積回路の製造が容易となる。既存のデバイス・プロセスをそのまま用いて製造することが可能だからである。
半導体層１４がエピタキシャル成長法により形成される場合、すなわち半導体層１４がエピタキシャル層である場合には、半導体基板１２よりも小さな比抵抗をもつ半導体層１４を容易に形成することができる。
複数の半導体チップ１０が設けられ、それらのインダクタ１８が互いに誘導結合するように構成されている。これにより、半導体チップ１０間での信号の送受信を好適に行うことができる。
（第２実施形態）
図２は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、半導体チップ１０およびプリント配線基板２０を備えている。半導体チップ１０の構成は、図１で説明したとおりである。本実施形態においては、２つの半導体チップ１０が互いに積層されており、最下層の半導体チップ１０がワイヤボンディングによってプリント配線基板２０に実装されている。すなわち、最下層の半導体チップ１０とプリント配線基板２０とは、ワイヤ９４によって互いに電気的に接続されている。半導体チップ１０間の接続、および半導体チップ１０とプリント配線基板２０との間の接続は、接着剤９２によって行われている。
プリント配線基板２０の配線２２は、平面視で、半導体チップ１０のインダクタ１８と重ならない領域に設けられている。すなわち、配線２２は、インダクタ１８の下部を避けるように配置されている。
かかる構成により、インダクタ１８の磁界により配線２２に渦電流が発生するのを防ぐことができる。配線２２に渦電流が発生すると、半導体基板１２に渦電流が発生した場合と同様に、インダクタの磁界の強度が低下してしまう。半導体装置２のその他の効果は、半導体装置１と同様である。
（第３実施形態）
図３は、本発明による半導体装置の第３実施形態を示す断面図である。半導体装置３は、半導体チップ１０およびプリント配線基板２０を備えている。半導体チップ１０の構成は、図１で説明したとおりである。また、プリント配線基板２０の構成は、図２で説明したとおりである。本実施形態においては、２つの半導体チップ１０が互いに積層されており、最下層の半導体チップ１０がフリップチップボンディングによってプリント配線基板２０に実装されている。すなわち、最下層の半導体チップ１０は、その配線層１６をプリント配線基板２０に向けて、バンプ３０を介してプリント配線基板２０に接続されている。具体的には、半導体チップ１０およびプリント配線基板２０にそれぞれ導電性のパッド４２（第１のパッド）およびパッド４４（第２のパッド）が形成されており、両パッド４２，４４間にバンプ３０が介在している。また、これらの半導体チップ１０とプリント配線基板２０との間の間隙には、アンダーフィル樹脂９６が充填されている。半導体チップ１０間の接続は、接着剤９２によって行われている。
バンプ３０は、平面視で、インダクタ１８と重ならない領域に設けられている。すなわち、バンプ３０は、インダクタ１８の下部を避けるように配置されている。このバンプ３０は、例えば、半田または金によって形成される。また、パッド４２，４４も、平面視で、インダクタ１８と重ならない領域に設けられている。
かかる構成により、インダクタ１８の磁界によりバンプ３０やパッド４２，４４に渦電流が発生するのを防ぐことができる。バンプ３０やパッド４２，４４に渦電流が発生すると、半導体基板１２に渦電流が発生した場合と同様に、インダクタの磁界の強度が低下してしまう。半導体装置３のその他の効果は、半導体装置２と同様である。なお、本実施形態においては、配線２２、バンプ３０およびパッド４２，４４の全てがインダクタ１８の下部を避けて配置された例を示した。しかし、これらの一部のみがインダクタ１８の下部を避けて配置されていてもよい。
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、複数の半導体チップ１０が設けられた例を示した。しかし、１つの半導体チップ１０のみが設けられていてもよい。また、インダクタ１８による信号の送受信は、半導体チップ１０間には限られず、半導体チップ１０と他の部品との間で行われてもよい。
本発明による半導体装置の第１実施形態を示す断面図である。 本発明による半導体装置の第２実施形態を示す断面図である。 本発明による半導体装置の第３実施形態を示す断面図である。
符号の説明
１ 半導体装置
２ 半導体装置
３ 半導体装置
１０ 半導体チップ
１２ 半導体基板
１４ 半導体層
１６ 配線層
１８ インダクタ
２０ プリント配線基板
２２ 配線
３０ バンプ
４２ パッド
４４ パッド
９２ 接着剤
９４ ワイヤ
９６ アンダーフィル樹脂

Claims (11)

  1. 第１の比抵抗をもつ半導体基板と、
    前記半導体基板上に設けられ、前記第１の比抵抗よりも小さな第２の比抵抗をもつ半導体層と、
    前記半導体層上に設けられた配線層と、
    を有する半導体チップと、
    前記半導体チップが実装された配線基板と、
    を備え、
    前記半導体チップの前記配線層中には、当該半導体チップの外部との間で信号を送信または受信するインダクタが設けられており、
    前記配線基板の配線は、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体チップは、前記配線基板にバンプを介してフリップチップ実装されており、
    前記バンプは、平面視で、前記インダクタと重ならない領域に設けられている半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記半導体チップ上および前記配線基板上のそれぞれに設けられた第１および第２のパッドを備え、
    前記バンプは、前記第１および第２のパッド間に介在しており、
    前記第１および第２のパッドは、平面視で、前記インダクタと重ならない領域に設けられている半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記インダクタは、コイル状に形成された、前記配線層中の配線によって構成されている半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    前記半導体層中に、前記インダクタにより送信または受信される前記信号を処理する信号処理回路が形成されている半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記半導体層中に、前記信号処理回路を含む集積回路が形成されている半導体装置。
  7. 請求項１〜６のいずれか一項に記載の半導体装置において、
    複数の前記半導体チップを備え、
    当該複数の半導体チップの前記インダクタ同士は、誘導結合する半導体装置。
  8. 請求項１〜７のいずれか一項に記載の半導体装置において、
    前記半導体層は、エピタキシャル層である半導体装置。
  9. 請求項１〜８のいずれか一項に記載の半導体装置において、
    前記第１の比抵抗は、２００Ωｃｍ以上である半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第１の比抵抗は、５００Ωｃｍ以上である半導体装置。
  11. 請求項１〜１０のいずれか一項に記載の半導体装置において、
    前記第２の比抵抗は、５Ωｃｍ以上１００Ωｃｍ以下である半導体装置。
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