JP4876173B2 - 多層配線板およびその製造方法 - Google Patents

Description

本発明は、多層配線板およびその製造方法に関する。より詳しくは、ＩＣなどの電子部品が内蔵された多層配線板およびその製造方法に関する。

携帯情報機器（いわゆるモバイル端末）では、小型化、高機能化が進展している。従来、このような携帯機器を小型化するため、印刷配線板の層内部に、電子部品を組み込んだ、いわゆる部品内蔵基板が提案されている。また、印刷配線板表面に高密度に電子部品を実装する技術として、例えば、フリップチップ接続がある。

半導体素子を内蔵する多層プリント配線板としては、例えば、特開２００１−３３９１６５号公報または特開２００２−０５０８７４号公報等に開示されたものがある。これらの文献に開示された多層プリント配線板は、半導体素子、その半導体素子を被覆するように基板上に形成した絶縁層と、絶縁層の表面に形成された導体回路と、その導体回路と半導体素子のパッドとを電気的に接続するように絶縁層に設けたビアホールとから構成されている。

このような従来の多層プリント配線板においては、その最外層の表面に外部接続端子（例えば、ＰＧＡ、ＢＧＡ等）が設けられ、基板に内蔵された半導体素子は、これらの外部接続端子を介して外部との電気的な接続を行うようになっている。

また、電子部品を高密度に実装できると共に、電子部品に対する電磁ノイズからのシールド効果も有する電子部品パッケージの技術が、特開２００１−２７４０３４号公報に記載されている。特開２００１−２７４０３４号公報の技術は、コア材に形成された凹部と、凹部内に埋め込まれた半導体チップと、凹部の開口側のコア材の表面に凹部を覆うように形成された絶縁層と、絶縁層の表面に形成された配線層と、絶縁層に形成され、配線層と半導体チップの凹部開口側の表面に形成された電極端子とを電気的に接続するビアとを有する電子部品パッケージにおいて、凹部の内壁面および底面を導電性金属で構成するものである。

さらに、高調波輻射ノイズを遮断し、反射についても大幅に低減することができるとして特開２００６−０１９３４２号公報に記載されている。多層基板の内部に埋め込まれた半導体ＩＣと多層基板の一方の表面を被う金属シールドと、多層基板の一方の表面と金属シールドとの間に設けられた磁性体シートを備えることで、ノイズの抑制が可能となるものである。

しかしながら、前述の従来技術には次の問題がある。基板内に高密度に電子部品を実装した場合、高い周波数の電磁波の干渉（ＥＭＩ：Electro Magnetic Interference）による電子部品の誤動作が発生する。ＥＭＩを防止するため、電子部品表面に金属キャップを装着し、他の電子部品による電磁波の影響を最小限に抑えるなどの方法が採られている。金属キャップによる保護は基板表面に実装された電子部品には有効であるが、さらに高密度化を図るために基板内部に内蔵された電子部品には適用できない。また、金属キャップは、基板表面に実装されている電子部品の上部および側面を電磁波の影響から保護するものであり、電子部品が実装されている下面は保護できない。したがって、基板表面に実装された電子部品と、基板内部に内蔵された電子部品の間の相互のＥＭＩを防止することができない。

また、前述の特開２００１−２７４０３４号公報の技術は、電子部品パッケージ内のＥＭＩを防止するために、電子部品パッケージ内の電子部品の間に電磁シールド層を設ける構造になっていない。そのため、電子部品パッケージ内の電子部品どうしのＥＭＩを防止することができないという問題がある。

さらに、特開２００６−０１９３４２号公報に記載された金属シールドと磁性体シートで多層基板の一方を被う方法では、基板厚さの薄型化は困難である。

本発明は、上記のような問題を解決するためになされたもので、電磁干渉による電子部品の誤動作の発生を防止し、高密度の電子部品実装を可能にする多層配線板を提供することを目的とする。特に、基板の一部の回路から発生する電磁波による干渉から、基板内の他の電子部品を保護することを目的とする。

この目的を達成するため、本発明の第１の観点に係る多層配線板は、
導体回路と絶縁層が形成されて、前記絶縁層で隔てられた前記導体回路どうしがビアを介して電気接続される多層配線基板と、
前記絶縁層に形成された凹部と、
前記凹部の底面と側面の少なくとも一方に２層以上の層で形成された電磁シールド層と、
前記凹部に収容された電子部品と、
を備え、
前記凹部の底面と側面の少なくとも一方に２層以上の層で形成された電磁シールド層の表層に現れた電磁シールド層は、前記２層以上の層の表層以外の電磁シールド層より電磁波の反射損失が小さい材料で形成されることを特徴とする。

好ましくは、前記２層以上の層で形成された電磁シールド層の少なくとも１層は、金属で形成されることを特徴とする。

また、前記凹部の底面と側面の少なくとも一方に２層以上の層で形成された電磁シールド層の表層に現れた電磁シールド層は、前記２層以上の層の表層以外の電磁シールド層より電磁波の吸収損失が大きい材料で形成されてもよい。

さらに好ましくは、前記凹部の底面と側面の少なくとも一方の表層に現れた電磁シールド層の表面は粗化されることを特徴とする。

本発明の第２の観点に係る多層配線板の製造方法は、
導体回路と絶縁層が形成されて、前記絶縁層で隔てられた前記導体回路どうしがビアを介して電気接続される多層配線基板を含む多層配線板の製造方法であって、
前記多層配線基板の絶縁層に凹部を形成する工程と、
前記凹部の底面と側面の少なくとも一方に第１の電磁シールド層を形成する第１のシールド層形成工程と、
前記第１の電磁シールド層の少なくとも一部の該第１の電磁シールド層よりも凹部の表層側に、該第１の電磁シールド層よりも電磁波の反射損失が小さい材料もしくは電磁波の吸収損失が大きい材料で第２の電磁シールド層を形成する工程と、
前記凹部に電子部品を埋め込む工程と、
を備えることを特徴とする。

好ましくは、前記第２の電磁シールド層の表面を粗化する工程を備えることを特徴とする。

本発明によれば、電磁干渉による電子部品の誤動作の発生を防止し、高密度の電子部品実装を可能にする多層配線板を提供することができる。特に、基板の一部の回路から発生する電磁波による干渉から、基板内の他の電子部品を保護することができる。

本発明の実施の形態１に係る凹部周囲の電磁シールド層がビアで形成された場合の多層配線板の断面図である。 多層配線板の凹部の周囲に形成されたビアを各辺が直線状に配列した図である。 多層配線板の凹部の周囲に形成されたビアを各辺の方向にジグザグに配列した図である。 多層配線板の凹部の位置関係の例を示す平面図である。 本発明の実施の形態１に係る多層配線板の製造工程の一部を示す断面図で、両面銅張積層板の断面図である。 ビア用開口が形成された両面銅張積層板の断面図である。 ビア用開口に金属を充填した両面銅張積層板の断面図である。 両面に導体回路および導体層を形成した配線基板の断面図である。 電子部品を収容する凹部を形成した配線基板の断面図である。 露出した導体層の凹部底面の表面を粗化した配線基板の断面図である。 電子部品を凹部に収容した配線基板の断面図である。 絶縁層に絶縁層および銅箔を積層し、電子部品を収容した上に絶縁層および銅箔を形成した多層配線基板の断面図である。 絶縁層にビアと導体回路を形成し、表層に導体回路を形成した多層配線基板の断面図である。 下側に電子部品を収容する凹部を形成するための絶縁層を形成した多層配線基板の断面図である。 積層した絶縁層に、ビアと導体回路と凹部を形成した多層配線基板の断面図である。 下側の凹部に電子部品を収容し、絶縁層を積層して導体回路を形成した多層配線基板の断面図である。 表面に電子部品を実装した多層配線板の断面図である。 本発明の実施の形態２に係る凹部周囲の電磁シールド層が導体層で形成された場合の多層配線板の断面図である。 本発明の実施の形態２に係る多層配線板の製造工程の一部を示す断面図で、両面銅張積層板の断面図である。 ビア用開口が形成された両面銅張積層板の断面図である。 ビア用開口に金属を充填した両面銅張積層板の断面図である。 両面に導体回路および導体層を形成した配線基板の断面図である。 絶縁層にビアと導体回路を形成した多層配線基板の断面図である。 電子部品を収容する凹部を形成した多層配線基板の断面図である。 凹部の側面に導体層を形成した多層配線基板の断面図である。 凹部に導体層を形成した多層配線基板の断面図である。 電子部品を凹部に収容した多層配線基板の断面図である。 電子部品を収容した上に絶縁層を形成した多層配線基板の断面図である。 表層に導体回路を形成した多層配線基板の断面図である。 電子部品を収容する凹部を形成するための絶縁層を形成した多層配線基板の断面図である。 積層した絶縁層に、ビアと導体回路と凹部および凹部側面の導体層を形成した多層配線基板の断面図である。 下側の凹部に電子部品を収容し、絶縁層を積層して導体回路を形成した多層配線基板の断面図である。 表面に電子部品を実装した多層配線板の断面図である。 １つの絶縁層に２つの凹部を形成する場合の多層配線板の構成の一例を示す断面図である。 多層配線板の凹部の位置関係の例を示す平面図である。 １つの絶縁層に２つの凹部を形成する場合の多層配線板の構成の一例を示す断面図である。 銅張積層板の表面形状を走査型電子顕微鏡（撮影倍率２０００倍）で観察した像で、表面粗化処理を施したもの（実施例１）を示す。 銅張積層板の表面形状を走査型電子顕微鏡（撮影倍率２０００倍）で観察した像で、表面粗化処理を施したもの（実施例２）を示す。 銅張積層板の表面形状を走査型電子顕微鏡（撮影倍率２０００倍）で観察した像で、未処理のもの（比較例）を示す。 銅張積層板の断面形状を走査型電子顕微鏡（撮影倍率５０００倍）で観察した像で、表面粗化処理を施したもの（実施例１）を示す。 銅張積層板の断面形状を走査型電子顕微鏡（撮影倍率５０００倍）で観察した像で、表面粗化処理を施したもの（実施例２）を示す。 銅張積層板の断面形状を走査型電子顕微鏡（撮影倍率５０００倍）で観察した像で、未処理のもの（比較例）を示す。 銅張積層板の表面粗さパラメータの算出結果の表である。

符号の説明

１ 多層配線板
２ 導体回路
３ ビア
４、４Ａ、４Ｂ 電子部品
５ 電子部品
９ 、１０ 導体層（電磁シールド層）
１１、１２、１３、１４、１５ 絶縁層
２１、２２ 凹部
３１、３２ 導体層（電磁シールド層）
４１、４１ａ、４１ｂ、４１ｃ フィルドビア（電磁シールド層）
４２、４２ａ、４２ｂ フィルドビア（電磁シールド層）
５１、５２ 側面導体層（電磁シールド層）
６１、６２ 導体層（電磁シールド層）

以下、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

（実施の形態１）
図１は、本発明の実施の形態１に係る多層配線板の断面図である。実施の形態１では、凹部の周囲の電磁シールド層は金属が充填されたビアの配列で構成される。

多層配線板１は、複数の絶縁層１１ａ、１１ｂ、１２、１３、１４、１５と絶縁層１１ａ、１１ｂ、１２、１３、１４、１５に隔てられた導体回路２と、導体回路２を電気的に接続するビア３から構成される。本発明の実施の形態１に従う多層配線板１は、絶縁層１１ａ、１１ｂ、１４の一部に凹部２１、２２が形成されている。それぞれの凹部２１、２２の底面には導体層３１、３２が形成されている。また、凹部２１、２２の周囲には金属が充填されたビア（フィルドビア）４１ａ、４１ｂ、４２が形成されている。

凹部２１の底面に形成された導体層３１の表面は粗化されている。凹部２２の底面に形成された導体層３２の表面は粗化されていないが、粗化されていても構わない。

凹部２１を有する絶縁層の表面に導体層９ａが形成され、凹部２２を有する絶縁層の表面に導体層９ｂが形成されている。また、凹部２１の底面側にある絶縁層を挟んで対向する導体層１０ａが形成され、凹部２２の底面側にある絶縁層を挟んで対向する導体層１０ｂが形成されている。

凹部２１、２２の周囲に形成されたフィルドビア４１ａ、４１ｂ、４２は、凹部２１、２２の底面に形成された導体層３１、３２に接続している。１つの凹部２１、２２の底面に形成された導体層３１、３２と凹部２１、２２の周囲に形成されたフィルドビア４１ａ、４１ｂ、４２は、電気的に導通しているので同じ電位である。それらは、例えばグランド（接地）に接続され、多層配線板１の基準の電位に保たれてもよい。

フィルドビア４１ａ、４１ｂ、４２は、凹部２１、２２の底面に形成された導体層３１、３２と接続していなくてもよい。その場合、フィルドビア４１ａ、４１ｂ、４２は、導体層３１、３２と同じ基準電位に接続されていることが望ましい。

絶縁層の表面の導体層９は、フィルドビア４１ａ、４１ｂ、４２に接続され、多層配線板１の基準の電位に保たれてもよい。

それぞれの凹部２１、２２には、電子部品４Ａ、４Ｂが埋め込まれている。凹部２１、２２に埋め込まれた電子部品４Ａ、４Ｂは、凹部２１、２２の上の絶縁層１３、１５に形成されたビア３によって導体回路２に接続されている。また、多層配線板１の表層にも電子部品５が実装されている。表層に実装された電子部品５は、導体回路２上に形成された半田バンプＳによって表層の導体回路２に接続している。

絶縁層１１ａ、１１ｂ、１４に形成される凹部２１、２２の深さは埋め込まれる電子部品の形状に応じて設定される。例えば図１の上の凹部２１のように、２層またはそれ以上の絶縁層１１ａ、１１ｂに亘って凹部２１が形成されてもよい。その場合、少なくとも凹部２１の高さ全体に亘って、電磁シールド用のフィルドビア４１ａ、４１ｂを形成する。

図２Ａおよび図２Ｂは、多層配線板１の凹部２１の周囲に形成されたビア４１の配列を示す図である。図２Ａでは、矩形の凹部２１の周囲に、各辺が直線状にビア４１が配列されている。図２Ｂでは、矩形の凹部２１の周囲に、各辺の方向にジグザグにビア４１が配列されている。絶縁層１１に形成される凹部２１の開口形状は矩形に限らず、埋め込まれる電子部品４の形状と回路配置に合わせて形成される。凹部２１の周囲に、凹部開口の縁部に沿って形成されるフィルドビア４１の配列は、凹部開口の縁部に沿って図２Ａのように一列でもよいし、図２Ｂのようにジグザグに配列されてもよい。

フィルドビア４１の間隔（隙間）は、凹部２１に埋め込まれる電子部品から発生する、または電子部品に影響を及ぼす周波数の電磁波を遮断するように設定される。フィルドビア４１の隙間は小さい方が遮断される周波数が高い。フィルドビア４１ａ、４１ｂ、４２は柱状で、隣り合うフィルドビアと連結させるのがよい。その場合、フィルドビア４１ａ、４１ｂ、４２は、隙間なく一枚の導体層を形成し、電磁シールド効果が高い。

導体層３１、３２とフィルドビア４１ａ、４１ｂ、４２は、凹部２１、２２に内蔵される電子部品４Ａ、４Ｂの接続パッドが設けられている上面を除く外側表面の全体を取り囲んでいるので、電子部品４Ａ、４Ｂの側面方向および底面方向の電磁シールド効果を同時に得ることができる。図１の２つの凹部２１、２２どうしは導体層３１、３２で隔てられ、凹部２１、２２の周囲がフィルドビア４１ａ、４１ｂ、４２で囲まれているので、図１の上の凹部２１の電子部品４Ａと、下の凹部２２の電子部品４Ｂとは互いに電磁シールドされている。

図３は、図１の多層配線板１の凹部２１、２２の位置関係の例を示す平面図である。図３に示すように、２つの凹部２１、２２が重なっていない部分があっても、凹部２１、２２の周囲はフィルドビア４１、４２で囲まれているので、凹部２１、２２どうしは電磁シールドされている。また、多層配線板１の表層に実装された電子部品５と、少なくとも１つの凹部２２に埋め込まれた電子部品４Ｂとは互いに電磁シールドされている。

凹部２１、２２に埋め込まれる電子部品４Ａ、４Ｂ、および多層配線基板１の表層に実装される電子部品５は、例えば、ディジタル信号ＩＣ、アナログ信号ＩＣまたはメモリＩＣなどを含む。その他、抵抗、コンデンサ、インダクタンスなどの受動部品、またはスイッチング素子などを含む場合もある。凹部２１、２２または表層に構成される回路はそれぞれ、ディジタル信号回路、アナログ信号回路、またはメモリ回路などである。凹部２１、２２ごとに電磁シールドで分離されるので相互の電磁干渉が防止され、１つの多層配線板１の中に、ディジタル信号回路、アナログ信号回路およびメモリ回路などを混在させることができる。

電磁シールドである導体層３１、３２に用いられる金属としては、ニッケル、銅、クロムのいずれか１種類、あるいは２種類以上が配合されている金属を用いることが望ましい。これらの金属の一例としては、銅、銅−クロム合金、銅−ニッケル合金、ニッケル、ニッケル−クロム合金、クロムなどが挙げられるが、これら以外の金属を用いてもよい。

前記金属で形成される導体層３１、３２の厚さは、５〜２０μｍが望ましい。その理由は、厚さが５μｍ未満では、シールド層としての効果を相殺させてしまうことがあるからである。一方、厚さが２０μｍ超では、シールド層の効果を向上させることができないことがあるからである。

これらの導体層３１、３２の形成方法としては、無電解めっき、電解めっき、スパッタリング、蒸着等が望ましい。その理由としては、膜厚の均一な金属膜を形成することが容易であるため、電磁シールド効果をより得やすいからである。これらの方法により形成された導体層３１、３２は、単層もしくは２層以上の複数層で形成してもよい。複数層で形成する場合には、同一方法による形成でも、異なる方法による形成でもどちらでもよい。電磁シールド層として形成する金属層の種類、厚みなどにより適宜行うことができるのである。これらにより、電磁シールド効果を劇的に低下させるものではない。

絶縁層１１の表面に形成した導体層を利用して電子部品４Ａを内蔵する凹部２１の底面の導体層３１を形成し、この導体層３１の上に電子部品４Ａ（例えば半導体素子）が内蔵されることが望ましい。その理由は、凹部２１の深さを均一にすることが可能となり、それによって電子部品４Ａが凹部２１内に傾いた状態で収容、内蔵されることがなくなるからである。そのため、電子部品４Ａを収容する基板が樹脂製であっても、電子部品４Ａの接続パッドに接続されるビア３を樹脂絶縁層１３に形成する際に、所望のビアホール形状とすることができる。また、導体層３１は樹脂絶縁層内に形成されているので、熱応力や外部応力などの影響によって反りが生じることが少なくなる。その結果、電子部品４Ａの接続パッドと、それに接続されたビア３を含んだ導体回路２との電気的接続性や接続信頼性を確保しやすくなるからである。

また、凹部底面の導体層３１、３２としては、平坦な表面を有するものであってもよい。それにより、凹部形状の保持性や接着剤との接着性が確保されやすくなる。必要に応じて、導体層３１、３２には粗面を形成してもよい。これらの粗面により導体層３１、３２と接着剤とが密着するので、接着強度を確保しやすくなることがある。

さらに詳細に説明すると、電子部品４Ａ、４Ｂを収容する凹部２１、２２が形成される絶縁層１１、１４は、主としてガラスエポキシ樹脂などによりガラス布等に補強剤が含浸された樹脂材料から形成されていることから、ザグリ加工等により凹部２１、２２を形成した場合には、その凹部２１、２２の底面では位置によって不規則な凹凸が形成される。その結果、凹部２１、２２の深さが不均一になりやすい。特に断面をほぼ矩形に形成した凹部２１、２２の四隅付近では、他の部分に比して凹部２１、２２の深さが浅くなりやすい。それ故に、本発明のように、凹部２１、２２の底面に導体層３１、３２を形成することによって、凹部２１、２２の深さの均一化が容易になる。特に、凹部２１、２２が断面矩形の場合には、四隅付近での凹部２１、２２の深さも均一化しやすくなる。

したがって、凹部２１、２２に電子部品４Ａ、４Ｂを収容する際には、電子部品４Ａ、４Ｂが傾くことが少なくなるのである。故に、収容された電子部品４Ａ、４Ｂのパッドに接続されるビア３を絶縁層１３、１５に形成する際にも、所望のビアホール形状とすることができる。さらに、導体層３１、３２は絶縁層１１、１２、１４間に密着して形成されているので、熱応力や外部応力などの影響によって反りが生じることが少なくなる。その結果、例えば、電子部品４Ａ、４Ｂの接続パッドとビア３等の導体回路との接続不良が起きにくくなるため、電気接続性や接続信頼性が低下しにくくなるのである。

また、電子部品４Ａ、４Ｂと導体層３１、３２との間に形成される接着剤層は、厚みを均一にすることが容易になるので、半導体素子の密着性を均等にして、ヒートサイクルなどの信頼性試験を行っても長期間にわたって密着性が確保されやすくなるのである。

導体層３１、３２は凹部２１、２２の底面よりも大きな面積とし、凹部２１、２２の側面の外側に形成することもできる。したがって、このように形成された導体層３１、３２は、多層配線板１に内蔵された電子部品４Ａ、４Ｂの底面方向のシールド効果を発揮することができるので、フィルドビア４１、４２の配列によって形成される電磁シールド層と併設することが望ましい。

なお、フィルドビア４１ａ、４１ｂ、４１ｃ、４２は、電子部品に接している導体層３１、３２に繋がっているので放熱効果を有する。フィルドビア４１ｃのように多層配線板の表面まで形成して、放熱板などに接続してもよい。また、凹部２１、２２の底面の導体層３１、３２の背面側にフィルドビアを形成して、放熱経路を増やしてもよい。

導体層３１、３２は、凹部の底面を粗化してもよい。表面粗化処理の方法は、黒化処理、化学エッチング処理、つや消し処理法やサンドブラスト法などがあげられる。黒化処理は、酸化により５〜７μｍほどの凹凸ができ表面が粗くなる処理である。導体層３１、３２を表面粗化処理することで、凹部に埋め込まれた電子部品４Ａ、４Ｂから放射された電磁波が、凹部開口方向に向かって鏡面反射するのを抑えることができ、結果として、電子部品にかかる電磁波の影響を低減することができる。

前記表面粗化処理は、凹部の底面および側面に位置する導体層のいずれかについて施せばよいが、凹部の底面と側面の全ての導体層について施す方が望ましい。

また、導体層を形成する材料を選択する際に、電磁波の反射損失あるいは吸収損失を考慮して材料選択することで、より高い電磁シールド効果を有することができる。

導体層３１は吸収損失が導体回路を形成する配線材料より大きい材料で形成してもよく、導体層１０ａは反射損失が導体回路を形成する配線材料と同等もしくはそれ以上の材料で形成してもよい。例えば、配線が銅で形成されているとき、導体層３１は鉄など、導体層１０ａは銀、銅やアルミニウムなどである。凹部の底面および側面を電磁波の吸収損失の大きい材料にすることで、当該多層配線板に埋め込まれた電子部品の放射する電磁波を低減し、凹部の底面側にある絶縁層を挟んで対向する面を反射損失の大きい材料にすることで、外部からの電磁波の影響を抑え電磁シールド効果を有する。

導体層３２と導体層１０ｂについても同様に、導体層３２は吸収損失が導体回路を形成する配線材料より大きい材料で形成してもよく、導体層１０ｂは反射損失が導体回路を形成する配線材料と同等もしくはそれ以上の材料で形成してもよい。

また、配線材料と導体層ではなく、導体層と導体層について材料選択を行った場合も、高い電磁シールド効果を有することができる。

凹部２１の底面もしくは側面に形成された導体層３１は、凹部２１の底面側にある絶縁層を挟んで対向する導体層１０ａよりも電磁波の反射損失が小さい材料にする。あるいは、導体層３１は、導体層１０ａよりも電磁波の吸収損失が大きい材料にする。凹部２２についても同様であり、導体層３２は導体層１０ｂより電磁波の反射損失が小さい、もしくは、電磁波の吸収損失が大きい材料を選択する。

さらに、凹部２１の底面もしくは側面に形成された導体層３１の位置を基準に考えると、凹部２１の底面側にある絶縁層を挟んで対向するのは、導体層３２であってもよい。導体層３１は、導体層３２より電磁波の反射損失の小さい材料、もしくは、電磁波の吸収損失の大きい材料で形成する。導体層３２についても同様であり、導体層３２は導体層３１より電磁波の反射損失が小さい材料、または、電磁波の吸収損失が大きい材料であっても構わない。

導体層３１と導体層３２において、電磁波の反射損失および吸収損失の大小を考慮して材料選択を行う場合は、電磁波による干渉などから、凹部２１、２２に内蔵する電子部品４Ａ、４Ｂを保護できる組合せであればよい。材料選択と、導体層３１、３２の表面粗化処理を合わせることで、電磁シールド効果を高めることも可能である。

凹部２１、２２を有する絶縁層の表面に形成された導体層９ａ、９ｂ、および凹部２１、２２の底面側にある絶縁層を挟んで対向する導体層１０ａ、１０ｂは、凹部２１、２２との位置関係により、導体層９ａ、９ｂ、１０ａ、１０ｂのそれぞれを区別して示しているが、導体層１０ａと導体層９ｂが同じ絶縁層上に形成され、かつ、同じ基準電位に接続されてもよく、同じ材料で形成しても構わない。導体層１０ｂと導体層９ａについても同様であって、同じ絶縁層上に形成され、かつ、同じ基準電位に接続されてもよく、同じ材料で形成しても構わない。

次に、凹部２１、２２の周囲をフィルドビア４１、４２でシールドする場合の多層配線板１の製造工程について説明する。図４Ａないし図４Ｍは、本発明の実施の形態１に係る多層配線板１の製造工程の一部を示す断面図である。本発明にかかる多層配線板１を製造するにあたって、それを構成する多層配線基板としては、絶縁性樹脂基材の片面もしくは両面に銅箔が貼付けられてなる銅張積層板を積層した形態のものを用いる。

図４Ａは両面銅張積層板の断面図である。両面銅張積層板は、例えば、絶縁層１１の両面に銅箔６を張った積層板から形成される。絶縁層１１としては、例えばガラスエポキシを用いることができる。絶縁層１１としてはフィラのない絶縁性樹脂であってもよい。このような両面銅張積層板の一方の表面にレーザ照射を行って、一方の銅箔６および絶縁層１１を貫通して他方の銅箔６の裏面に達するビア用開口７、８を形成する。

図４Ｂはビア用開口が形成された両面銅張積層板の断面図である。ビア用開口７、８には、導体回路２を接続するためのビア用開口７と、電磁シールドのためのビア用開口８がある。このとき、電磁シールドのためのビア用開口８は、後述する電子部品４Ａを収容する凹部２１の領域の外側に形成され、隣接する開口どうしが連結した形態に形成される。

前記レーザ照射は、パルス発振型炭酸ガスレーザ加工装置を用いて行われ、その加工条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、周波数２０００〜３０００Ｈｚ、ショット数が１〜５の範囲内であることが望ましい。

このような加工条件のもとで形成され得るビア用開口７、８の径は、２０〜２５０μｍであることが望ましい。その理由は、開口径が２０μｍ未満では、ビア形成が技術的に困難になりやすく、電気接続性が低下してしまうことがある。一方、ビア用開口７、８の径が２５０μｍを超えると、めっきでの充填性に難があることがあり、電気接続性が低下してしまうことがあるし、配線の高密度化を阻害することもあるからである。

なお、レーザ照射によって銅張積層板にビア用開口７、８を形成させるには、銅箔６と絶縁層１１とに同時に開口を形成するようなレーザ照射を行うダイレクトレーザ法と、ビア用開口７、８に該当する銅箔部分をエッチングにより予め除去した後に、絶縁層１１にレーザ照射を行うコンフォーマル法があり、そのどちらを用いてもよい。

レーザ照射で形成されたビア用開口内に残留する樹脂残滓を除去するために、デスミア処理を行うことが望ましい。このデスミア処理は、酸あるいは酸化剤（例えば、クロム酸、過マンガン酸）の薬液処理等の湿式処理や、酸素プラズマ放電処理、コロナ放電処理、紫外線レーザ処理またはエキシマレーザ処理等の乾式処理によって行われる。これらのデスミア処理を選択する方法は、絶縁層１１の種類や、厚み、開口径、レーザ条件等により残留が予想されるスミア量に応じて選ばれる。

図４Ｃはビア用開口７、８に金属を充填した両面銅張積層板の断面図である。前記デスミア処理した基板のビア用開口７、８に対して、銅箔６をめっきリードとする電解銅めっき処理を施し、ビア用開口内に電解銅めっきを完全に充填してビア３、４１が形成される。なお、場合によっては電解銅めっき処理の後、基板の開口上部に盛り上がった電解銅めっきを、ベルトサンダー研磨、バフ研磨、エッチング等によって除去して平坦化してもよい。

図４Ｄは両面に導体回路２および導体層３１を形成した両面銅張積層板の断面図である。絶縁層１１の両面の銅箔６の上にレジスト層を形成し、露光、現像工程を経てレジスト非形成部分に対して、塩化第二銅などからなるエッチング液により、エッチング処理を行う。その後、レジストを剥離することにより、絶縁層１１の一方の表面には、ビアランドを含んだ導体回路２と、位置合わせ用の位置決めマーク等が形成される。他方の表面には、電子部品４Ａを収容する凹部２１に関連したサイズを有する導体層３１と、ビアランドを含んだ導体回路２、および位置合わせ用の位置決めマーク等が形成される。

なお、電磁シールド用の複数のビア４１は互いに連結された形態に形成され、それらの一端は、絶縁層１１の一方の表面に露出しており、他方は導体層３１表面に接続されて、電磁シールド層を形成している。

さらに、絶縁層１１の表面に導体層９を形成する。表面を被う際に、凹部２１が形成される場所を除いておく方が好ましい。導体層９は、ビア３と電気的に接続した導体回路２に連続してはならないが、電磁シールド用のビア４１と接続した導体回路２に連続していてもよい。

図１に示すように部品４Ａの高さが絶縁層１１の厚さより大きい場合は、図４Ｄの状態からさらに絶縁層１１ｂと銅箔６を絶縁層１１の上に積層して、ビア３と導体回路２を形成する。

図４Ｅは電子部品を収容する凹部２１を形成した多層配線基板の断面図である。絶縁層１１の導体層３１を設けた面と反対側の表面領域（凹部形成領域）に、例えば、レーザ加工によって絶縁層１１を貫通して導体層３１の表面に達する開口を形成し、その開口から導体層表面が露出するような凹部２１を形成して、電子部品収容用基板とする。必要に応じて、レジスト形成工程、エッチング処理工程を経て、導体層３１が露出されるような凹部２１を形成することもできる。

例えば、絶縁層１１と絶縁層１２との積層体に、パルス発振型炭酸ガスレーザ加工装置を用いたレーザ照射によって、絶縁層１１の表面から樹脂層を貫通して導体層表面に達する開口を形成して、電子部品を収容または内蔵させる凹部を形成する。

電子部品４Ａを収容する凹部２１の加工条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、周波数２０００〜３０００Ｈｚ、ショット数が１〜１０の範囲内であることが望ましい。

このようなレーザ加工により、電子部品４Ａを内蔵させる凹部２１が形成され、凹部２１の底面には、導体層３１（この場合は、銅箔６を指す）が露出される。

図４Ｆは、露出した導体層３１の凹部底面の表面を粗化した図である。表面を粗化することで、電磁波の反射が一定方向ではなく散乱して起こり、格納された部品に与える影響を低減できる。表面粗化処理の方法は、黒化処理、化学エッチング処理、つや消し処理法やサンドブラスト法などがあげられる。

例えば、ガラス布エポキシ樹脂基材の両面に、厚さ３５μｍの銅箔が接着剤を介して貼り付けられた厚さ８００μｍの両面銅張積層板に対して、黒色酸化処理は、水洗、アルカリ脱脂した後にソフトエッチングし、黒色酸化処理液（リン酸三ナトリウムと亜塩素酸ナトリウムの水溶液）中に９５℃で２分間浸漬することにより銅表面を粗化できる。これにより形成される粗面は、０．１〜１．０μｍの樹状の形態からなり、粗化されていない銅表面に比べて３倍以上の表面長であることが望ましい。

または化学エッチング処理として、同じ両面銅張積層板に対して、水洗、酸脱脂した後にソフトエッチングし、有機酸系マイクロエッチング剤（メック株式会社製、メックエッチボンドＣＺ８１００）で１分間ＣＺ処理することにより銅表面を粗化できる。これにより形成される粗面は、０．１〜５．０μｍの鋭角的な凹凸からなり、ＲＭＳ（２乗平均粗さ）が０．３０μｍ以上であることが望ましい。

図４Ｇは電子部品４Ａを凹部２１に収容した多層配線基板の断面図である。図４Ｇまでの工程により得られた電子部品収容用基板に電子部品４Ａ、例えば半導体素子を埋め込む。この埋め込まれる電子部品４Ａとしては、例えば接続パッドＰを被覆する仲介層が形成された半導体素子を用いることができる。電子部品４Ａに形成された仲介層は、接続パッドＰを被覆している部分以外は、表面を導体層１０で被われていてもよい。導体層１０は、接続パッドＰおよび導体回路２に接続しないように、形成される。

この仲介層は、半導体素子のパッドＰと多層配線基板のビア３を含む導体回路２とを直接的に接続させるために設けられた仲介層であり、ダイパッド上に、薄膜層を設け、その薄膜層上にさらに厚付け層を設けることによって形成され、少なくとも２層以上の金属層で形成することが望ましい。

また、この仲介層は、半導体素子のダイパッドよりも大きなサイズに形成されることが好ましい。そのようなサイズにすることによって、ダイパッドとの位置合わせが容易となり、その結果、ダイパッドとの電気的接続性が向上すると共に、ダイパッドにダメージを与えることなくレーザ照射やフォトエッチングによるビア用開口の加工が可能となる。そのため、半導体素子の多層配線基板への埋め込みや電気的な接続を確実に行うことができる。また、仲介層上には、直接、多層配線板の導体回路２をなす金属層を形成することが可能となる。

仲介層は、前述したような製造方法以外にも、半導体素子の接続パッド側の全表面または半導体素子を埋め込んだ半導体素子収容用基板上に形成した金属膜上に、ドライフィルムからなるレジストを形成し、仲介層に該当する部分を除去させた後、電解めっきによって厚付けし、その後、レジストを剥離してエッチング液によって、同様に半導体素子の接続パッドＰ上に仲介層を形成することもできる。

図４Ｈは絶縁層１１に絶縁層１２および銅箔６を積層し、電子部品４Ａを収容した上に絶縁層１３および銅箔６を形成した多層配線基板の断面図である。絶縁層１１の導体層３１が形成された側の表面に絶縁層１２を積層する。また、同時に下側に形成される凹部２２の底面となる導体層３２を形成する。例えば、接着剤層であるプリプレグに銅箔６を重ね合わせたものから銅張基板を形成し、それを絶縁層１１の両面に熱圧着により積層してなる積層体を形成する。電子部品４Ａを収容した基板上に、絶縁層１３および銅箔６を積層したのと同様にして、絶縁層１２と銅箔３２を積層する。

図４Ｉは、絶縁層１２、１３にビア３と導体回路２を形成し、表層に導体回路２を形成した多層配線基板の断面図である。絶縁層１３に、絶縁層１１と同様にして、ビア３と導体回路２を形成する。また、同時に下側に形成される凹部２２の底面となる導体層３２を形成する。絶縁層１３と銅箔６を積層した後、図４Ｂないし図４Ｄで説明した工程と同様の処理を行うことにより、内蔵された半導体素子の接続パッドＰ上に形成した仲介層に電気的に接続されるビア３と、絶縁層１１上に形成されたビア３を含む導体回路２に電気的に接続されるビア３、および外側の導体回路２を形成する。

図４Ｊは下側に電子部品４Ｂを収容する凹部２２を形成するための絶縁層１４を形成した多層配線基板の断面図である。絶縁層１２および銅箔６を積層したのと同様にして、絶縁層１４と銅箔６を積層する。

図４Ｋは、図４Ｊで積層した絶縁層１４に、ビア３と導体回路２と凹部２２を形成した多層配線基板の断面図である。図４Ｂないし図４Ｅで説明した工程と同様にして、導体回路２に接続するビア３、凹部２２の周囲に配列する電磁シールド用のビア４２、凹部２２、および導体層９を形成する。凹部２２の底面は、図４Ｉの導体回路２を形成する工程で形成された導体層３２である。導体層３１と同様に、レーザ加工により露出した導体層３２に、黒化処理、化学エッチング処理、つや消し処理法やサンドブラスト法などの処理を施し、凹部底面の表面を粗化しても構わない。

図４Ｌは、下側の凹部２２に電子部品４Ｂを収容し、絶縁層１５を積層して導体回路２を形成した多層配線基板の断面図である。図４Ｇおよび図４Ｈで説明した工程と同様にして、電子部品４Ｂを凹部２２に収容し、導体層１０を形成した後、絶縁層１５と銅箔６を積層する。図４Ｂないし図４Ｄで説明した工程と同様の処理を行うことにより、内蔵された電子部品４Ｂの接続パッドＰ上に形成した仲介層に電気的に接続されるビア３と、半導体素子収容基板に形成されたビア３を含む導体回路２に電気的に接続されるビア３、および外側の導体回路２を形成する。

さらに、絶縁層と銅箔を積層させ、図４Ｊないし図４Ｌと同様の処理を繰り返し行うことによって、さらに多層化したプリント配線板を得ることができる。

次に、基板の表面に電子部品５を実装する。図４Ｍは、表面に電子部品５を実装した多層配線板の断面図である。多層配線基板の表面にソルダーレジスト層をそれぞれ形成する。この場合、多層配線基板の外表面全体にソルダーレジスト組成物を塗布し、その塗膜を乾燥した後、この塗膜に半田パッドの開口部を描画したフォトマスクフィルムを載置して露光、現像処理することにより、導体回路２のビア３直上に位置する導電性パッド部分を露出させた半田パッド開口をそれぞれ形成する。この場合、ソルダーレジスト層をドライフィルム化したものを貼り付けて、露光・現像もしくはレーザ加工により開口を形成させてもよい。

前記マスク層の非形成部から露出した半田パッド上に、ニッケル−金などの耐食層を形成する。このとき、ニッケル層の厚みは、１〜７μｍが望ましく、金層の厚みは０．０１〜０．１μｍが望ましい。ニッケル−金以外に耐食層として、ニッケル−パラジウム−金、金（単層）、銀（単層）等を形成してもよい。耐食層を形成した後に、マスク層を剥離する。これにより、耐食層が形成された半田パッドと耐食層が形成されていない半田パッドが混在するプリント配線板となる。

ソルダーレジストの開口からビア直上に露出した半田パッド部分に、半田体を供給し、この半田体の溶融・固化によって半田バンプＳを形成する。あるいは導電性ボールまたは導電性ピンを導電性接着剤もしくは半田層を用いてパッド部に接合して、多層配線板１が形成される。半田体および半田層の供給方法としては、半田転写法や印刷法を用いることができる。

半田転写法は、次のように行う。プリプレグに半田箔を貼り合わせ、この半田箔を開口部分に相当する箇所のみを残してエッチングすることにより、半田パターンを形成して半田キャリアフィルムとする。この半田キャリアフィルムを、基板のソルダーレジスト開口部分にフラックスを塗布した後、半田パターンがパッドに接触するように積層し、これを加熱して転写する。

一方、印刷法は、パッドに相当する箇所に開口を設けた印刷マスク（メタルマスク）を基板に載置し、半田ペーストを印刷して加熱処理する方法である。このような半田バンプを形成する半田としては、Ｓｎ／Ａｇ半田、Ｓｎ／Ｉｎ半田、Ｓｎ／Ｚｎ半田、Ｓｎ／Ｂｉ半田などが使用でき、それらの融点は、積層される各回路基板間を接続する導電性バンプの融点よりも低いことが望ましい。

印刷した半田ペーストの上に電子部品５を置いて加熱することによって、表面の導体回路２に電子部品５が半田付けされる。電子部品５は、少なくとも１つの凹部２２の底面に対向する多層配線基板の表面に実装されている。表面に実装された電子部品５と、凹部２２に収容された電子部品４Ｂは、電磁シールドされるので、相互の電磁干渉が防止される。

前述の方法は、絶縁層および銅箔を逐次積層することにより絶縁層と導体回路の多層化を行ったが、２層以上の絶縁層で１単位の回路基板を複数形成し、一括で加熱圧着することによって、絶縁層と導体回路を多層化した多層配線板としてもよい。

実施の形態１は、凹部２１、２２の周囲の電磁シールドをフィルドビア４１、４２で形成するので、導体回路を接続するビアと同時に加工することができる。凹部の側面に金属めっき等で導体層を形成する必要がなく、電磁シールドのために工程を増加することがない。

また、導体層３１は吸収損失が導体回路を形成する配線材料より大きい材料で形成してもよく、導体層１０ａは反射損失が導体回路を形成する配線材料と同等もしくはそれ以上の材料で形成してもよい。例えば、配線が銅で形成されているとき、導体層３１は鉄など、導体層１０ａは銀、銅やアルミニウムなどである。凹部の底面および側面を電磁波の吸収損失の大きい材料にすることで、当該多層配線板に埋め込まれた電子部品の放射する電磁波を低減し、凹部の底面側にある絶縁層を挟んで対向する面を反射損失の大きい材料にすることで、外部からの電磁波の影響を抑え電磁シールド効果を有する。

凹部２１の底面もしくは側面に形成された導体層３１は、凹部２１の底面側にある絶縁層を挟んで対向する導体層１０ａよりも電磁波の反射損失が小さい材料、あるいは、導体電磁波の吸収損失が大きい材料にしてもよい。さらに、凹部２１の底面もしくは側面に形成された導体層３１の位置を基準に考えると、凹部２１の底面側にある絶縁層を挟んで対向するのは、導体層３２であってもよい。導体層３１は、導体層３２より電磁波の反射損失の小さい材料、もしくは、電磁波の吸収損失の大きい材料で形成する。

凹部２１、２２において、導体層３１、３２、１０ａ、１０ｂを電磁波の反射損失および吸収損失の大小を考慮して材料選択する場合は、電磁波による干渉などから、凹部２１、２２に内蔵する電子部品４Ａ、４Ｂを保護できる組合せであればよい。材料選択と、導体層３１、３２の表面粗化処理を合わせることで、電磁シールド効果を高めることも可能である。

（実施の形態２）
図５は、本発明の実施の形態２に係る多層配線板１の断面図である。実施の形態２では、凹部２１、２２の周囲の電磁シールド層は凹部２１、２２の側面にめっきによって形成された導体層５１、５２、さらに導体層３１、３２および５１、５２を覆うようにめっきによって形成された導体層６１、６２、とで構成される。

多層配線板１は、複数の絶縁層１１、１２、１３、１４、１５と、絶縁層１１、１２、１３、１４、１５に隔てられた導体回路２と、導体回路２を電気的に接続するビア３から構成される。本発明の実施の形態２に従う多層配線板１は、絶縁層１１、１４の一部に凹部２１、２２が形成されている。それぞれの凹部２１、２２を有する絶縁層の表面に導体層９が形成され、凹部２１、２２の底面側にある絶縁層を挟んで対向する位置に導体層１０が形成されている。また、それぞれの凹部２１、２２の底面には導体層３１、３２が形成されている。また、凹部２１、２２の側面には導体層５１、５２が形成されている。実施の形態２は、凹部２１、２２の周囲の電磁シールドが凹部２１、２２の側面に形成された導体層５１、５２であることおよび導体層３１、３２、５１、５２を覆うようにめっきによって形成された導体層６１、６２が存在し、電磁シールド層が２層以上からなる層で出来ていること以外は、実施の形態１と同様である。

凹部２１、２２の側面に形成された導体層５１、５２は、凹部底面の導体層３１、３２に電気的に接続している。導体層３１、３２、５１、５２を覆うように形成された導体層６１、６２も電気的に接続している。これら導体層３１、３２、５１、５２、６１、６２は電気的に導通しているので同じ電位である。導体層３１、３２、５１、５２、６１、６２は、例えばグランド（接地）に接続され、多層配線板１の基準の電位に保たれてもよい。また、導体層３１、３２、５１、５２、６１、６２に接続するように形成された導体層９を介して多層配線板１の基準の電位に保たれてもよい。

それぞれの凹部には、電子部品４Ａ、４Ｂが埋め込まれている。凹部２１、２２に埋め込まれた電子部品４Ａ、４Ｂは、凹部２１、２２の上の絶縁層１３、１５に形成されたビア３によって導体回路２に接続されている。また、多層配線板１の表層にも電子部品５が実装されている。表層に実装された電子部品５は、導体回路上に形成された半田バンプＳによって表層の導体回路２に接続している。

絶縁層１１ａ、１１ｂ、１４に形成される凹部２１、２２の深さは埋め込まれる電子部品４Ａ、４Ｂの形状に応じて設定される。例えば図５の上の凹部２１のように、２層またはそれ以上の絶縁層１１ａ、１１ｂに亘って凹部２１が形成されてもよい。その場合、少なくとも凹部の高さ全体に亘って、電磁シールド用の導体層５１を形成する。

凹部２１、２２の底面と、側面の導体層３１、３２、５１、５２を覆うように形成された導体層６１、６２は、凹部２１、２２に内蔵される電子部品４Ａ、４Ｂの接続パッドＰが設けられている上面を除く外側表面の全体を取り囲んでいるので、電子部品４Ａ、４Ｂの側面方向および底面方向の電磁シールド効果を同時に得ることができる。図５の２つの凹部２１、２２どうしは導体層３１、３２で隔てられ、凹部２１、２２の周囲が導体層５１、５２で囲まれており、導体層６１、６２で覆っているので、図５の上の凹部２１の電子部品４Ａと、下の凹部２２の電子部品４Ｂとは互いに電磁シールドされている。

露出した導体層６１、６２の表面、もしくは導体層６１、６２で覆われていない部分の露出した導体層３１、３２、５１、５２の表面を粗化処理してもよい。粗化処理は、黒化処理、化学エッチング処理、つや消し処理法やサンドブラスト法などを施すことによって行う。また、導体層６１、６２は、導体層３１、３２、５１、５２より電磁波の反射損失が小さい材料で形成してもよい。例えば、導体層３１、３２、５１、５２は銅、導体層６１、６２はニッケルや金である。また、別の組合せとしては、導体層３１、３２、５１、５２は銀やアルミニウム、導体層６１、６２は鉄などの組合せでもよい。

あるいは、導体層６１、６２を、導体層３１、３２、５１、５２より電磁波の吸収損失の大きい材料で形成してもよい。例えば、導体層３１、３２、５１、５２は銅、導体層６１、６２は銀や鉄などである。他の組合せとしては、導体層３１、３２、５１、５２はニッケルやアルミニウム、導体層６１、６２は銅とする材料の組合せなども可能である。

凹部の内側を反射損失が小さい材料で、凹部の外側を内側の層より反射損失が大きい材料で形成することにより、当該多層配線板に埋め込まれた電子部品の放射する電磁波を低減し、また、外部からの電磁波の影響を抑えることができる。

あるいは、凹部の内側を吸収損失が大きい材料で形成し、凹部の外側を内側の層より吸収損失が小さい材料にすることで、当該多層配線板に埋め込まれた電子部品の放射する電磁波の影響を抑え、また、外部からの電磁波を低減することができる。

さらに、凹部を形成する２層以上の層のいずれかが、凹部の底面側にある絶縁層を挟んで対向する導体層より電磁波の反射損失が小さい材料、または、電磁波の吸収損失の大きい材料で形成しても、高いシールド効果を有する。このようにして反射損失もしくは吸収損失を考慮して材料を選択して導体層を形成した場合は、いずれかの材料で単層の導体層を形成した場合に比べ、導体層は高いシールド効果を有する。

実施の形態１と同じく、例えば図３に示すように、２つの凹部２１、２２が重なっていない部分があっても、凹部２１、２２の周囲は導体層６１、６２もしくは導体層５１、５２で囲まれているので、凹部２１、２２どうしは電磁シールドされている。また、多層配線板１の表層に実装された電子部品５と、少なくとも１つの凹部２２に埋め込まれた電子部品４Ｂとは互いに電磁シールドされている。

次に、凹部２１、２２の周囲を導体層５１、５２でシールドし、導体層３１、３２および導体層５１、５２を覆うように導体層６１、６２で電磁シールド層を形成する場合の多層配線板の製造工程について説明する。図６Ａないし図６Ｏは、本発明の実施の形態２に係る多層配線板１の製造工程の一部を示す断面図である。実施の形態２は、凹部２１、２２の周囲の電磁シールドをフィルドビアの配列に代えて凹部２１、２２の側面に形成された導体層５１、５２とする。導体層３１、３２および５１、５２を覆うようにめっきによって形成された導体層６１、６２が存在し、電磁シールド層が２層以上からなる層で形成される。それ以外は、実施の形態１と同様なので、共通する部分については説明を省略する。

図６Ａは両面銅張積層板の断面図である。両面銅張積層板は、例えば、絶縁層１１の両面に銅箔６を張った積層板から形成される。このような両面銅張積層板の一方の表面にレーザ照射を行って、一方の銅箔６および絶縁層１１を貫通して他方の銅箔６の裏面に達するビア用開口７を形成する。

図６Ｂはビア用開口が形成された両面銅張積層板の断面図である。実施の形態２では、ビア用開口７は導体回路２を接続するためのものである。ビア用開口内に残留する樹脂残滓を除去するために、デスミア処理を行うことが望ましい。

図６Ｃはビア用開口７に金属を充填した両面銅張積層板の断面図である。前記デスミア処理した基板のビア用開口７に対して、銅箔６をめっきリードとする電解銅めっき処理を施し、ビア用開口７内に電解銅めっきを完全に充填してビア３が形成される。

図６Ｄは両面に導体回路２および導体層３１を形成した配線基板の断面図である。両面銅張積層板の両面の銅箔６をエッチング処理して、絶縁層１１の一方の表面には、ビアランドを含んだ導体回路２と、位置合わせ用の位置決めマーク等が形成される。他方の表面には、電子部品４Ａを収容する凹部２１に関連したサイズを有する導体層３１と、ビアランドを含んだ導体回路２、絶縁層の表面を被う導体層９、および位置合わせ用の位置決めマーク等が形成される。

図６Ｅは絶縁層１２にビア３と導体回路２を形成した配線基板の断面図である。絶縁層１１の導体層３１が形成された側の表面に絶縁層１２と銅箔６を積層する。絶縁層１２に、両面銅張積層板と同様にして、ビア３と導体回路２を形成する。また、同時に下側に形成される凹部２２の底面となる導体層３２を形成する。

図６Ｆは電子部品４Ａを収容する凹部２１を形成した多層配線基板の断面図である。絶縁層１１の導体層３１を設けた面と反対側の表面領域（凹部形成領域）に、例えば、レーザ加工によって樹脂層を貫通して導体層表面に達する開口を形成し、その開口から導体層表面が露出するような凹部２１を形成して、電子部品収容用基板とする。

図６Ｇは凹部２１の側面に導体層５１を形成した多層配線基板の断面図である。多層配線基板の両面にレジスト層を形成する。例えば、厚さ１５μｍのドライフィルムレジストをラミネートしてレジスト層を形成し、絶縁層１１に設けた凹部２１およびその開口周縁部が露出されたレジスト非形成部を形成する。

前記レジスト非形成部の表面に、パラジウム触媒を付与することにより、凹部２１の内壁面およびその開口周縁部の表面に触媒核を付着させる。次に、無電解銅めっき水溶液中に浸漬して、凹部２１の内壁面およびその開口周縁部の表面に、例えば厚さ０．５〜３．０μｍの無電解銅めっき膜を形成する。ついで、電解銅めっき水溶液およびめっき条件にて電解銅めっきを施し、レジスト非形成部に、電解銅めっき膜を形成する。その後、アルカリによってめっきレジストを剥離除去することによって、凹部２１の内壁面（底面および側面）および凹部２１の開口周縁部に無電解銅めっき膜と電解銅めっき膜とからなるシールド用金属層が形成される。なお、凹部２１の底面に露出する平坦な表面を有する導体層３１および導体層５１の表面は、無電解銅めっき膜により被覆され、その無電解銅めっき膜上に電解銅めっき膜が形成されてシールド用金属層を形成している。

図６Ｈは、導体層６１が形成された図である。導体層６１は、凹部底面に形成された導体層３１および凹部側面に形成された導体層５１の表面を覆うようにして導体層６１であるめっきを形成する。

例えば導体層３１、５１が銅で形成され、導体層６１をニッケルめっきする場合、水洗、酸脱脂の後にソフトエッチングし、無電解ニッケルめっき液（塩化ニッケル、次亜リン酸ナトリウム、クエン酸ナトリウムを含む酸性の水溶液）に２０分間浸漬することで、厚さ５μｍのニッケルめっき層を形成する。

また、導体層３１、５１が銅で形成され、導体層６１を金めっきする場合、水洗、酸脱脂の後にソフトエッチングし、無電解金めっき液（シアン化金カリウム、塩化アンモニウム、次亜リン酸ナトリウム、クエン酸ナトリウムを含む水溶液）に８０℃で７．５分間浸漬することで、厚さ０．０３μｍの金めっき層を形成する。

あるいは、導体層３１、５１が銅で形成され、導体層６１を銀めっきする場合、銅の表面に銀ペーストを塗布、または銀めっきが施された銅箔を貼付するなどして銀めっき層を形成する。

なお、導体層６１を底面もしくは底面のどちらか一方にのみ形成した場合、凹部底面の導体層３１もしくは凹部側面の５１が凹部表面に露出している部分を黒化処理や化学エッチング処理を行い、表面を粗化してもよい。導体層６１の材質によっては、導体層６１の表面を粗化することも可能である。また、表面粗化の凹凸に比べて導体層６１の厚みが十分小さく、かつ、表面を直接は粗化できない場合であれば、導体層３１、５１の表面を粗化した後に導体層６１を形成することで、凹部の表面に凹凸を形成することができる。

図６Ｉは電子部品４Ａを凹部２１に収容した多層配線基板の断面図である。図６Ｇまでの工程により得られた電子部品収容用基板に電子部品４Ａ、例えば半導体素子を埋め込む。

図６Ｊは電子部品４Ａを収容した上に絶縁層１３を形成した多層配線基板の断面図である。電子部品４Ａを収容、内蔵した基板上に、絶縁層１２および銅箔６を積層したのと同様にして、絶縁層１３と銅箔６を積層する。

図６Ｋは表層に導体回路２を形成した多層配線基板の断面図である。絶縁層１３と銅箔６を積層した後、図６Ｂないし図６Ｄで説明した工程と同様の処理を行うことにより、内蔵された電子部品４Ａの接続パッドＰ上に形成した仲介層に電気的に接続されるビア３と、外側の導体回路２、および導体層１０を形成する。導体層１０は、接続パッドＰと導体回路２に接続することなく電子部品４Ａの表面を被うように形成される。

図６Ｌは、電子部品４Ｂを収容する凹部２２を形成するための絶縁層１４を形成した多層配線基板の断面図である。絶縁層１２および銅箔６を積層したのと同様にして、絶縁層１４と銅箔６を積層する。

図６Ｍは、図６Ｌで積層した絶縁層１４に、ビア３と導体回路２と凹部２２および凹部側面の導体層５２を形成した多層配線基板の断面図である。図６Ｂないし図６Ｄ、図６Ｆおよび図６Ｇで説明した工程と同様にして、導体回路２に接続するビア３、凹部２２、及び凹部側面の導体層５２、および導体層９を形成する。凹部２２の底面は、図６Ｅの導体回路２を形成する工程で形成された導体層３２である。なお、図６Ｈと同様にして、導体層３２と導体層５２を覆うように、導体層６２が形成されてもよく、凹部表面を形成する導体層３２、５２、６２の表面を粗化してもよい。

図６Ｎは、下側の凹部２２に電子部品４Ｂを収容し、絶縁層１５を積層して導体回路２を形成した多層配線基板の断面図である。図６Ｉおよび図６Ｊで説明した工程と同様にして、電子部品４Ｂを凹部２２に収容し、導体層１０を形成した後、絶縁層１５と銅箔６を積層する。図６Ｂないし図６Ｄで説明した工程と同様の処理を行うことにより、内蔵された電子部品４Ｂの接続パッドＰ上に形成した仲介層に電気的に接続されるビア３と、多層配線基板に形成されたビア３を含む導体回路２に電気的に接続されるビア３、および外側の導体回路２を形成する。

さらに、絶縁層と銅箔を積層させ、図６Ｌないし図６Ｎと同様の処理を繰り返し行うことによって、さらに多層化した多層配線基板を得ることができる。

次に、多層配線基板の表面に電子部品５を実装する。図６Ｏは、表面に電子部品５を実装した多層配線板の断面図である。多層配線基板の表面にソルダーレジスト層をそれぞれ形成する。ソルダーレジストの開口からビア直上に露出した半田パッド部分に、半田体を供給し、この半田体の溶融・固化によって半田バンプＳを形成する。あるいは導電性ボールまたは導電性ピンを導電性接着剤もしくは半田層を用いてパッド部に接合して、多層配線板が形成される。半田体および半田層の供給方法としては、半田転写法や印刷法を用いることができる。

印刷した半田ペーストの上に電子部品５を置いて加熱することによって、表面の導体回路２に電子部品５が半田付けされる。電子部品は、少なくとも１つの凹部２２の底面に対向する多層配線基板の表面に実装されている。表面に実装された電子部品５と、凹部２２に収容された電子部品４Ｂは、電磁シールドされるので、相互の電磁干渉が防止される。

実施の形態２において、凹部２１の表層に現れた導体層６１は、凹部２１を形成する表層以外の導体層３１、５１より電磁波の反射損失が小さい材料で形成してもよい。例えば、導体層３１、５１は銅、導体層６１はニッケルや金である。また、別の組合せとしては、導体層３１、５１は銀やアルミニウム、導体層６１は鉄などの組合せでもよい。

あるいは、導体層６１は、導体層３１、５１より電磁波の吸収損失の大きい材料で形成してもよい。例えば、導体層３１、５１は銅、導体層６１は銀や鉄などである。他の組合せとしては、導体層３１、５１はニッケルやアルミニウム、導体層６１は銅とする材料の組合せなども可能である。

また、凹部２１を形成する２層以上の層である導体層３１、５１、６１のいずれかが、凹部の底面側にある絶縁層を挟んで対向する導体層１０ａより電磁波の反射損失が小さい材料、あるいは、電磁波の吸収損失が大きい材料で形成してもよい。例えば、反射損失を考えて材料選択した場合は、導体層１０ａは銅、導体層３１、５１、６１はニッケルや金である。別の組合せとしては、導体層１０ａは銀やアルミニウム、導体層３１、５１、６１は鉄などの組合せでもよい。吸収損失を考えて材料選択した場合は、導体層１０ａは銅、導体層３１、５１、６１は銀や鉄など、もしくは、導体層１０ａはニッケルやアルミニウム、導体層３１、５１、６１は銅の組合せでもよい。

導体層を形成する際、凹部２１に対する導体層３１、５１、６１、１０ａを、凹部２２に対する導体層３２、５２、６２、１０ｂと読み替え、同様に材料を選択できる。

さらに、導体層１０ａと導体層９ｂ、あるいは、導体層１０ｂと導体層９ａが同じ絶縁層上に形成され、かつ、同じ基準電位に接続されてもよく、同じ材料で形成しても構わない。
なお、当実施の形態２において、導体層を２層以上の層にして凹部の内側を反射損失が小さい材料で、外側を内側の層より反射損失が大きい材料で形成した場合、あるいは凹部の内側を吸収損失が大きい材料で、外側を内側の層より吸収損失が小さい材料で形成した場合は、いずれかの材料で単層の導体層を形成した場合に比べ、導体層は高いシールド効果を有する。

さらに、凹部を形成する２層以上の層の内のいずれかを凹部の底面側にある絶縁層を挟んで対向する導体層よりも電磁波の反射損失が小さい材料で形成した場合、あるいは電磁波の吸収損失が大きい材料で形成した場合も、いずれかの材料で単層の導体層を形成した場合に比べ、導体層は高いシールド効果を有する。

（実施の形態１の変形例）
図７は、凹部の電磁シールドにフィルドビアを用いる構成で、１つの絶縁層に２つの凹部を形成する場合の多層配線板１の構成の一例を示す断面図である。１つの絶縁層１４に２つの凹部２２、２３を同時に形成する。凹部２２、２３にそれぞれ、底面の導体層３２、３３を形成する。また、凹部２２、２３の周囲にフィルドビア４２、４３を配列して電磁シールドとする。それぞれの凹部２２、２３に電子部品４Ｂ、４Ｃを収容することができる。

図８は、図７の多層配線板の凹部２１、２２、２３の位置関係の例を示す平面図である。図８に示すように、２つの凹部が重なっていない部分があっても、凹部２１、２２、２３の底面側は導体層３１、３２、３３で隔てられ、それぞれの周囲はフィルドビア４１、４２、４３で囲まれているので、凹部どうしは電磁シールドされている。また、多層配線板１の表層に実装された電子部品５と、下側の２つの凹部２２、２３に埋め込まれた電子部品４Ｂ、４Ｃとは互いに電磁シールドされている。

（実施の形態２の変形例）
図９は、凹部の電磁シールドに凹部側面の導体層を用いる構成で、１つの絶縁層に２つの凹部を形成する場合の多層配線板１の構成の一例を示す断面図である。１つの絶縁層１４に２つの凹部２２、２３を同時に形成する。凹部２２、２３にそれぞれ、底面の導体層３２、３３と、側面の導体層５２、５３を形成する。それぞれの凹部２２、２３に電子部品４Ｂ、４Ｃを収容することができる。

凹部２３に近い側にある、凹部２２の側面の導体層５２に、粗化処理を施している。表面を粗化する方法は、黒化処理、化学エッチング処理、つや消し処理法やサンドブラスト法などがある。導体層５２を表面粗化処理することで、凹部２２に埋め込まれた電子部品４Ｂから放射された電磁波が鏡面反射するのを抑え、電子部品４Ｂおよび凹部２３に内蔵した電子部品４Ｃへの電磁波の影響を低減することができる。

また、導体層５２は、電磁波の反射損失が導体層５３より小さい材料で形成する、もしくは、電磁波の吸収損失が導体層５３より大きい材料で形成してもよい。電子部品４Ｂの放射する電磁波を低減し、凹部２２の側面側にある同一絶縁層内で対向する位置にある電子部品４Ｃからの電磁波の影響を抑え、電磁シールド効果を有する。例えば、反射損失を考えて材料選択した場合は、導体層５３は銅、導体層５２はニッケルや金である。別の組合せとしては、導体層５３は銀やアルミニウム、導体層５２は鉄などの組合せでもよい。吸収損失を考えて材料選択した場合は、導体層５３は銅、導体層５２は銀や鉄など、もしくは、導体層５３はニッケルやアルミニウム、導体層５２は銅の組合せでもよい。

導体層５２と導体層５３において、電磁波の反射損失および吸収損失の大小を考慮して材料選択を行う場合は、電磁波による干渉などから、凹部２２、２３に内蔵する電子部品４Ｂ、４Ｃを保護できる組合せであればよい。材料選択と、導体層５２、５３の表面粗化処理を合わせることで、電磁シールド効果を高めることも可能である。

この場合も、実施の形態１の変形例と同じく、例えば図８に示すように、２つの凹部が重なっていない部分があっても、凹部２１、２２、２３の周囲は導体層３１、３２、３３、５１、５２、５３で囲まれているので、凹部どうしは電磁シールドされている。また、多層配線板１の表層に実装された電子部品５と、下側の２つの凹部２２、２３に埋め込まれた電子部品４Ｂ、４Ｃとは互いに電磁シールドされている。

以上説明したように、本発明に係る多層配線板１は、電子部品４Ａ、４Ｂを収容する凹部２１、２２を２つ以上形成し、それぞれの凹部２１、２２の底面と側面に電磁シールド層を形成したので、凹部２１、２２に収容された電子部品どうしが電磁干渉することがない。また、多層配線板の１つの凹部２２の底面側に対向する表層に実装された電子部品５は、その凹部２２との間が電磁シールドされているので、凹部２２に収容された電子部品４Ｂと、その凹部２２の底面側に対向する表面に実装された電子部品５との間の電磁干渉を防止することができる。

実施の形態１および実施の形態２において、凹部の表層に現れる底面および側面の導体層を粗化してもよく、凹部を形成する底面および周辺に形成された電磁シールド層を２層以上にしてもよい。より好ましくは、２層以上で形成された電磁シールド層の凹部の表層を粗化することである。粗化を行う面は、底面もしくは側面のいずれか一方でもよいが、電磁シールド効果を高くするには、両方を粗化することが望ましい。さらに、２層以上で形成された電磁シールド層の、凹部の表層に現れた層は、２層以上の表層以外の層より、電磁波の反射損失が小さい材料、もしくは、電磁波の吸収損失が大きい材料で形成することで、より高い電磁シールド効果を得ることができる。

また、２層以上で形成された凹部の電磁シールド層のいずれかは、電磁波の吸収損失が導体回路を形成する配線材料より大きい材料で形成し、かつ、凹部の底面側にある絶縁層を挟んで対向する他の電磁シールド層は、電磁波の反射損失が導体回路を形成する配線材料と同等もしくはそれ以上の材料で形成する。

さらに、２層以上で形成された凹部の電磁シールド層のいずれかは、凹部の底面側にある前記絶縁層を挟んで対向する他の電磁シールド層より電磁波の反射損失が小さい材料、もしくは電磁波の吸収損失が大きい材料で形成する。このとき、対向する他の電磁シールド層は、別の凹部を形成していてもよい。

また、実施の形態１では、凹部２１、２２の周囲の電磁シールドをフィルドビア４１、４２で形成するので、導体回路を接続するビアと同時に加工することができる。凹部の側面に金属めっき等で導体層を形成する必要がなく、電磁シールドのために工程を増加することがない。さらに、フィルドビア４１、４２による放熱効果も期待できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

（実施例）
本実施の形態にある表面粗化処理を施した銅張積層板（以下、実施例という）と、未処理の銅張積層板（以下、比較例という）とで、表面形状、断面形状および電磁波吸収特性の比較を行った。実施例は、黒色酸化処理を施した銅張積層板（以下、実施例１という）、化学エッチング処理を施した銅張積層板（以下、実施例２という）、表面に金めっきを施した銅張積層板（以下、実施例３という）の３種類を用いた。実施例３については、電磁波吸収特性についてのみ比較を行った。

図１０は実施例１の表面形状をＦＥ−ＳＥＭ（装置：ＪＥＯＬ、加速電圧：３ｋＶ）で観察（撮影倍率２０００倍）したものである。図１１は実施例２、図１２は比較例のものである。図１３は実施例１の断面形状をＦＥ−ＳＥＭ（装置：ＪＳＭ−７５００Ｆ、加速電圧：７ｋＶ）で観察（撮影倍率５０００倍）したものである。図１４は実施例２、図１５は比較例のものである。断面形状を撮影するにあたり、各試料をエポキシ樹脂で包埋し、整面処理を行っている。

図１６は、表面粗さパラメータの算出結果である。図１３、図１４、図１５の断面像を２値化処理し、表面プロファイルを抽出した。引き続き、表面プロファイルの傾き補正処理を行った後、表面粗さパラメータＲａ（算術平均粗さ）、ＲＭＳ（２乗平均粗さ）と表面長を算出した。ｅｆｆｅｃｔ１は実施例１、ｅｆｆｅｃｔ２は実施例２、ｃｏｍｐａｒｅは比較例、Ｓｕｒｆａｃｅ ｌｅｎｇｔｈは表面長を表す。

表面形状および断面形状を観察した結果、図１０および図１３より実施例１の表面では、大きさが１０〜２０ｎｍの粒状の形態に覆われてなる０．１〜１．０μｍの樹状の粗面が形成されており、表面長が比較例よりも顕著に大きいことが確認できた。また、図１１および図１４のように実施例２の表面では、０．１〜５．０μｍの鋭角的な凹凸のある粗面が形成されており、図１６より、ＲＭＳ（２乗平均粗さ）の値が比較例よりも大きいことが確認できた。

電磁波吸収特性の測定は、円筒型空洞共振器のベクトルネットワークアナライザ（装置名：Ｗｉｌｔｒｏｎ３７２２５、測定周波数：１ＧＨｚ付近）に接続された高周波ループアンテナを円筒形の筐体内に設置して磁界結合させた後、周波数をスイープさせた状態で筐体内に各試料を配置し、試料を配置する前と後での筐体内のＱ値を測定して比較を行った。試料は１辺２５ｍｍの正方形の大きさのものを用いた。

試料を配置するとＱ値は低くなり共振振幅が減少する。実施例１、２、３は、比較例よりも試料配置前と後でのＱ値の差が大きく共振振幅の減少が大きいことを示し、特に実施例２において、電波吸収特性があることを確認できた。

本発明に係る多層配線板では、凹部ごとに電磁シールドで分離されるので相互の電磁干渉が防止され、１つの多層配線板の中に、ディジタル信号回路、アナログ信号回路およびメモリ回路などを混在させることができる。その結果、異なる性質の回路を１つの多層配線板に集積することができるので、より高密度に電子回路を構成することができる。これにより、携帯端末などを小さくすることが可能となる。

Claims (6)

1. 導体回路と絶縁層が形成されて、前記絶縁層で隔てられた前記導体回路どうしがビアを介して電気接続される多層配線基板と、
   前記絶縁層に形成された凹部と、
   前記凹部の底面と側面の少なくとも一方に２層以上の層で形成された電磁シールド層と、
   前記凹部に収容された電子部品と、
   を備え、
   前記凹部の底面と側面の少なくとも一方に２層以上の層で形成された電磁シールド層の表層に現れた電磁シールド層は、前記２層以上の層の表層以外の電磁シールド層より電磁波の反射損失が小さい材料で形成されることを特徴とする多層配線板。
2. 前記２層以上の層で形成された電磁シールド層の少なくとも１層は、金属で形成されることを特徴とする請求項１に記載の多層配線板。
3. 前記凹部の底面と側面の少なくとも一方に２層以上の層で形成された電磁シールド層の表層に現れた電磁シールド層は、前記２層以上の層の表層以外の電磁シールド層より電磁波の吸収損失が大きい材料で形成されることを特徴とする請求項１または２に記載の多層配線板。
4. 前記凹部の底面と側面の少なくとも一方の表層に現れた電磁シールド層の表面は粗化されることを特徴とする請求項１ないし３のいずれか１項に記載の多層配線板。
5. 導体回路と絶縁層が形成されて、前記絶縁層で隔てられた前記導体回路どうしがビアを介して電気接続される多層配線基板を含む多層配線板の製造方法であって、
   前記多層配線基板の絶縁層に凹部を形成する工程と、
   前記凹部の底面と側面の少なくとも一方に第１の電磁シールド層を形成する第１のシールド層形成工程と、
   前記第１の電磁シールド層の少なくとも一部の該第１の電磁シールド層よりも凹部の表層側に、該第１の電磁シールド層よりも電磁波の反射損失が小さい材料もしくは電磁波の吸収損失が大きい材料で第２の電磁シールド層を形成する工程と、
   前記凹部に電子部品を埋め込む工程と、
   を備えることを特徴とする多層配線板の製造方法。
6. 前記第２の電磁シールド層の表面を粗化する工程を備えることを特徴とする請求項５に記載の多層配線板の製造方法。