JP4781632B2

JP4781632B2 - 液晶表示装置

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Publication number: JP4781632B2
Application number: JP2004063802A
Authority: JP
Inventors: 熙燮金; 性奎洪; 英 ▲チョル▼ 梁; ▲キョン▼ 周申; 鍾來金; 白雲李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-03-06
Filing date: 2004-03-08
Publication date: 2011-09-28
Anticipated expiration: 2024-03-08
Also published as: TW200500766A; TWI395039B; US20110211137A1; US7965345B2; JP2004272259A; KR100935667B1; US9110344B2; KR20040079094A; US20040233368A1

Description

本発明は液晶表示装置に関し、特に広視野角を得るために画素を複数の小ドメインに分割した垂直配向液晶表示装置に関する。

液晶表示装置は一般に、共通電極とカラーフィルターなどが形成されている上部基板と薄膜トランジスタと画素電極などが形成されている下部基板との間に液晶物質を注入し、画素電極と共通電極とに互いに異なる電位を印加することによって電界を形成して液晶分子の配列を変更させ、これによって光の透過率を調節して画像を表現する装置である。

しかしながら、液晶表示装置は視野角が狭いという重大な短所がある。このような短所を解決するために視野角を広くするための様々な方案が開発されているが、その中でも液晶分子を上下基板に対して垂直に配向させ、画素電極とその対向電極である共通電極に一定の切開パターンを形成したり、突起を形成する方法が有力視されている。

切開パターンを形成する方法としては、画素電極と共通電極に各々切開パターンを形成し、これらの切開パターンによって形成されるフリンジフィールド（ｆｒｉｎｇｅｆｉｅｌｄ）を利用して液晶分子が横になる方向を調節することによって視野角を広くする方法がある。

突起を形成する方法は、上下基板の上に形成されている画素電極と共通電極の上に各々突起を形成し、突起によって歪曲される電場を利用して液晶分子の横になる方向を調節する方式である。

他の方法としては、下部基板の上に形成されている画素電極には切除パターンを形成し、上部基板に形成されている共通電極の上には突起を形成することにより、切除パターン及び突起によって形成されるフリンジフィールドを利用して液晶の横になる方向を調節してドメインを形成する方式がある。

このような視野角を広くするための様々な方案の中で共通電極に切開パターンを形成する方法は、共通電極をパターニングするために別途のマスクが必要であり、色フィルターの上にオーバーコート膜がない構造では色フィルターの顔料が液晶物質に影響を及ぼすため色フィルターの上にオーバーコート膜を形成しなければならず、パターニングされた電極の縁で激しい前傾が発生する等の問題がある。また、突起を形成する方法においても、突起を形成するための別途の工程を必要としたり、既存の工程を変形しなければならないため、液晶表示装置の製造方法が複雑になる問題がある。さらに、突起や切開部によって開口率が減少するという問題がある。

本発明が目的とする技術的課題は、製造工程が単純で且つ安定した多重ドメインを形成する液晶表示装置を提供することにある。

絶縁第１基板と、
前記第１基板の上に形成されているゲート配線と、
前記第１基板の上に形成されており前記ゲート配線と絶縁されて交差しているデータ配線と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている画素電極と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている方位制御電極と、
自段のゲート配線、自段のデータ配線及び前記画素電極と連結されている第１薄膜トランジスタと、
前段のゲート配線、後段のデータ配線及び前記方位制御電極と連結されている第２薄膜トランジスタと、
前記第１基板と対向している絶縁第２基板と、前記第２基板に形成されている共通電極と、
を含み、
点反転駆動を行っており、前記ゲート配線に印加される走査信号は１フレームの間に２個のパルスを含む液晶表示装置を提供する。

ここで、前記走査信号の１フレームの間に含まれる２個のパルスを時間順によって第１パルスと第２パルスとする時、前記第１パルスは前段のゲート配線に印加される走査信号の第２パルスと同期している。
ここで、前記画素電極は切開部を有しており、前記方位制御電極は前記画素電極の切開部と少なくとも一部が重複する。

また、絶縁第１基板と、
前記第１基板の上に形成されているゲート配線と、
前記第１基板の上に形成されており前記ゲート配線と絶縁されて交差しているデータ配線と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている画素電極と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている方位制御電極と、
前記画素ごとに形成されている第１及び第２薄膜トランジスタと、
前記第１基板と対向している絶縁第２基板と、
前記第２基板に形成されている共通電極と、
を含み、前記画素は、前記第１薄膜トランジスタが自段のゲート配線、自段のデータ配線及び前記画素電極と連結されており、前記第２薄膜トランジスタが前段のゲート配線、後段のデータ配線及び前記方位制御電極と連結されている第１画素と、前記第１薄膜トランジスタが自段のゲート配線、自段のデータ配線及び前記画素電極と連結されており、前記第２薄膜トランジスタが前段のゲート配線、自段のデータ配線及び前記方位制御電極と連結されている第２画素とに区分され、
２点反転駆動で駆動され、前記ゲート配線に印加される走査信号は１フレームの間に２個のパルスを含み、
前記第１画素及び前記第２画素は、前記ゲート配線によって区分されて交互に配置されており、かつ、２点反転駆動の時に同一の極性となり隣接する画素であり、前記ゲート配線へのゲート信号が印加される順で前記第１画素の次に前記第２画素が位置し、
前記画素電極は切開部を有しており、前記方位制御電極は前記画素電極の切開部と少なくとも一部が重複する液晶表示装置を提供する。

ここで、前記走査信号の１フレームの間に含まれる２個のパルスを時間順によって第１パルスと第２パルスとする時、前記第１パルスは前段のゲート配線に印加される走査信号の第２パルスと同期されている。

また、絶縁第１基板と、
前記第１基板の上に形成されているゲート配線と、
前記第１基板の上に形成されており前記ゲート配線と絶縁されて交差しているデータ配線と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている画素電極と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている方位制御電極と、
自段のゲート配線、自段のデータ配線及び前記画素電極と連結されている第１薄膜トランジスタと、
前段のゲート配線、自段のデータ配線及び前記方位制御電極と連結されている第２薄膜トランジスタと、
前記第１基板と対向している絶縁第２基板と、
前記第２基板に形成されている共通電極と、
を含み、
列反転駆動を行っており、前記ゲート配線に印加される走査信号は１フレームの間に２個のパルスを含む液晶表示装置を提供する。

ここで、前記画素電極は切開部を有しており、前記方位制御電極は前記画素電極の切開部と少なくとも一部が重複する。

第１及び第２方向制御用薄膜トランジスタで方位制御電極１７８と画素電極を同時にスイッチングし、初期方向制御電圧を形成することによって安定した輝度実現が可能である。

添付した図面を参照して本発明の実施例に対して本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。

図面は、各種の層及び領域を明確に表現するために厚さを拡大して示している。明細書全体を通じて類似した部分については同一図面符号を付けている。層、膜、領域、板などの部分が他の部分の“上に”あるとする時、これは他の部分の“すぐ上に”ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上に”あるとする時は、中間に他の部分がないことを意味する。
本発明の実施例による液晶表示装置について図面を参照して詳細に説明する。

以下、本発明の実施例による多重ドメイン液晶表示装置について図面を参照して説明する。図１は本発明の第１実施例による液晶表示装置の回路図である。

本発明の第１実施例による液晶表示装置は、薄膜トランジスタ基板と、これと対向する色フィルター基板及びこれらの間に注入されている液晶層からなる。薄膜トランジスタ基板にはゲート線とデータ線が交差して画素を定義しており、基準電位Ｖｃｏｍが印加される維持電極線がゲート線と並んで形成されている。この時、ゲート線を通じて走査信号が伝達され、データ線を通じて画像信号が伝達されており、維持電極線には基準電位が印加される。各画素にはゲート線に連結されているゲート電極、データ線に連結されているソース電極及び画素電極にドレーン電極が連結されている画素電極用薄膜トランジスタ（ＰｉｘｅｌＴＦＴ）と前段のゲート線に連結されているゲート電極、基準電位が印加される維持電極線に連結されているソース電極及び方位制御電極に連結されているドレーン電極を有する方位制御電極用薄膜トランジスタ（ＤＣＥＴＦＴ）が一つずつ形成されている。方位制御電極は画素電極と容量性結合をしており、これらの間の静電容量はＣ_DPと表示する。画素電極は、色フィルター基板の共通電極との間に液晶蓄電器を形成し、その静電容量はＣ_LCと表示する。また、画素電極は、維持電極線に連結されている維持電極との間に維持蓄電器を形成し、その静電容量はＣ_STと表示する。

回路図には示していないが、本発明による液晶表示装置の画素電極は切開部を有し、この切開部を通じて方位制御電極による電界が流出できるように方位制御電極と切開部が重なっている。切開部を通じて流出される方位制御電極の電界によって液晶分子がプレチルトを有するようになり、プレチルトを有する液晶分子は、画素電極の電界が印加されると乱れることなくプレチルトによって定められた方位へ速やかに配向される。

ところが、方位制御電極の電界によって液晶分子がプレチルトを有するためには、共通電極に対する方位制御電極の電位差（以下、方位制御電極電圧と称す）が共通電極に対する画素電極の電位差（以下、画素電極電圧と称す）に比べて一定値以上大きいことが必要である。本発明による液晶表示装置では、維持電極線電位を方位制御電極に印加した後、画素電極が充電される時点からは方位制御電極を浮遊状態にすることでこのような条件を容易に満足させることができる。次はその理由について説明する。

前段ゲート線Ｇ_i-1にゲートオン電圧を印加する前に画素電極用薄膜トランジスタと方位制御電極用薄膜トランジスタはオフ状態である。前段ゲート線Ｇ_i-1にゲートオン電圧を印加すると、方位制御電極に共通電極電圧が印加される。そうすると、共通電極と方位制御電極との間に連結された蓄電器Ｃ_DP、Ｃ_LC、Ｃ_STの電圧分配によって画素電極の電圧Ｖｐが変化し、方位制御電極の電圧Ｖ_DCEより低い電圧となる。充電後、方位制御電極用薄膜トランジスタがターンオフすると方位制御電極は浮遊状態になり、方向制御蓄電器Ｃ_DPの充電電圧が常に一定になる。したがって、画素電極電圧Ｖｐが如何に変化しても常に浮遊方位制御電極電圧Ｖ_DPが画素電極電圧Ｖｐより高い状態を維持することになる。例えば、画素電極用薄膜トランジスタがターンオンして画素電極の電圧Ｖｐが上昇すると、方位制御電極１７８の電圧も画素電極電圧Ｖｐと一定の電圧差を維持しながら一緒に上昇する。これを回路関係式で表すと回路内の蓄電器両端の電圧は次のとおりになる。

ところが、蓄電器の一側電極が浮遊状態であることは、Ｒ＝∞の抵抗と直列連結されていることと等価であり、したがって、ｉ=０であり、Ｖ_c=Ｖ₀、つまり、蓄電器両端の初期電圧がそのまま維持される。これは浮遊状態にある電極の電位が他の電極に印加される電位に従って上昇または下降することを意味する。

これと同様に、画素電極電圧Ｖｐが変化しても常に浮遊方位制御電極電圧Ｖ_DCEが負の画素画素電極電圧Ｖｐより低い状態を維持することになる。

本発明では、ＤＣＥＴＦＴを維持電極線に連結して基準電位が方位制御電極に印加できるようにする。したがって、次のフレームで画素電極に印加される電位の極性に関係なく常に２つの電極の電位が同一極性となって上昇または下降する。その結果、本発明は線反転または点反転などの駆動方式に関係なく適用できる。

なお、同一の階調では前後フレームの階調に関係なく方位制御電極と画素電極との間で電位差の偏差がないので画質の安定性が高い。ＤＣＥＴＦＴがデータ線に連結されないため、方位制御電極によってデータ線の負荷が増加することを防止できる。

以下、本発明のさらに具体的な実施例を図２ａ〜２ｃを参照して説明する。図２ａは本発明の実施例による液晶表示装置の配置図であり、図２ｂ及び図２ｃは各々図２ａのIIb-IIb'線とIIc-IIc'線に沿った断面図である。

本発明の第１実施例による液晶表示装置は、下部基板とこれと対向している上部基板、及び下部基板と上部基板との間に注入されて基板に垂直に配向されている液晶物質からなる。以下、下部基板についてさらに詳細に説明する。

絶縁基板１１０の上にゲート線１２１が形成されており、ゲート線１２１と交差するようにデータ線１７１が形成されている。ゲート線１２１とデータ線１７１は互いに絶縁され、これらが交差してなす画素には第１ゲート電極１２３ａ、第１ソース電極１７３ａ及び第１ドレーン電極１７５ａの３端子を有する画素電極用薄膜トランジスタと、第２ゲート電極１２３ｂ、第２ソース電極１７３ｂ及び第２ドレーン電極１７５ｂの３端子を有する方位制御電極用薄膜トランジスタとが１つずつ形成されており、方位制御電極１７８と画素電極１９０が各々形成されている。この時、画素電極用薄膜トランジスタは画素電極１９０をスイッチングするためのものであり、方位制御電極用薄膜トランジスタは方位制御電極１７８をスイッチングするためのものである。画素電極用薄膜トランジスタのゲート電極１２３ａ、ソース電極１７３ａ及びドレーン電極１７５ａは、各々該当画素段のゲート線１２１、データ線１７１及び画素電極１９０に連結されている。方位制御電極用薄膜トランジスタのゲート電極１２３ｂ、ソース電極１７３ｂ及びドレーン電極１７５ｂは、各々前段のゲート線１２１、該当画素段の維持電極線１３１及び方位制御電極１７８に連結されている。方位制御電極１７８は、液晶分子のプレチルトを制御するための方向制御電圧の印加を受けて共通電極２７０との間に方向制御電界を形成する。ここで、方位制御電極１７８はデータ線１７１を形成する段階で形成される。

下部基板について各層の構造を考慮して詳細に説明する。

絶縁基板１１０の上に横方向にゲート線１２１が形成されており、第１及び第２ゲート電極１２３ａ、１２３ｂがゲート線１２１に連結されている。また、絶縁基板１１０の上には維持電極線１３１と維持電極１３３ａ、１３３ｂ、１３３ｃ、１３３ｄが形成されている。維持電極線１３１は横方向にのびており、第１及び第２維持電極１３３ａ、１３３ｂは維持電極線１３１から縦方向にのびている。第３及び第４維持電極１３３ｃ、１３３ｄは横方向に形成され、第１維持電極１３３ａと第２維持電極１３３ｂを連結している。ゲート配線１２１、１２３ａ、１２３ｂ及び維持電極配線１３１、１３３ａ、１３３ｂ、１３３ｃ、１３３ｄはアルミニウムまたはその合金、クロムまたはその合金、モリブデンまたはその合金などからなり、必要によっては物理化学的特性が優れたＣｒまたはＭｏ合金などからなる第１層と、抵抗が小さいＡｌまたはＡｇ合金などからなる第２層の二重層でも形成できる。

ゲート配線１２１、１２３ａ、１２３ｂ及び維持電極配線１３１、１３３ａ、１３３ｂ、１３３ｃ、１３３ｄの上にはゲート絶縁膜１４０が形成されている。

ゲート絶縁膜１４０の上には非晶質シリコンなどの半導体からなる半導体層１５１、１５４ａ、１５４ｂ、１５５が形成されている。半導体層１５１、１５４ａ、１５４ｂ、１５５は、薄膜トランジスタのチャンネルを形成する第１及び第２チャンネル部半導体層１５４ａ、１５４ｂとデータ線１７１の下に位置するデータ線部半導体層１５１及び方位制御電極１７８と維持電極１３３ｃ、１３３ｄが交差する部分でこれらの金属配線間の絶縁を保障するための交差部半導体層１５５を含む。半導体層１５１、１５４ａ、１５４ｂ、１５５上部にはシリサイドまたはｎ型不純物が高濃度にドーピングされているｎ+水素化非晶質シリコンなどの物質で作られた抵抗性接触層１６１、１６３ａ、１６３ｂ、１６５ａ、１６５ｂが各々形成されている。

抵抗性接触層１６１、１６３ａ、１６３ｂ、１６５ａ、１６５ｂ及びゲート絶縁膜１４０の上にはデータ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂが形成されている。データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂは縦方向に形成され、ゲート線１２１と交差して画素を定義するデータ線１７１、データ線１７１の分枝であって抵抗性接触層１６３ａ上部までのびている第１ソース電極１７３ａ、第１ソース電極１７３ａと分離されて第１ゲート電極１２３ａに対して第１ソース電極１７３ａの反対側抵抗性接触層１６５ａ上部に形成されている第１ドレーン電極１７５ａ、第２ゲート電極１２３ｂ上部で対向している抵抗性接触層１６３ｂ、１６５ｂの上に形成されている第２ソース電極１７３ｂ及び第２ドレーン電極１７５ｂを含む。この時、データ線１７１の一端は外部回路との連結するために幅が拡張されている。また、ゲート線１２１とデータ線１７１が交差して形成する画素内には複数個のＸ字状の金属片が連結されて形成された方位制御電極１７８が形成されている。この時、方位制御電極１７８は第２ドレーン電極１７５ｂと連結されている。データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂ及び方位制御電極１７８は、アルミニウムまたはその合金、クロムまたはその合金、モリブデンまたはその合金などからなり、必要によっては物理化学的特性が優れたＣｒまたはＭｏ合金などで形成された第１層と、抵抗が小さいＡｌまたはＡｇ合金などで形成された第２層の二重層で形成することもできる。

データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂの上には窒化ケイ素または有機絶縁膜からなる保護膜１８０が形成されている。

保護膜１８０には第１ドレーン電極を露出する接触孔１８１、ゲート絶縁膜１４０にもわたって形成されていて維持電極線１３１を露出する接触孔１８２及び第２ソース電極１７３ｂを露出する接触孔１８３が形成されている。

保護膜１８０の上には接触孔１８１を通じて第１ドレーン電極１７５ａと連結され、複数個のＸ字状の切開部１９１と直線型切開部１９２を有する画素電極１９０が形成されている。この時、複数個のＸ字状の切開部１９１は方位制御電極１７８のＸ字状部分と重畳し、直線型切開部１９２は第３及び第４保持容量電極１３３ｃ、１３３ｄと重畳する。方位制御電極１７８は切開部１９１のみでなく画素電極１９０の切開部１９１周辺部と広く重畳していて、画素電極１９０との間に所定の静電容量を有する蓄電器を形成する。また、保護膜１８０の上には接触孔１８２、１８３を通じて維持電極線１３１と第２ソース電極１７３ｂとを連結するソース電極連結橋９２が形成されている。また、保護膜１８０の上には接触孔を通じて各々ゲート線の端部及びデータ線の端部と連結されている接触補助部材（図示しない）が形成されている。ここで、画素電極１９０、ソース電極連結橋９２及び接触補助部材はＩＺＯ（インジウム亜鉛酸化物）からなる。画素電極１９０、ソース電極連結橋９２及び接触補助部材はＩＴＯ（インジウム錫酸化物）で形成することもできる。

以上、画素電極１９０は画素を複数の小ドメインに分割するための切開部パターン１９１、１９２を有し、このうち第１切開部１９１は方位制御電極１７８と重なっており、第２切開部１９２は維持電極１３３ｃ、１３３ｄと重なっている。つまり、液晶表示装置を上から見たとき、方位制御電極１７８が第１切開部１９１から露出されて見えるように方位制御電極１７８と第１切開部１９１を配列する。また、維持電極線１３１と方位制御電極１７８との間に方位制御電極用薄膜トランジスタを連結し、データ線１７１と画素電極１９０との間に画素電極用薄膜トランジスタを連結し、画素電極１９０と方位制御電極１７８は容量性結合をするように配置する。一方、方位制御電極１７８は、ゲート配線１２１、１２３ａ、１２３ｂと同じ層に形成することもできる。また、方位制御電極１７８上部の保護膜１８０を除去してトレンチを形成することもできる。

以下、上部基板２１０についてさらに詳細に説明する。

ガラスなどの透明な絶縁物質からなる上部基板２１０の下面に光漏れを防止するためのブラックマトリックス２２０と赤、緑、青の色フィルター２３０及びＩＴＯまたはＩＺＯなどの透明な導電物質からなる共通電極２７０が形成されている。

液晶層３に含まれている液晶分子は、画素電極１９０と共通電極２７０との間に電界が印加されていない状態でその方向子が下部基板１１０と上部基板２１０に対して垂直になるように配向され、負の誘電率異方性を有する。下部基板１１０と上部基板２１０は、画素電極１９０が色フィルター２３０と対応して正確に重なるように整列される。このようにすれば、画素は第１及び第２切開部１９１、１９２によって複数の小ドメインに分割される。また、方位制御電極１７８によって分割されたドメイン内で液晶の配向がさらに安定する。

前記で、液晶分子が負の誘電率異方性を有し、基板１１０、２１０に対して垂直配向されている場合を例として挙げたが、正の誘電率異方性を有する液晶分子を基板１１０、２１０に対して水平配向して液晶層３を形成することもできる。このような構造の液晶表示装置で薄膜トランジスタ基板を製造する方法について説明する。

図３ａ〜図３ｄは本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示す断面図である。

まず、図３ａに示すように、金属などの導電体層をスパッタリングなどの方法で積層し、マスクを利用した第１写真エッチング工程で乾式または湿式エッチングして、基板１１０の上にゲート線１２１、１２５及びゲート電極１２３を含むゲート配線と維持電極線１３１及び維持電極１３３ａ、１３３ｂ、１３３ｃ、１３３ｄを含む維持配線とを形成する。

次に、図３ｂに示すように、ゲート絶縁膜１４０、水素化非晶質シリコン層及びリンＰなどのｎ型不純物が高濃度にドーピングされている非晶質シリコン層を化学気相蒸着法を利用して各々１５００Å〜５０００Å、５００Å〜２０００Å、３００Å〜６００Åの厚さで連続蒸着し、マスクを利用した写真エッチング工程でドーピングされた非晶質シリコン層と非晶質シリコン層を順次にパターニングして、抵抗性接触層１６０ａ、１６０ｂ、１６１と非晶質シリコン層１５１、１５４ａ、１５４ｂを形成する。

次に、図３ｃに示すように、金属などの導電体層をスパッタリングなどの方法で１５００Å〜３０００Åの厚さで蒸着した後、マスクを利用した写真エッチング工程でパターニングして、データ線１７１、ソース電極１７３ａ、１７３ｂ、ドレーン電極１７５ａ、１７５ｂ及びデータ配線と方位制御電極１７８を形成する。次いで、ソース電極１７３ａ、１７３ｂとドレーン電極１７５ａ、１７５ｂによって覆われない抵抗性接触層１６０ａ、１６０ｂをエッチングし、ソース電極１７３ａ、１７３ｂとドレーン電極１７５ａ、１７５ｂとの間の半導体層１５１を露出させて、両側に分離された抵抗性接触層１６３ａ、１６３ｂ、１６５ａ、１６５ｂを形成する。

次に、図３ｄに示すように、低い誘電率を有し、平坦化特性が優れた有機絶縁物質を塗布したり、または４．０以下の低い誘電率を有するＳｉＯＦ、ＳｉＯＣなどのような低誘電率絶縁物質を化学気相蒸着で積層して保護膜１８０を形成し、マスクを利用した写真エッチング工程でゲート絶縁膜１４０と共にパターニングして接触孔１８１、１８２、１８３を形成する。

最後に、図２ａに示すように、４００Å〜５００Å厚さのＩＴＯまたはＩＺＯ層を蒸着し、マスクを利用した写真エッチング工程でエッチングして画素電極１９０、ソース電極連結橋９２及び接触補助部材（図示しない）を形成する。

このような方法は前述したように、５枚のマスクを利用する製造方法に適用できるが、４枚のマスクを利用する液晶表示装置用薄膜トランジスタ基板の製造方法にも同様に適用できる。これについて図面を参照して詳細に説明する。

図４は本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板の配置図であり、図５は図４のV-V'線及びV'-V''線に沿った断面図である。

第２実施例による液晶表示装置用薄膜トランジスタ基板は、４枚のマスク工程で製造したものであって５枚のマスク工程で製造した薄膜トランジスタ基板に比べて次のような特徴を有する。

データ線１７１、ソース電極１７３ａ、１７３ｂ、ドレーン電極１７５ａ、１７５ｂを含むデータ配線と方位制御電極１７８下部にこれと同一のパターンで接触層１６１、１６３ａ、１６３ｂ、１６５ａ、１６５ｂ、１６８が形成されており、第１及び第２ソース電極１７３ａ、１７３ｂと第１及び第２ドレーン電極１７５ａ、１７５ｂとの間のチャンネル部が連結されていることを除けば、非晶質シリコン層１５１、１５４ａ、１５４ｂ、１５８もデータ配線及び方位制御電極１７８と同一のパターンを有する。その他は、５枚のマスク工程による薄膜トランジスタ基板と同様である。

図４にはゲート線の幅が拡張された端部１２５、維持電極線の幅が拡張された端部１３５及びデータ線の幅が拡張された端部１７９と共に接触補助部材９５、９９、９７が示されている。

次は、このような構造的特徴を有する薄膜トランジスタ基板の製造方法について説明する。

図６ａ〜図１１ｂは本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示した配置図または断面図である。

まず、図６ａ及び６ｂに示すように、第１実施例と同様にＡｌまたはＡｇ合金などを蒸着し写真エッチングして、ゲート線１２１、１２５、ゲート電極１２３を含むゲート配線と維持電極配線１３１、１３３ａ、１３３ｂ、１３３ｃ、１３３ｄを形成する（第１マスク）。

次に、図７に示すように、窒化ケイ素からなるゲート絶縁膜１４０、非晶質シリコン層１５０、ｎ型不純物として高濃度にドーピングされた非晶質シリコンからなる接触層１６０を化学気相蒸着法を利用して各々１５００Å〜５０００Å、５００Å〜２０００Å、３００Å〜６００Åの厚さで連続蒸着し、次にＡｌまたはＡｇ合金などからなる導電体層１７０をスパッタリングなどの方法で蒸着し、その上に感光膜ＰＲを１μｍ〜２μｍの厚さで塗布する。

その後、マスクによって感光膜ＰＲに光を照射した後現像し、図８ａ及び８ｂに示すように、感光膜パターンＰＲを形成する。この時、感光膜パターンＰＲの中で薄膜トランジスタのチャンネル部Ｃ、つまり、ソース電極１７３ａ、１７３ｂとドレーン電極１７５ａ、１７５ｂとの間に位置した部分はデータ配線部Ａ、つまり、データ配線が形成される部分に位置した部分より薄い厚さにし、その他の部分Ｂの感光膜は全て除去する。この時、チャンネル部Ｃに残っている感光膜の厚さとデータ配線部Ａに残っている感光膜の厚さとの比は、後述するエッチング工程の工程条件によって異ならせる必要があり、前者の厚さを後者の厚さの１/２以下とするのが好ましく、例えば、４０００Å以下であるのが好ましい（第２マスク）。

このように、位置によって感光膜の厚さを異ならせる方法としては様々な方法があり、Ａ領域の光透過量を調節するために主にスリットや格子状のパターンを形成したり半透明膜を使用する。この時、スリットの間に位置したパターン線の幅やパターン間の間隔、つまり、スリットの幅は露光の時に使用する露光器の分解能より小さいことが好ましく、半透明膜を利用する場合にはマスク作製の時に透過率を調節するために異なる透過率を有する薄膜を利用したり、異なる厚さの薄膜を利用できる。

このように、マスクによって感光膜に光を照射すると、光に直接露出される部分では高分子らが完全に分解され、スリットパターンや半透明膜が形成されている部分では照射光少ないので高分子は不完全分解状態となり、遮光膜で覆われた部分では高分子がほとんど分解されない。次に、感光膜を現像すると、高分子量の分子が分解されない部分だけが残り、照射光が少ない中央部分には光に全く照射されなかった部分より薄い厚さの感光膜が残る。この時、露光時間を長くすると全ての分子が分解されてしまうのでそうならないように注意する必要がある。

このような厚さの薄い感光膜にはリフローが可能な物質からなる感光膜を塗布し、光が完全に透過できる部分と光が完全に透過できない部分に分けられた通常のマスクを使用して露光した後、現像してリフローさせ、感光膜が残留しない部分に感光膜の一部を流すことによって形成することもできる。

次に、感光膜パターンＰＲ及びその下部の膜、つまり、導電体層１７０、接触層１６０及び半導体層１５０に対するエッチングを行う。この時、データ配線部Ａにはデータ配線及びその下部の膜がそのまま残されており、チャンネル部Ｃには半導体層のみが残されなければならず、その他の部分Ｂには前記３つの層１５０、１６０、１７０が全て除去され、ゲート絶縁膜１４０が露出されなければならない。

まず、図９に示すように、その他の部分Ｂの露出されている導電体層１７０を除去してその下部の中間層１６０を露出させる。この過程では、乾式エッチングまたは湿式エッチング方法を両方利用でき、この時、導電体層１７０はエッチングされるが、感光膜パターンＰＲはほとんどエッチングされない条件下で行うのが良い。しかし、乾式エッチングの場合、導電体層１７０のみをエッチングし、感光膜パターンＰＲはエッチングされない条件を見つけ難いため、感光膜パターンＰＲも一緒にエッチングされる条件下で行うこともできる。この場合には、湿式エッチングの場合よりチャンネル部Ｃ感光膜の厚さを厚くすることで、この過程でチャンネル部Ｃ感光膜が除去されて下部の導電体層１７０が露出されることが生じないようにする。

このようにすると、図９に示すように、チャンネル部Ｃ及びデータ配線部Ｂの導電体層１７１、１７０ａ、１７０ｂと方位制御電極１７８だけが残り、その他の部分Ｂの導電体層は全て除去されその下部の接触層１６０が露出される。この時残ったデータ配線部導電体パターン１７１、１７０ａ、１７０ｂは、ソース及びドレーン電極１７３ａ、１７３ｂ、１７５ａ、１７５ｂが分離されず連結されていることを除けば、データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂ、１７９の形態と同様である。また、乾式エッチングを使用した場合、感光膜パターンＰＲもある程度の厚さがエッチングされる。

次に、図１０に示すように、その他の部分Ｂの露出された接触層１６０及びその下部の非晶質シリコン層１５０をチャンネル部Ｃ感光膜と一緒に乾式エッチング方法で同時に除去する。この時のエッチングは、感光膜パターンＰＲと接触層１６０及び半導体層１５０（半導体層と接触層はエッチング選択性がほとんど無い）が同時にエッチングされ、ゲート絶縁膜１４０はエッチングされない条件下で行う必要があり、特に感光膜パターンＰＲと半導体層１５０に対するエッチング比がほぼ同一な条件下でエッチングすることが好ましい。例えば、ＳＦ₆とＨＣｌの混合気体や、ＳＦ₆とＯ₂の混合気体を使用すれば、ほぼ同一なエッチング率で両膜をエッチングできる。感光膜パターンＰＲと半導体層１５０とに対するエッチング率が同一である場合、チャンネル部Ｃ感光膜の厚さは半導体層１５０と中間層１６０の厚さを合せたものと同じであるか、またはそれより小さい必要がある。

このようにすると、図１０に示すように、チャンネル部Ｃの感光膜が除去されソース/ドレーン用導電体パターン１７０ａ、１７０ｂが露出され、その他の部分Ｂの接触層１６０及び半導体層１５０が除去されその下部のゲート絶縁膜１４０が露出される。一方、データ配線部Ａの感光膜もエッチングされるので厚さが薄くなる。また、この段階で半導体層パターン１５１、１５４ａ、１５４ｂ、１５８が完成する。半導体層パターン１５１、１５４ａ、１５４ｂ、１５８の上には接触層１６１、１６０ａ、１６０ｂ、１６８が形成されている。

次にアッシングによりチャンネル部Ｃのソース/ドレーン用導電体パターン１７０ａ、１７０ｂのチャンネル部Ｃ表面に残っている感光膜を除去する。

次に、図１１ａ及び１１ｂに示すように、チャンネル部Ｃのソース/ドレーン用導電体パターン１７０ａ、１７０ｂ及びその下部のソース/ドレーン用接触層パターン１６０ａ、１６０ｂをエッチングして除去する。この時、エッチングはソース/ドレーン用導電体パターン１７０ａ、１７０ｂと接触層パターン１６０ａ、１６０ｂの両方に対して乾式エッチングのみで行うこともでき、ソース/ドレーン用導電体パターン１７０ａ、１７０ｂには湿式エッチングで、接触層パターン１６０ａ、１６０ｂには乾式エッチングで行うこともできる。前者の場合、ソース/ドレーン用導電体パターン１７０ａ、１７０ｂと接触層パターン１６０ａ、１６０ｂのエッチング選択比の大きい条件下でエッチングを行うことが好ましく、これは、エッチング選択比が大きくない時はエッチング終了点を見つけ難く、チャンネル部Ｃに残る半導体パターン１５４ａ、１５４ｂの厚さ調節が難しいためである。湿式エッチングと乾式エッチングとを交互に行う後者の場合には、湿式エッチングを行うソース/ドレーン用導電体パターン１７０ａ、１７０ｂの側面はエッチングされるが、乾式エッチングを行う接触層パターン１６０ａ、１６０ｂは殆どエッチングされず、階段状で作られる。接触層１６０ａ、１６０ｂ及び半導体パターン１５１ａ、１５１ｂをエッチングする時に使用するエッチング気体の例として、ＣＦ₄とＨＣｌの混合気体やＣＦ₄とＯ₂の混合気体があり、ＣＦ₄とＯ₂を用いると均一な厚さで半導体パターン１５４ａ、１５４ｂを残すことができる。この時、半導体パターン１５４ａ、１５４ｂの一部が除去され厚さが薄くなることがあり、データ配線部Ａ感光膜ＰＲもこの時ある程度の厚さがエッチングされる。この時のエッチングはゲート絶縁膜１４０がエッチングされない条件下で行う必要があり、データ配線部Ａ感光膜ＰＲがエッチングされてその下部のデータ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂ、１７９及び方位制御電極１７８が露出されることがないように感光膜パターンを厚くするのが好ましい。

このようにすると、ソース電極１７３ａ、１７３ｂとドレーン電極１７５ａ、１７５ｂが分離され、データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７４ｂ、１７９とその下部の接触層パターン１６１、１６３ａ、１６３ｂ、１６５ａ、１６５ｂが完成する。

最後に、データ配線部Ａ感光膜を除去する。しかし、データ配線部Ａ感光膜の除去は、チャンネル部Ｃソース/ドレーン用導電体パターン１７０ａ、１７０ｂを除去した後、その下の接触層パターン１６０ａ、１６０ｂをエッチングする前に行われることもできる。

前述したように、湿式エッチングと乾式エッチングとを交互に行ったり、乾式エッチングのみを行うこともできる。後者の場合には、一種類のエッチングのみを利用するので工程が比較的に簡単であるが、適当なエッチング条件を見つけ出すことが難しい。前者の場合には、エッチング条件の検索が比較的に簡単であるが、工程が後者に比べて面倒である。

次に、図４及び図５に示すように、ａ-Ｓｉ:Ｃ:Ｏ膜またはａ-Ｓｉ:Ｏ:Ｆ膜を化学気相蒸着（ＣＶＤ）法によって成長させたり、窒化ケイ素などの無機絶縁物質を蒸着したり、またはアクリル系物質などの有機絶縁物質を塗布して保護膜１８０を形成する。この時、ａ-Ｓｉ:Ｃ:Ｏ膜の場合には、気体状態のＳｉＨ（ＣＨ₃）₃、ＳｉＯ₂（ＣＨ₃）₄、（ＳｉＨ）₄Ｏ₄（ＣＨ₃）₄、Ｓｉ（Ｃ₂Ｈ₅Ｏ）₄などを基本ソースとして、Ｎ₂ＯまたはＯ₂などの酸化剤とＡｒまたはＨｅなどを混合した気体を流しながら蒸着する。また、ａ-Ｓｉ:Ｏ:Ｆ膜の場合には、ＳｉＨ₄、ＳｉＦ₄などにＯ₂を添加した気体を流しながら蒸着する。この時、フッ素の補助ソースとしてＣＦ₄を添加することもできる。

次に、図４及び図５に示したように、保護膜１８０をゲート絶縁膜１４０と一緒に写真エッチングし、第１ドレーン電極１７５ａ、第２ソース電極１７３ｂ、維持電極線１３１、ゲート線の幅が拡張された端部１２５、維持電極線の幅が拡張された端部１３５及びデータ線の幅が拡張された端部１７９を各々露出する接触孔１８１、１８２、１８３、１８４、１８５、１８６を形成する。この時、各線の端部１２５、１７９、１３５を露出する接触孔１８４、１８５、１８６の面積は、２ｍｍ×６０μｍを超えず、０．５ｍｍ×１５μｍ以上であることが好ましい（第３マスク）。

最後に、４００Å〜５００Å厚さのＩＴＯ層またはＩＺＯ層を蒸着し写真エッチングし、ドレーン電極１７５と連結される画素電極１９０、ゲート線の端部１２５と連結された接触補助部材９５、データ線の端部１７９と連結された接触補助部材９７及び第２ソース電極１７３ｂと維持電極線１３１を連結するソース電極連結橋９２を形成する（第４マスク）。

この時、画素電極１９０、接触補助部材９５、９７及びソース電極連結橋９２をＩＺＯで形成する場合には、エッチング液としてクロムエッチング液を利用できるので、これらを形成するための写真エッチング過程で接触孔を通じて露出されたデータ配線やゲート配線金属が腐食することを防止できる。このようなクロムエッチング液としては、（ＨＮＯ₃/（ＮＨ₄）₂Ｃｅ（ＮＯ₃）₆/Ｈ₂Ｏ）などがある。また、接触部の接触抵抗を最少化するためには、ＩＺＯを常温〜２００℃以下の範囲で積層するのが好ましく、ＩＺＯ薄膜を形成するために使用する標的はＩｎ₂Ｏ₃及びＺｎＯを含むのが好ましく、ＺｎＯの含有量は１５〜２０ａｔ％の範囲であることが好ましい。

一方、ＩＴＯやＩＺＯを積層する前の予熱工程で使用する気体として窒素を用いるのが好ましく、これは接触孔１８１、１８２、１８３、１８４、１８５、１８６を通じて露出された金属膜の上部に金属酸化膜が形成されることを防止するためである。

図１２は図２ａ及び図４に示した本発明の実施例による液晶表示装置用薄膜トランジスタ基板の構成を簡略化したものである。

以上のように維持電極線に連結された薄膜トランジスタに方位制御電極１７８をスイッチングし、データ線１７１に連結された薄膜トランジスタで画素電極１９０をスイッチングし、画素電極１９０と方位制御電極１７８とは容量性結合をすることにより、同一階調では画素電極１９０と方位制御電極１７８との間に電位差の偏差が無いようにする。したがって、安定した輝度の実現が可能となり、線反転駆動や点反転駆動などの駆動方法に拘らない。

本発明の第１及び第２実施例では、方位制御電極用薄膜トランジスタのソース電極が維持電極線に連結されているが、これと異なって、前段のデータ線に連結されることもできる。このような構造には次のような問題点がある。

まず、前段のゲート線（図１でＧａｔｅＮ-１）にオン電圧が印加されると、対角線方向に位置する画素電極に階調電圧が充電されると同時に方位制御電極に初期電圧が充電される。これで、方位制御電極の初期電圧は対角線方向画素の階調電圧と同一になる。このため対角線方向画素の階調によって方位制御電極と画素電極との間の電圧差であるＶ_DPが定まる。したがって、対角線画素にブラック電圧などの低い階調が印加される場合には方位制御電極の初期電圧も同様に低い値を有し、Ｖ_DPも低い値を有する。Ｖ_DPが低いとは、方位制御電極と画素電極との間の電圧差が小さいことを意味し、これで方位制御電極による横方向電界（ｌａｔｅｒａｌｆｉｅｌｄ）が弱まって液晶の配列が不安定になり、その結果テクスチャーが不安定になる。速い応答速度のためにはテクスチャーの安定性が要求されており、このためにはＶ_DPが５Ｖ以上の高い値を有する必要がある。

次に、Ｖ_DPは、対角線方向画素の階調電圧がＣ_DPとＣ_LC+Ｃ_STとが直列連結されている回路に印加され分圧される時、Ｃ_DPにかかる電圧によって定まる。したがって、Ｖ_DPはＣ_DPが小さいほど大きい値を有する。Ｃ_DPを小さくするために画素電極と方位制御電極との重畳面積を最少化する設計をするが、このようにすると製造工程で生じるマスクの誤整列によって画質が敏感に変化し、方位制御電極の周辺で光漏れが発生することがある。前者は、マスクの誤整列によって画素電極と方位制御電極との重畳面積が変化するが、このような変化が直接的に画質に影響を与えている。後者は、方位制御電極の初期電圧であって、高い電圧が印加（対角線方向の画素に高階調電圧が印加された場合）され、自己画素にブラック電圧が印加されると方位制御電極の高い電圧によって液晶が駆動され、光漏れが生じ得る状態となるが、方位制御電極の幅が狭いためにこれが遮断できず、方位制御電極の周辺で光漏れが発生する。このような光漏れが発生するとコントラスト比が低くなる。

以下に説明する第３実施例は前記のような問題が解決できる。図１３は本発明の第３実施例による液晶表示装置の回路図である。

本発明の実施例による液晶表示装置は、薄膜トランジスタ基板とこれと対向する色フィルター基板及びこれらの間に注入されている液晶層からなる。薄膜トランジスタ基板にはゲート線とデータ線が交差して画素を定義しており、基準電位Ｖｃｏｍが印加される維持電極線がゲート線と並んで形成されている。この時、ゲート線を通じて走査信号が伝達され、データ線を通じて画像信号が伝達され、維持電極線には基準電位が印加される。各画素にはゲート線に連結されているゲート電極、データ線に連結されているソース電極及び画素電極にドレーン電極が連結されている画素電極用薄膜トランジスタ、前段のゲート線に連結されているゲート電極、前段のデータ線に連結されているソース電極及び方位制御電極に連結されているドレーン電極を有する第１方向制御用薄膜トランジスタＤＣＥＴＦＴ１及び前段のゲート線に連結されているゲート電極、自段のデータ線に連結されているソース電極及び画素電極に連結されているドレーン電極を有する第２方向制御用薄膜トランジスタＤＣＥＴＦＴ２が各々一つずつ形成されている。方位制御電極は画素電極と容量性結合をしており、これらの間の静電容量はＣ_DPと表示する。画素電極は色フィルター基板の共通電極との間に液晶蓄電器を形成し、その静電容量はＣ_LCと表示する。また、画素電極は維持電極線に連結されている維持電極との間に維持蓄電器を形成し、その静電容量はＣ_STと表示する。

回路図には示していないが、本発明による液晶表示装置の画素電極は切開部を有し、この切開部を通じて方位制御電極による電界が流出できるように方位制御電極と切開部とが重なっている。切開部を通じて流出される方位制御電極の電界によって液晶分子がプレチルトを有することになり、プレチルトを有する液晶分子は画素電極の電界が印加されると乱れることなくプレチルトによって定められた方向へ速やかに配向される。

このような構造の液晶表示装置に点反転駆動を適用すると、前段ゲート線ＧａｔｅＮ-１のオン信号によってＤＣＥＴＦＴ１とＤＣＥＴＦＴ２が共にオンになり、方位制御電極には正（＋）極性の階調電圧が充電され、画素電極には負（-）極性の階調電圧が充電される。したがって、方位制御電極の初期電圧Ｖ_DPは、ＤａｔａＡとＤａｔａＢから印加される正極性階調電圧と負極性階調電圧との間の差異となるので、ＤＣＥＴＦＴ２を形成しない場合に比べて少なくとも２倍以上高いＶ_DPを得ることができる。以後、自段のゲート線ＧａｔｅＮにオン信号が印加されＰｉｘｅｌＴＦＴがオンになる時は、ＤＣＥＴＦＴ１とＤＣＥＴＦＴ２が全てオフとなって方位制御電極が浮遊状態になるため、方位制御電極電圧は画素電極に充電される電圧とＶ_DPほどの差異を維持しながら一緒に上昇する。このように、第３実施例による構造はさらに高いＶ_DPを確保することによって液晶配列の安定性を高め、テクスチャーを安定化することができる。

また、Ｖ_DPは隣接した２つの前段画素の階調電圧によって決定され、Ｃ_DPの大きさにあまり影響を受けないため、Ｖ_DPを大きくするためにＣ_DPを小さくする必要がなく、方位制御電極を画素電極と重畳するように充分に広く形成できる。したがって、方位制御電極の周辺で発生する光漏れを遮断することができ、製造工程で発生するマスク誤整列の影響をあまり受けない。また、Ｖ_DPが大きくなるので応答速度が向上され、残像も改善される。

図１３の構造は、点反転駆動と線反転駆動方式に適用でき、その他の駆動方式には３個のＴＦＴの連結を適切に変更して利用すれば良い。

次は、本発明の第３実施例による液晶表示装置用薄膜トランジスタ基板の具体的な例を図１４〜図１７を参照して説明する。

図１４は本発明の第３実施例による液晶表示装置の配置図であり、図１５は図１４のXV-XV'線に沿った断面図であり、図１６は図１４のXVI-XVI'線に沿った断面図であり、図１７は図１４のXVII-XVII'線及びXVII'-XVII''に沿った断面図である。

本発明の第３実施例による液晶表示装置は、下部基板とこれと対向している上部基板及び下部基板と、上部基板の間に注入されて基板に垂直に配向されている液晶物質からなる。以下、下部基板についてさらに詳細に説明する。

絶縁基板１１０の上にゲート線１２１が形成されており、ゲート線１２１と交差するようにデータ線１７１が形成されている。ゲート線１２１とデータ線１７１は互いに絶縁されており、これらが交差して形成する画素には第１ゲート電極１２３ａ、第１ソース電極１７３ａｂ及び第１ドレーン電極１７５ａの３端子を有する画素電極用薄膜トランジスタと第２ゲート電極１２３ｂ、第１ソース電極１７３ａｂ及び第２ドレーン電極１７５ｂの３端子を有する第１方向制御用薄膜トランジスタ及び第３ゲート電極１２３ｃ、第２ソース電極１７３ｃ及び第３ドレーン電極１７５ｃの３端子を有する第２方向制御用薄膜トランジスタが各々一つずつ形成されており、方位制御電極１７８と画素電極１９０が各々形成されている。第１ソース電極１７３ａｂは、画素電極用薄膜トランジスタと第１方向制御用薄膜トランジスタに共通して用いられる。この時、画素電極用薄膜トランジスタと第１方向制御用薄膜トランジスタは画素電極１９０をスイッチングするためのものであり、第２方向制御用薄膜トランジスタは方位制御電極１７８をスイッチングするためのものである。画素電極用薄膜トランジスタのゲート電極１２３ａ、ソース電極１７３ａ及びドレーン電極１７５ａは、各々該当画素段のゲート線１２１、データ線１７１及び画素電極１９０に連結されている。第１方向制御用薄膜トランジスタのゲート電極１２３ｂ、ソース電極１７３ｂ及びドレーン電極１７５ｂは、各々前段のゲート線１２１、該当データ線１７１及び画素電極１９０に連結されている。第２方向制御用薄膜トランジスタのゲート電極１２３ｃ、ソース電極１７３ｃ及びドレーン電極１７５ｃは、各々前段のゲート線１２１、前段のデータ線１７１及び方位制御電極１７８に連結されている。方位制御電極１７８は液晶分子のプレチルトを制御するための方向制御電圧の印加を受けて共通電極２７０との間に方向制御電界を形成する。ここで方位制御電極１７８はデータ線１７１を形成する段階で形成する。

下部基板について各層構造を考慮して詳細に説明する。

絶縁基板１１０の上に横方向にゲート線１２１が形成されており、第１〜第３ゲート電極１２３ａ、１２３ｂ、１２３ｃがゲート線１２１に連結されている。ゲート線１２１の一端部１２５は幅が拡張されている。また、絶縁基板１１０の上には第１及び第２維持電極線１３１ａ、１３１ｂと第１〜第４維持電極１３３ａ、１３３ｂ、１３４ａ、１３４ｂが形成されている。第１及び第２維持電極線１３１ａ、１３１ｂは横方向にのびており、第１及び第２維持電極１３３ａ、１３３ｂは、各々第１及び第２維持電極線１３１ａ、１３１ｂから縦方向にのびている。第３及び第４維持電極１３４ａ、１３４ｂは縦方向にのびる途中で屈折し斜線方向にのびている。第１維持電極線１３１ａ、第１及び第３維持電極１３３ａ、１３４ａからなる第１維持配線と第２維持電極線１３１ａ、第２及び第４維持電極１３３ｂ、１３４ｂからなる第２維持配線は互いに反転対称をなしている。ゲート配線１２１、１２３ａ、１２３ｂ、１２３ｃ、１２５及び維持電極配線１３１、１３３ａ、１３３ｂ、１３３ｃ、１３３ｄは、アルミニウムまたはその合金、クロムまたはその合金、モリブデンまたはその合金などからなり、必要によって物理化学的特性が優れたＣｒまたはＭｏ合金などからなる第１層と、抵抗が小さいＡｌまたはＡｇ合金などからなる第２層の二重層で形成することもできる。

ゲート配線１２１、１２３ａ、１２３ｂ、１２３ｃ、１２５及び維持電極配線１３１ａ、１３１ｂ、１３３ａ、１３３ｂ、１３４ａ、１３４ｂの上にはゲート絶縁膜１４０が形成されている。

ゲート絶縁膜１４０の上には非晶質シリコンなどの半導体からなる半導体層１５１、１５４ａｂ、１５４ｃが形成されている。半導体層１５１、１５４ａｂ、１５４ｃは、薄膜トランジスタのチャンネルを形成する第１及び第２チャンネル部半導体層１５４ａｂ、１５４ｃとデータ線１７１の下に位置するデータ線部半導体層１５１とを含む。半導体層１５１、１５４ａｂ、１５４ｃ上部にはシリサイドまたはｎ型不純物が高濃度にドーピングされているｎ+水素化非晶質シリコンなどの物質で作られた抵抗性接触層１６１、１６３ａｂ、１６３ｃ、１６５ａ、１６５ｂ、１６５ｃが各々形成されている。

抵抗性接触層１６１、１６３ａｂ、１６３ｃ、１６５ａ、１６５ｂ、１６５ｃ及びゲート絶縁膜１４０の上にはデータ配線１７１、１７３ａｂ、１７３ｃ、１７５ａ、１７５ｂ、１７５ｃ、１７９が形成されている。データ配線１７１、１７３ａｂ、１７３ｃ、１７５ａ、１７５ｂ、１７５ｂ、１７９は、縦方向に形成されてゲート線１２１と交差して画素を定義するデータ線１７１、データ線１７１の分枝で抵抗性接触層１６３ａｂ上部までのびている第１ソース電極１７３ａｂ、第１ソース電極１７３ａｂと分離されて第１ソース電極１７３ａｂの反対側抵抗性接触層１６５ａ、１６５ｂ上部に各々形成されている第１及び第２ドレーン電極１７５ａ、１７５ｂ、第３ゲート電極１２３ｃ上部で対向している抵抗性接触層１６３ｃ、１６５ｃの上に形成されている第３ソース電極１７３ｃ及び第３ドレーン電極１７５ｃを含む。この時、データ線１７１の一端部１７９は外部回路と連結するために幅が拡張されている。また、ゲート線１２１とデータ線１７１が交差して形成する画素内には方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃが形成されている。この時、方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃは、第３ドレーン電極１７５ｃと連結されており、Ｖ字状の幹部１７８とＹ字状の枝部１７８ａ、１７８ｂ、１７８ｃからなる。データ配線１７１、１７３ａｂ、１７３ｃ、１７５ａ、１７５ｂ、１７５ｃ、１７９及び方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃは、アルミニウムまたはその合金、クロムまたはその合金、モリブデンまたはその合金などからなり、必要によって物理化学的特性が優れたＣｒまたはＭｏ合金などからなる第１層と、抵抗が小さいＡｌまたはＡｇ合金などからなる第２層との二重層で形成することもできる。

データ配線１７１、１７３ａｂ、１７３ｃ、１７５ａ、１７５ｂ、１７５ｃ、１７９の上には窒化ケイ素または有機絶縁膜からなる保護膜１８０が形成されている。

保護膜１８０には、第１及び第２ドレーン電極１７５ａ、１７５ｂを各々露出する接触孔１８１、１８２、ゲート絶縁膜１４０にわたって形成されてゲートの端部１２５を露出する第３接触孔１８３及びデータ線の端部１７９を露出する第４接触孔１８４が形成されている。この時、ゲート線及びデータ線の端部１２５、１７９を露出する接触孔は角を有したり、円形の様々な模様で形成でき、形状寸法は２ｍｍ×６０μｍを越えず、０．５ｍｍ×１５μｍ以上であるのが好ましい。

保護膜１８０の上には、第１及び第２接触孔１８１、１８２を通じて各々第１及び第２ドレーン電極１７５ａ、１７５ｂと連結されている画素電極１９０が形成されている。画素電極１９０には横方向切開部１９１と斜線方向切開部１９２ａ、１９２ｂ、１９３ａ、１９３ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂを有している。横方向切開部１９１は画素電極１９０を上下に半分しており、斜線方向切開部１９２ａ、１９２ｂ、１９３ａ、１９３ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂは横方向切開部１９１を中心にして反転対称をなしている。この時、一部の切開部１９１、１９２ａ、１９２ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂは、方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃと重畳し、他の一部の切開部１９３ａ、１９３ｂは維持電極１３３ａ、１３３ｂと重畳する。また、保護膜１８０の上には接触孔１８３、１８４を通じて各々ゲート線の端部１２５及びデータ線の端部１７９と連結されている接触補助部材９５、９７が形成されている。ここで、画素電極１９０、補助ゲートパッド９５及び補助データパッド９７は、ＩＺＯ（インジウム亜鉛酸化物）からなる。画素電極１９０及び接触補助部材９５、９７はＩＴＯ（インジウム錫酸化物）で形成できる。

以上、画素電極１９０は画素を複数の小ドメインに分割するための切開部パターン１９１、１９２ａ、１９２ｂ、１９３ａ、１９３ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂを有し、このうち切開部１９１、１９２ａ、１９２ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂは、方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃと重なっている。つまり、液晶表示装置を上から眺めたとき、方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃが切開部１９１、１９２ａ、１９２ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂを通じて露出されて見えるように方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃと切開部１９１、１９２ａ、１９２ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂを配列する。また、方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃは第２方向制御用薄膜トランジスタに連結されており、画素電極１９０は第１方向制御用薄膜トランジスタと画素用薄膜トランジスタに連結されている。

一方、方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃはゲート配線１２１、１２３ａ、１２３ｂと同じ層に形成することもできる。また、方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃ上部の保護膜１８０を除去してトレンチを形成することもできる。

以下、上部基板２１０についてさらに詳細に説明する。

ガラスなどの透明な絶縁物質からなる上部基板２１０の下面に、光漏れを防止するためのブラックマトリックス２２０と赤、緑、青の色フィルター２３０及びＩＴＯまたはＩＺＯなどの透明な導電物質からなる共通電極２７０が形成されている。

液晶層３に含まれている液晶分子は、画素電極１９０と共通電極２７０との間に電界が印加されない状態でその方向子が下部基板１１０と上部基板２１０に対して垂直になるように配向され、負の誘電率異方性を有する。下部基板１１０と上部基板２１０とは、画素電極１９０が色フィルター２３０と対応して正確に重なるように整列される。このようにすると、画素は切開部１９１、１９２ａ、１９２ｂ、１９３ａ、１９３ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂによって複数の小ドメインに分割される。また、方位制御電極１７８、１７８ａ、１７８ｂ、１７８ｃによって分割されたドメイン内の液晶配向がさらに安定する。

前記で、液晶分子が負の誘電率異方性を有し、基板１１０、２１０に対して垂直配向されていることを例として説明したが、正の誘電率異方性を有する液晶分子を基板１１０、２１０に対して水平配向して液晶層３を形成することもできる。

また、本発明の第３実施例による薄膜トランジスタ基板の構造は、４回の写真エッチング工程によって製造することもできるので、この場合には、データ配線と方位制御電極が非晶質シリコン層、抵抗性接触層及び金属層の３重層から形成され、これら３つの層の平面パターンが実質的に同一な模様になるという特徴がある。これは１つの感光膜を利用して非晶質シリコン層、抵抗性接触層及び金属層をパターニングするためである。このような製造工程に関して本発明の第２実施例の説明で詳細に記載されており、同じ層のパターンは同じ工程段階で形成されるという原則に基づいて理解できるため具体的な説明は省略する。

本発明の第３実施例では、方位制御電極用薄膜トランジスタのソース電極を前段のデータ線に連結する場合に発生する低いＶ_DP、製造工程で発生するマスクの誤整列による画質の敏感な変化及び方位制御電極の周辺での光漏れなどの問題を解決するために、各画素ごとに薄膜トランジスタを３個形成した。ところが、１つの画素内に形成される薄膜トランジスタの数が増えると、その増えた分だけ開口率が減少し、製造工程で発生する配線不良を修理するための修理構造を形成することがが難しくなる。

このような問題を解決するために以下の実施例では、薄膜トランジスタを２個形成することで３個を形成したときと同じ効果がある駆動方法を提示する。

図１８は本発明の第４実施例による液晶表示装置の回路図であり、図１９は本発明の第４実施例による液晶表示装置の画素の極性を表示した概念図であり、図２０は本発明の第４実施例による液晶表示装置の走査信号の波形図である。

本発明の第４実施例による液晶表示装置も薄膜トランジスタ基板と、これと対向する色フィルター基板及びこれらの間に注入されている液晶層からなる。

薄膜トランジスタ基板にはゲート線とデータ線とが交差して画素を定義している。この時、ゲート線を通じて走査信号が伝達され、データ線を通じて画像信号が伝達される。各画素には自段のゲート線Ｇｎに連結されているゲート電極、自段のデータ線Ｄｍに連結されているソース電極及び画素電極にドレーン電極が連結されている画素電極用薄膜トランジスタＴ１と前段のゲート線Ｇｎ-１に連結されているゲート電極、後段のデータ線Ｄｍ+１に連結されているソース電極及び方位制御電極に連結されているドレーン電極を有する方位制御電極用薄膜トランジスタＴ２が１つずつ形成されている。ここでは、方位制御電極用薄膜トランジスタＴ２のソース電極が後段のデータ線Ｄｍ+１に連結されていることが示されているが、前段のデータ線Ｄｍ-１に連結することも可能である。

方位制御電極は画素電極と容量性結合をしており、これらの間の静電容量はＣｄｐと表示する。画素電極は色フィルター基板の共通電極との間に液晶蓄電器を形成し、その静電容量はＣｌｃと表示する。また、画素電極は接地電極で表示されている維持電極との間に維持蓄電器を形成し、その静電容量はＣｓｔと表示する。

方位制御電極も色フィルター基板の共通電極及び維持電極との間に各々蓄電器を形成するが、これらはＣｌｄとＣｄｇと表示する。

回路図には示していないが、本発明の第４実施例による液晶表示装置の画素電極も切開部を有し、この切開部を通じて方位制御電極による電界が流出できるように方位制御電極と切開部が重なっている。これは前述した実施例と同様に、切開部を通じて流出される方位制御電極の電界によって液晶分子を所定の方向に配向させるためである。

このような構造の液晶表示装置で、図１９に示すような点反転駆動を実施し、ゲート信号（走査信号）を図２０に示すように二重パルスで印加すると、薄膜トランジスタを３個形成した第３実施例と同じ効果を得ることができる。ここで、二重パルスとは１フレームの間に２回連続してゲートオンパルスがくることを意味する。ここで、ゲート信号の二重パルスのうち第１パルスは方位制御電極を充電するためのものであり、第２パルスは画素電極に画像信号を印加するためのものである。ゲート信号の二重パルスのうち第１パルスは前段ゲート線のゲート信号の第２パルスと同期されている。

以下、このような駆動方法の効果を図１８〜図２０を参照して説明する。

ｎ行、ｍ列に位置した画素の画素電極に-５Ｖの電圧がかかっており、方位制御電極には-１５Ｖの電圧がかかっていると仮定し、画素電極が+５Ｖにリフレッシュされる過程について検討する。画素電極電圧Ｖｐと方位制御電極電圧Ｖｄｃｅは次の通りである。
Ｖｐ=-５Ｖ、Ｖｄｃｅ=-１５Ｖ（２）
ｎ行ｍ列画素の２行直前画素、つまり、ｎ-２行の画素がリフレッシュされる時にはＧｎ-２には第２パルスが印加され、Ｇｎ-１には第１パルスが印加される。また、点反転駆動であるためにＤｍ+１には-５Ｖが印加される。したがって、Ｇｎ-１とＤｍ+１にゲート電極とソース電極とが各々連結されているｎ行、ｍ列画素のＴ２がターンオンされて方位制御電極に-５Ｖが印加され、Ｃｄｐ及びＣｌｃ+Ｃｓｔが直列に充電される。
Ｖｐ>-５Ｖ、Ｖｄｃｅ=-５Ｖ（３）
ｎ行、ｍ列画素の直前画素、つまり、ｎ-１行の画素がリフレッシュされる時にはＧｎ-１には第２パルスが印加され、Ｇｎには第１パルスが印加される。また、点反転駆動であるためにＤｍ+１には+５Ｖが印加され、Ｄｍには-５Ｖが印加される。したがって、ｎ行、ｍ列画素のＴ１とＴ２が全てターンオンされて画素電極には-５Ｖが印加され、方位制御電極には+５Ｖが印加される。
Ｖｐ=-５Ｖ、Ｖｄｃｅ=+５Ｖ（４）
ｎ行の画素がリフレッシュされる時にはＧｎに第２パルスが印加され、Ｇｎ-１にはパルスが印加されない。また、Ｄｍに+５Ｖが印加される。したがって、ｎ行ｍ列のＴ１のみターンオンされて画素電極に+５Ｖが印加され、Ｃｌｄ+Ｃｄｇ<<Ｃｄｐであれば方位制御電極は浮遊状態にあるため、画素電極と一定の電圧差を維持しながら一緒に上昇し、+１５Ｖの電圧を有することになる。
Ｖｐ=+５Ｖ、Ｖｄｃｅ=+１５Ｖ（５）
前記から分かるように、ゲート信号を二重パルスで印加すれば２個の薄膜トランジスタだけで３個の薄膜トランジスタを形成したのと同じ効果を得ることができる。つまり、Ｃｄｐに大きく左右されず、充分な大きさのＶｄｐを確保できる。

本発明の第４実施例は、第３実施例に比べて薄膜トランジスタが１個減ったことを除けば、方位制御電極の充電が階段式で行われるので充電が円滑になるという長所がある。つまり、第４実施例では方位制御電極が前記１〜４段階を順番に経ることで充電されるが、３個の薄膜トランジスタを形成する第３実施例では段階２を省略しているため、円滑な充電が行われないこともある。第４実施例では点反転駆動を例として挙げているが、二重パルスゲート信号を利用した駆動は２点反転駆動や列反転にも適用できる。これについて第５及び第６実施例で説明する。

図２１は本発明の第５実施例による液晶表示装置の回路図であり、図２２は本発明の第５実施例による液晶表示装置の画素の極性を示す概念図である。

本発明の第５実施例による液晶表示装置も薄膜トランジスタ基板と、これと対向する色フィルター基板及びこれらの間に注入されている液晶層とからなる。薄膜トランジスタ基板にはゲート線とデータ線とが交差して画素を定義している。各画素には薄膜トランジスタが２個ずつ形成されているので、その連結状態によって画素が２種類に区分される。

第１画素には自段のゲート線Ｇｎに連結されているゲート電極、自段のデータ線Ｄｍに連結されているソース電極及び画素電極にドレーン電極が連結されている画素電極用薄膜トランジスタＴ１ａと前段のゲート線Ｇｎ-１に連結されているゲート電極、後段のデータ線Ｄｍ+１に連結されているソース電極及び方位制御電極に連結されているドレーン電極を有する方位制御電極用薄膜トランジスタＴ２ａが１つずつ形成されている。

第２画素には自段のゲート線Ｇｎ-１に連結されているゲート電極、自段のデータ線Ｄｍに連結されているソース電極及び画素電極にドレーン電極が連結されている画素電極用薄膜トランジスタＴ１ｂと前段のゲート線Ｇｎ-２に連結されているゲート電極、自段のデータ線Ｄｍに連結されているソース電極及び方位制御電極に連結されているドレーン電極を有する方位制御電極用薄膜トランジスタＴ２ｂが１つずつ形成されている。

ゲート線によって区分される画素行は第１画素行と第２画素行に区分され、第１画素行と第２画素行とが交互に配置されている。

回路図には示していないが、本発明の第５実施例による液晶表示装置の画素電極も切開部を有し、この切開部を通じて方位制御電極による電界が流出できるように方位制御電極と切開部とが重なっている。これは前述した実施例と同様に、切開部を通じて流出される方位制御電極の電界によって液晶分子が所定の方向に配向されるようにするためである。

このような構造の液晶表示装置で図２２に示したような２点反転駆動を実施し、ゲート信号（走査信号）を図２０に示したように二重パルスで印加すると第４実施例と同じ効果を得ることができる。ここで、２点反転駆動の時に同一の極性となり隣接する２つの画素はゲート信号が印加される順で第１画素の次に第２画素が位置するように配置する。

図２３は本発明の第６実施例による液晶表示装置の回路図であり、図２４は本発明の第６実施例による液晶表示装置の画素の極性を示した概念図である。

本発明の第６実施例による液晶表示装置も薄膜トランジスタ基板と、これと対向する色フィルター基板及びこれらの間に注入されている液晶層とからなる。薄膜トランジスタ基板にはゲート線とデータ線とが交差して画素を定義している。

各画素には自段のゲート線Ｇｎに連結されているゲート電極、自段のデータ線Ｄｍに連結されているソース電極及び画素電極にドレーン電極が連結されている画素電極用薄膜トランジスタＴ１と前段のゲート線Ｇｎ-１に連結されているゲート電極、自段のデータ線Ｄｍに連結されているソース電極及び方位制御電極に連結されているドレーン電極を有する方位制御電極用薄膜トランジスタＴ２が１つずつ形成されている。

回路図には示していないが、本発明の第６実施例による液晶表示装置の画素電極も切開部を有し、この切開部を通じて方位制御電極による電界が流出できるように方位制御電極と切開部とが重なっている。これは前述した実施例と同様に、切開部を通じて流出される方位制御電極の電界によって液晶分子が所定の方向に配向されるようにするためである。

このような構造の液晶表示装置で図２４に示したような列反転駆動を実施し、ゲート信号（走査信号）を図２０に示したように二重パルスで印加すると第４実施例と同じ効果を得ることができる。二重パルスゲート信号は、方位制御電極を充電する電圧をデータ線でない維持電極線から供給される場合にも適用できる。これについて第７実施例で説明する。図２５は本発明の第７実施例による液晶表示装置の回路図である。

本発明の第７実施例による液晶表示装置の薄膜トランジスタ基板の各画素には自段のゲート線Ｇｎに連結されているゲート電極、自段のデータ線Ｄｍに連結されているソース電極及び画素電極にドレーン電極が連結されている画素電極用薄膜トランジスタＴ１と前段のゲート線Ｇｎ-１に連結されているゲート電極、共通電圧に連結されているソース電極及び方位制御電極に連結されているドレーン電極を有する方位制御電極用薄膜トランジスタＴ２が１つずつ形成されている。

このような構造は第１及び第２実施例の構造と実質的に同一の回路構成である。つまり、薄膜トランジスタ基板側では維持電極線を通じて共通電圧が供給されるので方位制御電極用薄膜トランジスタＴ２のソース電極が維持電極線に連結されている第１及び第２実施例と異ならない。

このような構造でゲート信号を二重パルスで印加すると、前記第４〜第６実施例と類似した効果を得ることができる。駆動方法は点反転駆動、２点反転駆動、列反転駆動などいずれでも良い。

次は、このような駆動方法の効果を図２５を参照して説明の便宜上点反転駆動による場合を例として説明する。

ｎ行、ｍ列に位置した画素の画素電極に-５Ｖの電圧がかかっており、方位制御電極には-１５Ｖの電圧がかかっていると仮定し、画素電極が+５Ｖにリフレッシュされる過程を検討する。画素電極電圧Ｖｐと方位制御電極電圧Ｖｄｃｅは次の通りである。
Ｖｐ=-５Ｖ、Ｖｄｃｅ=-１５Ｖ（６）
ｎ行ｍ列画素の２行直前画素、つまり、ｎ-２行の画素がリフレッシュされる時にはＧｎ-２には第２パルスが印加され、Ｇｎ-１には第１パルスが印加される。したがって、Ｇｎ-１にゲート電極が連結されているｎ行、ｍ列画素のＴ２がターンオンされて方位制御電極に共通電圧の０Ｖが印加され、Ｃｄｐ及びＣｌｃ+Ｃｓｔが直列充電される。
Ｖｐ>-５Ｖ、Ｖｄｃｅ=０Ｖ（７）
ｎ行、ｍ列画素の直前画素、つまり、ｎ-１行の画素がリフレッシュされる時にはＧｎ-１には第２パルスが印加され、Ｇｎには第１パルスが印加される。また、点反転駆動であるためにＤｍには-５Ｖが印加される。したがって、ｎ行、ｍ列画素のＴ１とＴ２が全てターンオンされて画素電極には-５Ｖが印加され、方位制御電極には０Ｖが印加される。
Ｖｐ=-５Ｖ、Ｖｄｃｅ=０Ｖ（８）
ｎ行の画素がリフレッシュされる時にはＧｎに第２パルスが印加され、Ｇｎ-１にはパルスが印加されない。また、Ｄｍに+５Ｖが印加される。したがって、ｎ行ｍ列のＴ１のみがターンオンされて画素電極に+５Ｖが印加され、方位制御電極は浮遊状態にあるために画素電極と一定の電圧差を維持しながら一緒に上昇して+１０Ｖの電圧を有するようになる。
Ｖｐ=+５Ｖ、Ｖｄｃｅ=+１０Ｖ（９）
前記から分かるように、方位制御電極の充電を共通電圧が印加される維持電極線を通じて行う場合にも、ゲート信号を二重パルスで印加するとＣｄｐに大きく左右されず充分に大きいＶｄｐが確保できる。

以上、本発明の好ましい実施例について詳細に説明したが、該当技術分野の熟練した当業者であれば本発明の思想及び領域の範疇を逸脱しない範囲内においてあらゆる変更や変形が可能である。

本発明の実施例による液晶表示装置用薄膜トランジスタ基板の回路図である。本発明の第１実施例による液晶表示装置の配置図である。各々図２ａのIIb-IIb'線に沿った断面図である。各々図２ａのIIc-IIc'線に沿った断面図である。本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順でに示した断面図である。本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順でに示した断面図である。本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順でに示した断面図である。本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順でに示した断面図である。本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板の配置図である。図４のV-V'線及びV'-V''線に沿った断面図である。本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示した配置図である。本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示した断面図である。本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示した断面図である。本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示した配置図である。本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示した断面図である。本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示した断面図である。本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示した断面図である。本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示した配置図である。本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板を製造過程順で示した断面図である。本発明の第１及び第２実施例による液晶表示装置用薄膜トランジスタ基板を簡略に示した構成図である。本発明の第３実施例による液晶表示装置の回路図である。本発明の第３実施例による液晶表示装置の配置図である。図１４のXV-XV'線に沿った断面図である。図１４のXVI-XVI'線に沿った断面図である。図１４のXVII-XVII'線及びXVII'-XVII''に沿った断面図である。本発明の第４実施例による液晶表示装置の回路図である。本発明の第４実施例による液晶表示装置の画素の極性を表示した概念図である。本発明の第４実施例による液晶表示装置の走査信号の波形図である。本発明の第５実施例による液晶表示装置の回路図である。本発明の第５実施例による液晶表示装置の画素の極性を表示した概念図である。本発明の第６実施例による液晶表示装置の回路図である。本発明の第６実施例による液晶表示装置の画素の極性を表示した概念図である。本発明の第７実施例による液晶表示装置の回路図である。

符号の説明

３液晶層
１１０、２１０基板
１２１ゲート線
１２３ａ第１ゲート電極
１２３ｂ第２ゲート電極
１４０ゲート絶縁膜
１７１データ線
１７３ａ第１ソース電極
１７３ｂ第２ソース電極
１７５ａ第１ドレーン電極
１７５ｂ第２ドレーン電極
１７８方位制御電極
１８０保護膜
１９０画素電極
２７０共通電極
Ｔ１画素電極用薄膜トランジスタ
Ｔ２方位制御電極用薄膜トランジスタ

Claims

絶縁第１基板と、
前記第１基板の上に形成されているゲート配線と、
前記第１基板の上に形成されており前記ゲート配線と絶縁されて交差しているデータ配線と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている画素電極と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている方位制御電極と、
自段のゲート配線、自段のデータ配線及び前記画素電極と連結されている第１薄膜トランジスタと、
前段のゲート配線、後段のデータ配線及び前記方位制御電極と連結されている第２薄膜トランジスタと、
前記第１基板と対向している絶縁第２基板と、前記第２基板に形成されている共通電極と、
を含み、
点反転駆動を行っており、前記ゲート配線に印加される走査信号は１フレームの間に２個のパルスを含む液晶表示装置。
前記走査信号の１フレームの間に含まれる２個のパルスを時間順によって第１パルスと第２パルスとする時、前記第１パルスは前段のゲート配線に印加される走査信号の第２パルスと同期している請求項１に記載の液晶表示装置。
前記画素電極は切開部を有しており、前記方位制御電極は前記画素電極の切開部と少なくとも一部が重複する請求項１に記載の液晶表示装置。
絶縁第１基板と、
前記第１基板の上に形成されているゲート配線と、
前記第１基板の上に形成されており前記ゲート配線と絶縁されて交差しているデータ配線と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている画素電極と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている方位制御電極と、
前記画素ごとに形成されている第１及び第２薄膜トランジスタと、
前記第１基板と対向している絶縁第２基板と、
前記第２基板に形成されている共通電極と、
を含み、前記画素は、前記第１薄膜トランジスタが自段のゲート配線、自段のデータ配線及び前記画素電極と連結されており、前記第２薄膜トランジスタが前段のゲート配線、後段のデータ配線及び前記方位制御電極と連結されている第１画素と、前記第１薄膜トランジスタが自段のゲート配線、自段のデータ配線及び前記画素電極と連結されており、前記第２薄膜トランジスタが前段のゲート配線、自段のデータ配線及び前記方位制御電極と連結されている第２画素とに区分され、
２点反転駆動で駆動され、前記ゲート配線に印加される走査信号は１フレームの間に２個のパルスを含み、
前記第１画素及び前記第２画素は、前記ゲート配線によって区分されて交互に配置されており、かつ、２点反転駆動の時に同一の極性となり隣接する画素であり、前記ゲート配線へのゲート信号が印加される順で前記第１画素の次に前記第２画素が位置し、
前記画素電極は切開部を有しており、前記方位制御電極は前記画素電極の切開部と少なくとも一部が重複する液晶表示装置。
前記走査信号の１フレームの間に含まれる２個のパルスを時間順によって第１パルスと第２パルスとする時、前記第１パルスは前段のゲート配線に印加される走査信号の第２パルスと同期されている請求項４に記載の液晶表示装置。
絶縁第１基板と、
前記第１基板の上に形成されているゲート配線と、
前記第１基板の上に形成されており前記ゲート配線と絶縁されて交差しているデータ配線と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている画素電極と、
前記ゲート配線と前記データ配線との交差により定義される画素ごとに形成されている方位制御電極と、
自段のゲート配線、自段のデータ配線及び前記画素電極と連結されている第１薄膜トランジスタと、
前段のゲート配線、自段のデータ配線及び前記方位制御電極と連結されている第２薄膜トランジスタと、
前記第１基板と対向している絶縁第２基板と、
前記第２基板に形成されている共通電極と、
を含み、
列反転駆動を行っており、前記ゲート配線に印加される走査信号は１フレームの間に２個のパルスを含む液晶表示装置。
前記走査信号の１フレームの間に含まれる２個のパルスを時間順によって第１パルスと第２パルスとする時、前記第１パルスは前段のゲート配線に印加される走査信号の第２パルスと同期されている請求項６に記載の液晶表示装置。
前記画素電極は切開部を有しており、前記方位制御電極は前記画素電極の切開部と少なくとも一部が重複する請求項６に記載の液晶表示装置。