JP4679309B2

JP4679309B2 - 半導体装置

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Publication number: JP4679309B2
Application number: JP2005258180A
Authority: JP
Inventors: 川典朗吉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-09-06
Filing date: 2005-09-06
Publication date: 2011-04-27
Anticipated expiration: 2025-09-06
Also published as: US7474083B2; US20070262762A1; JP2007074809A; US7265526B2; US20070063678A1

Description

本発明は、半導体装置に関する。

外部から入力される直流電圧を高周波の交流電圧に変換し、当該交流電圧を平滑化することにより、所望の電圧レベルの直流電圧を生成して後段の回路に出力するＤＣ−ＤＣコンバータがある。かかるＤＣ−ＤＣコンバータは、例えば電源として電池を使用する携帯電話機などの電子機器に複数個搭載され、機能ブロック毎に複数種類の電圧を生成する。

ところで、近年、電源の低電圧化及び大電流化に対応するため、ＤＣ−ＤＣコンバータの動作周波数は高くなっており、このためＤＣ−ＤＣコンバータが有する制御回路にも、高速動作及び高効率が求められている。しかし、高速動作を実現しようとすると、消費電流の増大や回路規模の大型化が生じる問題があった。

以下、ＤＣ−ＤＣコンバータに関する文献名を記載する。
特開２００４−３２８８１２号公報

本発明は、高速動作を実現すると共に、消費電流の低減及び回路規模の小型化を図ることができる半導体装置を提供することを目的とする。

本発明の一態様による半導体装置によれば、
所定の電位差を有する第１及び第２の端子間に、直列接続された第１及び第２のスイッチング素子と、
入力信号に基づいて、前記第１及び第２のスイッチング素子のうち、一方のスイッチング素子がオフ状態になると、他方のスイッチング素子がオン状態になるように、前記第１及び第２のスイッチング素子の接続状態を制御する制御部とを備え、
前記制御部は、
基準電位として第１の基準電位が与えられ、前記入力信号及び第２の制御信号に基づいて、前記第１のスイッチング素子の接続状態を制御するための第１の制御信号を生成し出力する第１の駆動部と、
基準電位として前記第１の基準電位とは異なる第２の基準電位が与えられ、前記入力信号及び前記第１の制御信号を基に、前記第２のスイッチング素子の接続状態を制御するための前記第２の制御信号を生成し出力する第２の駆動部と、
前記入力信号の基準電位を、前記第１又は第２の基準電位に変換した上で前記第１又は第２の駆動部に出力し、前記第１の駆動部から出力される前記第１の制御信号の基準電位を、前記第２の基準電位に変換した上で前記第２の駆動部に出力し、前記第２の駆動部から出力される前記第２の制御信号の基準電位を、前記第１の基準電位に変換した上で第１の駆動部に出力する変換部とを有し、
前記変換部は、
前記入力信号が変化するタイミングに基づいて、前記変換部内を流れる電流を増加させることを特徴とする。

本発明の半導体装置によれば、高速動作を実現すると共に、消費電流の低減及び回路規模の小型化を図ることができる。

以下、本発明の実施の形態について図面を参照して説明する。

（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるＤＣ−ＤＣコンバータ１０の構成を示す。ＤＣ−ＤＣコンバータ１０は、電圧入力端子ＶＩＮから入力される直流電圧を高周波の交流電圧に変換し、当該交流電圧を平滑化することにより、所望の電圧レベルの直流電圧を生成して電圧出力端子ＶＯＵＴから出力する。

ＤＣ−ＤＣコンバータ１０は、スイッチング素子としてＮＭＯＳトランジスタＴｒ１０及びＴｒ２０を有し、ＮＭＯＳトランジスタＴｒ１０のソースとＮＭＯＳトランジスタＴｒ２０のドレインを接続すると共に、ＮＭＯＳトランジスタＴｒ１０のドレインを電圧入力端子ＶＩＮに接続し、ＮＭＯＳトランジスタＴｒ２０のソースをグランド端子ＧＮＤに接続する。

これにより、ＤＣ−ＤＣコンバータ１０は、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０のうち、一方のＮＭＯＳトランジスタＴｒがオフ状態になると、他方のＮＭＯＳトランジスタＴｒがオン状態になるように、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０のオン／オフ動作を交互に繰り返すことにより、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０の接続点であるノードＬＸに交流電圧を生成する。

すなわち、ＮＭＯＳトランジスタＴｒ１０をオン状態にし、かつＮＭＯＳトランジスタＴｒ２０をオフ状態にした場合には、ノードＬＸは電圧入力端子ＶＩＮに接続され、これによりノードＬＸの電位は、電圧入力端子ＶＩＮから入力される直流電圧と同一の電位に変化する。

これに対して、ＮＭＯＳトランジスタＴｒ１０をオフ状態にし、かつＮＭＯＳトランジスタＴｒ２０をオン状態にした場合には、ノードＬＸはグランド端子ＧＮＤに接続され、これによりノードＬＸの電位は、０Ｖに変化する。

このようにして得られた交流電圧は、ノードＬＸ及び電圧出力端子ＶＯＵＴ間に接続されたコイルＬ１０と、電圧出力端子ＶＯＵＴ及びグランド端子ＧＮＤ間に接続されたコンデンサＣ１０とからなるローパスフィルタによって平滑化され、所望の電圧レベルの直流電圧として電圧出力端子ＶＯＵＴから出力される。

この直流電圧の電圧レベルは、ＮＭＯＳトランジスタＴｒ１０がオン状態にされ、ノードＬＸに発生させる電位として、電圧入力端子ＶＩＮから入力される直流電圧が選択されている時間（すなわちオン時間）と、ＮＭＯＳトランジスタＴｒ２０がオン状態にされ、ノードＬＸに発生させる電位として、０Ｖが選択されている時間（すなわちオフ時間）との比（すなわちオン／オフ時間比）に基づいて決定される。

このためＤＣ−ＤＣコンバータ１０は、制御信号入力端子ＯＮ／ＯＦＦから与えられる、オン／オフ時間比を制御するオン／オフ制御信号に基づいて、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０のオン／オフ動作を制御する制御回路２０を有する。

制御回路２０は、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０を同時にオン状態にすることを防止するため、オン／オフ制御信号に基づいて、まず、一方のＮＭＯＳトランジスタＴｒ１０又はＴｒ２０をオフ状態にし、当該一方のＮＭＯＳトランジスタＴｒ１０又はＴｒ２０がオフ状態に変化したことを、他方のＮＭＯＳトランジスタＴｒ２０又はＴｒ１０を駆動するドライブ回路７０又は６０に伝達することにより、他方のＮＭＯＳトランジスタＴｒ２０又はＴｒ１０をオン状態にする。そして制御回路２０は、他方のＮＭＯＳトランジスタＴｒ２０又はＴｒ１０がオン状態に変化したことを、一方のＮＭＯＳトランジスタＴｒ１０又はＴｒ２０を駆動するドライブ回路６０又は７０に伝達する。

このように、制御回路２０は、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０の接続状態をそれぞれ互いに伝達し合うことにより、一方のＮＭＯＳトランジスタＴｒ１０又はＴｒ２０がオフ状態になると、他方のＮＭＯＳトランジスタＴｒ２０又はＴｒ１０がオン状態になるように、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０のオン／オフ動作を制御する。

ところで、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０のうち、ＮＭＯＳトランジスタＴｒ２０は、基準電位として、グランド端子ＧＮＤから供給される電位すなわち０Ｖを使用するが、ＮＭＯＳトランジスタＴｒ１０は、基準電位として、ノードＬＸに発生する電位を使用する。

制御回路２０は、ＮＭＯＳトランジスタＴｒ２０を駆動する回路として、ＰＭＯＳトランジスタＴｒ５０及びＮＭＯＳトランジスタＴｒ６０を有する。ＰＭＯＳトランジスタＴｒ５０のドレインとＮＭＯＳトランジスタＴｒ６０のドレインが接続されると共に、その接続点はＮＭＯＳトランジスタＴｒ２０のゲートに接続される。また、ＰＭＯＳトランジスタＴｒ５０のソースは、電源端子ＶＤＤに接続に接続され、ＰＭＯＳトランジスタＴｒ６０のソースは、グランド端子ＧＮＤに接続され、これにより基準電位として０Ｖを使用する。

また、制御回路２０は、ＮＭＯＳトランジスタＴｒ１０を駆動する回路として、ＰＭＯＳトランジスタＴｒ３０及びＮＭＯＳトランジスタＴｒ４０を有する。ＰＭＯＳトランジスタＴｒ３０のドレインとＮＭＯＳトランジスタＴｒ４０のドレインが接続されると共に、その接続点はＮＭＯＳトランジスタＴｒ１０のゲートに接続される。また、ＰＭＯＳトランジスタＴｒ３０のソースは、端子ＢＳＴに接続に接続され、ＰＭＯＳトランジスタＴｒ４０のソースは、ノードＬＸに接続され、これにより基準電位として、ノードＬＸに発生する電位を使用する。

なお、端子ＢＳＴ及び電源端子ＶＤＤ間には、ツェナーダイオードＺＤが接続され、当該ツェナーダイオードＺＤのカソードは、端子ＢＳＴに接続されると共に、アノードは電源端子ＶＤＤに接続されている。また、端子ＢＳＴ及びノードＬＸ間には、コンデンサＣ２０が接続されている。

ツェナーダイオードＺＤ及びコンデンサＣ２０は、定電圧回路を形成し、これにより、端子ＢＳＴ及びノードＬＸ間の電位差が一定になるように、端子ＢＳＴの電位は、ノードＬＸの電位が変化することに対応して変化する。

このように、制御回路２０のうち、ＮＭＯＳトランジスタＴｒ２０を駆動する回路は、基準電位として、０Ｖすなわち低基準電位を使用し、ＮＭＯＳトランジスタＴｒ１０を駆動する回路は、基準電位として、ノードＬＸに発生する電位すなわち高基準電位を使用する。

従って、制御回路２０では、低基準電位の信号を高基準電位側のドライブ回路６０に伝達する際には、低基準電位の信号を高基準電位の信号に変換（基準電位を低基準電位から高基準電位に変換）した上で、高基準電位側のドライブ回路６０に伝達する必要がある。

また、高基準電位の信号を低基準電位側のドライブ回路７０に伝達する際には、高基準電位の信号を低基準電位の信号に変換（基準電位を高基準電位から低基準電位に変換）した上で、低基準電位側のドライブ回路７０に伝達する必要がある。

このため、制御回路２０は、低基準電位の信号を高基準電位側のドライブ回路６０に伝達する際に使用される、低基準電位の信号を高基準電位の信号に変換するためのレベルシフト回路３０及び４０と、高基準電位の信号を低基準電位側のドライブ回路７０に伝達する際に使用される、高基準電位の信号を低基準電位の信号に変換するためのレベルシフト回路５０とを有する。

制御回路２０は、制御信号入力端子ＯＮ／ＯＦＦから、低基準電位のオン／オフ制御信号として、“Ｌ”レベルが入力されると、これをインバータＩＮＶ１０によって反転し、得られた“Ｈ”レベルを、高基準電位側のレベルシフト回路３０に出力すると共に、当該“Ｈ”レベルをインバータＩＮＶ２０によってさらに反転し、得られた“Ｌ”レベルを低基準電位側のドライブ回路７０に出力する。

レベルシフト回路３０は、低基準電位の“Ｈ”レベルを高基準電位の“Ｈ”レベルに変換し、これをドライブ回路６０に出力する。ところで、ドライブ回路６０は、２つの入力信号のうち、少なくともいずれか一方が“Ｈ”レベルである場合には、ＰＭＯＳトランジスタＴｒ３０及びＮＭＯＳトランジスタＴｒ４０の両方に“Ｈ”レベルを出力し、入力信号が両方とも“Ｌ”レベルである場合には、ＰＭＯＳトランジスタＴｒ３０及びＮＭＯＳトランジスタＴｒ４０の両方に“Ｌ”レベルを出力する。

この場合、ドライブ回路６０は、ＰＭＯＳトランジスタＴｒ３０及びＮＭＯＳトランジスタＴｒ４０の両方に“Ｈ”レベルを出力し、ＰＭＯＳトランジスタＴｒ３０をオフ状態にすると共に、ＮＭＯＳトランジスタＴｒ４０をオン状態にする。

これにより、ＮＭＯＳトランジスタＴｒ１０のゲートは、ＮＭＯＳトランジスタＴｒ４０を介してノードＬＸに接続され、その結果、ＮＭＯＳトランジスタＴｒ１０はオフ状態になる。

オン／オフ検出回路８０は、ＮＭＯＳトランジスタＴｒ１０のオン／オフ状態を検出するための回路であり、ＮＭＯＳトランジスタＴｒ１０がオフ状態に変化したことを検出すると、高基準電位の“Ｌ”レベルをレベルシフト回路５０に出力する。

レベルシフト回路５０は、高基準電位の“Ｌ”レベルを低基準電位の“Ｌ”レベルに変換し、これをドライブ回路７０に出力する。ドライブ回路７０は、インバータＩＮＶ２０から“Ｌ”レベルが与えられると共に、レベルシフト回路５０から “Ｌ”レベルが与えられると、ＰＭＯＳトランジスタＴｒ５０及びＮＭＯＳトランジスタＴｒ６０の両方に“Ｌ”レベルを出力し、ＰＭＯＳトランジスタＴｒ５０をオン状態にすると共に、ＮＭＯＳトランジスタＴｒ６０をオフ状態にする。

これにより、ＮＭＯＳトランジスタＴｒ２０のゲートは、ＰＭＯＳトランジスタＴｒ５０を介して電源端子ＶＤＤに接続され、その結果、ＮＭＯＳトランジスタＴｒ２０はオン状態になる。

オン／オフ検出回路９０は、ＮＭＯＳトランジスタＴｒ２０がオン状態に変化したことを検出すると、低基準電位の“Ｈ”レベルをレベルシフト回路４０に出力し、当該レベルシフト回路４０において高基準電位の“Ｈ”レベルに変換した後、これをドライブ回路６０に出力する。

この場合、ドライブ回路６０は、ＰＭＯＳトランジスタＴｒ３０及びＮＭＯＳトランジスタＴｒ４０の両方に“Ｈ”レベルを出力する状態を維持するため、ＮＭＯＳトランジスタＴｒ１０はオフ状態を維持する。

その後、制御回路２０は、オン／オフ制御信号が“Ｌ”レベルから“Ｈ”レベルに変化すると、これをインバータＩＮＶ１０によって反転し、得られた“Ｌ”レベルをレベルシフト回路３０において高基準電位の“Ｌ”レベルに変換してドライブ回路６０に出力すると共に、当該“Ｌ”レベルをインバータＩＮＶ２０によってさらに反転し、得られた“Ｈ”レベルをドライブ回路７０に出力する。

この場合、ドライブ回路７０は、ＰＭＯＳトランジスタＴｒ５０及びＮＭＯＳトランジスタＴｒ６０の両方に“Ｈ”レベルを出力し、ＰＭＯＳトランジスタＴｒ５０をオフ状態にすると共に、ＮＭＯＳトランジスタＴｒ６０をオン状態にする。

これにより、ＮＭＯＳトランジスタＴｒ２０のゲートは、ＮＭＯＳトランジスタＴｒ６０を介してグランド端子ＧＮＤに接続され、その結果、ＮＭＯＳトランジスタＴｒ２０はオフ状態になる。

オン／オフ検出回路９０は、ＮＭＯＳトランジスタＴｒ２０がオフ状態に変化したことを検出すると、低基準電位の“Ｌ”レベルをレベルシフト回路４０に出力し、当該レベルシフト回路４０において高基準電位の“Ｌ”レベルに変換した後、これをドライブ回路６０に出力する。

ドライブ回路６０は、レベルシフト回路３０から“Ｌ”レベルが与えられると共に、レベルシフト回路４０から “Ｌ”レベルが与えられると、ＰＭＯＳトランジスタＴｒ３０及びＮＭＯＳトランジスタＴｒ４０の両方に“Ｌ”レベルを出力し、ＰＭＯＳトランジスタＴｒ３０をオン状態にすると共に、ＮＭＯＳトランジスタＴｒ４０をオフ状態にする。

これにより、ＮＭＯＳトランジスタＴｒ１０のゲートは、ＰＭＯＳトランジスタＴｒ３０を介して端子ＢＳＴに接続され、その結果、ＮＭＯＳトランジスタＴｒ１０はオン状態になる。

オン／オフ検出回路８０は、ＮＭＯＳトランジスタＴｒ１０がオン状態に変化したことを検出すると、高基準電位の“Ｈ”レベルをレベルシフト回路５０に出力し、当該レベルシフト回路５０において低基準電位の“Ｈ”レベルに変換した後、これをドライブ回路７０に出力する。

この場合、ドライブ回路７０は、ＰＭＯＳトランジスタＴｒ５０及びＮＭＯＳトランジスタＴｒ６０の両方に“Ｈ”レベルを出力する状態を維持するため、ＮＭＯＳトランジスタＴｒ２０はオフ状態を維持する。

ところで、本実施の形態の場合、制御回路２０は、制御信号入力端子ＯＮ／ＯＦＦから与えられる、低基準電位のオン／オフ制御信号をレベルシフト回路３０及び４０に入力するが、レベルシフト回路５０については、高基準電位の信号に変化した上で入力する必要があるため、レベルシフト回路５０には、レベルシフト回路３０から出力される信号を入力する。また制御回路２０は、ＬＸ状態判定回路１００を有し、当該ＬＸ状態判定回路１００は、ノードＬＸの状態すなわち電位を判定し、その判定結果をＬＸ状態判定信号としてレベルシフト回路３０〜５０に出力する。

かかる制御回路２０は、高速動作及び高効率を実現するため、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０のうち、一方のＮＭＯＳトランジスタＴｒ１０又はＴｒ２０をオフ状態にした後、他方のＮＭＯＳトランジスタＴｒ２０又はＴｒ１０をオン状態にするまでの時間（すなわちデッドタイム）を短縮する必要がある。

このため、レベルシフト回路３０〜５０も、高速に信号を伝達することが求められているが、レベルシフト回路３０〜５０内における信号の伝達速度は、当該レベルシフト回路３０〜５０内の駆動電流に依存する。

そこで、レベルシフト回路３０〜５０は、オン／オフ制御信号が変化したタイミングに基づいて、当該レベルシフト回路３０〜５０内の駆動電流を増加させることにより、信号の伝達速度を速くするようになされている。

この場合、レベルシフト回路３０〜５０は、少なくとも、ノードＬＸの電位が変化するまでは、駆動電流を増加させるように、駆動電流の増加時間を設定する必要がある。そこでレベルシフト回路３０〜５０は、ＬＸ状態判定回路１００から与えられるＬＸ状態判定信号を基に、ノードＬＸの電位が変化した後、当該増加した駆動電流を減少させる。

ここで、図２に、低基準電位の信号を高基準電位の信号に変換するレベルシフト回路３０の構成を示し、図３に、レベルシフト回路３０におけるタイミングチャートの一例を示す。入力端子ＩＮは、ＮＭＯＳトランジスタＴｒ９０のゲートに接続されると共に、インバータＩＮＶ３０を介してＮＭＯＳトランジスタＴｒ７０のゲートに接続される。

ＮＭＯＳトランジスタＴｒ９０のソースは、定電流源１３０を介してグランド端子ＧＮＤに接続されている。ＮＭＯＳトランジスタＴｒ９０のソースと定電流源１３０の接続点には、ＮＭＯＳトランジスタＴｒ１００のドレインが接続され、当該ＮＭＯＳトランジスタＴｒ１００のソースには、グランド端子ＧＮＤが接続されている。

ＮＭＯＳトランジスタＴｒ１００のゲートには、エッジパルス回路１１０が接続され、当該エッジパルス回路１１０には、制御信号入力端子ＯＮ／ＯＦＦからインバータＩＮＶ５０を介して入力されるオン／オフ制御信号と、ＬＸ状態判定回路１００から判定入力端子ＬＸＤＴを介して入力されるＬＸ状態判定信号とが入力される。

一方、ＮＭＯＳトランジスタＴｒ７０のソースは、定電流源１４０を介してグランド端子ＧＮＤに接続されている。ＮＭＯＳトランジスタＴｒ７０のソースと定電流源１４０の接続点には、ＮＭＯＳトランジスタＴｒ８０のドレインが接続され、当該ＮＭＯＳトランジスタＴｒ８０のソースには、グランド端子ＧＮＤが接続されている。

ＮＭＯＳトランジスタＴｒ８０のゲートには、エッジパルス回路１２０が接続され、当該エッジパルス回路１２０には、制御信号入力端子ＯＮ／ＯＦＦから入力されるオン／オフ制御信号と、ＬＸ状態判定回路１００から判定入力端子ＬＸＤＴを介して入力されるＬＸ状態判定信号が入力される。

ところで、ＮＭＯＳトランジスタＴｒ９０のドレインには、ＰＭＯＳトランジスタＴｒ１３０のドレインが接続されている。ＰＭＯＳトランジスタＴｒ１３０及びＴｒ１４０のソースには、端子ＢＳＴが接続されている。ＰＭＯＳトランジスタＴｒ１３０及びＴｒ１４０のゲート同士が接続されると共に、その接続点にはＰＭＯＳトランジスタＴｒ１３０のドレインが接続されている。これにより、ＰＭＯＳトランジスタＴｒ１３０及びＴｒ１４０は、カレントミラー回路を形成する。

一方、ＮＭＯＳトランジスタＴｒ７０のドレインには、ＰＭＯＳトランジスタＴｒ１１０のドレインが接続されている。ＰＭＯＳトランジスタＴｒ１１０及びＴｒ１２０のソースには、端子ＢＳＴが接続されている。ＰＭＯＳトランジスタＴｒ１１０及びＴｒ１２０のゲート同士が接続されると共に、その接続点にはＰＭＯＳトランジスタＴｒ１１０のドレインが接続されている。これにより、ＰＭＯＳトランジスタＴｒ１１０及びＴｒ１２０は、カレントミラー回路を形成する。

さらに、ＰＭＯＳトランジスタＴｒ１４０のドレインには、ＮＭＯＳトランジスタＴｒ１５０のドレインが接続され、ＰＭＯＳトランジスタＴｒ１２０のドレインには、ＮＭＯＳトランジスタＴｒ１６０のドレインが接続されている。ＮＭＯＳトランジスタＴｒ１５０及びＴｒ１６０のソースには、端子ＬＸを介してノードＬＸに接続されている。ＰＭＯＳトランジスタＴｒ１２０とＮＭＯＳトランジスタＴｒ１６０の接続点には、インバータＩＮＶ４０を介して出力端子ＯＵＴが接続されている。

ＮＭＯＳトランジスタＴｒ１５０及びＴｒ１６０のゲート同士が接続されると共に、その接続点にはＮＭＯＳトランジスタＴｒ１５０のドレインが接続されている。これにより、ＮＭＯＳトランジスタＴｒ１５０及びＴｒ１６０は、カレントミラー回路を形成する。

従って、入力端子ＩＮから入力される低基準電位の入力信号（図３（ｂ））が、“Ｌ”レベルから“Ｈ”レベルに変化すると（時点ｔ２０）、ＮＭＯＳトランジスタＴｒ７０はオフ状態になる（図３（ｅ））と共に、ＮＭＯＳトランジスタＴｒ９０はオン状態になる（図３（ｃ））。

この場合、ＮＭＯＳトランジスタＴｒ７０がオフ状態なるため、ＰＭＯＳトランジスタＴｒ１１０には電流が流れず、同様に、カレントミラー回路の特性によって、ＰＭＯＳトランジスタＴｒ１２０にも電流が流れない。

一方、ＮＭＯＳトランジスタＴｒ９０はオン状態になるため、ＰＭＯＳトランジスタＴｒ１３０には、ＮＭＯＳトランジスタＴｒ９０に流れる電流と等しい電流が流れ、同様に、カレントミラー回路の特性によって、ＰＭＯＳトランジスタＴｒ１４０にも、ＮＭＯＳトランジスタＴｒ９０に流れる電流と等しい電流が流れ、さらにＮＭＯＳトランジスタＴｒ１５０にも、ＮＭＯＳトランジスタＴｒ９０に流れる電流と等しい電流が流れる。

そして、カレントミラー回路の特性によって、ＮＭＯＳトランジスタＴｒ１６０にも、ＮＭＯＳトランジスタＴｒ９０と等しい電流を流そうとするが、ＰＭＯＳトランジスタＴｒ１２０がオフ状態にあるため、ＮＭＯＳトランジスタＴｒ１６０には電流が流れない。

これにより、ＮＭＯＳトランジスタＴｒ１６０のドレイン及びソース間の電位差は、ほぼ０Ｖになり、その結果、ノードＮＤの電位は、端子ＬＸから与えられるノードＬＸの電位と同一の電位、すなわち高基準電位の“Ｌ”レベルに変化する。インバータＩＮＶ４０は、この高基準電位の“Ｌ”レベルを反転し、得られた高基準電位の“Ｈ”レベルを出力端子ＯＵＴから出力する。

ところで、本実施の形態の場合、エッジパルス回路１１０は、オン／オフ制御信号（図３（ａ））が“Ｈ”レベルから“Ｌ”レベルに変化するタイミングで（時点ｔ１０）、“Ｈ”レベルをＮＭＯＳトランジスタＴｒ１００のゲートに出力し（図３（ｄ））、当該ＮＭＯＳトランジスタＴｒ１００をオン状態にする。

その結果、ＮＭＯＳトランジスタＴｒ９０には、定電流源１３０に流れる電流とＮＭＯＳトランジスタＴｒ１００に流れる電流とを加算した電流が流れる。このように、ＮＭＯＳトランジスタＴｒ９０に流れる電流、すなわち駆動電流が大幅に増加することにより、信号の伝達速度を向上させることができる。また、入力端子ＩＮから入力される入力信号が、“Ｌ”レベルから“Ｈ”レベルに変化する前に、駆動電流を増加させることにより、レベルシフト回路３０の動作の安定性を向上させることができる。

その後、エッジパルス回路１１０は、ノードＬＸの電位が、電圧入力端子ＶＩＮから入力される直流電圧と同一の電位から０Ｖに変化し、ＬＸ状態判定信号（図３（ｇ））が“Ｈ”レベルから“Ｌ”レベルに変化した場合には（時点ｔ３０）、“Ｌ”レベルをＮＭＯＳトランジスタＴｒ１００のゲートに出力し（図３（ｄ））、当該ＮＭＯＳトランジスタＴｒ１００をオフ状態にする（時点ｔ４０）。

その結果、ＮＭＯＳトランジスタＴｒ９０には、定電流源１３０に流れる電流と等しい電流が流れ、これによりＮＭＯＳトランジスタＴｒ９０に流れる電流は、出力端子ＯＵＴの出力状態を保持することができる程度にまで減少する。

このように、ノードＬＸの電位が変化したタイミングに基づいて、増加した駆動電流を減少させることにより、駆動電流の増加時間を必要最小限に抑えることができ、従って消費電流の低減を図ることができる。また、エッジパルス回路１１０内に、駆動電流の増加時間を設定するためのＣＲ回路を設ける必要がなくなり、その分、回路規模の小型化を図ることができる。

ところで、入力端子ＩＮから入力される低基準電位の入力信号（図３（ｂ））が、“Ｈ”レベルから“Ｌ”レベルに変化すると（時点ｔ６０）、ＮＭＯＳトランジスタＴｒ７０はオン状態になる（図３（ｅ））と共に、ＮＭＯＳトランジスタＴｒ９０はオフ状態になる（図３（ｃ））。

この場合、ＮＭＯＳトランジスタＴｒ９０はオフ状態になるため、ＰＭＯＳトランジスタＴｒ１３０には、電流が流れず、同様に、カレントミラー回路の特性によって、ＰＭＯＳトランジスタＴｒ１４０にも、電流が流れない。これにより、ＮＭＯＳトランジスタＴｒ１５０にも、電流が流れず、同様に、カレントミラー回路の特性によって、ＰＭＯＳトランジスタＴｒ１６０にも、電流が流れない。

一方、ＮＭＯＳトランジスタＴｒ７０はオン状態なるため、ＰＭＯＳトランジスタＴｒ１１０には、ＮＭＯＳトランジスタＴｒ７０に流れる電流と等しい電流が流れる。そして、カレントミラー回路の特性によって、ＮＭＯＳトランジスタＴｒ１２０にも、ＮＭＯＳトランジスタＴｒ７０と等しい電流を流そうとするが、ＰＭＯＳトランジスタＴｒ１６０がオフ状態にあるため、ＮＭＯＳトランジスタＴｒ１２０には電流が流れない。

これにより、ＮＭＯＳトランジスタＴｒ１２０のドレイン及びソース間の電位差は、ほぼ０Ｖになり、その結果、ノードＮＤの電位は、端子ＢＳＴから与えられる電位と同一の電位、すなわち高基準電位の“Ｈ”レベルに変化する。インバータＩＮＶ４０は、この高基準電位の“Ｈ”レベルを反転し、得られた高基準電位の“Ｌ”レベルを出力端子ＯＵＴから出力する。

ところで、上述の場合と同様に、エッジパルス回路１２０は、オン／オフ制御信号（図３（ａ））が“Ｌ”レベルから“Ｈ”レベルに変化するタイミングで（時点ｔ５０）、“Ｈ”レベルをＮＭＯＳトランジスタＴｒ８０のゲートに出力し（図３（ｆ））、当該ＮＭＯＳトランジスタＴｒ８０をオン状態にする。

その結果、ＮＭＯＳトランジスタＴｒ８０には、定電流源１４０に流れる電流とＮＭＯＳトランジスタＴｒ８０に流れる電流とを加算した電流が流れ、これにより、ＮＭＯＳトランジスタＴｒ７０に流れる電流、すなわち駆動電流が大幅に増加する。

その後、エッジパルス回路１２０は、ノードＬＸの電位が、０Ｖから電圧入力端子ＶＩＮから入力される直流電圧と同一の電位に変化し、ＬＸ状態判定信号（図３（ｇ））が“Ｌ”レベルから“Ｈ”レベルに変化した場合には（時点ｔ７０）、“Ｌ”レベルをＮＭＯＳトランジスタＴｒ８０のゲートに出力し（図３（ｆ））、当該ＮＭＯＳトランジスタＴｒ８０をオフ状態にする（時点ｔ８０）。

その結果、ＮＭＯＳトランジスタＴｒ７０には、定電流源１４０に流れる電流と等しい電流が流れ、これによりＮＭＯＳトランジスタＴｒ７０に流れる電流は、出力端子ＯＵＴの出力状態を保持することができる程度にまで減少する。

ここで図４に、比較例として、レベルシフト回路に入力される信号（図４（ｂ））が変化したタイミング（時点ｔ２０又はｔ６０）から、エッジパルス回路が有するＣＲ回路の時定数ＣＲによって設定されたタイミング（時点ｔ１００又はｔ１１０）まで、駆動電流を増加させる場合（図４（ｄ）及び図４（ｆ））における、タイミングチャートの一例を示す。

この比較例の場合、駆動電流の増加時間は、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０などによってスイッチング時間が変化することと、ＣＲの素子ばらつきとを考慮し、マージンを有するように長めに設定される必要がある。このように、駆動電流の増加時間を長くしようとすると、消費電流が増大する問題が生じ、さらに時定数ＣＲが大きいＣＲ回路を設ける必要が生じることになり、回路規模が大型化する問題が生じる。

なお、レベルシフト回路４０は、レベルシフト回路３０と同様の構成を有する。しかし、ＮＭＯＳトランジスタＴｒ２０がオン状態に変化したことをドライブ回路６０に伝達する場合には、ＮＭＯＳトランジスタＴｒ１０がオフ状態を維持することにより、ノードＬＸの電位が変化しない。従って、この場合、増加した駆動電流を減少させるタイミングは、駆動電流を増加させたエッジパルス回路が有するＣＲ回路の時定数ＣＲによって設定される。

ここで図５に、高基準電位の信号を低基準電位の信号に変換するレベルシフト回路５０の構成を示す。このレベルシフト回路５０は、エッジパルス回路２１０の前段に設けられているインバータＩＮＶ１５０を除いて、レベルシフト回路３０（図２）に含まれる各回路素子の正負を反転させることにより形成される。

すなわち、レベルシフト回路５０は、インバータＩＮＶ１３０及びＩＮＶ１５０、エッジパルス回路２１０及び２２０、定電流源２３０及び２４０、ＰＭＯＳトランジスタＴｒ１７０〜Ｔｒ２００、カレントミラー回路を形成するＮＭＯＳトランジスタＴｒ２１０及びＴｒ２２０、ＮＭＯＳトランジスタＴｒＴｒ２３０及びＴｒ２４０、ＰＭＯＳトランジスタＴｒ２５０及びＴｒ２６０を有する。

因みに、レベルシフト回路４０と同様に、ＮＭＯＳトランジスタＴｒ１０がオン状態に変化したことをドライブ回路７０に伝達する場合には、ＮＭＯＳトランジスタＴｒ２０がオフ状態を維持することにより、ノードＬＸの電位が変化しない。従って、この場合、増加した駆動電流を減少させるタイミングは、駆動電流を増加させたエッジパルス回路が有するＣＲ回路の時定数ＣＲによって設定される。

（２）第２の実施の形態
図６に、本発明の第２の実施の形態によるＤＣ−ＤＣコンバータ３００の構成を示す。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。レベルシフト回路３２０〜３４０は、エッジパルス回路を除いて、対応するレベルシフト回路３０〜５０（図２及び図５）と同様の構成を有する。

ところで、ノードＬＸの電位は、オン／オフ検出回路８０及び９０から出力される、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０の接続状態を示す信号が変化することに対応して変化する。そこで、本実施の形態の場合、レベルシフト回路３２０〜３４０は、一方のＮＭＯＳトランジスタＴｒ１０又Ｔｒ２０の接続状態を、他方のＮＭＯＳトランジスタＴｒ２０又はＴｒ１０を駆動するドライブ回路７０又は６０に伝達する信号、すなわちオン／オフ検出回路８０及び９０から出力される信号を用いて、増加した駆動電流を減少させるタイミングを決定する。

レベルシフト回路３２０は、“Ｌ”レベルのオン／オフ制御信号（ＮＭＯＳトランジスタＴｒ１０をオフ状態にするための信号）を伝達する際に使用されるエッジパルス回路（図２におけるレベルシフト回路３０のエッジパルス回路１１０に相当するエッジパルス回路）には、オン／オフ検出回路９０から出力される信号を入力する。

このエッジパルス回路は、オン／オフ制御信号が“Ｈ”レベルから“Ｌ”レベルに変化するタイミングで、駆動電流を増加させた後、ＮＭＯＳトランジスタＴｒ２０がオン状態に変化し、ノードＬＸの電位が０Ｖに変化することにより、オン／オフ検出回路９０から出力される信号が“Ｌ”レベルから“Ｈ”レベルに変化すると、当該“Ｈ”レベルに変化するタイミングに基づいて駆動電流を減少させる。

一方、レベルシフト回路３２０は、“Ｈ”レベルのオン／オフ制御信号（ＮＭＯＳトランジスタＴｒ１０をオン状態にするための信号）を伝達する際に使用されるエッジパルス回路（図２におけるレベルシフト回路２０のエッジパルス回路１２０に相当するエッジパルス回路）には、オン／オフ検出回路８０から出力される信号を、レベルシフト回路３４０において低基準電位の信号に変換した上で入力する。

このエッジパルス回路は、オン／オフ制御信号が“Ｌ”レベルから“Ｈ”レベルに変化するタイミングで、駆動電流を増加させた後、ＮＭＯＳトランジスタＴｒ１０がオン状態に変化し、ノードＬＸの電位が、電圧入力端子ＶＩＮから入力される直流電圧と同一の電位に変化することにより、オン／オフ検出回路８０からレベルシフト回路３４０を介して出力される信号が“Ｌ”レベルから“Ｈ”レベルに変化すると、当該 “Ｈ”レベルに変化するタイミングに基づいて、駆動電流を減少させる。

レベルシフト回路３３０は、ＮＭＯＳトランジスタＴｒ２０がオフ状態に変化したことを伝達する際に使用されるエッジパルス回路（図２におけるレベルシフト回路２０のエッジパルス回路１２０に相当するエッジパルス回路）には、オン／オフ検出回路８０から出力される信号を、レベルシフト回路３４０において低基準電位の信号に変換した上で入力する。

因みに、ＮＭＯＳトランジスタＴｒ２０がオン状態に変化したことをドライブ回路６０に伝達する場合には、ＮＭＯＳトランジスタＴｒ１０がオフ状態を維持することにより、ノードＬＸの電位が変化しない。従って、この場合、増加した駆動電流を減少させるタイミングは、ＮＭＯＳトランジスタＴｒ２０がオン状態に変化したことを伝達する際に使用されるエッジパルス回路（図２におけるレベルシフト回路２０のエッジパルス回路１１０に相当するエッジパルス回路）が有するＣＲ回路の時定数ＣＲによって設定される。

レベルシフト回路３４０は、ＮＭＯＳトランジスタＴｒ１０がオフ状態に変化したことを伝達する際に使用されるエッジパルス回路（図５におけるレベルシフト回路５０のエッジパルス回路２１０に相当するエッジパルス回路）には、オン／オフ検出回路９０から出力される信号を、レベルシフト回路３３０において高基準電位の信号に変換した上で入力する。

このエッジパルス回路は、オン／オフ制御信号が“Ｈ”レベルから“Ｌ”レベルに変化するタイミングで、駆動電流を増加させた後、ＮＭＯＳトランジスタＴｒ２０がオン状態に変化し、ノードＬＸの電位が０Ｖに変化することにより、オン／オフ検出回路９０からレベルシフト回路３３０を介して出力される信号が“Ｌ”レベルから“Ｈ”レベルに変化すると、当該“Ｈ”レベルに変化するタイミングに基づいて駆動電流を減少させる。

因みに、ＮＭＯＳトランジスタＴｒ１０がオン状態に変化したことをドライブ回路７０に伝達する場合には、ＮＭＯＳトランジスタＴｒ２０がオフ状態を維持することにより、ノードＬＸの電位が変化しない。従って、この場合、増加した駆動電流を減少させるタイミングは、ＮＭＯＳトランジスタＴｒ１０がオン状態に変化したことを伝達する際に使用されるエッジパルス回路（図２におけるレベルシフト回路５０のエッジパルス回路２２０に相当するエッジパルス回路）が有するＣＲ回路の時定数ＣＲによって設定される。

このように本実施の形態によれば、信号の伝達速度を向上させることができると共に、消費電流の低減及び回路規模の小型化を図ることができる。また本実施の形態によれば、ＬＸ状態判定回路１００（図１）を設ける必要がなく、またレベルシフト回路３２０〜３４０がそれぞれ有するエッジパルス回路内におけるＣＲ回路を削減することができる。

（３）第３の実施の形態
図７に、本発明の第３の実施の形態によるＤＣ−ＤＣコンバータ４００の構成を示す。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。

本実施の形態の場合、制御回路４１０は、ＰＭＯＳトランジスタＴｒ５０を駆動するためのドライブ回路４８０と、ＮＭＯＳトランジスタＴｒ６０を駆動するためのドライブ回路４９０とを有する。

これらドライブ回路４８０及び４９０は、それぞれ異なる電源で動作し、ドライブ回路４９０は、基準電位として、０Ｖすなわち低基準電位を使用し、ドライブ回路４８０は、基準電位として、電源端子ＶＤＤから与えられる電位と０Ｖとの間に位置する電位（以下、これを中間基準電位と呼ぶ）を使用する。

これにより、ドライブ回路４８０及び４９０の耐圧を確保しながら、ＮＭＯＳトランジスタＴｒ２０のゲート閾値電圧を上げることができ、従って、ＮＭＯＳトランジスタＴｒ２０のオン抵抗（ＮＭＯＳトランジスタＴｒ２０をオン状態にしたときにソース及びドレイン間に生じる抵抗）を低減することが可能になる。

また、制御回路４１０は、低基準電位の信号を中間基準電位側のドライブ回路４８０に伝達する際に使用される、低基準電位の信号を中間基準電位の信号に変換するためのレベルシフト回路４５０と、中間基準電位の信号を低基準電位側のドライブ回路４９０に伝達する際に使用される、中間基準電位の信号を低基準電位の信号に変換するためのレベルシフト回路４６０とを有する。

なお、レベルシフト回路４５０は、レベルシフト回路３０（図２）において、エッジパルス回路１１０の前段に接続されているインバータＩＮＶ５０を、エッジパルス回路１２０の前段に接続することにより形成され、レベルシフト回路４６０は、レベルシフト回路５０（図５）と同様の構成を有する。

制御回路４１０は、制御信号入力端子ＯＮ／ＯＦＦから、低基準電位のオン／オフ制御信号として、“Ｌ”レベルが入力されると、これをインバータＩＮＶ１０及びＩＮＶ２０によって順次反転し、得られた“Ｌ”レベルを低基準電位側のドライブ回路４９０に入力すると共に、レベルシフト回路４５０に入力する。レベルシフト回路４５０は、低基準電位の“Ｌ”レベルを中間基準電位の“Ｌ”レベルに変換し、これをドライブ回路４８０に出力する。

ところで、レベルシフト回路４４０は、ＮＭＯＳトランジスタＴｒ１０がオフ状態に変化することにより、オン／オフ検出回路８０から高基準電位の“Ｌ”レベルが与えられると、当該高基準電位の“Ｌ”レベルを中間基準電位の“Ｌ”レベルに変換し、これをドライブ回路４８０に出力する。

この場合、ドライブ回路４８０は、“Ｌ”レベルをＰＭＯＳトランジスタＴｒ５０に出力し、ＰＭＯＳトランジスタＴｒ５０をオン状態にする共に、“Ｌ”レベルをレベルシフト回路４６０に出力し、ＰＭＯＳトランジスタＴｒ５０がオン状態に変化したことを伝達する。

レベルシフト回路４６０は、中間基準電位の“Ｌ”レベルを低基準電位の“Ｌ”レベルに変換し、これをドライブ回路４９０に出力する。この場合、ドライブ回路４４０は、レベルシフト回路４６０及びインバータＩＮＶ２０から“Ｌ”レベルが与えられることにより、“Ｌ”レベルをＮＭＯＳトランジスタＴｒ６０に出力し、当該ＮＭＯＳトランジスタＴｒ６０をオフ状態にすると共に、“Ｌ”レベルをレベルシフト回路４５０に出力し、ＰＭＯＳトランジスタＴｒ５０をオン状態に維持する。

その後、制御回路４１０は、オン／オフ制御信号が“Ｌ”レベルから“Ｈ”レベルに変化すると、これをインバータＩＮＶ１０及びＩＮＶ２０によって順次反転し、得られた“Ｈ”レベルを低基準電位側のドライブ回路４９０及び中間基準電位側のレベルシフト回路４５０に入力する。

レベルシフト回路４５０は、低基準電位の“Ｈ”レベルを中間基準電位の“Ｈ”レベルに変換し、これをドライブ回路４８０に出力する。この場合、ドライブ回路４８０は、“Ｈ”レベルをＰＭＯＳトランジスタＴｒ５０に出力し、当該ＰＭＯＳトランジスタＴｒ５０をオフ状態にし、“Ｈ”レベルをレベルシフト回路４６０に出力し、ＰＭＯＳトランジスタＴｒ５０がオフ状態に変化したことを伝達する。

レベルシフト回路４６０は、中間基準電位の“Ｈ”レベルを低基準電位の“Ｈ”レベルに変換し、これをドライブ回路４９０に出力する。この場合、ドライブ回路４９０は、“Ｈ”レベルをＮＭＯＳトランジスタＴｒ６０に出力し、当該ＮＭＯＳトランジスタＴｒ６０をオン状態にすると共に、“Ｈ”レベルをレベルシフト回路４５０に出力し、ＰＭＯＳトランジスタＴｒ５０をオフ状態に維持する。

ところで、制御回路４１０は、第１の実施の形態と同様に、制御信号入力端子ＯＮ／ＯＦＦから与えられるオン／オフ制御信号をレベルシフト回路４５０に入力するが、レベルシフト回路４６０については、中間基準電位の信号に変化した上で入力する必要があるため、レベルシフト回路４６０には、レベルシフト回路４５０から出力される信号を入力する。また、ＬＸ状態判定回路１００は、ノードＬＸの状態すなわち電位を判定することによって得られたＬＸ状態判定信号を、レベルシフト回路４５０及び４６０にも出力する。

これにより、レベルシフト回路４５０及び４６０も、第１の実施の形態によるレベルシフト回路３０〜５０（図１）と同様に、オン／オフ制御信号が変化したタイミングに基づいて、レベルシフト回路４５０及び４６０内の駆動電流を増加させた後、ノードＬＸの電位が変化したタイミングに基づいて、増加した駆動電流を減少させる。

因みに、ＰＭＯＳトランジスタＴｒ５０がオン状態に変化し、ＮＭＯＳトランジスタＴｒ２０がオン状態に変化したことをドライブ回路６０に伝達する場合には、ＮＭＯＳトランジスタＴｒ１０がオフ状態を維持することにより、ノードＬＸの電位が変化しない。従って、この場合、ＰＭＯＳトランジスタＴｒ５０がオン状態に変化したことをドライブ回路４９０に伝達するレベルシフト回路４６０において、増加した駆動電流を減少させるタイミングは、ＰＭＯＳトランジスタＴｒ５０がオン状態に変化したことを伝達する際に使用されるエッジパルス回路（図５におけるレベルシフト回路５０のエッジパルス回路２１０に相当するエッジパルス回路）が有するＣＲ回路の時定数ＣＲによって設定される。

このように本実施の形態によれば、信号の伝達速度を向上させることができると共に、消費電流の低減及び回路規模の小型化を図ることができる。また、本実施の形態によれば、ＮＭＯＳトランジスタＴｒ２０のゲート閾値電圧を上げることができ、従って、ＮＭＯＳトランジスタＴｒ２０のオン抵抗を低減することができる。

（４）第４の実施の形態
図８に、本発明の第４の実施の形態によるＤＣ−ＤＣコンバータ５００の構成を示す。なお、図１、図６及び図７に示された要素と同一のものには同一の符号を付して説明を省略する。

本実施の形態の場合、制御回路５１０は、ＮＭＯＳトランジスタＴｒ５０及びＴｒ６０をそれぞれ別個に駆動するためのドライブ回路４８０及び４９０を有することに加えて、オン／オフ検出回路８０及び９０から出力される信号を用いて、レベルシフト回路３２０及び３３０、５４０〜５６０において増加した駆動電流を減少させるタイミングを決定させる。

なお、第３の実施の形態と同様に、レベルシフト回路５５０は、レベルシフト回路３０（図２）において、エッジパルス回路１１０の前段に接続されているインバータＩＮＶ５０を、エッジパルス回路１２０の前段に接続することにより形成され、レベルシフト回路５６０は、レベルシフト回路５０（図５）と同様の構成を有する。

レベルシフト回路５５０は、“Ｌ”レベルのオン／オフ制御信号（ＮＭＯＳトランジスタＴｒ２０をオン状態にするための信号）を伝達する際に使用されるエッジパルス回路（図２におけるレベルシフト回路３０のエッジパルス回路１２０に相当するエッジパルス回路）には、オン／オフ検出回路９０から出力される信号を入力する。

一方、レベルシフト回路５５０は、“Ｈ”レベルのオン／オフ制御信号（ＮＭＯＳトランジスタＴｒ２０をオフ状態にするための信号）を伝達する際に使用されるエッジパルス回路（図２におけるレベルシフト回路２０のエッジパルス回路１１０に相当するエッジパルス回路）には、オン／オフ検出回路８０から出力される信号を、レベルシフト回路５４０において中間基準電位の信号に変換した上で入力する。

このエッジパルス回路は、オン／オフ制御信号が“Ｌ”レベルから“Ｈ”レベルに変化するタイミングで、駆動電流を増加させた後、ＮＭＯＳトランジスタＴｒ１０がオン状態に変化し、ノードＬＸの電位が、電圧入力端子ＶＩＮから入力される直流電圧と同一の電位に変化することにより、オン／オフ検出回路８０からレベルシフト回路５４０を介して出力される信号が“Ｌ”レベルから“Ｈ”レベルに変化すると、当該 “Ｈ”レベルに変化するタイミングに基づいて、駆動電流を減少させる。

レベルシフト回路５６０は、ＰＭＯＳトランジスタＴｒ５０がオフ状態（ＮＭＯＳトランジスタＴｒ２０がオフ状態）に変化したことを伝達する際に使用されるエッジパルス回路（図５におけるレベルシフト回路５０のエッジパルス回路２２０に相当するエッジパルス回路）には、オン／オフ検出回路８０から出力される信号を、レベルシフト回路５４０において中間基準電位の信号に変換した上で入力する。

このエッジパルス回路は、オン／オフ制御信号が“Ｌ”レベルから“Ｈ”レベルに変化するタイミングで、駆動電流を増加させた後、ＮＭＯＳトランジスタＴｒ１０がオン状態に変化し、ノードＬＸの電位が、電圧入力端子ＶＩＮから入力される直流電圧と同一の電位に変化することにより、オン／オフ検出回路８０からレベルシフト回路５４０を介して出力される信号が“Ｌ”レベルから“Ｈ”レベルに変化すると、当該“Ｈ”レベルに変化するタイミングに基づいて駆動電流を減少させる。

因みに、ＰＭＯＳトランジスタＴｒ５０がオン状態（ＮＭＯＳトランジスタＴｒ２０がオン状態）に変化したことを伝達する場合には、ＮＭＯＳトランジスタＴｒ１０がオフ状態を維持することにより、ノードＬＸの電位が変化しない。従って、この場合、増加した駆動電流を減少させるタイミングは、ＰＭＯＳトランジスタＴｒ５０がオン状態に変化したことを伝達する際に使用されるエッジパルス回路（図５におけるレベルシフト回路５０のエッジパルス回路２１０に相当するエッジパルス回路）が有するＣＲ回路の時定数ＣＲによって設定される。

このように本実施の形態によれば、信号の伝達速度を向上させることができると共に、消費電流の低減及び回路規模の小型化を図ることができる。また、本実施の形態によれば、ＮＭＯＳトランジスタＴｒ２０のゲート閾値電圧を上げることができ、従って、ＮＭＯＳトランジスタＴｒ２０のオン抵抗を低減することができる。さらに本実施の形態によれば、ＬＸ状態判定回路１００（図７）を設ける必要がなく、またレベルシフト回路３２０及び３３０、５４０〜５６０がそれぞれ有するエッジパルス回路内におけるＣＲ回路を削減することができる。

なお上述の実施の形態は一例であって、本発明を限定するものではない。例えばスイッチング素子として、ＮＭＯＳトランジスタＴｒ１０及びＴｒ２０を使用したが、他の種々のスイッチング素子を適用しても良い。

本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの構成を示すブロック図である。レベルシフト回路の構成を示すブロック図である。同レベルシフト回路におけるタイミングチャートである。比較例のレベルシフト回路におけるタイミングチャートである。レベルシフト回路の構成を示すブロック図である。本発明の第２の実施の形態によるＤＣ−ＤＣコンバータの構成を示すブロック図である。本発明の第３の実施の形態によるＤＣ−ＤＣコンバータの構成を示すブロック図である。本発明の第４の実施の形態によるＤＣ−ＤＣコンバータの構成を示すブロック図である。

符号の説明

１０、３００、４００、５００ＤＣ−ＤＣコンバータ
２０、３１０、４１０、５１０制御回路
３０〜５０、３２０〜３４０、４４０〜４６０、５４０〜５６０レベルシフト回路
６０、７０、４８０、４９０ドライブ回路
８０、９０オン／オフ検出回路
１００ＬＸ状態判定回路
１１０、１２０エッジパルス回路

Claims

所定の電位差を有する第１及び第２の端子間に、直列接続された第１及び第２のスイッチング素子と、
入力信号に基づいて、前記第１及び第２のスイッチング素子のうち、一方のスイッチング素子がオフ状態になると、他方のスイッチング素子がオン状態になるように、前記第１及び第２のスイッチング素子の接続状態を制御する制御部とを備え、
前記制御部は、
基準電位として第１の基準電位が与えられ、前記入力信号及び第２の制御信号に基づいて、前記第１のスイッチング素子の接続状態を制御するための第１の制御信号を生成し出力する第１の駆動部と、
基準電位として前記第１の基準電位とは異なる第２の基準電位が与えられ、前記入力信号及び前記第１の制御信号を基に、前記第２のスイッチング素子の接続状態を制御するための前記第２の制御信号を生成し出力する第２の駆動部と、
前記入力信号の基準電位を、前記第１又は第２の基準電位に変換した上で前記第１又は第２の駆動部に出力し、前記第１の駆動部から出力される前記第１の制御信号の基準電位を、前記第２の基準電位に変換した上で前記第２の駆動部に出力し、前記第２の駆動部から出力される前記第２の制御信号の基準電位を、前記第１の基準電位に変換した上で第１の駆動部に出力する変換部とを有し、
前記変換部は、
前記入力信号が変化するタイミングに基づいて、前記変換部内を流れる電流を増加させることを特徴とする半導体装置。
前記変換部は、
前記入力信号が変化するタイミングに基づいて、前記変換部内を流れる電流を増加させた後、前記第１及び第２のスイッチング素子の接続点の電位が変化するタイミングに基づいて、前記変換部内を流れる電流を減少させることを特徴とする請求項１記載の半導体装置。
前記制御部は、
前記第１及び第２のスイッチング素子の接続点の電位を判定する判定部をさらに備え、
前記変換部は、
前記入力信号が変化するタイミングに基づいて、前記変換部内を流れる電流を増加させた後、前記判定部から出力される判定信号が変化するタイミングに基づいて、前記変換部内を流れる電流を減少させることを特徴とする請求項１記載の半導体装置。
前記変換部は、
前記入力信号が変化するタイミングに基づいて、前記変換部内を流れる電流を増加させた後、前記第１又は第２の制御信号が変化するタイミングに基づいて、前記変換部内を流れる電流を減少させることを特徴とする請求項１記載の半導体装置。
前記第１及び第２のスイッチング素子の接続点に生成される交流電圧を平滑化し、得られた直流電圧を出力する平滑部をさらに備えることを特徴とする請求項１記載の半導体装置。