JP4562153B2 - 半導体モジュールの製造方法 - Google Patents
半導体モジュールの製造方法 Download PDFInfo
- Publication number
- JP4562153B2 JP4562153B2 JP2000243060A JP2000243060A JP4562153B2 JP 4562153 B2 JP4562153 B2 JP 4562153B2 JP 2000243060 A JP2000243060 A JP 2000243060A JP 2000243060 A JP2000243060 A JP 2000243060A JP 4562153 B2 JP4562153 B2 JP 4562153B2
- Authority
- JP
- Japan
- Prior art keywords
- printed circuit
- circuit board
- interlayer member
- conductor
- via hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体モジュールの製造方法に関するものである。
【０００２】
【従来の技術】
近年には、ＩＣチップの高密度実装化に対応するために、ＩＣチップを積層した半導体モジュールを製造する技術が開発されてきている。例えば、特開平９−２１９４９０号公報、特開平１０−１３５２６７号公報、及び特開平１０−１６３４１４号公報には、そのような積層パッケージが開示されている。
【０００３】
このような従来の技術では、ＴＳＯＰ（Thin Small Outline Package）、ＴＣＰ（Tape Carrier Package）、ＢＧＡ（Ball Grid Array）等のＩＣパッケージを一層毎に組み立てた後に、複数のＩＣパッケージを積層する。このとき、各層間は、予め各パッケージに設けられた外部接続用の端子を介して接続される。このように従来の工法では、多くの製造工程を経なければならないことから、加工コストが増加していた。
【０００４】
ところで、図１０および図１１には、上記のような従来の工法により製造された積層パッケージを示した。図１０に示すものは、樹脂でモールドされたパッケージを積層したものである。また、図１１は、図１０のパッケージを搭載したモジュール基板の側面図および平面図である。このＩＣパッケージ１００Ａ、１００Ｂには、ＩＣ実装部１０６と、その上面に実装されたＩＣチップ１０２と、ＩＣチップ１０２と外部部品とを接続するリード１０１と、ＩＣチップ１０２とリード１０１とを樹脂内部で接続するボンディングワイヤ１０３とが設けられている。また、ＩＣチップ１０２を含む所定の領域は、樹脂体１０４により被覆されている。
【０００５】
このような構造のＩＣパッケージ１００Ａの上側には、他のＩＣパッケージ１００Ｂが積層された状態とされて、基板１０５に実装されている。
【０００６】
【発明が解決しようとする課題】
上記のＩＣパッケージ１００Ａ、１００Ｂを厚さ方向に積み重ねて、基板１０５に実装しようとすると、樹脂体１０４の厚みのために総モジュール厚が厚くなってしまうという問題がある。また、ＩＣパッケージ１００Ａ、１００Ｂを横方向に基板１０５に実装する場合には、総モジュールが大きくなるという問題がある。さらに、上下のパッケージ１００Ａ、１００Ｂは、それぞれのリード１０１によって基板１０５に接続されているので、パッケージ１００Ａ、１００Ｂの積層時に位置ずれが生じると、リード１０１間が短絡してしまう可能性があった。
【０００７】
今後は、例えばＩＣカードや携帯電話等の電子機器の小型化に伴い、ＩＣパッケージに対しても、更なる高密度化と薄型化が図られると考えられているが、従来の工法によっては、そのような高密度・薄型化を図ることは困難である。
【０００８】
この問題を解決するためには、ＩＣチップ１０２を樹脂体１０４でモールドする構成を変更し、例えばプリント基板を層間部材を介して積層しながらその層間にＩＣチップを実装するという構成が考えられる。そのような構成を採用した場合には、プリント基板の導体回路は、その表裏に配される層間部材に形成された導電性バンプによって電気的に接続される。
【０００９】
しかしながら、積層されるプリント基板の導体回路が一面側のみに形成されており、他面側には層間部材と同様の接続用の導電性バンプが形成されている場合には、プリント基板及び層間部材を積層する際に、互いに微少な面積の導電性バンプ同士での接続が行われなければならない。すなわち、積層作業時にほんのわずかな位置ずれが生じただけでも電気的に接続不良となり、接続信頼性が低下してしまうという問題がある。
【００１０】
本発明は、上記した事情に鑑みてなされたものであり、その目的は、接続信頼性を高めることのできる積層型の半導体モジュールを製造できる方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決するための請求項１の発明は、所定の配線回路を形成させて一面側に半導体チップを実装したプリント基板を、前記配線回路に接続可能な導電性バンプと前記半導体チップを収容可能な開口部とを備えた層間部材を介して積層する半導体モジュールの製造方法であって、前記プリント基板となる片面銅張積層板の絶縁層を貫通して導体層に到達するビアホールを所定の位置に形成する工程と、前記ビアホール内に前記絶縁層の面上に突出するようにメッキ導体を形成する工程と、前記メッキ導体の突出部分をプレスして押し広げることにより前記層間部材の導電性バンプと接続可能な接続用ランドを形成する工程と、前記導体層により形成された前記配線回路に前記半導体チップを実装する工程と、前記プリント基板と前記層間部材とを交互に積層して接着する工程とを経るところに特徴を有する。
【００１２】
また請求項２の発明は、請求項１に記載の半導体モジュールの製造方法であって、前記片面銅張積層板のビアホール内に前記絶縁層の面上に突出するようにメッキ導体を形成するために、前記片面銅張積層板の前記絶縁層にフィルムを積層して前記ビアホールを形成し、そのビアホールにメッキ導体を形成した後に前記フィルムを剥離するところに特徴を有する。
【００１４】
【発明の作用および効果】
請求項１の発明によれば、片面銅張積層板の絶縁層に形成されたビアホール内に、絶縁層の面上に突出するようにメッキ導体を形成し、その突出部分をプレスして押し広げることにより、片面銅張積層板の絶縁層側に平坦かつ面積の広い接続用ランドが形成される。また、片面銅張積層板の導体層側には、配線回路の形成時に、配線回路の一部として接続用ランドが形成される。このようにプリント基板の両面に接続用ランドが形成される本発明の構成によれば、従来のような導電性バンプを形成する構成と比較して、層間部材の導電性バンプと接続可能なプリント基板側の接続用ランドの面積が大きい。従って、プリント基板および層間部材を積層する際、積層時の微少な位置ずれによる接続不良を回避することができ、接続信頼性の高い半導体モジュールが得られるという優れた作用効果を奏する。
【００１５】
また請求項２の発明によれば、片面銅張積層板の絶縁層にフィルムを積層してビアホールを形成し、そのビアホール内にメッキ導体を形成した後にフィルムを剥離することにより、メッキ導体を確実に絶縁層の面上に突出するように形成することができる。従って、このメッキ導体の突出部分をプレスして押し広げることにより、片面銅張積層板の絶縁層側に平坦かつ面積が広い接続用ランドが形成される。このように、本発明においてもプリント基板の両面に接続用ランドが形成されるから、上記請求項１の発明と同様に、接続信頼性の高い半導体モジュールが得られる。
【００１７】
【発明の実施の形態】
＜第１実施形態＞
以下、本発明を具体化した第１実施形態について、図１〜図５を参照しつつ詳細に説明する。本実施形態の半導体モジュール１は、半導体チップ２を実装したプリント基板１０と層間部材２０とを交互に重ね合わせ、最下層にＩ／Ｏ配線基板３を重ねて熱プレスすることにより一体化された構造となっている（図１参照）。
【００１８】
まず、半導体チップ２を実装したプリント基板１０の製造方法について説明する。
プリント基板１０の出発材料は、片面銅張積層板１１である。この片面銅張積層板１１は、例えば板状のガラス布エポキシ樹脂により形成される厚さ４０μｍの絶縁性基板１２の一方の面（図２において上面）に、全面に厚さ１２μｍの銅箔１３が貼り付けられた周知の構造である（図２Ａ）。
【００１９】
この片面銅張積層板１１の絶縁性基板１２側（図２において下面側）から、所定の位置に例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性基板１２を貫通して銅箔１３に達するビアホール１４を形成する（図２Ｂ）。加工条件は、パルスエネルギーが０．５〜１０．０ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが好ましい。次いで、このビアホール１４の内部に残留する樹脂を取り除くためのデスミア処理を行う。その後、銅箔１３面を保護フィルム（図示せず）で保護しておき、銅箔１３を一方の電極として電解メッキ法によってビアホール１４内にメッキ導体１５を形成させる。なおメッキ導体１５は、絶縁性基板１２の面上に突出する位置まで形成する（図２Ｃ）。そしてその後、絶縁性基板１２の面上に突出した部分のメッキ導体１５をプレスすることにより、片面銅張積層板１１の下面側に平坦な接続用ランド１６を形成する（図２Ｄ）。
【００２０】
次に、銅箔１３側の保護フィルムを剥離した後に、感光性のドライフィルム３０を貼りつける。このドライフィルム３０を所定のパターンにより露光・現像処理することにより、孔部３１を形成する（図２Ｅ）。この孔部３１内に電解メッキを施すことにより、半導体チップ２を実装するための実装用バンプ１７となるメッキ層を形成する。その後、ドライフィルム３０を剥離し、実装用バンプ１７を突出させる（図３Ｆ）。
【００２１】
次いで、電着法により、上面側全面と下面側の接続用ランド１６上にフォトレジスト層３２を形成させる（図３Ｇ）。次に、上面側のフォトレジスト層３２を所定の配線回路１８のパターンに合わせて露光・現像処理する。この後、フォトレジスト層３２により保護されていない銅箔１３部分をエッチング処理することにより、配線回路１８を形成させる（図３Ｈ）。配線回路１８の一部は、後述する層間部材２０の導電性バンプ２５と接続するための接続用ランド１９とされている。最後に、フォトレジスト層３２を除去することにより、プリント基板１０の製造が完了する（図３Ｉ）。
【００２２】
このプリント基板１０の上面側の中央部分には、半導体チップ２が実装される（図３Ｊ）。半導体チップ２は、プリント基板１０の中央に接着層７により固着され、半導体チップ２の下面側に形成された端子部（図示せず）が実装用バンプ１７に埋め込まれることにより、プリント基板１０の配線回路１８と電気的に接続される。
【００２３】
次に、層間部材２０の製造方法について説明する。
層間部材２０の出発材料は、例えばガラス布基材にエポキシ樹脂を含浸し、加熱半硬化状態として板状に形成されたプリプレグ２１である（図４Ａ）。このプリプレグ２１の厚さは、後述のキャビティ（本発明の開口部に該当する）２６内に半導体チップ２を収容する必要性から、プリント基板１０の上面から半導体チップ２の上面までの高さよりもやや厚く、例えば１３０μｍとされている。また、プリプレグ２１の上面および下面の面積は対向するプリント基板１０の面積と略等しくされている。
【００２４】
このプリプレグ２１の両面をＰＥＴ製の保護フィルム２２で保護しておき（図４Ｂ）、対向するプリント基板１０の接続用ランド１６，１９に対応する位置に、例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、プリプレグ２１の厚さ方向に貫通するスルーホール２３を形成させる（図４Ｃ）。
【００２５】
このスルーホール２３内に、導電性ペースト２４を充填する（図４Ｄ）。充填は、例えばスクリーン印刷機を使用して導電性ペースト２４を保護フィルム２２上から印刷することにより行うことができる。そして、保護フィルム２２を剥離すると、導電性ペースト２４は保護フィルム２２の厚さ分だけプリプレグ２１の表面から突出されて導電性バンプ２５とされる（図４Ｅ）。
【００２６】
そして、プリプレグ２１の中央部分に例えばレーザ照射を行うことによりキャビティ２６を貫通形成させて、層間部材２０の製造が完了する（図４Ｆ）。キャビティ２６の大きさは半導体チップ２の外形寸法よりやや大きくされて、その内部に半導体チップ２を収容可能とされている。
【００２７】
上記のように製造されたプリント基板１０と層間部材２０とを交互に重ね合わせる（図５Ａ）。このとき、最上層にはプリント基板１０が、半導体チップ２が実装された面が下面側になるように配置され、その下方には層間部材２０が配置される。層間部材２０は、そのキャビティ２６内にプリント基板１０の半導体チップ２を収容し、また、導電性バンプ２５がプリント基板１０の接続用ランド１６，１９と接続可能なように重ね合わせられる。この時、プリント基板１０の接続用ランド１６，１９は層間部材２０の導電性バンプ２５と比較して面積が広いので、多少の位置ずれが生じた場合でも、電気的接続は確実になされる。そして、その下方にはさらにプリント基板１０および層間部材２０が同様に重ね合わせられ、最下層にはＩ／Ｏ配線基板３が積層される。このＩ／Ｏ配線基板３は、絶縁性基板４の所定の位置にビアホール５が形成され、その上下に所定の配線回路（図示せず）およびランド６が形成されたものである。
【００２８】
次いで、プレスにより加圧加熱を行うと、プリプレグ２１はいったん溶融流動し、時間の経過に伴って硬化するとともに上下のプリント基板１０およびＩ／Ｏ配線基板３と接着して、半導体モジュール１が形成される。このとき、各プリント基板１０の接続用ランド１６，１９、およびＩ／Ｏ配線基板３のランド６と、隣接する層間部材２０の導電性バンプ２５とが接続されており、これにより上下のプリント基板１０およびＩ／Ｏ配線基板３の配線回路間が電気的に接続される。また、Ｉ／Ｏ配線基板３の下面側のランド６には、外部基板との接続用のはんだボール８が形成される（図５Ｂ）。
【００２９】
上述した本実施形態の半導体モジュールの製造方法によれば、プリント基板１０にはその両面に接続面積の広い接続用ランド１６，１９が形成されているから、従来のように接続面積の狭い接続用バンプにより層間部材２０との接続を図る構成と比較して、接続不良を大幅に減少させ、接続信頼性の高い半導体モジュールを製造することができるという優れた作用効果をする。
【００３０】
＜第２実施形態＞
本実施形態の半導体モジュールは、プリント基板の絶縁性基板側に形成される接続用ランドの形成方法および使用される層間部材が上記第１実施形態と相違する。
【００３１】
すなわち、まず片面銅張積層板４１の絶縁性基板４２側（図６において下面側）の面を、例えばポリエチレンテレフタレート（ＰＥＴ）製のフィルム３３で保護しておく（図６Ａ）。そして、フィルム３３側から所定の位置に例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性基板４２を貫通して銅箔４３に達するビアホール４４を形成し（図６Ｂ）、このビアホール４４の内部に残留する樹脂を取り除くためのデスミア処理を行う。その後、銅箔４３面を保護フィルム（図示せず）で保護しておき、銅箔４３を一方の電極として電解メッキ法によってビアホール４４内およびフィルム３３の孔内にメッキ導体４５を形成させる（図６Ｃ）。そしてフィルム３３および保護フィルムを剥離することにより、プリント基板４０の下面上ほぼ垂直な状態となるようにメッキ導体４５を突出させ（図６Ｄ）、その突出部をプレスして押し広げることにより、平坦で面積の広い接続用ランド４６を形成する（図７Ｅ）。
【００３２】
上記の方法により絶縁性基板４２側に接続用ランド４６を形成した後は、上記第１実施形態と同様に、銅箔４３側に半導体チップ２を実装するための実装用バンプ４７および配線回路４８を形成する。なお、配線回路４８の一部は、後述する層間部材５０の導電性バンプ５６と接続するための接続用ランド４９とされる。また、このプリント基板４０の上面側の中央部分には、半導体チップ２が実装され、プリント基板４０の配線回路４８と電気的に接続される（図７Ｆ）。
【００３３】
次に、層間部材５０の製造方法について説明する。本実施形態においては、上記第１実施形態のプリプレグ２１の替わりに、板状のガラス布基材エポキシ樹脂により形成される絶縁性基材５１を使用する（図８Ａ）。この絶縁性基材５１の厚さは、後述のキャビティ（本発明の開口部に該当する）５６内に半導体チップ２を収容する必要性から、プリント基板４０の上面から半導体チップ２の上面までの高さよりもやや厚く、例えば１３０μｍとされている。また、絶縁性基材５１の上面および下面の面積は対向するプリント基板４０の面積と略等しくされている。
【００３４】
この絶縁性基材５１の両面に接着層５２を形成させておき、さらにその上面をＰＥＴ製の保護フィルム５３で保護しておく（図８Ｂ）。次いで、保護フィルム５３の上から、対向するプリント基板４０の接続用ランド４６，４９に対応する位置に、例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性基材５１の厚さ方向に貫通するスルーホール５４を形成させる（図８Ｃ）。
【００３５】
このスルーホール５４内に、導電性ペースト５５を充填する（図８Ｄ）。充填は、例えばスクリーン印刷機により導電性ペースト５５を保護フィルム５３上から印刷することにより行うことができる。そして、保護フィルム５３を剥離すると、導電性ペースト５５は保護フィルム５３の厚さ分だけ接着層５２の表面から突出されて導電性バンプ５６とされる（図８Ｅ）。
【００３６】
そして、絶縁性基材５１の中央部分に、例えばレーザ照射を行うことによりキャビティ５７を貫通形成させて、層間部材５０の製造が完了する（図８Ｆ）。キャビティ５７の大きさは半導体チップ２の外形寸法よりやや大きくされて、その内部に半導体チップ２を収容可能とされている。
【００３７】
上記のように製造されたプリント基板４０と層間部材５０とを、上記第１実施形態と同様に交互に重ね合わせる（図９Ａ）。このとき、層間部材５０の導電性バンプ５６はプリント基板４０の接続用ランド４６，４９と接続可能なように重ね合わせられるが、プリント基板４０の接続用ランド４６，４９は面積が広いから、多少の位置ずれが生じても導電性バンプ５６との電気的接続は確実になされる。そして、最下層にはＩ／Ｏ配線基板３が積層される。
【００３８】
次いで、加熱真空プレスすることによって、接着層５２が硬化して上下のプリント基板４０およびＩ／Ｏ配線基板３と接着し、半導体モジュール１が形成される（図９Ｂ）。そして、層間部材５０に形成されたスルーホール５４により、上下のプリント基板４０およびＩ／Ｏ配線基板３の配線回路間が電気的に接続される。このとき、各プリント基板４０の接続用ランド４６，４９、およびＩ／Ｏ配線基板３のランド６と、隣接する層間部材５０の導電性バンプ５６とが接続されており、これにより上下のプリント基板４０およびＩ／Ｏ配線基板３の配線回路間が電気的に接続される。
【００３９】
上述した本実施形態の半導体モジュールの製造方法によれば、上記第１実施形態と同様に、プリント基板４０にはその両面に接続面積の広い接続用ランド４６，４９が形成されているから、電気的な接続不良を大幅に減少させ、接続信頼性の高い半導体モジュールを製造することができるという優れた作用効果をする。
【００４７】
＜他の実施形態＞
本発明の技術的範囲は、上記した実施形態によって限定されるものではなく、例えば、次に記載するようなものも本発明の技術的範囲に含まれる。その他、本発明の技術的範囲は、均等の範囲にまで及ぶものである。
【００４８】
（１）上記実施形態では、半導体モジュール１はそれぞれ２枚のプリント基板と層間部材、およびＩ／Ｏ配線基板５層で構成されているいるが、本発明によれば積層枚数はこれら実施形態の限りではなく、例えば１枚のプリント基板、層間部材およびＩ／Ｏ配線基板の３層で構成されてもよい。あるいはそれぞれ３枚のプリント基板と層間部材、およびＩ／Ｏ配線基板の７層で構成されてもよく、さらに多層化させてもよい。
【００４９】
（２）上記実施形態では、電解メッキ法によってメッキ導体を形成させているが、本発明によればメッキ導体の形成方法はこれら実施形態の限りではなく、例えば無電解メッキによって形成させてもよい。
【００５０】
（３）上記第２実施形態では、絶縁性基板４３にフィルム３３を積層させてからビアホール４４を形成し、その後メッキ導体４５を形成する構成としたが、例えば、絶縁性基板４３にビアホール４４を形成した後に、ビアホール４４に対応する位置に孔が形成されたフィルムを重ね合わせ、その後メッキ導体４５を形成する構成としてもよい。また、その場合には、孔をビアホール４４より径大としておくことにより、より広い面積の接続用ランドを形成することが可能となる。
【００５３】
（４）上記実施形態で製造されるプリント基板と層間部材のそれぞれの種類の組み合わせは任意であり、限られるものではない。
【図面の簡単な説明】
【図１】 本発明の実施形態におけるプリント基板と層間部材とを積層させて半導体モジュールを製造する前の様子を示す斜視図
【図２】 第１実施形態のプリント基板の製造方法を示す断面図−１
【図３】 同じくプリント基板の製造方法を示す断面図−２
【図４】 同じく層間部材の製造方法を示す断面図
【図５】 同じくプリント基板と層間部材とを積層させた断面図
【図６】 第２実施形態のプリント基板の製造方法を示す断面図−１
【図７】 同じくプリント基板の製造方法を示す断面図−２
【図８】 同じく層間部材の製造方法を示す断面図
【図９】 同じくプリント基板と層間部材とを積層させた断面図
【図１０】 従来におけるＩＣパッケージの側断面図
【図１１】 （ａ）従来におけるＩＣパッケージを実装した基板の側面図
（ｂ）従来におけるＩＣパッケージを実装した基板の平面図
【符号の説明】
１...半導体モジュール
２...半導体チップ
３...Ｉ／Ｏ配線基板
１０，４０...プリント基板
１１，４１...片面銅張積層板
１２，４２...絶縁性基板（絶縁層）
１３，４３...銅箔（導体層）
１４，４４...ビアホール
１５，４５...メッキ導体
１６，１９，４６，４９...接続用ランド
１７，４７...実装用バンプ
１８，４８...配線回路
２０，５０...層間部材
２５，５６...導電性バンプ
２６，５７...キャビティ（開口部）
３３...フィルム
３４...孔
３６...接着層
【発明の属する技術分野】
本発明は、半導体モジュールの製造方法に関するものである。
【０００２】
【従来の技術】
近年には、ＩＣチップの高密度実装化に対応するために、ＩＣチップを積層した半導体モジュールを製造する技術が開発されてきている。例えば、特開平９−２１９４９０号公報、特開平１０−１３５２６７号公報、及び特開平１０−１６３４１４号公報には、そのような積層パッケージが開示されている。
【０００３】
このような従来の技術では、ＴＳＯＰ（Thin Small Outline Package）、ＴＣＰ（Tape Carrier Package）、ＢＧＡ（Ball Grid Array）等のＩＣパッケージを一層毎に組み立てた後に、複数のＩＣパッケージを積層する。このとき、各層間は、予め各パッケージに設けられた外部接続用の端子を介して接続される。このように従来の工法では、多くの製造工程を経なければならないことから、加工コストが増加していた。
【０００４】
ところで、図１０および図１１には、上記のような従来の工法により製造された積層パッケージを示した。図１０に示すものは、樹脂でモールドされたパッケージを積層したものである。また、図１１は、図１０のパッケージを搭載したモジュール基板の側面図および平面図である。このＩＣパッケージ１００Ａ、１００Ｂには、ＩＣ実装部１０６と、その上面に実装されたＩＣチップ１０２と、ＩＣチップ１０２と外部部品とを接続するリード１０１と、ＩＣチップ１０２とリード１０１とを樹脂内部で接続するボンディングワイヤ１０３とが設けられている。また、ＩＣチップ１０２を含む所定の領域は、樹脂体１０４により被覆されている。
【０００５】
このような構造のＩＣパッケージ１００Ａの上側には、他のＩＣパッケージ１００Ｂが積層された状態とされて、基板１０５に実装されている。
【０００６】
【発明が解決しようとする課題】
上記のＩＣパッケージ１００Ａ、１００Ｂを厚さ方向に積み重ねて、基板１０５に実装しようとすると、樹脂体１０４の厚みのために総モジュール厚が厚くなってしまうという問題がある。また、ＩＣパッケージ１００Ａ、１００Ｂを横方向に基板１０５に実装する場合には、総モジュールが大きくなるという問題がある。さらに、上下のパッケージ１００Ａ、１００Ｂは、それぞれのリード１０１によって基板１０５に接続されているので、パッケージ１００Ａ、１００Ｂの積層時に位置ずれが生じると、リード１０１間が短絡してしまう可能性があった。
【０００７】
今後は、例えばＩＣカードや携帯電話等の電子機器の小型化に伴い、ＩＣパッケージに対しても、更なる高密度化と薄型化が図られると考えられているが、従来の工法によっては、そのような高密度・薄型化を図ることは困難である。
【０００８】
この問題を解決するためには、ＩＣチップ１０２を樹脂体１０４でモールドする構成を変更し、例えばプリント基板を層間部材を介して積層しながらその層間にＩＣチップを実装するという構成が考えられる。そのような構成を採用した場合には、プリント基板の導体回路は、その表裏に配される層間部材に形成された導電性バンプによって電気的に接続される。
【０００９】
しかしながら、積層されるプリント基板の導体回路が一面側のみに形成されており、他面側には層間部材と同様の接続用の導電性バンプが形成されている場合には、プリント基板及び層間部材を積層する際に、互いに微少な面積の導電性バンプ同士での接続が行われなければならない。すなわち、積層作業時にほんのわずかな位置ずれが生じただけでも電気的に接続不良となり、接続信頼性が低下してしまうという問題がある。
【００１０】
本発明は、上記した事情に鑑みてなされたものであり、その目的は、接続信頼性を高めることのできる積層型の半導体モジュールを製造できる方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決するための請求項１の発明は、所定の配線回路を形成させて一面側に半導体チップを実装したプリント基板を、前記配線回路に接続可能な導電性バンプと前記半導体チップを収容可能な開口部とを備えた層間部材を介して積層する半導体モジュールの製造方法であって、前記プリント基板となる片面銅張積層板の絶縁層を貫通して導体層に到達するビアホールを所定の位置に形成する工程と、前記ビアホール内に前記絶縁層の面上に突出するようにメッキ導体を形成する工程と、前記メッキ導体の突出部分をプレスして押し広げることにより前記層間部材の導電性バンプと接続可能な接続用ランドを形成する工程と、前記導体層により形成された前記配線回路に前記半導体チップを実装する工程と、前記プリント基板と前記層間部材とを交互に積層して接着する工程とを経るところに特徴を有する。
【００１２】
また請求項２の発明は、請求項１に記載の半導体モジュールの製造方法であって、前記片面銅張積層板のビアホール内に前記絶縁層の面上に突出するようにメッキ導体を形成するために、前記片面銅張積層板の前記絶縁層にフィルムを積層して前記ビアホールを形成し、そのビアホールにメッキ導体を形成した後に前記フィルムを剥離するところに特徴を有する。
【００１４】
【発明の作用および効果】
請求項１の発明によれば、片面銅張積層板の絶縁層に形成されたビアホール内に、絶縁層の面上に突出するようにメッキ導体を形成し、その突出部分をプレスして押し広げることにより、片面銅張積層板の絶縁層側に平坦かつ面積の広い接続用ランドが形成される。また、片面銅張積層板の導体層側には、配線回路の形成時に、配線回路の一部として接続用ランドが形成される。このようにプリント基板の両面に接続用ランドが形成される本発明の構成によれば、従来のような導電性バンプを形成する構成と比較して、層間部材の導電性バンプと接続可能なプリント基板側の接続用ランドの面積が大きい。従って、プリント基板および層間部材を積層する際、積層時の微少な位置ずれによる接続不良を回避することができ、接続信頼性の高い半導体モジュールが得られるという優れた作用効果を奏する。
【００１５】
また請求項２の発明によれば、片面銅張積層板の絶縁層にフィルムを積層してビアホールを形成し、そのビアホール内にメッキ導体を形成した後にフィルムを剥離することにより、メッキ導体を確実に絶縁層の面上に突出するように形成することができる。従って、このメッキ導体の突出部分をプレスして押し広げることにより、片面銅張積層板の絶縁層側に平坦かつ面積が広い接続用ランドが形成される。このように、本発明においてもプリント基板の両面に接続用ランドが形成されるから、上記請求項１の発明と同様に、接続信頼性の高い半導体モジュールが得られる。
【００１７】
【発明の実施の形態】
＜第１実施形態＞
以下、本発明を具体化した第１実施形態について、図１〜図５を参照しつつ詳細に説明する。本実施形態の半導体モジュール１は、半導体チップ２を実装したプリント基板１０と層間部材２０とを交互に重ね合わせ、最下層にＩ／Ｏ配線基板３を重ねて熱プレスすることにより一体化された構造となっている（図１参照）。
【００１８】
まず、半導体チップ２を実装したプリント基板１０の製造方法について説明する。
プリント基板１０の出発材料は、片面銅張積層板１１である。この片面銅張積層板１１は、例えば板状のガラス布エポキシ樹脂により形成される厚さ４０μｍの絶縁性基板１２の一方の面（図２において上面）に、全面に厚さ１２μｍの銅箔１３が貼り付けられた周知の構造である（図２Ａ）。
【００１９】
この片面銅張積層板１１の絶縁性基板１２側（図２において下面側）から、所定の位置に例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性基板１２を貫通して銅箔１３に達するビアホール１４を形成する（図２Ｂ）。加工条件は、パルスエネルギーが０．５〜１０．０ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが好ましい。次いで、このビアホール１４の内部に残留する樹脂を取り除くためのデスミア処理を行う。その後、銅箔１３面を保護フィルム（図示せず）で保護しておき、銅箔１３を一方の電極として電解メッキ法によってビアホール１４内にメッキ導体１５を形成させる。なおメッキ導体１５は、絶縁性基板１２の面上に突出する位置まで形成する（図２Ｃ）。そしてその後、絶縁性基板１２の面上に突出した部分のメッキ導体１５をプレスすることにより、片面銅張積層板１１の下面側に平坦な接続用ランド１６を形成する（図２Ｄ）。
【００２０】
次に、銅箔１３側の保護フィルムを剥離した後に、感光性のドライフィルム３０を貼りつける。このドライフィルム３０を所定のパターンにより露光・現像処理することにより、孔部３１を形成する（図２Ｅ）。この孔部３１内に電解メッキを施すことにより、半導体チップ２を実装するための実装用バンプ１７となるメッキ層を形成する。その後、ドライフィルム３０を剥離し、実装用バンプ１７を突出させる（図３Ｆ）。
【００２１】
次いで、電着法により、上面側全面と下面側の接続用ランド１６上にフォトレジスト層３２を形成させる（図３Ｇ）。次に、上面側のフォトレジスト層３２を所定の配線回路１８のパターンに合わせて露光・現像処理する。この後、フォトレジスト層３２により保護されていない銅箔１３部分をエッチング処理することにより、配線回路１８を形成させる（図３Ｈ）。配線回路１８の一部は、後述する層間部材２０の導電性バンプ２５と接続するための接続用ランド１９とされている。最後に、フォトレジスト層３２を除去することにより、プリント基板１０の製造が完了する（図３Ｉ）。
【００２２】
このプリント基板１０の上面側の中央部分には、半導体チップ２が実装される（図３Ｊ）。半導体チップ２は、プリント基板１０の中央に接着層７により固着され、半導体チップ２の下面側に形成された端子部（図示せず）が実装用バンプ１７に埋め込まれることにより、プリント基板１０の配線回路１８と電気的に接続される。
【００２３】
次に、層間部材２０の製造方法について説明する。
層間部材２０の出発材料は、例えばガラス布基材にエポキシ樹脂を含浸し、加熱半硬化状態として板状に形成されたプリプレグ２１である（図４Ａ）。このプリプレグ２１の厚さは、後述のキャビティ（本発明の開口部に該当する）２６内に半導体チップ２を収容する必要性から、プリント基板１０の上面から半導体チップ２の上面までの高さよりもやや厚く、例えば１３０μｍとされている。また、プリプレグ２１の上面および下面の面積は対向するプリント基板１０の面積と略等しくされている。
【００２４】
このプリプレグ２１の両面をＰＥＴ製の保護フィルム２２で保護しておき（図４Ｂ）、対向するプリント基板１０の接続用ランド１６，１９に対応する位置に、例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、プリプレグ２１の厚さ方向に貫通するスルーホール２３を形成させる（図４Ｃ）。
【００２５】
このスルーホール２３内に、導電性ペースト２４を充填する（図４Ｄ）。充填は、例えばスクリーン印刷機を使用して導電性ペースト２４を保護フィルム２２上から印刷することにより行うことができる。そして、保護フィルム２２を剥離すると、導電性ペースト２４は保護フィルム２２の厚さ分だけプリプレグ２１の表面から突出されて導電性バンプ２５とされる（図４Ｅ）。
【００２６】
そして、プリプレグ２１の中央部分に例えばレーザ照射を行うことによりキャビティ２６を貫通形成させて、層間部材２０の製造が完了する（図４Ｆ）。キャビティ２６の大きさは半導体チップ２の外形寸法よりやや大きくされて、その内部に半導体チップ２を収容可能とされている。
【００２７】
上記のように製造されたプリント基板１０と層間部材２０とを交互に重ね合わせる（図５Ａ）。このとき、最上層にはプリント基板１０が、半導体チップ２が実装された面が下面側になるように配置され、その下方には層間部材２０が配置される。層間部材２０は、そのキャビティ２６内にプリント基板１０の半導体チップ２を収容し、また、導電性バンプ２５がプリント基板１０の接続用ランド１６，１９と接続可能なように重ね合わせられる。この時、プリント基板１０の接続用ランド１６，１９は層間部材２０の導電性バンプ２５と比較して面積が広いので、多少の位置ずれが生じた場合でも、電気的接続は確実になされる。そして、その下方にはさらにプリント基板１０および層間部材２０が同様に重ね合わせられ、最下層にはＩ／Ｏ配線基板３が積層される。このＩ／Ｏ配線基板３は、絶縁性基板４の所定の位置にビアホール５が形成され、その上下に所定の配線回路（図示せず）およびランド６が形成されたものである。
【００２８】
次いで、プレスにより加圧加熱を行うと、プリプレグ２１はいったん溶融流動し、時間の経過に伴って硬化するとともに上下のプリント基板１０およびＩ／Ｏ配線基板３と接着して、半導体モジュール１が形成される。このとき、各プリント基板１０の接続用ランド１６，１９、およびＩ／Ｏ配線基板３のランド６と、隣接する層間部材２０の導電性バンプ２５とが接続されており、これにより上下のプリント基板１０およびＩ／Ｏ配線基板３の配線回路間が電気的に接続される。また、Ｉ／Ｏ配線基板３の下面側のランド６には、外部基板との接続用のはんだボール８が形成される（図５Ｂ）。
【００２９】
上述した本実施形態の半導体モジュールの製造方法によれば、プリント基板１０にはその両面に接続面積の広い接続用ランド１６，１９が形成されているから、従来のように接続面積の狭い接続用バンプにより層間部材２０との接続を図る構成と比較して、接続不良を大幅に減少させ、接続信頼性の高い半導体モジュールを製造することができるという優れた作用効果をする。
【００３０】
＜第２実施形態＞
本実施形態の半導体モジュールは、プリント基板の絶縁性基板側に形成される接続用ランドの形成方法および使用される層間部材が上記第１実施形態と相違する。
【００３１】
すなわち、まず片面銅張積層板４１の絶縁性基板４２側（図６において下面側）の面を、例えばポリエチレンテレフタレート（ＰＥＴ）製のフィルム３３で保護しておく（図６Ａ）。そして、フィルム３３側から所定の位置に例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性基板４２を貫通して銅箔４３に達するビアホール４４を形成し（図６Ｂ）、このビアホール４４の内部に残留する樹脂を取り除くためのデスミア処理を行う。その後、銅箔４３面を保護フィルム（図示せず）で保護しておき、銅箔４３を一方の電極として電解メッキ法によってビアホール４４内およびフィルム３３の孔内にメッキ導体４５を形成させる（図６Ｃ）。そしてフィルム３３および保護フィルムを剥離することにより、プリント基板４０の下面上ほぼ垂直な状態となるようにメッキ導体４５を突出させ（図６Ｄ）、その突出部をプレスして押し広げることにより、平坦で面積の広い接続用ランド４６を形成する（図７Ｅ）。
【００３２】
上記の方法により絶縁性基板４２側に接続用ランド４６を形成した後は、上記第１実施形態と同様に、銅箔４３側に半導体チップ２を実装するための実装用バンプ４７および配線回路４８を形成する。なお、配線回路４８の一部は、後述する層間部材５０の導電性バンプ５６と接続するための接続用ランド４９とされる。また、このプリント基板４０の上面側の中央部分には、半導体チップ２が実装され、プリント基板４０の配線回路４８と電気的に接続される（図７Ｆ）。
【００３３】
次に、層間部材５０の製造方法について説明する。本実施形態においては、上記第１実施形態のプリプレグ２１の替わりに、板状のガラス布基材エポキシ樹脂により形成される絶縁性基材５１を使用する（図８Ａ）。この絶縁性基材５１の厚さは、後述のキャビティ（本発明の開口部に該当する）５６内に半導体チップ２を収容する必要性から、プリント基板４０の上面から半導体チップ２の上面までの高さよりもやや厚く、例えば１３０μｍとされている。また、絶縁性基材５１の上面および下面の面積は対向するプリント基板４０の面積と略等しくされている。
【００３４】
この絶縁性基材５１の両面に接着層５２を形成させておき、さらにその上面をＰＥＴ製の保護フィルム５３で保護しておく（図８Ｂ）。次いで、保護フィルム５３の上から、対向するプリント基板４０の接続用ランド４６，４９に対応する位置に、例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性基材５１の厚さ方向に貫通するスルーホール５４を形成させる（図８Ｃ）。
【００３５】
このスルーホール５４内に、導電性ペースト５５を充填する（図８Ｄ）。充填は、例えばスクリーン印刷機により導電性ペースト５５を保護フィルム５３上から印刷することにより行うことができる。そして、保護フィルム５３を剥離すると、導電性ペースト５５は保護フィルム５３の厚さ分だけ接着層５２の表面から突出されて導電性バンプ５６とされる（図８Ｅ）。
【００３６】
そして、絶縁性基材５１の中央部分に、例えばレーザ照射を行うことによりキャビティ５７を貫通形成させて、層間部材５０の製造が完了する（図８Ｆ）。キャビティ５７の大きさは半導体チップ２の外形寸法よりやや大きくされて、その内部に半導体チップ２を収容可能とされている。
【００３７】
上記のように製造されたプリント基板４０と層間部材５０とを、上記第１実施形態と同様に交互に重ね合わせる（図９Ａ）。このとき、層間部材５０の導電性バンプ５６はプリント基板４０の接続用ランド４６，４９と接続可能なように重ね合わせられるが、プリント基板４０の接続用ランド４６，４９は面積が広いから、多少の位置ずれが生じても導電性バンプ５６との電気的接続は確実になされる。そして、最下層にはＩ／Ｏ配線基板３が積層される。
【００３８】
次いで、加熱真空プレスすることによって、接着層５２が硬化して上下のプリント基板４０およびＩ／Ｏ配線基板３と接着し、半導体モジュール１が形成される（図９Ｂ）。そして、層間部材５０に形成されたスルーホール５４により、上下のプリント基板４０およびＩ／Ｏ配線基板３の配線回路間が電気的に接続される。このとき、各プリント基板４０の接続用ランド４６，４９、およびＩ／Ｏ配線基板３のランド６と、隣接する層間部材５０の導電性バンプ５６とが接続されており、これにより上下のプリント基板４０およびＩ／Ｏ配線基板３の配線回路間が電気的に接続される。
【００３９】
上述した本実施形態の半導体モジュールの製造方法によれば、上記第１実施形態と同様に、プリント基板４０にはその両面に接続面積の広い接続用ランド４６，４９が形成されているから、電気的な接続不良を大幅に減少させ、接続信頼性の高い半導体モジュールを製造することができるという優れた作用効果をする。
【００４７】
＜他の実施形態＞
本発明の技術的範囲は、上記した実施形態によって限定されるものではなく、例えば、次に記載するようなものも本発明の技術的範囲に含まれる。その他、本発明の技術的範囲は、均等の範囲にまで及ぶものである。
【００４８】
（１）上記実施形態では、半導体モジュール１はそれぞれ２枚のプリント基板と層間部材、およびＩ／Ｏ配線基板５層で構成されているいるが、本発明によれば積層枚数はこれら実施形態の限りではなく、例えば１枚のプリント基板、層間部材およびＩ／Ｏ配線基板の３層で構成されてもよい。あるいはそれぞれ３枚のプリント基板と層間部材、およびＩ／Ｏ配線基板の７層で構成されてもよく、さらに多層化させてもよい。
【００４９】
（２）上記実施形態では、電解メッキ法によってメッキ導体を形成させているが、本発明によればメッキ導体の形成方法はこれら実施形態の限りではなく、例えば無電解メッキによって形成させてもよい。
【００５０】
（３）上記第２実施形態では、絶縁性基板４３にフィルム３３を積層させてからビアホール４４を形成し、その後メッキ導体４５を形成する構成としたが、例えば、絶縁性基板４３にビアホール４４を形成した後に、ビアホール４４に対応する位置に孔が形成されたフィルムを重ね合わせ、その後メッキ導体４５を形成する構成としてもよい。また、その場合には、孔をビアホール４４より径大としておくことにより、より広い面積の接続用ランドを形成することが可能となる。
【００５３】
（４）上記実施形態で製造されるプリント基板と層間部材のそれぞれの種類の組み合わせは任意であり、限られるものではない。
【図面の簡単な説明】
【図１】 本発明の実施形態におけるプリント基板と層間部材とを積層させて半導体モジュールを製造する前の様子を示す斜視図
【図２】 第１実施形態のプリント基板の製造方法を示す断面図−１
【図３】 同じくプリント基板の製造方法を示す断面図−２
【図４】 同じく層間部材の製造方法を示す断面図
【図５】 同じくプリント基板と層間部材とを積層させた断面図
【図６】 第２実施形態のプリント基板の製造方法を示す断面図−１
【図７】 同じくプリント基板の製造方法を示す断面図−２
【図８】 同じく層間部材の製造方法を示す断面図
【図９】 同じくプリント基板と層間部材とを積層させた断面図
【図１０】 従来におけるＩＣパッケージの側断面図
【図１１】 （ａ）従来におけるＩＣパッケージを実装した基板の側面図
（ｂ）従来におけるＩＣパッケージを実装した基板の平面図
【符号の説明】
１...半導体モジュール
２...半導体チップ
３...Ｉ／Ｏ配線基板
１０，４０...プリント基板
１１，４１...片面銅張積層板
１２，４２...絶縁性基板（絶縁層）
１３，４３...銅箔（導体層）
１４，４４...ビアホール
１５，４５...メッキ導体
１６，１９，４６，４９...接続用ランド
１７，４７...実装用バンプ
１８，４８...配線回路
２０，５０...層間部材
２５，５６...導電性バンプ
２６，５７...キャビティ（開口部）
３３...フィルム
３４...孔
３６...接着層
Claims (2)
- 所定の配線回路を形成させて一面側に半導体チップを実装したプリント基板を、前記配線回路に接続可能な導電性バンプと前記半導体チップを収容可能な開口部とを備えた層間部材を介して積層する半導体モジュールの製造方法であって、
前記プリント基板となる片面銅張積層板の絶縁層を貫通して導体層に到達するビアホールを所定の位置に形成する工程と、前記ビアホール内に前記絶縁層の面上に突出するようにメッキ導体を形成する工程と、前記メッキ導体の突出部分をプレスして押し広げることにより前記層間部材の導電性バンプと接続可能な接続用ランドを形成する工程と、前記導体層により形成された前記配線回路に前記半導体チップを実装する工程と、前記プリント基板と前記層間部材とを交互に積層して接着する工程とを経ることを特徴とする半導体モジュールの製造方法。 - 前記片面銅張積層板のビアホール内に前記絶縁層の面上に突出するようにメッキ導体を形成するために、前記片面銅張積層板の前記絶縁層にフィルムを積層して前記ビアホールを形成し、そのビアホールにメッキ導体を形成した後に前記フィルムを剥離することを特徴とする請求項１記載の半導体モジュールの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000243060A JP4562153B2 (ja) | 2000-08-10 | 2000-08-10 | 半導体モジュールの製造方法 |
| TW91102404A TW543083B (en) | 2000-08-10 | 2002-02-08 | Method for manufacturing semiconductor module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000243060A JP4562153B2 (ja) | 2000-08-10 | 2000-08-10 | 半導体モジュールの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002057276A JP2002057276A (ja) | 2002-02-22 |
| JP4562153B2 true JP4562153B2 (ja) | 2010-10-13 |
Family
ID=18733977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000243060A Expired - Fee Related JP4562153B2 (ja) | 2000-08-10 | 2000-08-10 | 半導体モジュールの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4562153B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493063B1 (ko) * | 2003-07-18 | 2005-06-02 | 삼성전자주식회사 | 스택 반도체 칩 비지에이 패키지 및 그 제조방법 |
| JP4528715B2 (ja) | 2005-11-25 | 2010-08-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100735825B1 (ko) * | 2006-03-03 | 2007-07-06 | 한국과학기술원 | 다층 패키지 구조물 및 그의 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162517A (ja) * | 1995-12-12 | 1997-06-20 | Yamaichi Electron Co Ltd | 回路基板 |
| JPH09260793A (ja) * | 1996-03-25 | 1997-10-03 | Toppan Printing Co Ltd | 電気的導通路を有する両面導体層付きフィルムキャリア構造及びその形成方法 |
| JPH11111914A (ja) * | 1997-10-01 | 1999-04-23 | Nec Corp | ３次元メモリモジュール |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079770U (ja) * | 1983-11-07 | 1985-06-03 | 関西日本電気株式会社 | 積層型ハイブリツドｉｃ |
| JPH0559873U (ja) * | 1992-01-14 | 1993-08-06 | 株式会社村田製作所 | 立体回路基板 |
| JP2001177051A (ja) * | 1999-12-20 | 2001-06-29 | Toshiba Corp | 半導体装置及びシステム装置 |
-
2000
- 2000-08-10 JP JP2000243060A patent/JP4562153B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162517A (ja) * | 1995-12-12 | 1997-06-20 | Yamaichi Electron Co Ltd | 回路基板 |
| JPH09260793A (ja) * | 1996-03-25 | 1997-10-03 | Toppan Printing Co Ltd | 電気的導通路を有する両面導体層付きフィルムキャリア構造及びその形成方法 |
| JPH11111914A (ja) * | 1997-10-01 | 1999-04-23 | Nec Corp | ３次元メモリモジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002057276A (ja) | 2002-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5129645B2 (ja) | 部品内蔵配線基板の製造方法 | |
| US6586686B1 (en) | Multilayer printed wiring board and method for manufacturing the same | |
| US20030168255A1 (en) | Multi-layer printed circuit board and a BGA semiconductor package using the multi-layer printed circuit board | |
| US20070281394A1 (en) | Method for manufacturing wiring board | |
| KR20070070224A (ko) | 다층 프린트 배선판 | |
| KR20070070225A (ko) | 다층 프린트 배선판 | |
| JP2002026187A (ja) | 半導体パッケージ及び半導体パッケージの製造方法 | |
| JP2016063130A (ja) | プリント配線板および半導体パッケージ | |
| JP4592891B2 (ja) | 多層回路基板および半導体装置 | |
| JP4954765B2 (ja) | 配線基板の製造方法 | |
| JP4022405B2 (ja) | 半導体チップ実装用回路基板 | |
| TWI506758B (zh) | 層疊封裝結構及其製作方法 | |
| US20090288293A1 (en) | Metal core package substrate and method for manufacturing the same | |
| JPH0936551A (ja) | 多層プリント配線板用片面回路基板、および多層プリント配線板とその製造方法 | |
| JP4717316B2 (ja) | 部品内蔵配線板、部品内蔵配線板の製造方法 | |
| JP2005150443A (ja) | 積層型半導体装置およびその製造方法 | |
| JP2002246536A (ja) | 三次元実装パッケージの製造方法、及びその製造用のパッケージモジュール | |
| WO2004017689A1 (ja) | 多層プリント配線板及びその製造方法 | |
| JP4365515B2 (ja) | 半導体モジュールの製造方法 | |
| JP4562153B2 (ja) | 半導体モジュールの製造方法 | |
| EP1619719B1 (en) | Method of manufacturing a wiring board including electroplating | |
| JP4562881B2 (ja) | 半導体モジュールの製造方法 | |
| JP2004311786A (ja) | 配線基板、多層配線基板、配線基板の製造方法及び多層配線基板の製造方法 | |
| JP4562154B2 (ja) | 半導体モジュールの製造方法 | |
| JP4550239B2 (ja) | 半導体モジュールの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061201 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070717 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090909 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090909 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100506 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100705 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100722 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100726 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4562153 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100705 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |