JP2005150443A - 積層型半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 電子部品を積層し且つ対向する電子部品間を磁気シールドする。
【解決手段】 中間部材１５の一面には、表裏面に第１,第３ベアチップ半導体素子１３,２０が実装された第１回路基板１１を、第１ベアチップ半導体素子１３をシールドパターン１７aに対向させて接合部材１６aを介して積層する。中間部材１５の他面には、第２ベアチップ半導体素子１４が実装された第２回路基板１２を、第２ベアチップ半導体素子１４をシールドパターン１７bに対向させて接合部材１６bを介して積層する。こうして、多層構造を成すと共に、第１,第２ベアチップ半導体素子１３,１４の間をシールドし、第１,第２回路基板１１,１２の間を接合部材１６によって電気的に接続する。すなわち、電子部品を積層し且つ対向する電子部品間を磁気シールドすることができる。
【選択図】図１

Description

この発明は、半導体集積回路や受動素子等の電子部品を高密度に実装可能な積層型半導体装置およびその製造方法に関する。

近年、ハイエンドプロセッサから携帯電話に代表される携帯機器に至るまでの急速な普及の原動力として、一つには機器の飛躍的な小型化がある。これら電子機器の小型化,軽量化,薄型化に伴って、電子機器に使用される半導体装置にも小型化,薄型化が要求されてきている。このような小型化,薄型化の要求に対処すべく、半導体装置においては、ベアチップ半導体素子を用いたマルチチップモジュール(ＭＣＭ)が実用化されている。

この種の半導体装置では、回路基板に個々の半導体チップがモールド成形されることはなく、複数のベアチップ半導体素子が同一の回路基板上に平面的に並べられて配置されている。一方、他方の面には、抵抗やコンデンサ等の電子部品が実装されており、部品搭載面積に限界が生じ始めている。そこで、各回路基板を積層して部品搭載面積の高密度化を図ることが試みられている。

また、複数のベアチップ半導体素子を同一の回路基板上に実装した場合には、複数のベアチップ半導体素子間で高周波信号が相互に干渉してノイズが発生したり、特性が悪化して正常に回路が動作しなくなるという問題点が生ずる。この問題点に関しては、個々のベアチップ半導体素子に金属の筐体を覆い被せてシールドするようにしている。

上述のようなベアチップ半導体素子間での高周波信号の相互干渉の問題に対して、図８に示すような電磁シールドを図る半導体素子の実装構造が提案されている(例えば、特許文献１参照)。図８において、１は実装用基板、２は信号配線、３は接続パッド、４はベアチップ半導体素子、５は蓋基板、６は接着剤、７は導体端子、８は間隙設定部材、９は封止樹脂、１０は絶縁膜である。

図８に示すように、上記ベアチップ半導体素子４は導電性の蓋基板５上に接着剤６によってダイボンドされており、ベアチップ半導体素子４と実装用基板１上の接続パッド３とは、金バンプや半田バンプ等の接続バンプあるいは導電性ペーストによって形成された導体端子７を介して電気的に接続されている。また、蓋基板５の下面周辺部には間隙設定部材８を複数個設置し、実装用基板１と蓋基板５とを封止樹脂９によって接合して封止することによって、電磁シールドを図っている。

しかしながら、上記従来の特許文献１に開示された半導体素子の実装構造においては、以下のような問題がある。すなわち、図８に示すように、ベアチップ半導体素子４を実装用基板１と蓋基板５との間に封止樹脂９によって封止するようにしている。したがって、このような実装構造では、ベアチップ半導体素子４の実装面積を積層方向に増加させることができないのである。
特開２０００‐３１３１２号公報

そこで、この発明の課題は、電子部品を立体的に積層しても対向する電子部品間で高周波信号が相互干渉しない積層型半導体装置およびその製造方法を提供することにある。

上記課題を解決するため、この発明の積層型半導体装置は、ベアチップ半導体素子等の電子部品が搭載された複数の回路基板を順次積層する際に、上記積層された複数の回路基板のうち互いに隣接している回路基板であって搭載されている電子部品が互いに対向している２つの回路基板の間に,導電層を有する中間部材を挟設し、この中間部材を介して、上記互いに隣接している２つの回路基板間を電気的に且つ機械的に接続している。

上記構成によれば、互いに隣接している２つの回路基板の間に、導電層を有する中間部材が挟設されている。したがって、上記２つの回路基板に搭載されて互いに対向している電子部品の間が、上記導電層によって磁気シールドされる。さらに、上記互いに隣接している２つの回路基板間が、上記中間部材を介して電気的に且つ機械的に接続されている。したがって、上記電子部品が搭載された複数の回路基板を積層して上記電子部品の実装面積を増加させることが可能になる。その場合でも、対向する上記電子部品間で高周波信号が相互干渉することはなく、ノイズの発生や回路が正常に動作しなくなったりすることが防止される。

また、１実施例の積層型半導体装置では、上記中間部材の導電層は、対峙している上記電子部品の面積よりも広い面積を有すると共に、当該中間部材の表面または内部に上記電子部品と積層方向に重なり合うように形成されている。

この実施例によれば、上記中間部材の導電層は、上記電子部品よりも広い面積を有して上記電子部品と積層方向に重なり合うように形成されている。したがって、上記中間部材による磁気シールド効果がより高められる。

また、１実施例の積層型半導体装置では、上記中間部材の導電層は、上記互いに隣接している２つの回路基板のグランド端子と上記互いに対向している電子部品のグランド端子とに接続されている。

この実施例によれば、上記中間部材の導電層は、上記両回路基板および両電子部品のグランド端子を介して接地されている。したがって、互いに対向している上記電子部品の間が、上記導電層によって、確実に磁気シールドされる。

また、１実施例の積層型半導体装置では、上記電子部品は、上記回路基板にフリップチップ実装されることによって搭載されている。

この実施例によれば、上記電子部品が搭載された複数の回路基板が積層されて、上記電子部品の実装面積が増加されるに加えて、上記電子部品が回路基板にフリップチップ実装されている。したがって、フェイスアップ実装やワイヤボンディング等に比して高密度実装化が図られて、電子機器のより一層の小型化を図ることが可能になる。

また、この発明の積層型半導体装置の製造方法は、電子部品が搭載された複数の回路基板を順次積層する際に、上記電子部品を上記回路基板上に実装し、絶縁体で成る中間部材に導電層を形成し、少なくとも２つの上記回路基板と１つの上記中間部材とを用いて、上記２つの上記回路基板のうちの一方である第１回路基板を,この第１回路基板上の電子部品を当該中間部材の導電層に対向させて,当該中間部材の一面に接合部材を介して積層すると共に接合し、上記２つの上記回路基板のうちの他方である第２回路基板を,この第２回路基板上の電子部品を当該中間部材の導電層に対向させて,当該中間部材の他面に接合部材を介して積層すると共に接合している。

上記構成によれば、互いに隣接している２つの回路基板の間に、導電層を有する中間部材が挟設される。したがって、上記２つの回路基板に搭載されて互いに対向している電子部品の間が、上記導電層によって磁気シールドされる。さらに、上記互いに隣接している２つの回路基板間が、上記中間部材を介して電気的に且つ機械的に接続されている。したがって、上記電子部品が搭載された複数の回路基板を積層して、上記電子部品の実装面積を増加させることが可能になる。その場合でも、対向する上記電子部品間で高周波信号が相互干渉することはなく、ノイズの発生や回路が正常に動作しなくなったりすることが防止される。

以上より明らかなように、この発明の積層型半導体装置は、互いに対向する電子部品の間に導電層を有する中間部材を挟設し、この中間部材を介して、互いに対向する２つの回路基板間を電気的に且つ機械的に接続したので、上記互いに対向する電子部品間を電磁シールドすることができる。したがって、上記電子部品がノイズを発生したり誤動作することを防止することができる。さらに、上記電子部品が搭載された複数の回路基板を積層して上記電子部品の実装面積を増加させることが可能になる。その場合でも、上記電子部品を正常に動作させることができる。

さらに、対向する回路基板間に中間部材を配置するだけなので高さが大幅に増大することがなく、薄型な積層半導体装置を維持することができる。

また、この発明の積層型半導体装置の製造方法は、少なくとも第１回路基板上の電子部品を、中間部材の導電層に対向させて接合部材を介して積層して接合し、第２回路基板上の電子部品を、上記中間部材の導電層に対向させて接合部材を介して積層して接合するので、互いに対向する電子部品の間に導電層を有する中間部材を挟設した積層型半導体装置を作成することができる。

したがって、上記電子部品が搭載された複数の回路基板を積層して上記電子部品の実装面積を増加させるに際して、互いに対向する電子部品間を電磁シールドし、上記電子部品がノイズを発生したり誤動作することを防止できる。

以下、この発明を図示の実施の形態により詳細に説明する。尚、以下の各実施の形態においては、積層される回路基板に電子部品の１例としてべアチップ半導体素子を実装する場合を例示しているが、この発明における電子部品は、これに限定されるものではない。

・第１実施の形態
図１は、本実施の形態における積層型半導体装置の一例を模式的に示す断面図である。この積層型半導体装置２１は、第１のベアチップ半導体素子がフリップチップ実装された第１の回路基板と、第２のベアチップ半導体素子が実装された第２の回路基板とを対向させた際に、第１のベアチップ半導体素子の駆動電圧と第２のベアチップ半導体素子の駆動電圧とに差がある場合には、第１,第２のベアチップ半導体素子間で電磁干渉が生じ、ベアチップ半導体素子が誤動作する。これを回避するために、上記両回路基板の接続端子に電気的に導通接続されている導電層を有する中間部材を上記両回路基板の間に配置したものである。

図１において、１１は第１回路基板、１２は第２回路基板、１３は第１ベアチップ半導体素子、１４は第２ベアチップ半導体素子、１５は中間部材、１６は両回路基板１１,１２間の接合部材、１７は導電層、１８は外部端子、１９はバンプ、２０は第３ベアチップ半導体素子である。ここで、第１,第２回路基板１１,１２の材料としては、ガラス布エポキシ樹脂またはアラミド繊維不織布エポキシ樹脂や液晶ポリマー樹脂等の絶縁材料で構成された有機基板を用いる。また、アルミナセラミックス等の絶縁材料で構成された無機基板を用いても構わない。

本実施の形態においては、図１に示すように、上記第１,第２ベアチップ半導体素子１３,１４を中間部材１５のシールド用の導電部材１７a,１７bに対向させて、接合部材１６を介して、電子部品が実装された第１,第２回路基板１１,１２を配置する。そして、接合部材１６によって第１,第２回路基板１１,１２間を電気的に接続して、電子部品の実装面積を積層方向に立体的に増加しつつ電磁シールドが可能なようにしている。

上記第１,第２回路基板１１,１２は、上記第１,第２ベアチップ半導体素子１３,１４等の電子部品が高密度に実装されている基板である。第１,第２ベアチップ半導体素子１３,１４の厚みは１５０μmであり、第１,第２回路基板１１,１２の厚みは約０.５mmである。また、図１に示す積層型半導体装置２１の厚みは約２mmである。

一側の面に第１ベアチップ半導体素子１３が実装される一方、他側の面に第３ベアチップ半導体素子２０が実装された第１回路基板１１が、接合部材１６aを挟んで中間部材１５の一方の面上に積層されると共に、第１回路基板１１と中間部材１５との間が接合部材１６aによって電気的に接続されている。また、中間部材１５の他方の面上には、他の接合部材１６bを挟んで、一側の面に第２ベアチップ半導体素子１４が実装された第２回路基板１２が積層されると共に、第２回路基板１２と中間部材１５との間が接合部材１６bによって電気的に接続されている。こうして、積層型半導体装置２１は多層構造を成している。

つまり、上記接合部材１６aは第１回路基板１１と中間部材１５との間に設けられる一方、接合部材１６bは第２回路基板１２と中間部材１５との間に設けられており、少なくとも第１,第２回路基板１１,１２や中間部材１５を保持する機能と、第１,第２回路基板１１,１２間を電気的に接続する機能と、第１,第２ベアチップ半導体素子１３,１４間を電磁シールドする機能との３つの機能を有している。そして、接合部材１６a,１６bによって画定される領域内であって、中間部材１５における少なくとも第１,第２ベアチップ半導体素子１３,１４に対向する側(つまり、中間部材１５の表層または内層)には、所定の広さのシールド用の導電層１７が設けられる。図１においては、導電層１７を、中間部材１５の表面と裏面とに形成された銅箔パターン(以下、シールドパターンと言う)１７a,１７bで構成すると共に、後に詳述するように接地している。尚、シールドパターン１７a,１７bは、中間部材１５の形成時にランド電極や配線パターンと同時に形成される。

このシールドパターン１７a,１７bの面積は、電磁シールド効果を上げるために、第１,第２ベアチップ半導体素子１３,１４の中間部材１５への投影面積よりも広い方が好ましい。本実施の形態においては、第１回路基板１１下面の第１ベアチップ半導体素子１３を中間部材１５上面のシールドパターン１７aによって電磁シールドすることができ、同様に、第２回路基板１２上面の第２ベアチップ半導体素子１４を中間部材１５下面のシールドパターン１７bによって電磁シールドすることができるようになっている。

また、上記第１,第２ベアチップ半導体素子１３,１４等の電子部品は、第１,第２回路基板１１,１２における一方の面のみに実装されるものではなく、上記電子部品の密度を高めるために、第１,第２回路基板１１,１２における両面に実装してもよい。例えば、一方の面にベアチップ半導体素子を実装し、他方の面にチップ状の抵抗やコンデンサ等の受動素子を実装する場合や、図１に示す第１回路基板１１のように、両面に第１,第３ベアチップ半導体素子１３,２０を実装する場合も含まれている。

このように、本実施形態の積層型半導体装置２１によれば、上記中間部材１５の一方の面側には、第１,第３ベアチップ半導体素子１３,２０が実装された第１回路基板１１を、第１ベアチップ半導体素子１３を中間部材１５の上記一方の面に形成されたシールドパターン１７aに対向させて、接合部材１６aを介して積層している。同様に、中間部材１５の他方の面側には、第２ベアチップ半導体素子１４が実装された第２回路基板１２を、第２ベアチップ半導体素子１４を中間部材１５の上記他方の面に形成されたシールドパターン１７bに対向させて、接合部材１６bを介して積層している。こうして、第１回路基板１１と第２回路基板１２とを中間部材１５の両面に積層して多層構造を成すと共に、第１ベアチップ半導体素子１３と第２ベアチップ半導体素子１４との間をシールドし、第１回路基板１１と第２回路基板１２との間を接合部材１６によって電気的に接続している。

したがって、上記所定の広さのシールドパターン１７a,１７bと接合部材１６a,１６bとによって電気的にシールドされた第１,第２ベアチップ半導体素子１３,１４の実装面積を積層方向に立体的に増加させることができ、第１,第２のベアチップ半導体素子を回路基板上に平面に配置し、各ベアチップ半導体素子を金属蓋等で電磁シールドする場合に比して、積層方向に第１,第２ベアチップ半導体素子１３,１４を高密度に実装することができる。更に加えて、各積層間に設けられたシールドパターン１７a,１７bによって、第１,第２回路基板１１,１２に形成された回路間のノイズによるクロストークも防止することができる。

すなわち、本実施の形態の積層型半導体装置２１を用いることによって、電子機器の小型化および信頼性の向上を図ることができるのである。

以下、上記積層型半導体装置２１の製造方法について説明する。図２乃至図５は、積層型半導体装置２１の製造方法の一例を示す工程図である。この例においては、中間部材１５の両面に所定の広さのシールドパターン１７a,１７bで成るシールド用の導電層１７を形成する。シールドパターン１７a,１７bは、銅箔等によってランド電極や配線パターンの形成時に同時に形成され、接地線用の端子に共通に接続されて、第１回路基板１１と第２回路基板１２とを積層する際に一括して接地される。

また、第１回路基板(以下、第１回路基板１１で代表して説明するが第２回路基板１２の場合も同様)１１の一方の面には、図２に示すように、第１ベアチップ半導体素子１３を実装する。ここで、第１回路基板１１は、ガラス布基材エポキシ樹脂銅張積層板(ＦＲ‐４)等の多層銅張積層基板を加工して、予め所定の配線パターンやランド等を形成して用いられる。尚、配線パターンやランドの形成は、例えば次のようにして行われる。すなわち、多層銅張積層基板の片面毎にレジスト材料を塗布し、その後に配線パターンやランド等の形状のレチクル(例えばネガフィルムや乾板)を用いてレジスト材料を露光し、得られたレジスト膜をマスクにして銅箔をエッチングすることによって配線パターンやランド等が形成される。

また、上記多層銅張積層基板として、耐熱性や寸法度安定性に優れているポリイミド系樹脂銅張積層基板や、ビスマレイミド‐トリアジン(ＢＴ)レジン系樹脂銅張積層基板を用いてもよい。

上述のような第１回路基板１１には、上記配線パターンに接続して予め形成された複数のパッド電極等に、Ａu等のバンプ１９を介して、第１ベアチップ半導体素子１３が接合される。

上記バンプ１９としては、Ａuバンプ以外に、ＮiコアＡu等の金属突起や、必要に応じて導体フィラーを混入したペースト等による導電突起を用いることも可能である。但し、上記導電突起は金属突起よりも電気抵抗が高い。したがって、バンプ１９としては、導電突起よりも金属突起の方が望ましい。尚、バンプ１９は、第１回路基板１１の面上に形成してもよいし、第１ベアチップ半導体素子１３の面上に形成してもよい。

上記第１ベアチップ半導体素子１３を第１回路基板１１に接続する方法は、第１回路基板１１と第１ベアチップ半導体素子１３との間に封止材料(封止樹脂)を介在させ、加熱・加圧によって接続部であるバンプ１９を圧接する方法や超音波を印加して接続する方法によって行う。尚、第１回路基板１１の場合には、同様にして、他方の面上にバンプ１９を介して第３ベアチップ半導体素子２０が実装される。

また、上記第１回路基板１１における第１ベアチップ半導体素子１３の実装面上に動作検査用電極２２が形成される。この動作検査用電極２２は、試験電圧の印加やテストデータの供給を行った後の出力データを引き出す際に使用される。この動作検査用電極２２として動作検査専用の電極を設けてもよい。しかしながら、本実施の形態においては、電極数を極力少なくする観点から、例えば、接合部材１６と電気的に接続されるランド電極２３等の信号入力線や信号出力線に接続された本来の電極を兼用するのである。

尚、上述したように、上記第１回路基板１１は両面銅箔基板を積層してなる多層銅張積層基板であり、図２にその断面を示すように、複数の接地用ランド電極２４同士が、コンタクト孔に埋め込まれた導電部材２６と１枚の銅箔２５とを介して電気的に接続されている。また、この接地用の銅箔２５には、上記第１ベアチップ半導体素子１３の接地用の電極(図示せず)も、バンプ１９,接地用ランド電極(図示せず)およびコンタクト孔に埋め込まれた導電部材(図示せず)を介して、電気的に接続されている。

次に、両面に上記シールドパターン１７a,１７bを有する中間部材１５を形成する。図３は、中間部材１５の平面図である。尚、本実施の形態においては、第１,第２回路基板１１,１２を形成した後に中間部材１５を形成するようにしているが、第１,第２回路基板１１,１２と中間部材１５との形成順序は本実施の形態の順序に限定されることはなく、中間部材１５を形成した後に第１,第２回路基板１１,１２を形成しても一向に差し支えない。ここで、中間部材１５は絶縁フィルムで構成され、望ましくは耐熱性に優れるポリイミドより構成されることが望ましい。

上記シールドパターン１７a,１７bは、両面銅箔基板で成る中間部材１５の両面に形成された銅箔に、予めエッチング加工を施して所定の大きさに形成する。例えば、中間部材１５の片面毎にレジスト材を塗布し、その後に、スルーホール用のランド電極２７,２８や配線パターンやシールドパターン１７a,１７bなどの形を有するレチクルを用いて上記レジスト材を露光して、上記エッチング用のマスクを形成する。その際におけるシールドパターン１７a,１７bの形状は、接地線用のスルーホール(図示せず)に接続される２つのランド電極(接地用ランド電極)２８に至るようにパターニングされている。その後、上記マスクを用いて上記銅箔をエッチングする。こうして、スルーホール用のランド電極２７や接地用ランド電極２８や配線パターンと、シールドパターン１７a,１７bとが、同時に形成されるのである。

尚、本実施の形態においては、図３に示すように、中間部材１５の両面に形成されたシールドパターン１７a,１７bによって導電層１７を構成している。しかしながら、本実施の形態はこれに限定されるものではない。図４に示すように、導電層１７を中間部材１５の内層に形成すると共に、表層にスルーホール用のランド電極２９を形成し、ランド電極２９を介して接地するようにしても差し支えない。

次に、上記接合部材１６を形成する。この接合部材１６は、第１回路基板１１用の接合部材１６aと第２回路基板１２用の接合部材１６bとで構成される。そして、各接合部材１６a,１６bは、その主要部が金属のコアボールで構成されている。例えば、ＣuまたはＮi等から成る略球状の金属塊の表面を半田や錫等のメッキで被覆して形成される。上記金属のコアボールは、第１,第２回路基板１１,１２への信号出力線や第１,第２回路基板１１,１２からの信号入力線や電源線や接地線等に対応して配置される。

その後、図５に示すように、上記中間部材１５上における周縁部に形成されたランド電極２７,２８上に接合部材１６a,１６a'を配置し、加熱処理を行って中間部材１５の一面上に接合部材１６a,１６a'を搭載する。次に、第２回路基板１２上における周縁部に形成されたランド電極２３,２４上に接合部材１６b,１６b'を配置し、同様に加熱処理を行って第２回路基板１２の一面上に接合部材１６b,１６b'を搭載する。

そうした後に、上記第２回路基板１２における接合部材１６b,１６b'の搭載面上に上記中間部材１５を、中間部材１５における接合部材１６a,１６a'の搭載面上に第１回路基板１１を、互いの接合部材１６とランド電極２３,２４,２７,２８との位置を合わせて積層する。こうすることによって、第１ベアチップ半導体素子１３がシールドパターン１７aの面に対向し、第２ベアチップ半導体素子１４がシールドパターン１７bの面に対向するように、第１回路基板１１と中間部材１５と第２回路基板１２との位置が合わせられる。

その結果、上記第１回路基板１１と中間部材１５との間には接合部材１６a,１６a'が挟み込まれ、さらに中間部材１５と第２回路基板１２との間には接合部材１６b,１６b'が挟み込まれて、第１回路基板１１と中間部材１５とを接合部材１６a,１６a'によって電気的に且つ構造的に接続し、中間部材１５と第２回路基板１２とを接合部材１６b,１６b'によって電気的且つ構造的に接続した構造が得られるのである。尚、その際における上記接続は、リフロー炉等を用いた加熱工程によって行われる。

ここで、上記中間部材１５におけるランド電極２７,２８は、図３に示すように、シールドパターン１７a,１７bの周囲に２列に配列されており、そのうち接地用ランド電極２８は図中斜線で示すように内側に配置されている。また、第１,第２回路基板１１,１２におけるランド電極２３,２４は、図２に示すように、第１,第２ベアチップ半導体素子１３,１４の周囲に２列に配列されており、接地用ランド電極２４は総て内側に配置されて内層された銅箔２５に接続されている。そして、外部端子１８が設けられる側の第２回路基板１２の銅箔２５は、何れかの外部端子１８によって接地される。

その結果、上記第１,第２ベアチップ半導体素子１３,１４の周辺に並べて配置された接合部材１６a',１６b'が、中間部材１５におけるシールドパターン１７a,１７bの周囲内側に配置された接地用ランド電極２８および接地用スルーホールと、第２回路基板１２における第２ベアチップ半導体素子１４の周囲内側に配置された接地用ランド電極２４,導電部材２６および銅箔２５とを、介して接地される。こうして、第１,第２ベアチップ半導体素子１３,１４に近い側の接合部材１６a',１６b'と中間部材１５上のシールドパターン１７a,１７bとが接地されて、電磁シールドが得られるのである。また、その際に、第１回路基板１１と第２回路基板１２との間を封止樹脂によって封止する必要がない。したがって、回路基板を任意の数だけ積層することができることになり、実装面積が増え、多機能な電子機器の小型化を実現することができるのである。

・第２実施の形態
図６は、本実施の形態における積層型半導体装置を示す断面図である。また、図７は、図６における中間基板３５の平面図である。本実装の形態における積層型半導体装置４３は、上記第１実施の形態の積層型半導体装置２１における中間部材１５と接合部材１６とを一体化したものである。すなわち、本実施の形態の積層型半導体装置４３における第１回路基板３１,第２回路基板３２,第１ベアチップ半導体素子３３,第２ベアチップ半導体素子３４,導電層３７,外部端子３８およびバンプ３９は、上記第１実施の形態の積層型半導体装置における上記第１回路基板１１,第２回路基板１２,第１ベアチップ半導体素子１３,第２ベアチップ半導体素子１４,導電層１７,外部端子１８およびバンプ１９と同じである。

本実施の形態の積層型半導体装置４３における中間部材３５は、次のようにして形成される。すなわち、両面に銅箔が形成された絶縁基板である銅張基板３６上の上記銅箔に対して、上記第１実施の形態の場合と同様にしてシールドパターン３７a,３７bが形成されて、中間部材３５の本体が形成される。

次に、上記中間部材３５の本体に用いられた上記銅張基板３６よりも厚さが厚い直線状の銅張基板４０を８枚用意し、夫々の銅張基板４０にレーザによって穴が空けられる。さらに、図７に示すように、シールドパターン３７a,３７bが形成された上記本体を成す銅張基板３６の表裏４辺に、穴空けされた８枚の銅張基板４０がそのランド(図示せず)同士の位置が合わられて貼り付けられる。こうして、中間部材３５が形成される。最後に、印刷または鍍金によって、銅張基板４０の穴が導電部材４１によって埋められる。その結果、シールドパターン３７a,３７bと銅張基板４０とが、接続端子４２を介して電気的に接続される。

上述のように形成された中間部材３５と第１,第２回路基板３１,３２とは、異方性導電樹脂を各々の接続部に塗布した後に、第１回路基板３１と中間部材３５と第２回路基板３２とを積層し、得られた積層構造物を１７０℃程度で加圧・加熱することによって、第１回路基板３１と第２回路基板３２との間には中間部材３５が挟み込まれ、第１回路基板３１と第２回路基板３２とを中間部材３５によって電気的に且つ構造的に接続した積層型半導体装置４３が得られるのである。尚、本積層型半導体装置４３の構造によっても、上記第１実施の形態における積層型半導体装置２１と同様に、互いに対向する第１,第２ベアチップ半導体素子３３,３４の電磁シールド効果を得ることができる。

また、本実施の形態の場合にも、上記第１回路基板３１と第２回路基板３２との間を封止樹脂によって封止する必要がない。したがって、回路基板を任意の数だけ積層することができることになり、実装面積が増え、多機能な電子機器の小型化を実現することができるのである。

尚、本実施の形態においては、上記中間部材３５として銅張基板３６を用いる場合について説明したが、中央部がポリイミド基板であり且つ周辺部がリジット基板であるリジットフレキ基板を用いても構わない。

また、上記各実施の形態においては、２枚の回路基板１１,１２：３１,３２を積層する場合を例に説明しているが、回路基板の積層数は２枚に限定されるものではなく、３枚以上の回路基板を積層する場合にも適用できる。そして、そのような場合であって同様な効果を得ることができるのである。

本発明の積層型半導体装置およびその製造方法は、半導体集積回路や受動素子等の電子部品を高密度に実装するのに有用であり、小型化,薄型化が要求される電子機器等に利用することができる。

この発明の積層型半導体装置における断面図である。 第１ベアチップ半導体素子が実装された第１回路基板の斜視図である。 図１における中間部材の平面図である。 図１および図３とは異なる中間部材の断面図である。 図１における第１回路基板,中間部材および第２回路基板の積層手順を示す図である。 図１とは異なる積層型半導体装置における断面図である。 図６における中間基板の平面図である。 電磁シールドを図る従来の半導体素子の実装構造における断面図である。

符号の説明

１１,３１…第１回路基板、
１２,３２…第２回路基板、
１３,３３…第１ベアチップ半導体素子、
１４,３４…第２ベアチップ半導体素子、
１５,３５…中間部材、
１６,１６a,１６b…接合部材、
１７,３７…導電層、
１７a,１７b,３７a,３７b…シールドパターン、
１８,３８…外部端子、
１９,３９…バンプ、
２０…第３ベアチップ半導体素子、
２１,４３…積層型半導体装置、
２２…動作検査用電極、
２３,２７…スルーホール用のランド電極、
２４,２８…接地用ランド電極、
３６,４０…銅張基板、
４１…導電部材。

Claims (5)

1. 電子部品が搭載された複数の回路基板を順次積層してなる積層型半導体装置において、
   上記積層された複数の回路基板のうち互いに隣接している回路基板であって、搭載されている電子部品が互いに対向している２つの回路基板の間に、導電層を有する中間部材を挟設し、
   上記中間部材を介して、上記互いに隣接している２つの回路基板間を、電気的に且つ機械的に接続したことを特徴とする積層型半導体装置。
2. 請求項１に記載の積層型半導体装置において、
   上記中間部材の導電層は、対峙している上記電子部品の面積よりも広い面積を有すると共に、当該中間部材の表面または内部に上記電子部品と積層方向に重なり合うように形成されていることを特徴とする積層型半導体装置。
3. 請求項１に記載の積層型半導体装置において、
   上記中間部材の導電層は、上記互いに隣接している２つの回路基板のグランド端子と上記互いに対向している電子部品のグランド端子とに、接続されていることを特徴とする積層型半導体装置。
4. 請求項１に記載の積層型半導体装置において、
   上記電子部品は、上記回路基板にフリップチップ実装されることによって搭載されていることを特徴とする積層型半導体装置。
5. 電子部品が搭載された複数の回路基板を順次積層してなる積層型半導体装置の製造方法において、
   上記電子部品を上記回路基板上に実装し、
   絶縁体で成る中間部材に導電層を形成し、
   少なくとも、２つの上記回路基板と１つの上記中間部材とを用いて、
   上記２つの上記回路基板のうちの一方である第１回路基板を、この第１回路基板上の電子部品を当該中間部材の導電層に対向させて、当該中間部材の一面に接合部材を介して積層すると共に接合し、
   上記２つの上記回路基板のうちの他方である第２回路基板を、この第２回路基板上の電子部品を当該中間部材の導電層に対向させて、当該中間部材の他面に接合部材を介して積層すると共に接合する
   ことを特徴とする積層型半導体装置の製造方法。
   

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