JP4537029B2 - 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 - Google Patents

Description

本発明は、薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置に関し、特に、導電型の異なる２種類の多結晶シリコン薄膜トランジスタを同一基板内に有する薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置に関する。

液晶表示装置（ＬＣＤ；Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）は、軽量かつ薄型で低消費電力であるため、携帯情報端末やビデオカメラのファインダ、ノート型ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）の表示部など幅広い分野に用いられている。近年、低コスト化を目的として、表示領域内の画素駆動用薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の形成と同時に表示領域の周囲に周辺回路用ＴＦＴが形成される周辺回路一体型のＬＣＤが普及しつつある。周辺回路一体型ＬＣＤの画素駆動用ＴＦＴ及び周辺回路用ＴＦＴには、多結晶シリコンＴＦＴ（ｐ−ＳｉＴＦＴ）が用いられる。

画素駆動用のｐ−ＳｉＴＦＴでは、リーク電流による表示不良を低減するため、チャネル領域とソース領域及びドレイン領域との間に低濃度不純物注入領域（ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域）を設けたＬＤＤ構造にする必要がある。一方、周辺回路用のｐ−ＳｉＴＦＴでは、ＬＤＤ領域を設けると動作速度が低下し、またリーク電流による影響が少ないため、ＬＤＤ領域を設けない方が望ましい。

しかしながら、ＬＤＤ領域を有さないｎ−ｃｈＴＦＴ（導電型がｎ型のＴＦＴ）は、ホットキャリアによる特性劣化が生じるため、一般にＬＤＤ領域を有するｎ−ｃｈＴＦＴに比べて信頼性が低下してしまう。本願発明者らはこれまでの実験から、ＬＤＤ領域を設けてさらに当該ＬＤＤ領域全体をゲート電極で覆う構造（ゲートオーバーラップＬＤＤ構造：以下、「ＧＯＬＤ構造」という）をとることによって、ＴＦＴの十分な動作速度を維持しつつホットキャリアによる特性劣化を軽減できることを見出している。なお、画素駆動用のＴＦＴに関しては、ＧＯＬＤ構造に加えてゲート電極で覆われていない従来のＬＤＤ領域をさらに設けた構造（以下、「部分ＧＯＬＤ構造」という）にすれば、高い信頼性とオフ電流の低減を同時に実現できる。ＧＯＬＤ構造のＴＦＴではＬＤＤ領域全体がゲート電極で覆われているのに対して、部分ＧＯＬＤ構造のＴＦＴでは、ＬＤＤ領域のうちチャネル領域に隣接する部分がゲート電極で覆われ、他の部分がゲート電極で覆われていないことになる。

表１は、構造の違いによるｎ−ｃｈＴＦＴの特性や信頼性の比較を示している。

表１中のＴＦＴ１は非ＬＤＤ構造かつ非ＧＯＬＤ構造のｎ−ｃｈＴＦＴを表し、ＴＦＴ２はＬＤＤ構造で非ＧＯＬＤ構造のｎ−ｃｈＴＦＴを表している。ＴＦＴ３はＧＯＬＤ構造のｎ−ｃｈＴＦＴを表し、ＴＦＴ４は部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴを表している。表１に示すように、ＧＯＬＤ構造のＴＦＴ３及び部分ＧＯＬＤ構造のＴＦＴ４は、非ＧＯＬＤ構造のＴＦＴ１及び２と比較してホットキャリア劣化が少なく、高い信頼性が得られる。ＴＦＴ３とＴＦＴ４を比較すると、ＴＦＴ３はオン電流が大きいため高速回路（周辺回路）に適しているが、オフ電流も大きいため画素駆動用としては適していない。一方ＴＦＴ４は、オン電流が若干小さいがオフ電流も小さいため、画素駆動用として適している。なお、ｐ−ｃｈＴＦＴ（導電型がｐ型のＴＦＴ）ではホットキャリアによる特性劣化がほとんど生じないため、ＬＤＤ領域を形成する必要はない。

低消費電力化を実現するためには、周辺回路をＣＭＯＳ回路で構成した方がよい。ＣＭＯＳ回路を用いる場合にはＴＦＴの閾値制御が重要になる。一般に、ｐ−ＳｉＴＦＴは閾値電圧の値が負（０Ｖ未満）になってしまう傾向にある。このため、チャネル領域にボロン（Ｂ）などｐ型の不純物を低濃度でドープすること（以下、「チャネルドープ」ともいう）が必要となる。ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴとでは、ドープするボロン量に対する閾値電圧のシフト量が異なる。したがって、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴとの間の閾値差を十分にとるには、ｎ−ｃｈＴＦＴのチャネル領域のボロン濃度をｐ−ｃｈＴＦＴのチャネル領域のボロン濃度より若干高くすればよい。

部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（画素駆動用ＴＦＴ）と、ＧＯＬＤ構造のｎ−ｃｈＴＦＴ及びＬＤＤ領域を有さないｐ−ｃｈＴＦＴ（周辺回路用ＴＦＴ）とを有する従来のｐ−ＳｉＴＦＴ基板の製造方法について図３２乃至図４１を用いて説明する。図３２乃至図４１は、従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。図３２乃至図４１では、ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（以下、「第１のＴＦＴ」ともいう）の形成領域を図の左側に示し、部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（以下、「第２のＴＦＴ」ともいう）の形成領域を図の中央に示し、ｐ−ｃｈＴＦＴ（以下、「第３のＴＦＴ」ともいう）の形成領域を図の右側に示している。

まず、図３２（ａ）に示すように、ガラス基板１１０上の全面にシリコン窒化膜（ＳｉＮ膜）１１２、シリコン酸化膜（ＳｉＯ_２膜）１１４、アモルファスシリコン（ａ−Ｓｉ）膜をこの順に成膜する。続いて、ａ−Ｓｉ膜の全面にボロン（Ｂイオン）をチャネルドープした後に、エキシマレーザを用いてａ−Ｓｉ膜のレーザ結晶化を行い、ｐ−Ｓｉ膜１２０を形成する。次に、図３２（ｂ）に示すように、基板全面にレジストを塗布して、第１のフォトマスクを用いてパターニングし、レジストパターン１０１Ｍを形成する。レジストパターン１０１Ｍは、第３のＴＦＴの形成領域全体を覆うように形成される。次に、レジストパターン１０１Ｍをマスクとして用い、第３のＴＦＴの形成領域以外のｐ−Ｓｉ膜１２０に対してボロンの追加チャネルドープを行う。これにより、ｎ−ｃｈＴＦＴ（第１及び第２のＴＦＴ）のチャネル領域のボロン濃度がｐ−ｃｈＴＦＴ（第３のＴＦＴ）のチャネル領域のボロン濃度より若干高くなる。

次に、図３３に示すように、基板全面にレジストを塗布して、第２のフォトマスクを用いてパターニングし、レジストパターン１０２Ｍを形成する。レジストパターン１０２Ｍは、第１乃至第３のＴＦＴの形成領域全体をそれぞれ覆うように形成される。続いて、レジストパターン１０２Ｍをマスクとして用いてｐ−Ｓｉ膜１２０をエッチングし、島状のｐ−Ｓｉ膜１２０ａ、１２０ｂ、１２０ｃを形成する。

次に、図３４に示すように、基板全面にレジストを塗布して、第３のフォトマスクを用いてパターニングし、レジストパターン１０３Ｍを形成する。レジストパターン１０３Ｍは、第１のＴＦＴのチャネル領域となる領域、第２のＴＦＴのチャネル領域となる領域、及び第３のＴＦＴの形成領域全体をそれぞれ覆うように形成される。続いて、レジストパターン１０３Ｍをマスクとして用い、低濃度のリン（Ｐ）等のｎ型不純物を注入する。これにより、第１のＴＦＴの形成領域のうちチャネル領域１２５ａ以外のｐ−Ｓｉ膜１２１ａと、第２のＴＦＴの形成領域のうちチャネル領域１２５ｂ以外のｐ−Ｓｉ膜１２１ｂにｎ型不純物が注入される。

次に、図３５（ａ）に示すように、ｐ−Ｓｉ膜１２１ａ、１２５ａ、１２１ｂ、１２５ｂ、１２０ｃ上の基板全面に絶縁膜（ゲート絶縁膜）１３０と、ゲート電極となる第１の導電性薄膜１３２とをこの順に形成する。次に、図３５（ｂ）に示すように、基板全面にレジストを塗布して、第４のフォトマスクを用いてパターニングし、レジストパターン１０４Ｍを形成する。レジストパターン１０４Ｍは、第１のＴＦＴのチャネル領域１２５ａ及びＬＤＤ領域となる領域のｐ−Ｓｉ膜１２１ａ、第２のＴＦＴのチャネル領域１２５ｂ及びＬＤＤ領域のうちゲート電極で覆われる領域（ＧＯＬＤ領域）のｐ−Ｓｉ膜１２１ｂ、並びに第３のＴＦＴのチャネル領域となる領域をそれぞれ覆うように形成される。続いて、レジストパターン１０４Ｍをマスクとして用いて導電性薄膜１３２をエッチングし、ゲート電極１３２ａ、１３２ｂ、１３２ｃを形成する。

次に、図３６に示すように、基板全面にレジストを塗布して、第５のフォトマスクを用いてパターニングし、レジストパターン１０５Ｍを形成する。レジストパターン１０５Ｍは、第２のＴＦＴのチャネル領域１２５ｂ及びＬＤＤ領域１２３ｂとなる領域、並びに第３のＴＦＴの形成領域全体をそれぞれ覆うように形成される。続いて、レジストパターン１０５Ｍ及びゲート電極１３２ａをマスクとして用い、リン等のｎ型不純物を高濃度で注入する。これにより、第１のＴＦＴのソース領域１２２ａ及びドレイン領域１２４ａと、第２のＴＦＴのソース領域１２２ｂ及びドレイン領域１２４ｂとが形成される。

次に、図３７（ａ）に示すように、基板全面にレジストを塗布して、第６のフォトマスクを用いてパターニングし、レジストパターン１０６Ｍを形成する。レジストパターン１０６Ｍは、第１及び第２のＴＦＴの形成領域全体をそれぞれ覆うように形成される。続いて、レジストパターン１０６Ｍ及びゲート電極１３２ｃをマスクとして用い、ボロン等のｐ型不純物を高濃度で注入する。これにより、第３のＴＦＴのｐ−Ｓｉ膜１２１ｃのうちゲート電極１３２ｃ直下のチャネル領域１２５ｃ以外の領域に、ソース領域１２２ｃ及びドレイン領域１２４ｃが形成される。次に、レジストパターン１０６Ｍを剥離して、図３７（ｂ）に示すようにエキシマレーザを照射し、注入された不純物を活性化する。

次に、図３８（ａ）に示すように、ゲート電極１３２ａ、１３２ｂ、１３２ｃ上の基板全面に、第１の層間絶縁膜１３４を形成する。次に、図３８（ｂ）に示すように、基板全面にレジストを塗布して、第７のフォトマスクを用いてパターニングし、レジストパターン１０７Ｍを形成する。続いて、レジストパターン１０７Ｍをマスクとして用いて、ソース領域１２２ａ、１２２ｂ、１２２ｃ上とドレイン領域１２４ａ、１２４ｂ、１２４ｃ上の層間絶縁膜１３４及び絶縁膜１３０をエッチングし、コンタクトホール１３６ａ、１３６ｂ、１３６ｃを形成する。

次に、図３９（ａ）に示すように、第１の層間絶縁膜１３４上の基板全面に、ソース／ドレイン電極となる第２の導電性薄膜１３８を形成する。次に、図３９（ｂ）に示すように、基板全面にレジストを塗布して、第８のフォトマスクを用いてパターニングし、レジストパターン１０８Ｍを形成する。続いて、レジストパターン１０８Ｍをマスクとして用いて導電性薄膜１３８をエッチングし、ソース電極１３８ａ、１３８ｂ、１３８ｃ及びドレイン電極１３９ａ、１３９ｂ、１３９ｃを形成する。以上の工程により、図３９（ｂ）の左側に示すＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第１のＴＦＴ）、図３９（ｂ）の中央に示す部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第２のＴＦＴ）、及び図３９（ｂ）の右側に示すＬＤＤ領域を有さないｐ−ｃｈＴＦＴ（第３のＴＦＴ）とが形成される。

次に、図４０に示すように、ソース電極１３８ａ、１３８ｂ、１３８ｃ及びドレイン電極１３９ａ、１３９ｂ、１３９ｃ上の基板全面に、第２の層間絶縁膜１４０を形成する。続いて、第９のフォトマスクを用いて、画素駆動用である第２のＴＦＴのソース電極１３８ｂ上の層間絶縁膜１４０をエッチング除去し、コンタクトホール１４２ｂを形成する。

次に、図４１（ａ）に示すように、層間絶縁膜１４０上の基板全面に、画素電極となる透明な第３の導電性薄膜１４４を形成する。次に、図４１（ｂ）に示すように、第１０のフォトマスクを用いて導電性薄膜１４４をパターニングし、画素電極１４４ｂを形成する。以上の工程を経て、図４１（ａ）の中央に示す部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（画素駆動用ＴＦＴ）と、図４１（ａ）の左側及び右側にそれぞれ示すＧＯＬＤ構造のｎ−ｃｈＴＦＴ及びＬＤＤ領域を有さないｐ−ｃｈＴＦＴ（周辺回路用ＴＦＴ）とを備えたｐ−ＳｉＴＦＴ基板が完成する。

このように、ＧＯＬＤ構造や部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴを形成する場合には、チャネル領域１２５ａ、１２５ｂ以外のｐ−Ｓｉ膜１２１ａ、１２１ｂに低濃度のｎ型不純物を注入する際にゲート電極１３２ａ、１３２ｂをマスクとして用いることができないため、レジストパターン１０３Ｍを形成する工程が新たに必要になる（図３４参照）。これにより、ＧＯＬＤ構造や部分ＧＯＬＤ構造のＴＦＴを用いたＣＭＯＳ回路を形成するには、非ＧＯＬＤ構造のＴＦＴのみを用いる場合に比べて少なくとも１回フォトリソグラフィ工程が増加してしまう。このため、ＴＦＴを形成するためには８回又はそれ以上のフォトリソグラフィ工程が必要になり、画素電極１４４ｂ等を含むＴＦＴ基板を製造するためには１０回又はそれ以上のフォトリソグラフィ工程が必要になる。したがって、ＴＦＴ基板の生産性が低下してしまうとともにＴＦＴ基板の製造コストが増加する原因になってしまうという問題が生じる。
特開２０００−２９４７８７号公報 特開２００１−１３５２４号公報

本発明の目的は、フォトリソグラフィ工程を削減でき、生産性の向上及び製造コストの低減が可能な薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置を提供することにある。

上記目的は、チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がｎ型の第１の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がｎ型の第２の薄膜トランジスタと、導電型がｐ型の第３の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、前記基板上に低濃度のｐ型不純物を含む半導体層を形成し、前記半導体層上に絶縁膜を形成し、前記絶縁膜上に所定形状の第１の導電性薄膜を形成し、前記第１の導電性薄膜をマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層に低濃度のｐ型不純物を注入し、前記絶縁膜上に所定形状の第１のレジストパターンを形成し、前記第１の導電性薄膜及び前記第１のレジストパターンをマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層にｎ型不純物を注入して、前記第１及び第２の薄膜トランジスタの低濃度不純物領域及びソース／ドレイン領域を形成し、前記第１の導電性薄膜上及び前記絶縁膜上に所定形状の第２の導電性薄膜を形成するとともに、前記絶縁膜上に前記第１の薄膜トランジスタのゲート電極を形成し、前記第１及び第２の導電性薄膜と前記第１の薄膜トランジスタのゲート電極とをマスクとして前記第１及び第２の薄膜トランジスタのソース／ドレイン領域にｎ型不純物をさらに注入し、前記第２の導電性薄膜をマスクとして前記第１の導電性薄膜をエッチングして、前記第３の薄膜トランジスタのゲート電極を形成し、前記第２の導電性薄膜上に所定形状の第２のレジストパターンを形成し、前記第２の導電性薄膜をマスクとして前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入して、前記第３の薄膜トランジスタのソース／ドレイン領域を形成し、前記第２のレジストパターンをマスクとして前記第２の導電性薄膜をエッチングして、前記第２の薄膜トランジスタのゲート電極を形成することを特徴とする薄膜トランジスタ装置の製造方法によって達成される。

本発明によれば、フォトリソグラフィ工程を削減でき、生産性の向上及び製造コストの低減が実現できる。

本発明の第１の実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置について図１乃至図９を用いて説明する。図１は、本実施の形態による表示装置である液晶表示装置の構成を示している。本実施の形態による液晶表示装置１０００は、ＴＦＴ基板１１００と、ＴＦＴ基板１１００に対向配置された対向基板（図示せず）と、両基板間に封止された液晶とを有している。ＴＦＴ基板１１００には、画素領域がマトリクス状に配置された表示領域１１１０と、周辺回路であるゲートドライバ１１２０、表示コントローラ１１４０及びデータドライバ１１３０とが含まれる。表示領域１１１０には、複数の画素駆動用ＴＦＴ（画素ＴＦＴ）が各画素領域に形成されている。各画素駆動用ＴＦＴは、当該画素駆動用ＴＦＴのソース電極に接続されるドレインバスラインによりデータドライバ１１３０と接続され、当該画素駆動用ＴＦＴのゲート電極に接続されるゲートバスラインによりゲートドライバ１１２０と接続されている。

表示コントローラ１１４０には、例えばＰＣ（図示せず）から水平同期信号Ｈ、垂直同期信号Ｖ、低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄが供給される。表示コントローラ１１４０は、供給された信号を用いてＤ−ＳＩ信号及びＤ−ＣＬＫ信号を生成し、データドライバ１１３０のシフトレジスタ１１３１に出力する。また、低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄもデータドライバ１１３０に供給される。データドライバ１１３０には、高電源電圧ＶＨも供給される。データドライバ１１３０のシフトレジスタ１１３１は、生成した信号をレベルシフタ１１３２に出力する。データドライバ１１３０のアナログスイッチ１１３３には、例えばＰＣから赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各信号が入力される。アナログスイッチ１１３３は、レベルシフタ１１３２からの信号に基づいて、表示領域１１１０の画素駆動用ＴＦＴに接続された各ドレインバスラインに所定のデータ信号を出力する。

表示コントローラ１１４０は、供給された信号を用いてＧ−ＳＩ信号及びＧ−ＣＬＫ信号を生成し、ゲートドライバ１１２０のシフトレジスタ１１２１に出力する。低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄもゲートドライバ１１２０に供給される。ゲートドライバ１１２０には、高電源電圧ＶＨも供給される。ゲートドライバ１１２０のシフトレジスタ１１２１は、生成した信号をレベルシフタ１１２２に出力する。レベルシフタ１１２２は、入力された信号に基づき出力バッファ１１２３に信号を出力する。出力バッファ１１２３は、入力された信号に基づいて、表示領域１１１０の画素駆動用ＴＦＴに接続された各ゲートバスラインに走査信号を順次出力する。

次に、本実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板、並びにその製造方法について図２乃至図９を用いて説明する。図２乃至図９は、本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法を示す工程断面図である。図２乃至図９では、ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第１のＴＦＴ）の形成領域を図の左側に示し、部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第２のＴＦＴ）の形成領域を図の中央に示し、ｐ−ｃｈＴＦＴ（第３のＴＦＴ）の形成領域を図の右側に示している。

まず、図２（ａ）に示すように、透明で絶縁性を有するガラス基板１０上の全面に、プラズマＣＶＤ装置を用いて、例えば膜厚５０ｎｍの下地ＳｉＮ膜１２と、例えば膜厚２００ｎｍの下地ＳｉＯ_２膜１４と、例えば膜厚４０ｎｍのａ−Ｓｉ膜とをこの順に成膜する。続いて、イオンドーピング装置を用いてａ−Ｓｉ膜の全面にＢイオンを注入する（チャネルドープ）。Ｂイオンの注入は、例えば加速エネルギー１０ｋｅＶ、ドーズ量１×１０^１２ｃｍ^−２で行われる。その後、エキシマレーザを用いてａ−Ｓｉ膜のレーザ結晶化を行い、ｐ−Ｓｉ膜２０を形成する。次に、図２（ｂ）に示すように、基板全面にレジストを塗布して、第１のフォトマスクを用いてパターニングし、レジストパターン１Ｍを形成する。レジストパターン１Ｍは、第１乃至第３のＴＦＴの形成領域全体をそれぞれ覆うように形成される。続いて、レジストパターン１Ｍをマスクとしてフッ素系ガスを用いてｐ−Ｓｉ膜２０をドライエッチングし、島状のｐ−Ｓｉ膜２０ａ、２０ｂ、２０ｃを形成する。なお、ａ−Ｓｉ膜中にＢを添加する方法として、上記のようなＢイオンの注入に代えて、ａ−Ｓｉ膜を成膜する際にＢ_２Ｈ_６ガスをＳｉＨ_４ガス流量に対し数ｐｐｍ程度添加してもよい。また、レーザ結晶化後、又は島状にエッチングした後のｐ−Ｓｉ膜２０（２０ａ、２０ｂ、２０ｃ）に、イオンドーピング装置を用いてＢイオンを注入してもよい。

レジストパターン１Ｍを剥離した後、図３（ａ）に示すように、ｐ−Ｓｉ膜２０ａ、２０ｂ、２０ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えば膜厚６０ｎｍのＳｉＯ_２膜を成膜し、絶縁膜３０を形成する。絶縁膜３０は、完成したＴＦＴのゲート電極直下ではゲート絶縁膜として機能する。続いて、スパッタ装置を用いて例えば膜厚２００ｎｍのモリブデン（Ｍｏ）膜を成膜し、第１の導電性薄膜３２を形成する。次に、図３（ｂ）に示すように、基板全面にレジストを塗布して、第２のフォトマスクを用いてパターニングし、レジストパターン２Ｍを形成する。レジストパターン２Ｍは、第３のＴＦＴの形成領域全体を覆うように形成される。続いて、レジストパターン２Ｍをマスクとして導電性薄膜３２をウエットエッチングし、導電性薄膜３２ｃを形成する。レジストパターン２Ｍを剥離した後、図３（ｃ）に示すように、導電性薄膜３２ｃをマスクとして、イオンドーピング装置を用いて低濃度のＢイオンをｐ−Ｓｉ膜２０ａ、２０ｂに注入する（追加チャネルドープ）。Ｂイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量１×１０^１２ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第１及び第２のＴＦＴのチャネル領域のｐ型不純物濃度が第３のＴＦＴのチャネル領域のｐ型不純物濃度より若干高くなる。

次に、図４に示すように、基板全面にレジストを塗布して、第３のフォトマスクを用いてパターニングし、レジストパターン３Ｍを形成する。レジストパターン３Ｍは、第１及び第２のＴＦＴのチャネル領域となる領域を覆うように形成される。続いて、レジストパターン３Ｍ及び導電性薄膜３２ｃをマスクとして、イオンドーピング装置を用いて低濃度のＰイオンをｐ−Ｓｉ膜２０ａ、２０ｂに注入する。Ｐイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量８×１０^１３ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第１のＴＦＴのチャネル領域２５ａ以外のｐ−Ｓｉ膜２１ａ、及び第２のＴＦＴのチャネル領域２５ｂ以外のｐ−Ｓｉ膜２１ｂにＰイオンが注入される。

次に、図５（ａ）に示すように、第１の導電性薄膜３２ｃ上の基板全面に、スパッタ装置を用いて例えば膜厚３００ｎｍのＡｌ−Ｔｉ膜を成膜し、第２の導電性薄膜３６を形成する。次に、図５（ｂ）に示すように、基板全面にレジストを塗布して、第４のフォトマスクを用いてパターニングし、レジストパターン４Ｍを形成する。レジストパターン４Ｍは、第１のＴＦＴのチャネル領域及びＬＤＤ領域になる領域と、第２のＴＦＴのチャネル領域及びＬＤＤ領域になる領域と、第３のＴＦＴのゲート電極になる領域とを覆うように形成される。続いて、レジストパターン４Ｍをマスクとして、塩素系ガスを用いてＡｌ−Ｔｉ膜からなる導電性薄膜３６をドライエッチングし、ゲート電極３７ａ、導電性薄膜３６ｂ、３６ｃを形成する。このとき、Ｍｏ膜からなる第１の導電性薄膜３２ｃはエッチングされずに残存する。ここで、第１のＴＦＴはＧＯＬＤ構造であるため、ゲート電極３７ａはＬＤＤ領域２３ａの全体を覆うように形成される。レジストパターン４Ｍを剥離した後、図５（ｃ）に示すように、ゲート電極３７ａ、導電性薄膜３６ｂ、及び導電性薄膜３２ｃをマスクとして、イオンドーピング装置を用いて高濃度のＰイオンをｐ−Ｓｉ膜２１ａ、２１ｂに注入する。Ｐイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量２×１０^１５ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第１のＴＦＴのｐ−Ｓｉ膜２１ａのうちＬＤＤ領域２３ａ以外の領域に高濃度のＰイオンが注入され、ソース領域２２ａ及びドレイン領域２４ａが形成される。また、第２のＴＦＴのｐ−Ｓｉ膜２１ｂのうちＬＤＤ領域２３ｂ以外の領域に高濃度のＰイオンが注入され、ソース領域２２ｂ及びドレイン領域２４ｂが形成される。次に、図５（ｄ）に示すように、Ａｌ−Ｔｉ膜からなる第２の導電性薄膜３６ｃをマスクとして、フッ素系ガスを用いてＭｏ膜からなる第１の導電性薄膜３２ｃをドライエッチングし、ゲート電極３３ｃを形成する。なお、第２の導電性薄膜３６をエッチングした後、レジストパターン４Ｍをそのまま残しておいて、Ｐイオンの注入や第１の導電性薄膜３２ｃのエッチングを行っても特に問題はない。

次に、図６（ａ）に示すように、基板全面にレジストを塗布して、第５のフォトマスクを用いてパターニングし、レジストパターン５Ｍを形成する。レジストパターン５Ｍは、第１のＴＦＴの形成領域全体、及び第２のＴＦＴのゲート電極となる領域に形成される。続いて、レジストパターン５Ｍ及び導電性薄膜３６ｂ、３６ｃをマスクとして、イオンドーピング装置を用いて高濃度のＢイオンをソース領域２２ｂ、ドレイン領域２４ｂ、ｐ−Ｓｉ膜２０ｃに注入する。Ｂイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第３のＴＦＴのｐ−Ｓｉ膜２０ｃのうちチャネル領域２５ｃ以外の領域に高濃度のＢイオンが注入され、ソース領域２２ｃ及びドレイン領域２４ｃが形成される。ここで、第２のＴＦＴのソース領域２２ｂ及びドレイン領域２４ｂにもＢイオンが注入されるが、Ｂイオンのドーズ量は既に注入されているＰイオンのドーズ量の半分程度であるため、ｎ型からｐ型に導電型が反転することはない。次に、図６（ｂ）に示すように、レジストパターン５Ｍをマスクとして、塩素系ガスを用いてＡｌ−Ｔｉ膜からなる導電性薄膜３６ｂ、３６ｃをドライエッチングする。このエッチングでは、Ｍｏ膜からなるゲート電極３３ｃは除去されずに残存する。これにより、第２のＴＦＴのゲート電極３７ｂが形成されるとともに、第３のＴＦＴのゲート電極３３ｃ上の導電性薄膜３６ｃが除去される。ここで、第２のＴＦＴは部分ＧＯＬＤ構造であるため、ゲート電極３７ｂはチャネル領域２５ｂとＬＤＤ領域２３ｂの一部とを覆うように形成される。次に、図６（ｃ）に示すように、アッシング装置を用いてレジストパターン５Ｍを剥離した後にエキシマレーザを照射し、注入された不純物を活性化する。なお、第１の導電性薄膜３２と第２の導電性薄膜３６の双方が高融点金属又は半導体材料で形成されていれば、不純物を活性化する方法として、アニール炉で熱処理する方法を用いることもできる。

次に、図７（ａ）に示すように、ゲート電極３７ａ、３７ｂ、３３ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えば膜厚３７０ｎｍのＳｉＮ膜を成膜し、水素を含む第１の層間絶縁膜４０を形成する。層間絶縁膜４０の水素化の方法としては、水素雰囲気中でのアニール処理や水素プラズマ処理が用いられる。次いで、窒素雰囲気中で３８０℃、２時間の熱処理を行う。次に、図７（ｂ）に示すように、基板全面にレジストを塗布し、第６のフォトマスクを用いてパターニングし、レジストパターン６Ｍを形成する。続いて、レジストパターン６Ｍをマスクとして、フッ素系ガスを用いて層間絶縁膜４０及び絶縁膜３０をドライエッチングし、ソース領域２２ａ及びドレイン領域２４ａ上のコンタクトホール４２ａと、ソース領域２２ｂ及びドレイン領域２４ｂ上のコンタクトホール４２ｂと、ソース領域２２ｃ及びドレイン領域２４ｃ上のコンタクトホール４２ｃとを形成する。

レジストパターン６Ｍを剥離した後、図８に示すように、層間絶縁膜４０上の基板全面に、スパッタ装置を用いて例えば膜厚１００ｎｍのＴｉ膜、膜厚２００ｎｍのＡｌ膜、及び膜厚１００ｎｍのＴｉ膜をこの順に成膜し、第３の導電性薄膜４４を形成する。次に、基板全面にレジストを塗布して、第７のフォトマスクを用いてパターニングし、レジストパターン（図示せず）を形成する。続いて、当該レジストパターンをマスクとして、塩素系ガスを用いて導電性薄膜４４をドライエッチングし、図９に示すように、ソース電極４６ａ、４６ｂ、４６ｃ及びドレイン電極４７ａ、４７ｂ、４７ｃを形成する。ソース電極４６ａ、４６ｂ、４６ｃは、ソース領域２２ａ、２２ｂ、２２ｃにそれぞれ接続されている。またドレイン電極４７ａ、４７ｂ、４７ｃは、ドレイン領域２４ａ、２４ｂ、２４ｃにそれぞれ接続されている。その後、レジストパターンを剥離する。以上の工程により、図９の左側に示すＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第１のＴＦＴ）と、図９の中央に示す部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第２のＴＦＴ）と、図９の右側に示すｐ−ｃｈＴＦＴ（第３のＴＦＴ）とを備えた本実施の形態によるＴＦＴ装置が完成する。

次に、ソース電極４６ａ、４６ｂ、４６ｃ及びドレイン電極４７ａ、４７ｂ、４７ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えば膜厚４００ｎｍのＳｉＮ膜を成膜し、第２の層間絶縁膜４８を形成する。次に、基板全面にレジストを塗布して、第８のフォトマスクを用いてパターニングし、レジストパターン（図示せず）を形成する。続いて、当該レジストパターンをマスクとして、フッ素系ガスを用いて層間絶縁膜４８をドライエッチングし、ソース電極４６ｂ上にコンタクトホール５２ｂを形成する。次に、層間絶縁膜４８上の基板全面に、スパッタ装置を用いて例えば膜厚７０ｎｍのＩＴＯ膜を成膜し、第４の導電性薄膜（図示せず）を形成する。次に、基板全面にレジストを塗布して、第９のフォトマスクを用いてパターニングし、レジストパターン（図示せず）を形成する。続いて、当該レジストパターンをマスクとして、ＩＴＯエッチャーを用いて第４の導電性薄膜をエッチングし、画素電極５０ｂを形成する。以上の工程を経て、図９の中央に示す部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（画素駆動用ＴＦＴ）と、図９の左側に示すＧＯＬＤ構造のｎ−ｃｈＴＦＴ及び図９の右側に示すｐ−ｃｈＴＦＴ（周辺回路用ＴＦＴ）とを備えたＴＦＴ基板１１００が完成する。

図９に示すように、本実施の形態によるＴＦＴ基板の製造方法を用いて形成されたＴＦＴ基板１１００では、第１及び第２のＴＦＴのゲート電極３７ａ、３７ｂと第３のＴＦＴのゲート電極３３ｃとが互いに異なる材料で形成されている。また、本実施の形態によるＴＦＴ基板の製造方法を用いて形成されたＴＦＴ基板１１００では、第１及び第２のＴＦＴのチャネル領域２５ａ、２５ｂと第３のＴＦＴのチャネル領域２５ｃには、共にｐ型の不純物が低濃度で注入され、第１及び第２のＴＦＴのチャネル領域２５ａ、２５ｂのｐ型不純物濃度は第３のＴＦＴのチャネル領域２５ｃのｐ型不純物濃度より高くなっている。

本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法では、２種類の導電性材料と、導電性材料のうち一方のみを選択的に除去するエッチングガスと、不純物注入の際にマスクとして用いられる複数のレジストパターンとを用いて第１乃至第３のＴＦＴの各ゲート電極を段階的に形成している。これにより、ＴＦＴの形成に必要なフォトリソグラフィ工程が７回になり、画素電極５０ｂを含むＴＦＴ基板１１００の製造に必要なフォトリソグラフィ工程が９回になる。したがって、従来と比較してフォトリソグラフィ工程を少なくとも１回削減でき、ＴＦＴ基板１１００の生産性の向上及び製造コストの低減が実現できる。また、非ＧＯＬＤ構造のＴＦＴを備えたＴＦＴ基板と同じ回数のフォトリソグラフィ工程により、信頼性の高いＧＯＬＤ構造のｎ−ｃｈＴＦＴを有するＴＦＴ基板１１００を製造できる。

次に、本発明の第２の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板、並びにその製造方法について図１０乃至図１２を用いて説明する。図１０乃至図１２は、本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法を示す工程断面図である。図１０乃至図１２では、ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第１のＴＦＴ）の形成領域を図の左側に示し、部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第２のＴＦＴ）の形成領域を図の中央に示し、ｐ−ｃｈＴＦＴ（第３のＴＦＴ）の形成領域を図の右側に示している。本実施の形態によるＴＦＴ装置の製造方法のうち第３のＴＦＴのゲート電極（本実施の形態ではゲート電極３３ｃ’の下層）３３ｃを形成するまでの工程は、図２（ａ）乃至図５（ｄ）に示す第１の実施の形態と同様であるのでその説明を省略する。本実施の形態では、導電性薄膜３６ｃを除去せずにゲート電極３３ｃ’の上層として用いる。

図１０（ａ）に示すように、ゲート電極３７ａ、導電性薄膜３６ｂ、３６ｃをマスクとして、イオンドーピング装置を用いて高濃度のＢイオンをソース領域２２ａ、２２ｂ、ドレイン領域２４ａ、２４ｂ、及びｐ−Ｓｉ膜２０ｃ（図５（ｄ）参照）に注入する。Ｂイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第３のＴＦＴのｐ−Ｓｉ膜２０ｃのうちチャネル領域２５ｃ以外の領域に高濃度のＢイオンが注入され、ソース領域２２ｃ及びドレイン領域２４ｃが形成される。次に、図１０（ｂ）に示すように、基板全面にレジストを塗布して、第５のフォトマスクを用いてパターニングし、レジストパターン５Ｍを形成する。レジストパターン５Ｍは、第１のＴＦＴの形成領域全体、第２のＴＦＴのゲート電極となる領域、及び第３のＴＦＴの形成領域全体に形成される。続いて、レジストパターン５Ｍをマスクとして、塩素系ガスを用いて導電性薄膜３６ｂをドライエッチングし、第２のＴＦＴのゲート電極３７ｂを形成する。ここで、第２のＴＦＴは部分ＧＯＬＤ構造であるため、ゲート電極３７ｂはチャネル領域２５ｂとＬＤＤ領域２３ｂの一部とを覆うように形成される。次に、図１０（ｃ）に示すように、アッシング装置を用いてレジストパターン５Ｍを剥離してエキシマレーザを照射し、注入された不純物を活性化する。

この後、第１の実施の形態と同様に、ゲート電極３７ａ、３７ｂ、３３ｃ’上の基板全面に第１の層間絶縁膜４０を形成する（図１１参照）。次に、図１２に示すように、第６のフォトマスクを用いて層間絶縁膜４０及び絶縁膜３０をパターニングし、コンタクトホール４２ａ、４２ｂ、４２ｃを形成する。次に、層間絶縁膜４０上の基板全面に導電性薄膜４４を形成する。続いて、第７のフォトマスクを用いて導電性薄膜４４をパターニングし、ソース電極４６ａ、４６ｂ、４６ｃ及びドレイン電極４７ａ、４７ｂ、４７ｃ（図示せず）を形成する。次に、ソース電極４６ａ、４６ｂ、４６ｃ及びドレイン電極４７ａ、４７ｂ、４７ｃ上の基板全面に、第２の層間絶縁膜を形成する。次に、第８のフォトマスクを用いて第２の層間絶縁膜をパターニングし、ソース電極４６ｂ上のコンタクトホールを形成する。次に、第２の層間絶縁膜上の基板全面に第４の導電性薄膜を形成し、第９のフォトマスクを用いてパターニングし、画素電極を形成する。以上の工程を経て、部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（画素駆動用ＴＦＴ）と、ＧＯＬＤ構造のｎ−ｃｈＴＦＴ、及びｐ−ｃｈＴＦＴ（周辺回路用ＴＦＴ）とを備えたＴＦＴ基板１１００が完成する。

本実施の形態によるＴＦＴ基板の製造方法を用いて形成されたＴＦＴ基板１１００では、図１２に示すように第１及び第２のＴＦＴのゲート電極３７ａ、３７ｂと第３のＴＦＴのゲート電極３３ｃ’とが互いに異なる構造で形成されている。すなわち、ゲート電極３７ａ、３７ｂは第２の導電性薄膜の単層で構成され、ゲート電極３３ｃは第１及び第２の導電性薄膜の積層で構成されている。なお、レジストマスク５Ｍの形状を第１の実施の形態と同様にしてもよく、その場合第３のＴＦＴのゲート電極３３ｃ’（３３ｃ）は第１の導電性薄膜の単層で構成されることになる。また、本実施の形態によるＴＦＴ基板の製造方法を用いて形成されたＴＦＴ基板１１００では、第１及び第２のＴＦＴのチャネル領域２５ａ、２５ｂと第３のＴＦＴのチャネル領域２５ｃには、共にｐ型の不純物が低濃度で注入され、第１及び第２のＴＦＴのチャネル領域２５ａ、２５ｂのｐ型不純物濃度は第３のＴＦＴのチャネル領域２５ｃのｐ型不純物濃度より高くなっている。

本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法は、ゲート電極３７ａ、第２の導電性薄膜３６ｂ、３６ｃをマスクとして高濃度のｐ型不純物を注入した後にレジストパターン５Ｍを形成し、レジストパターン５Ｍをマスクとして第２のＴＦＴの導電性薄膜３６ｂの一部をエッチングすること以外は第１の実施の形態と同様である。本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法によれば、第１の実施の形態と同様にＴＦＴの形成に必要なフォトリソグラフィ工程が７回になり、画素電極５０ｂを含むＴＦＴ基板１１００の製造に必要なフォトリソグラフィ工程が９回になる。したがって、従来と比較してフォトリソグラフィ工程を少なくとも１回削減でき、ＴＦＴ基板１１００の生産性の向上及び製造コストの低減が実現できる。また、非ＧＯＬＤ構造のＴＦＴを備えたＴＦＴ基板と同じ回数のフォトリソグラフィ工程により、信頼性の高いＧＯＬＤ構造のｎ−ｃｈＴＦＴを有するＴＦＴ基板１１００を製造できる。

次に、本発明の第３の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板、並びにその製造方法について図１３乃至図２０を用いて説明する。図１３乃至図２０は、本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法を示す工程断面図である。図１３乃至図２０では、ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第１のＴＦＴ）の形成領域を図の左側に示し、部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第２のＴＦＴ）の形成領域を図の中央に示し、ｐ−ｃｈＴＦＴ（第３のＴＦＴ）の形成領域を図の右側に示している。

まず、図１３（ａ）に示すように、ガラス基板１０上の全面に、プラズマＣＶＤ装置を用いて、例えば膜厚５０ｎｍの下地ＳｉＮ膜１２と、例えば膜厚２００ｎｍの下地ＳｉＯ_２膜１４と、例えば膜厚４０ｎｍのａ−Ｓｉ膜とをこの順に成膜する。続いて、イオンドーピング装置を用いてａ−Ｓｉ膜の全面にＢイオンを注入する。Ｂイオンの注入は、例えば加速エネルギー１０ｋｅＶ、ドーズ量１×１０^１２ｃｍ^−２で行われる。その後、エキシマレーザを用いてａ−Ｓｉ膜のレーザ結晶化を行い、ｐ−Ｓｉ膜２０を形成する。次に、図１３（ｂ）に示すように、基板全面にレジストを塗布して、第１のフォトマスクを用いてパターニングし、レジストパターン１Ｍを形成する。レジストパターン１Ｍは、第１乃至第３のＴＦＴの形成領域全体をそれぞれ覆うように形成される。続いて、レジストパターン１Ｍをマスクとしてフッ素系ガスを用いてｐ−Ｓｉ膜２０をドライエッチングし、島状のｐ−Ｓｉ膜２０ａ、２０ｂ、２０ｃを形成する。なお、ａ−Ｓｉ膜中にＢを添加する方法として、上記のようなＢイオンの注入に代えて、ａ−Ｓｉ膜を成膜する際にＢ_２Ｈ_６ガスをＳｉＨ_４ガス流量に対し数ｐｐｍ程度添加してもよい。また、レーザ結晶化後、又は島状にエッチングした後のｐ−Ｓｉ膜２０（２０ａ、２０ｂ、２０ｃ）に、イオンドーピング装置を用いてＢイオンを注入してもよい。

レジストパターン１Ｍを剥離した後、図１４に示すように、ｐ−Ｓｉ膜２０ａ、２０ｂ、２０ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えば膜厚６０ｎｍのＳｉＯ_２膜を成膜し、絶縁膜３０を形成する。次に、基板全面にレジストを塗布して、第２のフォトマスクを用いてパターニングし、レジストパターン２Ｍを形成する。レジストパターン２Ｍは、第３のＴＦＴの形成領域全体を覆うように形成される。続いて、レジストパターン２Ｍをマスクとして、イオンドーピング装置を用いて低濃度のＢイオンをｐ−Ｓｉ膜２０ａ、２０ｂに注入する。Ｂイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量１×１０^１２ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第１及び第２のＴＦＴのチャネル領域のｐ型不純物濃度が第３のＴＦＴのチャネル領域のｐ型不純物濃度より若干高くなる。

レジストパターン２Ｍを剥離した後、図１５（ａ）に示すように、絶縁膜３０上の全面にスパッタ装置を用いて例えば膜厚２００ｎｍのＭｏ膜を成膜し、第１の導電性薄膜３２を形成する。次に、図１５（ｂ）に示すように、基板全面にレジストを塗布して、第３のフォトマスクを用いてパターニングし、レジストパターン３Ｍを形成する。レジストパターン３Ｍは、第１及び第２のＴＦＴのチャネル領域となる領域と、第３のＴＦＴの形成領域全体とを覆うように形成される。続いて、レジストパターン３Ｍをマスクとして導電性薄膜３２をエッチングし、ゲート電極下層３４ａ、３４ｂ、及び導電性薄膜３２ｃを形成する。レジストパターン３Ｍを剥離した後、図１５（ｃ）に示すように、ゲート電極下層３４ａ、３４ｂ、導電性薄膜３２ｃをマスクとして、イオンドーピング装置を用いて低濃度のＰイオンをｐ−Ｓｉ膜２０ａ、２０ｂに注入する。Ｐイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量８×１０^１３ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第１のＴＦＴのチャネル領域２５ａ以外のｐ−Ｓｉ膜２６ａ、及び第２のＴＦＴのチャネル領域２５ｂ以外のｐ−Ｓｉ膜２６ｂに低濃度のＰイオンが注入される。

次に、図１６（ａ）に示すように、ゲート電極下層３４ａ、３４ｂ、第１の導電性薄膜３２ｃ上の基板全面に、スパッタ装置を用いて例えば膜厚３００ｎｍのＡｌ−Ｔｉ膜を成膜し、第２の導電性薄膜３６を形成する。次に、図１６（ｂ）に示すように、基板全面にレジストを塗布して、第４のフォトマスクを用いてパターニングし、レジストパターン４Ｍを形成する。レジストパターン４Ｍは、第１のＴＦＴのチャネル領域２５ａ、及びＬＤＤ領域になる領域のｐ−Ｓｉ膜２６ａと、第２のＴＦＴのチャネル領域２５ｂ、及びＬＤＤ領域になる領域のｐ−Ｓｉ膜２６ｂと、第３のＴＦＴのゲート電極になる領域を覆うように形成される。続いて、レジストパターン４Ｍをマスクとして、塩素系ガスを用いてＡｌ−Ｔｉ膜からなる導電性薄膜３６をドライエッチングし、ゲート電極上層３８ａ、導電性薄膜３６ｂ、３６ｃを形成する。このとき、Ｍｏ膜からなる第１の導電性薄膜３２ｃはエッチングされずに残存する。このエッチングにより、第１のＴＦＴのゲート電極３９ａが形成される。ゲート電極３９ａは、チャネル領域２５ａ上に形成されたゲート電極下層３４ａと、チャネル領域２５ａ上及びＬＤＤ領域になる領域上に形成されたゲート電極上層３８ａとの積層構造を有している。レジストパターン４Ｍを剥離した後、図１６（ｃ）に示すように、ゲート電極上層３８ａ、導電性薄膜３６ｂ、３６ｃ、及び導電性薄膜３２ｃをマスクとして、イオンドーピング装置を用いて高濃度のＰイオンをｐ−Ｓｉ膜２６ａ、２６ｂに注入する。Ｐイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量２×１０^１５ｃｍ^−２で絶縁膜３０越しに行われる。これにより、ｐ−Ｓｉ膜２６ａのうちＬＤＤ領域２３ａ以外の領域に高濃度のＰイオンが注入され、ソース領域２２ａ及びドレイン領域２４ａが形成される。また、ｐ−Ｓｉ膜２６ｂのうちＬＤＤ領域２３ｂ以外の領域に高濃度のＰイオンが注入され、ソース領域２２ｂ及びドレイン領域２４ｂが形成される。次に、図１６（ｄ）に示すように、Ａｌ−Ｔｉ膜からなる導電性薄膜３６ｃをマスクとして、フッ素系ガスを用いてＭｏ膜からなる導電性薄膜３２ｃをドライエッチングする。これにより、第３のＴＦＴのゲート電極３３ｃが形成される。なお、第２の導電性薄膜３６をエッチングした後、レジストパターン４Ｍをそのまま残しておいて、Ｐイオンの注入や第１の導電性薄膜３２ｃのエッチングを行っても特に問題はない。

次に、図１７（ａ）に示すように、基板全面にレジストを塗布して、第５のフォトマスクを用いてパターニングし、レジストパターン５Ｍを形成する。レジストパターン５Ｍは、第１のＴＦＴの形成領域全体、及び第２のＴＦＴのゲート電極となる領域に形成される。続いて、レジストパターン５Ｍ及び導電性薄膜３６ｂ、３６ｃをマスクとして、イオンドーピング装置を用いて高濃度のＢイオンをソース領域２２ｂ、ドレイン領域２４ｂ、ｐ−Ｓｉ膜２０ｃに注入する。Ｂイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２で絶縁膜３０越しに行われる。これにより、ｐ−ｃｈＴＦＴのｐ−Ｓｉ膜２０ｃのうちチャネル領域２５ｃ以外の領域に高濃度のＢイオンが注入され、ソース領域２２ｃ及びドレイン領域２４ｃが形成される。ここで、第２のｎ−ｃｈＴＦＴのソース領域２２ｂ及びドレイン領域２４ｂにもＢイオンが注入されるが、Ｂイオンのドーズ量は既に注入されているＰイオンのドーズ量の半分程度であるため、ｎ型からｐ型に導電型が反転することはない。次に、図１７（ｂ）に示すように、レジストパターン５Ｍをマスクとして、塩素系ガスを用いてＡｌ−Ｔｉ膜からなる導電性薄膜３６ｂ、３６ｃをドライエッチングする。このエッチングでは、Ｍｏ膜からなるゲート電極３３ｃは除去されずに残存する。これにより、第２のＴＦＴのゲート電極３９ｂが形成されるとともに、第３のＴＦＴのゲート電極３３ｃ上の導電性薄膜３６ｃが除去される。ここで、第２のＴＦＴは部分ＧＯＬＤ構造であるため、ゲート電極３９ｂはチャネル領域２５ｂとＬＤＤ領域２３ｂの一部とを覆うように形成される。ゲート電極３９ｂは、チャネル領域２５ｂ上に形成されたゲート電極下層３４ｂと、チャネル領域２５ｂ上及びＬＤＤ領域２３ｂ上の一部に形成されたゲート電極上層３８ｂとの積層構造を有している。次に、アッシング装置を用いてレジストパターン５Ｍを剥離した後に、図１７（ｃ）に示すようにエキシマレーザを照射し、注入された不純物を活性化する。なお、第１の導電性薄膜３２と第２の導電性薄膜３６の双方が高融点金属又は半導体材料で形成されていれば、不純物を活性化する方法として、アニール炉で熱処理する方法を用いることもできる。

次に、図１８（ａ）に示すように、ゲート電極３９ａ、３９ｂ、３３ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えば膜厚３７０ｎｍのＳｉＮ膜を成膜し、水素を含む第１の層間絶縁膜４０を形成する。層間絶縁膜４０の水素化の方法としては、水素雰囲気中でのアニール処理や水素プラズマ処理が用いられる。次いで、窒素雰囲気中で３８０℃、２時間の熱処理を行う。次に、図１８（ｂ）に示すように、基板全面にレジストを塗布して、第６のフォトマスクを用いてパターニングし、レジストパターン６Ｍを形成する。続いて、レジストパターン６Ｍをマスクとして、フッ素系ガスを用いて層間絶縁膜４０及び絶縁膜３０をドライエッチングし、コンタクトホール４２ａ、４２ｂ、４２ｃを形成する。

レジストパターン６Ｍを剥離した後、図１９に示すように、層間絶縁膜４０上の基板全面に、スパッタ装置を用いて例えば膜厚１００ｎｍのＴｉ膜、膜厚２００ｎｍのＡｌ膜、及び膜厚１００ｎｍのＴｉ膜をこの順に成膜し、第３の導電性薄膜４４を形成する。次に、基板全面にレジストを塗布して、第７のフォトマスクを用いてパターニングし、レジストパターン（図示せず）を形成する。続いて、当該レジストパターンをマスクとして、塩素系ガスを用いて導電性薄膜４４をドライエッチングし、図２０に示すように、ソース電極４６ａ、４６ｂ、４６ｃ及びドレイン電極４７ａ、４７ｂ、４７ｃを形成する。ソース電極４６ａ、４６ｂ、４６ｃは、ソース領域２２ａ、２２ｂ、２２ｃにそれぞれ接続されている。またドレイン電極４７ａ、４７ｂ、４７ｃは、ドレイン領域２４ａ、２４ｂ、２４ｃにそれぞれ接続されている。その後、レジストパターンを剥離する。以上の工程により、図２０の左側に示すＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第１のＴＦＴ）、図２０の中央に示す部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第２のＴＦＴ）、及び図２０の右側に示すｐ−ｃｈＴＦＴ（第３のＴＦＴ）を備えた本実施の形態によるＴＦＴ装置が完成する。

次に、ソース電極４６ａ、４６ｂ、４６ｃ及びドレイン電極４７ａ、４７ｂ、４７ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えば膜厚４００ｎｍのＳｉＮ膜を成膜し、第２の層間絶縁膜４８を形成する。次に、基板全面にレジストを塗布して、第８のフォトマスクを用いてパターニングし、レジストパターン（図示せず）を形成する。続いて、当該レジストパターンをマスクとして、フッ素系ガスを用いて層間絶縁膜４８をドライエッチングし、ソース電極４６ｂ上にコンタクトホール５２ｂを形成する。次に、層間絶縁膜４８上の基板全面に、スパッタ装置を用いて例えば膜厚７０ｎｍのＩＴＯ膜を成膜し、第４の導電性薄膜（図示せず）を形成する。次に、基板全面にレジストを塗布して、第９のフォトマスクを用いてパターニングし、レジストパターン（図示せず）を形成する。続いて、当該レジストパターンをマスクとして、ＩＴＯエッチャーを用いて第４の導電性薄膜をエッチングし、画素電極５０ｂを形成する。以上の工程を経て、図２０の中央に示す部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（画素駆動用ＴＦＴ）と、図２０の左側に示すＧＯＬＤ構造のｎ−ｃｈＴＦＴ、及び図２０の右側に示すｐ−ｃｈＴＦＴ（周辺回路用ＴＦＴ）とを備えたＴＦＴ基板１１００が完成する。

図２０に示すように、本実施の形態によるＴＦＴ基板の製造方法を用いて形成されたＴＦＴ基板１１００では、第１及び第２のＴＦＴのゲート電極３９ａ、３９ｂと第３のＴＦＴのゲート電極３３ｃとが互いに異なる構造で形成されている。すなわち、ゲート電極３９ａ、３９ｂは第１の導電性薄膜と第１の導電性薄膜より幅の広い第２の導電性薄膜との積層で構成され、ゲート電極３３ｃは第１の導電性薄膜の単層で構成されている。また、本実施の形態によるＴＦＴ基板の製造方法を用いて形成されたＴＦＴ基板１１００では、第１及び第２のＴＦＴのチャネル領域２５ａ、２５ｂと第３のＴＦＴのチャネル領域２５ｃには、共にｐ型の不純物が低濃度で注入され、第１及び第２のＴＦＴのチャネル領域２５ａ、２５ｂのｐ型不純物濃度は第３のＴＦＴのチャネル領域２５ｃのｐ型不純物濃度より高くなっている。

本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法では、２種類の導電性材料と、導電性材料のうち一方のみを選択的に除去するエッチングガスと、不純物注入の際にマスクとして用いられる複数のレジストパターンとを用いて第１乃至第３のＴＦＴの各ゲート電極を段階的に形成している。これにより、ＴＦＴの形成に必要なフォトリソグラフィ工程が７回になり、画素電極５０ｂを含むＴＦＴ基板１１００の製造に必要なフォトリソグラフィ工程が９回になる。したがって、従来と比較してフォトリソグラフィ工程を少なくとも１回削減でき、ＴＦＴ基板１１００の生産性の向上及び製造コストの低減が実現できる。また、非ＧＯＬＤ構造のＴＦＴを備えたＴＦＴ基板と同じ回数のフォトリソグラフィ工程により、信頼性の高いＧＯＬＤ構造のｎ−ｃｈＴＦＴを有するＴＦＴ基板１１００を製造できる。

次に、本発明の第４の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板、並びにその製造方法について図２１乃至図２３を用いて説明する。図２１乃至図２３は、本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法を示す工程断面図である。図２１乃至図２３では、ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第１のＴＦＴ）の形成領域を図の左側に示し、部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第２のＴＦＴ）の形成領域を図の中央に示し、ｐ−ｃｈＴＦＴ（第３のＴＦＴ）の形成領域を図の右側に示している。本実施の形態によるＴＦＴ装置の製造方法のうち第３のＴＦＴのゲート電極（本実施の形態ではゲート電極３３ｃ’の下層）３３ｃを形成するまでの工程は、図１３（ａ）乃至図１６（ｄ）に示す第３の実施の形態と同様であるのでその説明を省略する。本実施の形態では、導電性薄膜３６ｃを除去せずにゲート電極３３ｃ’の上層として用いる。

図２１（ａ）に示すように、ゲート電極上層３８ａ、導電性薄膜３６ｂ、３６ｃをマスクとして、イオンドーピング装置を用いて高濃度のＢイオンをソース領域２２ａ、２２ｂ、ドレイン領域２４ａ、２４ｂ、及びｐ−Ｓｉ膜２０ｃ（図１６（ｄ）参照）に注入する。Ｂイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第３のＴＦＴのｐ−Ｓｉ膜２０ｃのうちチャネル領域２５ｃ以外の領域に高濃度のＢイオンが注入され、ソース領域２２ｃ及びドレイン領域２４ｃが形成される。ここで、第１及び第２のｎ−ｃｈＴＦＴのソース領域２２ａ、２２ｂ及びドレイン領域２４ａ、２４ｂにもＢイオンが注入されるが、Ｂイオンのドーズ量は既に注入されているＰイオンのドーズ量の半分程度であるため、ｎ型からｐ型に導電型が反転することはない。次に、図２１（ｂ）に示すように、基板全面にレジストを塗布して、第５のフォトマスクを用いてパターニングし、レジストパターン５Ｍを形成する。レジストパターン５Ｍは、第１のＴＦＴの形成領域全体、第２のＴＦＴのゲート電極となる領域、及び第３のＴＦＴの形成領域全体に形成される。続いて、レジストパターン５Ｍをマスクとして、塩素系ガスを用いて導電性薄膜３６ｂをドライエッチングし、ゲート電極３９ｂを形成する。ゲート電極３９ｂは、チャネル領域２５ｂ上に形成されたゲート電極下層３４ｂと、チャネル領域２５ｂ上及びＬＤＤ領域２３ｂ上の一部に形成されたゲート電極上層３８ｂとの積層構造を有している。次に、図２１（ｃ）に示すように、アッシング装置を用いてレジストパターン５Ｍを剥離してエキシマレーザを照射し、注入された不純物を活性化する。

この後、第３の実施の形態と同様に、ゲート電極３９ａ、３９ｂ、３３ｃ’上の基板全面に第１の層間絶縁膜４０を形成する（図２２参照）。次に、図２３に示すように、第６のフォトマスクを用いて層間絶縁膜４０及び絶縁膜３０をパターニングし、コンタクトホール４２ａ、４２ｂ、４２ｃを形成する。次に、層間絶縁膜４０上の基板全面に導電性薄膜４４を形成する。続いて、第７のフォトマスクを用いて導電性薄膜４４をパターニングし、ソース電極４６ａ、４６ｂ、４６ｃ及びドレイン電極４７ａ、４７ｂ、４７ｃ（図示せず）を形成する。次に、ソース電極４６ａ、４６ｂ、４６ｃ及びドレイン電極４７ａ、４７ｂ、４７ｃ上の基板全面に、第２の層間絶縁膜を形成する。次に、第８のフォトマスクを用いて第２の層間絶縁膜をパターニングし、ソース電極４６ｂ上のコンタクトホールを形成する。次に、第２の層間絶縁膜上の基板全面に第４の導電性薄膜を形成し、第９のフォトマスクを用いてパターニングし、画素電極を形成する。以上の工程を経て、部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（画素駆動用ＴＦＴ）と、ＧＯＬＤ構造のｎ−ｃｈＴＦＴ、及びｐ−ｃｈＴＦＴ（周辺回路用ＴＦＴ）とを備えたＴＦＴ基板１１００が完成する。

本実施の形態によるＴＦＴ基板の製造方法を用いて形成されたＴＦＴ基板１１００では、図２３に示すように第１及び第２のＴＦＴのゲート電極３９ａ、３９ｂと第３のＴＦＴのゲート電極３３ｃ’とが互いに異なる構造で形成されている。すなわち、ゲート電極３９ａ、３９ｂは第１の導電性薄膜と第１の導電性薄膜より幅の広い第２の導電膜の積層で構成され、ゲート電極３３ｃ’はほぼ同一幅の第１及び第２の導電性薄膜の積層で構成されている。なお、レジストマスク５Ｍの形状を第３の実施の形態と同様にしてもよく、その場合第３のＴＦＴのゲート電極３３ｃ’（３３ｃ）は第１の導電性薄膜の単層で構成されることになる。また、本実施の形態によるＴＦＴ基板の製造方法を用いて形成されたＴＦＴ基板１１００では、第１及び第２のＴＦＴのチャネル領域２５ａ、２５ｂと第３のＴＦＴのチャネル領域２５ｃには、共にｐ型の不純物が低濃度で注入され、第１及び第２のＴＦＴのチャネル領域２５ａ、２５ｂのｐ型不純物濃度は第３のＴＦＴのチャネル領域２５ｃのｐ型不純物濃度より高くなっている。

本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法は、ゲート電極３９ａ、第２の導電性薄膜３６ｂ、３６ｃをマスクとして高濃度のｐ型不純物を注入した後にレジストパターン５Ｍを形成し、レジストパターン５Ｍをマスクとして第２のＴＦＴの導電性薄膜３６ｂの一部をエッチングすること以外は第１の実施の形態と同様である。本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法によれば、第１の実施の形態と同様にＴＦＴの形成に必要なフォトリソグラフィ工程が７回になり、画素電極５０ｂを含むＴＦＴ基板１１００の製造に必要なフォトリソグラフィ工程が９回になる。したがって、従来と比較してフォトリソグラフィ工程を少なくとも１回削減でき、ＴＦＴ基板１１００の生産性の向上及び製造コストの低減が実現できる。また、非ＧＯＬＤ構造のＴＦＴを備えたＴＦＴ基板と同じ回数のフォトリソグラフィ工程により、信頼性の高いＧＯＬＤ構造のｎ−ｃｈＴＦＴを有するＴＦＴ基板１１００を製造できる。

次に、本発明の第５の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板、並びにその製造方法について図２４乃至図３１を用いて説明する。図２４乃至図３１は、本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法を示す工程断面図である。図２４乃至図３１では、ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第１のＴＦＴ）の形成領域を図の左側に示し、部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第２のＴＦＴ）の形成領域を図の中央に示し、ｐ−ｃｈＴＦＴ（第３のＴＦＴ）の形成領域を図の右側に示している。

まず、図２４（ａ）に示すように、ガラス基板１０上の全面に、プラズマＣＶＤ装置を用いて、例えば膜厚５０ｎｍの下地ＳｉＮ膜１２と、例えば膜厚２００ｎｍの下地ＳｉＯ_２膜１４と、例えば膜厚４０ｎｍのａ−Ｓｉ膜とをこの順に成膜する。続いて、イオンドーピング装置を用いてａ−Ｓｉ膜の全面にＢイオンを注入する。Ｂイオンの注入は、例えば加速エネルギー１０ｋｅＶ、ドーズ量１×１０^１２ｃｍ^−２で行われる。その後、エキシマレーザを用いてａ−Ｓｉ膜のレーザ結晶化を行い、ｐ−Ｓｉ膜２０を形成する。次に、図２４（ｂ）に示すように、基板全面にレジストを塗布して、第１のフォトマスクを用いてパターニングし、レジストパターン１Ｍを形成する。レジストパターン１Ｍは、第１乃至第３のＴＦＴの形成領域全体をそれぞれ覆うように形成される。続いて、レジストパターン１Ｍをマスクとしてフッ素系ガスを用いてｐ−Ｓｉ膜２０をドライエッチングし、島状のｐ−Ｓｉ膜２０ａ、２０ｂ、２０ｃを形成する。なお、ａ−Ｓｉ膜中にＢを添加する方法として、上記のようなＢイオンの注入に代えて、ａ−Ｓｉ膜を成膜する際にＢ_２Ｈ_６ガスをＳｉＨ_４ガス流量に対し数ｐｐｍ程度添加してもよい。また、レーザ結晶化後、又は島状にエッチングした後のｐ−Ｓｉ膜２０（２０ａ、２０ｂ、２０ｃ）に、イオンドーピング装置を用いてＢイオンを注入してもよい。

レジストパターン１Ｍを剥離した後、図２５に示すように、ｐ−Ｓｉ膜２０ａ、２０ｂ、２０ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えば膜厚６０ｎｍのＳｉＯ_２膜を成膜し、絶縁膜３０を形成する。次に、基板全面にレジストを塗布して、第２のフォトマスクを用いてパターニングし、レジストパターン２Ｍを形成する。レジストパターン２Ｍは、第１のＴＦＴのチャネル領域２５ａになる領域と、第２のＴＦＴのチャネル領域２５ｂになる領域と、第３のＴＦＴの形成領域全体とを覆うように形成される。続いて、レジストパターン２Ｍをマスクとして、イオンドーピング装置を用いて低濃度のＰイオンをｐ−Ｓｉ膜２０ａ、２０ｂに注入する。Ｐイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量８×１０^１３ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第１のｎ−ｃｈＴＦＴのチャネル領域２５ａ以外のｐ−Ｓｉ膜２１ａと、第２のｎ−ｃｈＴＦＴのチャネル領域２５ｂ以外のｐ−Ｓｉ膜２１ｂとにＰイオンが注入される。

レジストパターン２Ｍを剥離した後、図２６（ａ）に示すように、絶縁膜３０上の全面にスパッタ装置を用いて例えば膜厚２００ｎｍのＭｏ膜を成膜し、第１の導電性薄膜３２を形成する。次に、図２６（ｂ）に示すように、基板全面にレジストを塗布して、第３のフォトマスクを用いてパターニングし、レジストパターン３Ｍを形成する。レジストパターン３Ｍは、第１及び第２のＴＦＴの形成領域全体を覆うように形成される。続いて、レジストパターン３Ｍをマスクとして導電性薄膜３２をエッチングし、導電性薄膜３２ａ、３２ｂを形成する。レジストパターン３Ｍを剥離した後、図２６（ｃ）に示すように、導電性薄膜３２ａ、３２ｂをマスクとして、イオンドーピング装置を用いてＰイオンをｐ−Ｓｉ膜２０ｃに注入する。Ｐイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量１×１０^１２ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第３のＴＦＴのチャネル領域にはｐ型とｎ型の不純物が注入されることになる。

次に、図２７（ａ）に示すように、第１の導電性薄膜３２ａ、３２ｂ上の基板全面に、スパッタ装置を用いて例えば膜厚３００ｎｍのＡｌ−Ｔｉ膜を成膜し、第２の導電性薄膜３６を形成する。次に、図２７（ｂ）に示すように、基板全面にレジストを塗布して、第４のフォトマスクを用いてパターニングし、レジストパターン４Ｍを形成する。レジストパターン４Ｍは、第１乃至第３のＴＦＴのゲート電極になる領域をそれぞれ覆うように形成される。続いて、レジストパターン４Ｍをマスクとして、塩素系ガスを用いてＡｌ−Ｔｉ膜からなる導電性薄膜３６をドライエッチングし、ゲート電極上層３８ａ、３８ｂ及びゲート電極３８ｃを形成する。このとき、Ｍｏ膜からなる第１の導電性薄膜３２ａ、３２ｂはエッチングされずに残存する。レジストパターン４Ｍを剥離した後、図２７（ｃ）に示すように、導電性薄膜３２ａ、３２ｂ及びゲート電極３８ｃをマスクとして、イオンドーピング装置を用いて高濃度のＢイオンをｐ−Ｓｉ膜２０ｃに注入する。Ｂイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２で絶縁膜３０越しに行われる。これにより、ｐ−Ｓｉ膜２０ｃのうちチャネル領域２５ｃ以外の領域に高濃度のＢイオンが注入され、ソース領域２２ｃ及びドレイン領域２４ｃが形成される。次に、図２７（ｄ）に示すように、Ａｌ−Ｔｉ膜からなるゲート電極上層３８ａ、３８ｂをマスクとして、フッ素系ガスを用いてＭｏ膜からなる導電性薄膜３２ａ、３２ｂをドライエッチングする。これにより、第１のＴＦＴのゲート電極３９ａと、第２のＴＦＴのゲート電極３９ｂとが形成される。ゲート電極３９ａはゲート電極下層３４ａとゲート電極上層３８ａとの積層構造を有し、ゲート電極３９ｂはゲート電極下層３４ｂとゲート電極上層３８ｂとの積層構造を有している。なお、ゲート電極上層３８ａ、３８ｂを形成した後、レジストパターン４Ｍをそのまま残しておいて、Ｂイオンの注入や第１の導電性薄膜３２ａ、３２ｂのエッチングを行っても特に問題はない。

次に、図２８（ａ）に示すように、基板全面にレジストを塗布して、第５のフォトマスクを用いてパターニングし、レジストパターン５Ｍを形成する。レジストパターン５Ｍは、第２のＴＦＴのチャネル領域及びＬＤＤ領域になる領域と、第３のＴＦＴの形成領域全体とを覆うように形成される。続いて、レジストパターン５Ｍ及びゲート電極３９ａをマスクとして、イオンドーピング装置を用いて高濃度のＰイオンをｐ−Ｓｉ膜２１ａ、２１ｂに注入する。Ｐイオンの注入は、例えば加速エネルギー４０ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２で絶縁膜３０越しに行われる。これにより、第１のＴＦＴのｐ−Ｓｉ膜２１ａのうちＬＤＤ領域２３ａ以外の領域に高濃度のＰイオンが注入され、ソース領域２２ａ及びドレイン領域２４ａが形成される。また、第２のＴＦＴのｐ−Ｓｉ膜２１ｂのうちＬＤＤ領域２３ｂ以外の領域に高濃度のＰイオンが注入され、ソース領域２２ｂ及びドレイン領域２４ｂが形成される。次に、アッシング装置を用いてレジストパターン５Ｍを剥離した後に、図２８（ｂ）に示すようにエキシマレーザを照射し、注入された不純物を活性化する。なお、第１の導電性薄膜３２と第２の導電性薄膜３６の双方が高融点金属又は半導体材料で形成されていれば、不純物を活性化する方法として、アニール炉で熱処理する方法を用いることもできる。

次に、図２９（ａ）に示すように、ゲート電極３９ａ、３９ｂ、３８ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えば膜厚３７０ｎｍのＳｉＮ膜を成膜し、水素を含む第１の層間絶縁膜４０を形成する。層間絶縁膜４０の水素化の方法としては、水素雰囲気中でのアニール処理や水素プラズマ処理が用いられる。次いで、窒素雰囲気中で３８０℃、２時間の熱処理を行う。次に、図２９（ｂ）に示すように、基板全面にレジストを塗布して、第６のフォトマスクを用いてパターニングし、レジストパターン６Ｍを形成する。続いて、レジストパターン６Ｍをマスクとして、フッ素系ガスを用いて層間絶縁膜４０及び絶縁膜３０をドライエッチングし、コンタクトホール４２ａ、４２ｂ、４２ｃを形成する。

レジストパターン６Ｍを剥離した後、図３０（ａ）に示すように、層間絶縁膜４０上の基板全面に、スパッタ装置を用いて例えば膜厚１００ｎｍのＴｉ膜、膜厚２００ｎｍのＡｌ膜、及び膜厚１００ｎｍのＴｉ膜をこの順に成膜し、第３の導電性薄膜４４を形成する。次に、基板全面にレジストを塗布して、第７のフォトマスクを用いてパターニングし、レジストパターン７Ｍを形成する。続いて、レジストパターン７Ｍをマスクとして、塩素系ガスを用いて導電性薄膜４４をドライエッチングし、ソース電極４６ａ、４６ｂ、４６ｃ及びドレイン電極４７ａ、４７ｂ、４７ｃを形成する。ソース電極４６ａ、４６ｂ、４６ｃは、ソース領域２２ａ、２２ｂ、２２ｃにそれぞれ接続される。またドレイン電極４７ａ、４７ｂ、４７ｃは、ドレイン領域２４ａ、２４ｂ、２４ｃにそれぞれ接続される。その後、レジストパターン７Ｍを剥離する。以上の工程により、ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第１のＴＦＴ）、部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（第２のＴＦＴ）、及びｐ−ｃｈＴＦＴ（第３のＴＦＴ）を備えた本実施の形態によるＴＦＴ装置が完成する。

次に、図３１に示すように、ソース電極４６ａ、４６ｂ、４６ｃ及びドレイン電極４７ａ、４７ｂ、４７ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えば膜厚４００ｎｍのＳｉＮ膜を成膜し、第２の層間絶縁膜４８を形成する。次に、基板全面にレジストを塗布して、第８のフォトマスクを用いてパターニングし、レジストパターン（図示せず）を形成する。続いて、当該レジストパターンをマスクとして、フッ素系ガスを用いて層間絶縁膜４８をドライエッチングし、ソース電極４６ｂ上にコンタクトホール５２ｂを形成する。次に、層間絶縁膜４８上の基板全面に、スパッタ装置を用いて例えば膜厚７０ｎｍのＩＴＯ膜を成膜し、第４の導電性薄膜（図示せず）を形成する。次に、基板全面にレジストを塗布して、第９のフォトマスクを用いてパターニングし、レジストパターン（図示せず）を形成する。続いて、当該レジストパターンをマスクとして、ＩＴＯエッチャーを用いて第４の導電性薄膜をエッチングし、画素電極５０ｂを形成する。以上の工程を経て、図３１の中央に示す部分ＧＯＬＤ構造のｎ−ｃｈＴＦＴ（画素駆動用ＴＦＴ）と、図３１の左側に示すＧＯＬＤ構造のｎ−ｃｈＴＦＴ、及び図３１の右側に示すｐ−ｃｈＴＦＴ（周辺回路用ＴＦＴ）とを備えたＴＦＴ基板１１００が完成する。

図３１に示すように、本実施の形態によるＴＦＴ基板の製造方法を用いて形成されたＴＦＴ基板１１００では、第１及び第２のＴＦＴのゲート電極３９ａ、３９ｂと第３のＴＦＴのゲート電極３８ｃとが互いに異なる構造で形成されている。すなわち、ゲート電極３９ａ、３９ｂは第１及び第２の導電性薄膜の積層で構成され、ゲート電極３８ｃは第２の導電性薄膜の単層で構成されている。また、本実施の形態によるＴＦＴ基板の製造方法を用いて形成されたＴＦＴ基板１１００では、第１及び第２のＴＦＴのチャネル領域２５ａ、２５ｂにはｐ型の不純物が低濃度で注入され、第３のＴＦＴのチャネル領域２５ｃにはｐ型及びｎ型の不純物が低濃度で注入されている。

本実施の形態によるＴＦＴ装置及びＴＦＴ基板の製造方法では、２種類の導電性材料と、導電性材料のうち一方のみを選択的に除去するエッチングガスと、不純物注入の際にマスクとして用いられる複数のレジストパターンとを用いて第１乃至第３のＴＦＴの各ゲート電極３９ａ、３９ｂ、３８ｃを段階的に形成している。これにより、ＴＦＴの形成に必要なフォトリソグラフィ工程が７回になり、画素電極５０ｂを含むＴＦＴ基板１１００の製造に必要なフォトリソグラフィ工程が９回になる。したがって、従来と比較してフォトリソグラフィ工程を少なくとも１回削減でき、ＴＦＴ基板１１００の生産性の向上及び製造コストの低減が実現できる。また、非ＧＯＬＤ構造のＴＦＴを備えたＴＦＴ基板と同じ回数のフォトリソグラフィ工程により、信頼性の高いＧＯＬＤ構造のｎ−ｃｈＴＦＴを有するＴＦＴ基板１１００を製造できる。

本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では液晶表示装置を例に挙げたが、本発明はこれに限らず、有機ＥＬ表示装置や無機ＥＬ表示装置等の他の表示装置にも適用できる。

以上説明した本実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置は、以下のようにまとめられる。
（付記１）
チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がｎ型の第１の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がｎ型の第２の薄膜トランジスタと、導電型がｐ型の第３の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
前記基板上に低濃度のｐ型不純物を含む半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に所定形状の第１の導電性薄膜を形成し、
前記第１の導電性薄膜をマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層に低濃度のｐ型不純物を注入し、
前記絶縁膜上に所定形状の第１のレジストパターンを形成し、
前記第１の導電性薄膜及び前記第１のレジストパターンをマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層にｎ型不純物を注入して、前記第１及び第２の薄膜トランジスタの低濃度不純物領域及びソース／ドレイン領域を形成し、
前記第１の導電性薄膜上及び前記絶縁膜上に所定形状の第２の導電性薄膜を形成するとともに、前記絶縁膜上に前記第１の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の導電性薄膜と前記第１の薄膜トランジスタのゲート電極とをマスクとして前記第１及び第２の薄膜トランジスタのソース／ドレイン領域にｎ型不純物をさらに注入し、
前記第２の導電性薄膜をマスクとして前記第１の導電性薄膜をエッチングして、前記第３の薄膜トランジスタのゲート電極を形成し、
前記第２の導電性薄膜上に所定形状の第２のレジストパターンを形成し、
前記第２の導電性薄膜をマスクとして前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入して、前記第３の薄膜トランジスタのソース／ドレイン領域を形成し、
前記第２のレジストパターンをマスクとして前記第２の導電性薄膜をエッチングして、前記第２の薄膜トランジスタのゲート電極を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記２）
付記１記載の薄膜トランジスタ装置の製造方法において、
前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入する前に前記第２のレジストパターンを形成し、
前記第２のレジストパターンを前記第２の導電性薄膜とともにマスクとして用いて前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記３）
付記２記載の薄膜トランジスタ装置の製造方法において、
前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入するのと同時に、前記第２の薄膜トランジスタのソース／ドレイン領域にｐ型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記４）
付記１記載の薄膜トランジスタ装置の製造方法において、
前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入した後に前記第２のレジストパターンを形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記５）
付記４記載の薄膜トランジスタ装置の製造方法において、
前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入するのと同時に、前記第１及び第２の薄膜トランジスタのソース／ドレイン領域にｐ型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記６）
チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がｎ型の第１の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がｎ型の第２の薄膜トランジスタと、導電型がｐ型の第３の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
前記基板上に低濃度のｐ型不純物を含む半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に所定形状の第１のレジストパターンを形成し、
前記第１のレジストパターンをマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層に低濃度のｐ型不純物を注入し、
前記絶縁膜上に前記第１及び第２の薄膜トランジスタのゲート電極の一部となるゲート電極下層と所定形状の第１の導電性薄膜とを形成し、
前記第１及び第２の薄膜トランジスタのゲート電極下層と前記第１の導電性薄膜とをマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層にｎ型不純物を注入して、前記第１及び第２の薄膜トランジスタの低濃度不純物領域及びソース／ドレイン領域を形成し、
前記第１及び第２の薄膜トランジスタのゲート電極下層並びに前記第１の導電性薄膜上に前記第１の薄膜トランジスタのゲート電極の他部となるゲート電極上層及び所定形状の第２の導電性薄膜を形成し、
前記第１の薄膜トランジスタのゲート電極上層並びに前記第１及び第２の導電性薄膜をマスクとして前記第１及び第２の薄膜トランジスタのソース／ドレイン領域にｎ型不純物をさらに注入し、
前記第２の導電性薄膜をマスクとして前記第１の導電性薄膜をエッチングして、前記第３の薄膜トランジスタのゲート電極を形成し、
前記第１の薄膜トランジスタのゲート電極上層及び前記第２の導電性薄膜上に所定形状の第２のレジストパターンを形成し、
前記第２の導電性薄膜をマスクとして前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入して、前記第３の薄膜トランジスタのソース／ドレイン領域を形成し、
前記第２のレジストパターンをマスクとして前記第２の導電性薄膜をエッチングして、前記第２の薄膜トランジスタのゲート電極の他部となるゲート電極上層を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記７）
付記６記載の薄膜トランジスタ装置の製造方法において、
前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入する前に前記第２のレジストパターンを形成し、
前記第２のレジストパターンを前記第２の導電性薄膜とともにマスクとして用いて前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記８）
付記７記載の薄膜トランジスタ装置の製造方法において、
前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入するのと同時に、前記第２の薄膜トランジスタのソース／ドレイン領域にｐ型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記９）
付記６記載の薄膜トランジスタ装置の製造方法において、
前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入した後に前記第２のレジストパターンを形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記１０）
付記９記載の薄膜トランジスタ装置の製造方法において、
前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入するのと同時に、前記第１及び第２の薄膜トランジスタのソース／ドレイン領域にｐ型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記１１）
チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がｎ型の第１の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がｎ型の第２の薄膜トランジスタと、導電型がｐ型の第３の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
前記基板上に低濃度のｐ型不純物を含む前記第１乃至第３の薄膜トランジスタの形成領域の前記半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に所定形状の第１のレジストパターンを形成し、
前記第１のレジストパターンをマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層にｎ型不純物を注入して、前記第１及び第２の薄膜トランジスタの低濃度不純物領域及びソース／ドレイン領域を形成し、
前記絶縁膜上に所定形状の第１の導電性薄膜を形成し、
前記第１の導電性薄膜をマスクとして前記第３の薄膜トランジスタの形成領域の前記半導体層に低濃度のｎ型不純物を注入し、
前記第１の導電性薄膜上に前記第１及び第２の薄膜トランジスタのゲート電極の一部となるゲート電極上層を形成するとともに、前記第３の薄膜トランジスタのゲート電極を形成し、
前記第３の薄膜トランジスタのゲート電極及び前記第１の導電性薄膜をマスクとして前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入して、前記第３の薄膜トランジスタのソース／ドレイン領域を形成し、
前記第１及び第２の薄膜トランジスタのゲート電極上層をマスクとして前記第１の導電性薄膜をエッチングして、前記第１及び第２の薄膜トランジスタのゲート電極の他部となるゲート電極下層を形成し、
前記第２の薄膜トランジスタのゲート電極上層及び前記第３の薄膜トランジスタのゲート電極上に所定形状の第２のレジストパターンを形成し、
前記第１の薄膜トランジスタのゲート電極上層及び前記第２のレジストパターンをマスクとして前記第１及び第２の薄膜トランジスタのソース／ドレイン領域にｎ型不純物をさらに注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
（付記１２）
第１のチャネル領域と第１の低濃度不純物領域と前記第１の低濃度不純物領域のほぼ全域及び前記第１のチャネル領域を覆う第１のゲート電極とを備えた導電型がｎ型の第１の薄膜トランジスタと、第２のチャネル領域と第２の低濃度不純物領域と前記第２の低濃度不純物領域の一部及び前記第２のチャネル領域を覆う第２のゲート電極とを備えた導電型がｎ型の第２の薄膜トランジスタと、第３のチャネル領域と前記第３のチャネル領域を覆う第３のゲート電極とを備えた導電型がｐ型の第３の薄膜トランジスタとを有する薄膜トランジスタ装置であって、
前記第１及び第２のチャネル領域と前記第３のチャネル領域とは、互いに異なる濃度の不純物を有し、
前記第１及び第２のゲート電極と前記第３のゲート電極とは、互いに異なる構造又は材料で形成されていること
を特徴とする薄膜トランジスタ装置。
（付記１３）
付記１２記載の薄膜トランジスタ装置において、
前記第１乃至第３のチャネル領域は前記不純物としてｐ型不純物のみを有し、
前記第１及び第２のチャネル領域は、前記第３のチャネル領域より高い濃度の前記ｐ型不純物を有していること
を特徴とする薄膜トランジスタ装置。
（付記１４）
付記１３記載の薄膜トランジスタ装置において、
前記第１及び第２のゲート電極は第１の導電性材料で形成され、
前記第３のゲート電極は、前記第１の導電性材料と異なる第２の導電性材料で形成されていること
を特徴とする薄膜トランジスタ装置。
（付記１５）
付記１３記載の薄膜トランジスタ装置において、
前記第１及び第２のゲート電極は第１の導電性材料で形成され、
前記第３のゲート電極は、前記第１の導電性材料と異なる第２の導電性材料で形成された第１層と、前記第１の導電性材料で前記第１層上に形成された第２層との積層構造を有していること
を特徴とする薄膜トランジスタ装置。
（付記１６）
付記１３記載の薄膜トランジスタ装置において、
前記第１及び第２のゲート電極は、第１の導電性材料で形成された第１層と、前記第１の導電性材料と異なる第２の導電性材料で前記第１層上に形成され、前記第１層より広い幅を有する第２層との積層構造を有し、
前記第３のゲート電極は前記第１の導電性材料で形成されていること
を特徴とする薄膜トランジスタ装置。
（付記１７）
付記１３記載の薄膜トランジスタ装置において、
前記第１及び第２のゲート電極は、第１の導電性材料で形成された第１層と、前記第１の導電性材料と異なる第２の導電性材料で前記第１層上に形成され、前記第１層より広い幅を有する第２層との積層構造を有し、
前記第３のゲート電極は、前記第１の導電性材料で形成された第３層と、前記第２の導電性材料で前記第３層上に形成され、前記第３層とほぼ同一幅を有する第４層との積層構造を有していること
を特徴とする薄膜トランジスタ装置。
（付記１８）
付記１２記載の薄膜トランジスタ装置において、
前記第１及び第２のチャネル領域は前記不純物としてｐ型不純物のみを有し、
前記第３のチャネル領域は前記不純物としてｐ型不純物及びｎ型不純物の双方を有すること
を特徴とする薄膜トランジスタ装置。
（付記１９）
基板上に絶縁膜を介して互いに交差して形成された複数のバスラインと、前記基板上の表示領域にマトリクス状に配置された画素領域と前記表示領域の周囲に配置された周辺回路とに形成された薄膜トランジスタ装置とを有する薄膜トランジスタ基板において、
前記薄膜トランジスタ装置は、付記１２乃至１８のいずれか１項に記載の薄膜トランジスタ装置を含むこと
を特徴とする薄膜トランジスタ基板。
（付記２０）
スイッチング素子として薄膜トランジスタを備えた基板を有する表示装置において、
前記基板は、付記１９記載の薄膜トランジスタ基板であること
を特徴とする表示装置。

本発明の第１の実施の形態による表示装置の構成を示す図である。 本発明の第１の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第１の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第１の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第１の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第１の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第１の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第１の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第１の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第２の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第２の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第２の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第３の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第３の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第３の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第３の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第３の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第３の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第３の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第３の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第４の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第４の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第４の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第５の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第５の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第５の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第５の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第５の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第５の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第５の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 本発明の第５の実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。 従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。 従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。 従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。 従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。 従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。 従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。 従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。 従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。 従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。 従来のｐ−ＳｉＴＦＴ基板の製造方法を示す工程断面図である。

符号の説明

１Ｍ、２Ｍ、３Ｍ、４Ｍ、５Ｍ、６Ｍ、７Ｍ レジストパターン
１０ ガラス基板
１２ ＳｉＮ膜
１４ ＳｉＯ_２膜
２０、２０ａ、２０ｂ、２０ｃ、２１ａ、２１ｂ、２６ａ、２６ｂ ｐ−Ｓｉ膜
２２ａ、２２ｂ、２２ｃ ソース領域
２３ａ、２３ｂ ＬＤＤ領域
２４ａ、２４ｂ、２４ｃ ドレイン領域
２５ａ、２５ｂ、２５ｃ チャネル領域
３０ 絶縁膜
３２、３２ａ、３２ｂ、３２ｃ 第１の導電性薄膜
３３ｃ、３３ｃ’、３７ａ、３７ｂ、３８ｃ、３９ａ、３９ｂ ゲート電極
３４ａ、３４ｂ ゲート電極下層
３６、３６ｂ、３６ｃ 第２の導電性薄膜
３８ａ、３８ｂ ゲート電極上層
４０ 第１の層間絶縁膜
４２ａ、４２ｂ、４２ｃ コンタクトホール
４４ 第３の導電性薄膜
４６ａ、４６ｂ、４６ｃ ソース電極
４７ａ、４７ｂ、４７ｃ ドレイン電極
４８ 第２の層間絶縁膜
５０ｂ 画素電極
５２ｂ コンタクトホール
１０００ 液晶表示装置
１１００ ＴＦＴ基板
１１１０ 表示領域
１１２０ ゲートドライバ
１１２１、１１３１ シフトレジスタ
１１２２、１１３２ レベルシフタ
１１２３ 出力バッファ
１１３０ データドライバ
１１３３ アナログスイッチ
１１４０ 表示コントローラ

Claims (7)

1. チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がｎ型の第１の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がｎ型の第２の薄膜トランジスタと、導電型がｐ型の第３の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
   前記基板上に低濃度のｐ型不純物を含む半導体層を形成し、
   前記半導体層上に絶縁膜を形成し、
   前記絶縁膜上に所定形状の第１の導電性薄膜を形成し、
   前記第１の導電性薄膜をマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層に低濃度のｐ型不純物を注入し、
   前記絶縁膜上に所定形状の第１のレジストパターンを形成し、
   前記第１の導電性薄膜及び前記第１のレジストパターンをマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層にｎ型不純物を注入して、前記第１及び第２の薄膜トランジスタの低濃度不純物領域及びソース／ドレイン領域を形成し、
   前記第１の導電性薄膜上及び前記絶縁膜上に所定形状の第２の導電性薄膜を形成するとともに、前記絶縁膜上に前記第１の薄膜トランジスタのゲート電極を形成し、
   前記第１及び第２の導電性薄膜と前記第１の薄膜トランジスタのゲート電極とをマスクとして前記第１及び第２の薄膜トランジスタのソース／ドレイン領域にｎ型不純物をさらに注入し、
   前記第２の導電性薄膜をマスクとして前記第１の導電性薄膜をエッチングして、前記第３の薄膜トランジスタのゲート電極を形成し、
   前記第２の導電性薄膜上に所定形状の第２のレジストパターンを形成し、
   前記第２の導電性薄膜をマスクとして前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入して、前記第３の薄膜トランジスタのソース／ドレイン領域を形成し、
   前記第２のレジストパターンをマスクとして前記第２の導電性薄膜をエッチングして、前記第２の薄膜トランジスタのゲート電極を形成すること
   を特徴とする薄膜トランジスタ装置の製造方法。
2. 請求項１記載の薄膜トランジスタ装置の製造方法において、
   前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入する前に前記第２のレジストパターンを形成し、
   前記第２のレジストパターンを前記第２の導電性薄膜とともにマスクとして用いて前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入すること
   を特徴とする薄膜トランジスタ装置の製造方法。
3. 請求項１記載の薄膜トランジスタ装置の製造方法において、
   前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入した後に前記第２のレジストパターンを形成すること
   を特徴とする薄膜トランジスタ装置の製造方法。
4. チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がｎ型の第１の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がｎ型の第２の薄膜トランジスタと、導電型がｐ型の第３の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
   前記基板上に低濃度のｐ型不純物を含む半導体層を形成し、
   前記半導体層上に絶縁膜を形成し、
   前記絶縁膜上に所定形状の第１のレジストパターンを形成し、
   前記第１のレジストパターンをマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層に低濃度のｐ型不純物を注入し、
   前記絶縁膜上に前記第１及び第２の薄膜トランジスタのゲート電極の一部となるゲート電極下層と所定形状の第１の導電性薄膜とを形成し、
   前記第１及び第２の薄膜トランジスタのゲート電極下層と前記第１の導電性薄膜とをマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層にｎ型不純物を注入して、前記第１及び第２の薄膜トランジスタの低濃度不純物領域及びソース／ドレイン領域を形成し、
   前記第１及び第２の薄膜トランジスタのゲート電極下層並びに前記第１の導電性薄膜上に前記第１の薄膜トランジスタのゲート電極の他部となるゲート電極上層及び所定形状の第２の導電性薄膜を形成し、
   前記第１の薄膜トランジスタのゲート電極上層並びに前記第１及び第２の導電性薄膜をマスクとして前記第１及び第２の薄膜トランジスタのソース／ドレイン領域にｎ型不純物をさらに注入し、
   前記第２の導電性薄膜をマスクとして前記第１の導電性薄膜をエッチングして、前記第３の薄膜トランジスタのゲート電極を形成し、
   前記第１の薄膜トランジスタのゲート電極上層及び前記第２の導電性薄膜上に所定形状の第２のレジストパターンを形成し、
   前記第２の導電性薄膜をマスクとして前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入して、前記第３の薄膜トランジスタのソース／ドレイン領域を形成し、
   前記第２のレジストパターンをマスクとして前記第２の導電性薄膜をエッチングして、前記第２の薄膜トランジスタのゲート電極の他部となるゲート電極上層を形成すること
   を特徴とする薄膜トランジスタ装置の製造方法。
5. 請求項４記載の薄膜トランジスタ装置の製造方法において、
   前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入する前に前記第２のレジストパターンを形成し、
   前記第２のレジストパターンを前記第２の導電性薄膜とともにマスクとして用いて前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入すること
   を特徴とする薄膜トランジスタ装置の製造方法。
6. 請求項４記載の薄膜トランジスタ装置の製造方法において、
   前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入した後に前記第２のレジストパターンを形成すること
   を特徴とする薄膜トランジスタ装置の製造方法。
7. チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がｎ型の第１の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がｎ型の第２の薄膜トランジスタと、導電型がｐ型の第３の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
   前記基板上に低濃度のｐ型不純物を含む半導体層を形成し、
   前記半導体層上に絶縁膜を形成し、
   前記絶縁膜上に所定形状の第１のレジストパターンを形成し、
   前記第１のレジストパターンをマスクとして前記第１及び第２の薄膜トランジスタの形成領域の前記半導体層にｎ型不純物を注入して、前記第１及び第２の薄膜トランジスタの低濃度不純物領域及びソース／ドレイン領域を形成し、
   前記絶縁膜上に所定形状の第１の導電性薄膜を形成し、
   前記第１の導電性薄膜をマスクとして前記第３の薄膜トランジスタの形成領域の前記半導体層に低濃度のｎ型不純物を注入し、
   前記第１の導電性薄膜上に前記第１及び第２の薄膜トランジスタのゲート電極の一部となるゲート電極上層を形成するとともに、前記第３の薄膜トランジスタのゲート電極を形成し、
   前記第３の薄膜トランジスタのゲート電極及び前記第１の導電性薄膜をマスクとして前記第３の薄膜トランジスタの形成領域の前記半導体層にｐ型不純物を注入して、前記第３の薄膜トランジスタのソース／ドレイン領域を形成し、
   前記第１及び第２の薄膜トランジスタのゲート電極上層をマスクとして前記第１の導電性薄膜をエッチングして、前記第１及び第２の薄膜トランジスタのゲート電極の他部となるゲート電極下層を形成し、
   前記第２の薄膜トランジスタのゲート電極上層及び前記第３の薄膜トランジスタのゲート電極上に所定形状の第２のレジストパターンを形成し、
   前記第１の薄膜トランジスタのゲート電極上層及び前記第２のレジストパターンをマスクとして前記第１及び第２の薄膜トランジスタのソース／ドレイン領域にｎ型不純物をさらに注入すること
   を特徴とする薄膜トランジスタ装置の製造方法。

Images