JP2002043329A

JP2002043329A - 半導体装置およびその作製方法

Info

Publication number: JP2002043329A
Application number: JP2001135770A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Toru Takayama; 徹高山; Kengo Akimoto; 健吾秋元
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-05-13
Filing date: 2001-05-07
Publication date: 2002-02-08
Anticipated expiration: 2021-05-07
Also published as: JP4583654B2

Abstract

(57)【要約】【課題】劣化に耐性のある構造のＴＦＴを、より少な
い工程で好適に作製する技術を提供する。さらに光が照
射される半導体装置において、光によるオフ電流を小さ
くする構造とし、半導体装置の信頼性の向上を実現させ
ることを目的とする。【解決手段】上記構造のＴＦＴにおけるプロセス簡略
化のため、耐熱性導電性材料からなる第一の薄膜層、及
び同一エッチング雰囲気で第一の薄膜層よりエッチング
速度が大きくすることができる耐熱性導電性材料からな
る第二の薄膜層から成り、第一の薄膜層の上に第二の薄
膜層が積層された、2層からなるゲート電極を形成し、
前記2層からなるゲート電極をマスクとしてソース及び
ドレイン領域、ＬＤＤ領域を形成する方法を提供する。
特に2層からなるゲート電極のうち第一の薄膜層の材料
において、透過率の低い材料を用い、膜厚を適当な値と
し光によるオフ電流を小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は基板上に薄膜トラン
ジスタ（以下、ＴＦＴと記す）で構成された回路を有す
る半導体装置およびその作製方法に関する。特に本発明
は上記ＴＦＴにおいて、ホットキャリアによるオン電流
値の劣化を防ぐための手段として、ＬＤＤ領域を、ゲー
ト絶縁膜を介してゲート絶縁膜と一部重ねて配置させ
た、ＧＯＬＤ（Gate-drain Over Lapped LDD）構造を好
適に作成できる技術を提供する。尚、本明細書において
半導体装置とは、半導体特性を利用することで機能する
装置全般を指し、アクティブマトリクス型液晶表示装置
を代表する電気光学装置及びその電気光学装置を搭載し
た電子機器をその範疇に含んでいる。

【０００２】

【従来の技術】ＴＦＴのオフ電流値を低減するための構
造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Dr
ain）構造が知られている。この構造はチャネル形成領
域と、高濃度に不純物元素を添加して形成するソース領
域またはドレイン領域との間に低濃度に不純物元素を添
加した領域を設けたものであり、この領域をＬＤＤ領域
と呼んでいる。また、ホットキャリアによるオン電流値
の劣化を防ぐための手段として、ＬＤＤ領域を上記に加
え、ゲート絶縁膜を介してゲート電極と重ねてＬＤＤを
配置した、いわゆるＧＯＬＤ（Gate-drain Overlapped
LDD）構造が知られている。このような構造とすること
で、ドレイン近傍の高電界が緩和されてホットキャリア
注入を防ぎ、劣化現象の防止に有効であることが知られ
ている。

【０００３】アクティブマトリクス型の液晶表示装置に
代表される電気光学装置において、スイッチング素子や
能動回路をＴＦＴを用いて構成する技術が開発されてい
る。ＴＦＴはガラスなどの基板上に気相成長法などによ
り半導体膜を形成し、その半導体膜を活性層として形成
する。近年活性層の半導体膜を結晶化させる技術が進
み、結晶構造を含む半導体（以下、結晶質半導体と記
す）膜（代表的には、結晶質シリコン或いは多結晶シリ
コン）を活性層としたＴＦＴでは、高い電界効果移動度
が得られることから各種の機能回路を同一のガラス基板
上に形成することが可能となった。そして画素部のスイ
ッチング用ＴＦＴの他に駆動回路においてシフトレジス
タ回路、レベルシフタ回路、バッファ回路、サンプリン
グ回路などを実現することができた。このような回路
は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成
るＣＭＯＳ回路を基本として形成されていた。このよう
な駆動回路の実装技術が根拠となり、液晶表示装置にお
いて軽量化および薄型化を推進するためには、画素部の
他に駆動回路を同一基板上に一体形成できる結晶質半導
体層を活性層とするＴＦＴが適していることが明らかと
なってきた。

【０００４】ここで、例えば、駆動回路のバッファ回路
などは高い駆動電圧が印加されるため、高電圧が印加さ
れても壊れないように耐圧を高めておく必要がある。ま
た電流駆動能力を高めるために、オン電流値（ＴＦＴが
オン動作時に流れるドレイン電流）を十分確保する必要
がある。従って上記駆動回路には特に劣化に耐性のある
ＧＯＬＤ構造を用いるのが望ましい。

【０００５】また、アクティブマトリクス型の液晶表示
装置に用いられる電気光学装置において、ゲート電極は
光透過性の低い構造が望ましい。

【０００６】アクティブマトリクス型液晶表示装置を駆
動させて画像表示を行うに際して、配線とＴＦＴの上方
には遮光性を有する遮蔽膜（ＢＭ）を配置するのが一般
的である。この事は、ＴＦＴの電気特性が活性層（半導
体層）の光誘起現象により劣化することを防ぐ効果と、
画素電極端部で電界が乱れた場合に生じる表示画像の乱
れを視認させない様にする効果とを持つ。特に、１００
万ルクス程度の光が照射されるプロジェクター用のアク
ティブマトリクス型液晶表示装置は、光による活性層の
劣化と、光励起によりオフ電流が増大しスイッチオフ時
の電荷保持が出来なくなることが大きな問題となってい
るため、遮蔽膜の配置が不可欠である。しかしながら、
開口率を上げるためには、遮蔽膜の面積は狭く設計され
ることが望ましい。また活性層に直に光はあたらなくと
も、散乱して活性層に到達する光も考えられる。従っ
て、活性層の直上にあるゲート電極が光を遮蔽する構造
が望まれる。

【０００７】

【発明が解決しようとする課題】本発明は劣化に耐性の
ある、ＧＯＬＤ構造の外側にＬＤＤ領域を有するＴＦＴ
を、少ない工程で作製する技術を提供するものである。
アクティブマトリクス型の液晶表示装置等の電気光学装
置に代表されるような、光照射によるオフ電流の低減が
求められる半導体装置において、ＴＦＴの特性を改善
し、半導体装置の動作特性および信頼性の向上を実現さ
せることを目的としている。

【０００８】

【課題を解決するための手段】本発明では、上記ＧＯＬ
Ｄ構造の外側にＬＤＤ領域を有するＴＦＴにおけるプロ
セス簡略化のため、耐熱性導電性材料からなる第一の
層、及び同一エッチング雰囲気で第一の層よりエッチン
グ速度が大きくすることができる耐熱性導電性材料から
なる第二の層から成り、前記第一の層の上に前記第二の
層が積層された、2層からなるゲート電極を形成し、前
記2層からなるゲート電極をマスクとしてソース及びド
レイン領域、第一の不純物領域、第二の不純物領域を形
成する方法を提供する。特に2層からなるゲート電極の
うち、第一の層の材料において、膜中に酸素を添加する
ことを特徴とする。

【０００９】本発明で最終的に完成されるＧＯＬＤ構造
の外側にＬＤＤ領域を有するＴＦＴを、図1に示す。図1
に示す形状は、第一の層1603、第二の層1601にそれぞれ
ＴａＮにＯが添加されたもの、及びＷを用いている。図
1中ではn型の不純物が添加されており、第一の不純物領
域1604、第二の不純物領域1605、第三の不純物領域160
6、として示されている。また、ゲート絶縁膜1602は、
エッチング工程を経ることにより、異なる不純物領域に
対し、異なる膜厚で形成される。この形状は、第二の層
1601の端部をテーパー形状に加工する工程を経て、形成
される。

【００１０】タングステンのような耐熱性導電性材料を
高速でかつ精度良くエッチングして、さらに端部をテー
パー形状とするためには、高密度プラズマを用いたドラ
イエッチング法を適用する。高密度プラズマを得る手法
にはマイクロ波や誘導結合プラズマ（Inductively Coup
led Plasma：ＩＣＰ）を用いたエッチング装置が適して
いる。特に、ＩＣＰエッチング装置はプラズマの制御が
容易であり、処理基板の大面積化にも対応できる。テー
パー部の角度は基板側にかけるバイアス電力によって大
きく変化を示し、バイアス電力をさらに高め、また、圧
力を変化させることによりテーパー部の角度を変化させ
ることができる。

【００１１】本発明ではこのテーパー形状を形成する方
法を適用して上記構造のＴＦＴを作製する。具体的には
図２に示すように、ゲート電極の形状を段階を経て変化
させ、その過程でドーピングを行う。図２においては、
ｎチャネル型ＴＦＴの例を示している。図２の説明で
は、前記第一の層及び第二の層が成膜された後、ゲート
電極が形成されるプロセスを順に示している。

【００１２】まず、バイアス電圧が高く、第二の層のエ
ッチレートと第一の層のエッチレートとの比（以下選択
比と記す）が大きいエッチング雰囲気で、前記2層から
なるゲート電極を異方性エッチする。すると図２（a）
のごとく第二の層608がテーパー形状となり第一の層604
が残るゲート電極が形成される。

【００１３】次にバイアス電圧を変えずに、選択比が、
図２（a）の場合より小さくなるエッチング雰囲気で、
エッチングを行う。すると図２（b）のごとく第一の層6
05が第二の層609の端部よりテーパー形状を成したゲー
ト電極が形成される。

【００１４】このときイオン化した導電型制御用の不純
物元素を、電界で加速してゲート絶縁膜（ゲート電極と
半導体層とに密接してその両者の間に設けられるゲート
絶縁膜と、該ゲート絶縁膜からその周辺の領域に延在す
る絶縁膜を含めてゲート絶縁膜と称する）を通過させ
て、半導体層にリンを添加しソース及びドレイン領域61
5を形成する。本明細書中において、この不純物元素の
添加方法を便宜上「スルードープ法」と呼ぶ。

【００１５】その後、バイアス電圧が図２（a）、図２
（b）の形成時に比べて低く、選択比が、図２（ｂ）の
場合より大きくなるエッチング雰囲気で、エッチングを
行う。すると図２（ｃ）のごとく第一の層607が露出し
たゲート電極が形成される。

【００１６】このときイオン化した導電型制御用の不純
物元素を、第一の層より成るゲート電極とゲート絶縁膜
を通過させ、スルードープを行う。このときの不純物元
素は、図２（ｂ）の場合に比べて低濃度で添加し、これ
により第一の不純物領域と、第二の不純物領域となる領
域613を形成する。

【００１７】その後、バイアス電圧が図２（a）、図２
（b）の形成時に比べて低く、選択比が、図２（c）の場
合より小さくなるエッチング雰囲気で、エッチングを行
う。すると図２（d）のごとくテーパー形状となり後退
した第一の層614を有する、ゲート電極が形成される。

【００１８】不純物領域６１３は、第一の層607によっ
て決定する。第一の層607は、テーパー形状となってい
るので、第二の層から外側に向かうに従い高い濃度とな
る。図２（d）の段階で形成される、第一の不純物領域6
17は、第二の不純物領域618より、低い不純物濃度とな
る。

【００１９】さらに本発明では、第一の層の膜に、Ｔａ
Ｎ、もしくはＴｉＮを用いることを特徴とする。特に光
の透過率を低減するような膜厚とする。図1に本発明の
構造のＴＦＴを示す断面図を示すが、液晶表示装置とし
てプロジェクターなどに使用された場合、光1607は、基
板1608の裏面などに乱反射し活性層に到達する。このと
き第一の不純物領域1604の上方のゲート電極が光を遮蔽
した場合、光照射をしてもオフ電流を小さくすることが
できる。

【００２０】光照射とゲート電極の光学特性について調
べるため、テーパー形状を持たない単層のゲート電極を
有し、ＧＯＬＤ構造とＬＤＤ構造を併せ持つＴＦＴを作
製した。その構造を図８に示す。２５０１は単層のゲー
ト電極、２５０２は第一の不純物領域、２５０３は第二
の不純物領域、２５０３はソース及びドレイン領域、で
ある。これらはフォトマスクを用いて形成している。第
二の不純物領域の上にはゲート電極はないため、基板に
光が照射されれば、第二の不純物領域は直に照射された
光が当たることになる。また、ＴＦＴのサイズはL×W=
８×２００μｍとした。図８の構成のＴＦＴにおける、
Ｖｇ-Ｉｄ特性の、ＴＦＴへの光照射量依存性を調べた
結果を表１に示す。

【００２１】

【表１】

【００２２】表１-(a)に、ＴＦＴへの光照射がない時の
Ｖｇ-Ｉｄ特性を、ゲート電極にＡｌを用いた場合と、
ゲート電極にＴａＮを用いた場合とをそれぞれ示してい
る。これに対し基板表面から、ＴＦＴへ白熱電球の光照
射をした時のＶｇ-Ｉｄ特性を、表１-(b)に示してい
る。表１-(a)のIon/Ioff値より、表１-(b)のIon/Ioffの
値の方が、小さくなっている。これはすなわち光照射に
より、オン電流に比べてオフ電流が上がったことを示し
ている。また、表１-(c)には、ゲート電極材料ごとに、
上記の２つの比が示されている。ゲート電極にＴａＮを
用いた場合の方が、ゲート電極にＡｌを用いた場合に比
べ値が小さいことがわかる。これは、ゲート電極にＴａ
Ｎを用いた場合、光照射による効果が小さいことを示し
ている。可視光においての反射率は、平均すると、Ａｌ
が９０％、ＴａＮが４０％である。表面から入射した光
は基板裏面等を乱反射して、活性層にたどりつくため、
ゲート電極の反射率が高い場合は活性層を通過する光が
大きくなり表１-(c)の差が発生したと考えられる。

【００２３】すなわち、ゲート電極は、反射率が低い材
料が望ましい。前記のように、ＴａＮは可視光平均反射
率が４０％であり、ＴｉＮは２５％であるため、Ａｌよ
り好適な材料と考えられる。

【００２４】図３は、ＴｉＮ及びＴａＮの可視光におけ
る透過率の膜厚依存性を示す。ＴｉＮ及びＴａＮは、ア
クティブマトリクスＴＦＴプロセスの熱処理を考慮し、
５５０℃、４ｈｒｓで熱処理している。横軸は測定波長
であり、縦軸は透過率である。透過率は、膜厚が増加す
るに従い、小さくなる傾向がある。

【００２５】オフ電流（以下Ioffとも記述する）はシリ
コン中のキャリアの移動度μと、キャリアの電荷eと、
キャリア密度Ｎと、オフ電流が流れる領域の断面積Ａ
と、電界Ｅと、を用い、Ioff＝μeＮＡＥと表される。
前記表されたIoffの式中にある因子の中で、移動度は温
度と電圧に依存し、キャリア電荷及び半導体断面積と電
界Ｅは固定されていることより、Ioffはキャリア密度Ｎ
に起因している。Ioffはキャリア密度で変化するが、こ
れは半導体に吸収される光により発生する。

【００２６】図３においては膜厚の増大に伴い、波長に
対し一様に透過率が減少する。また膜厚３０nmにおいて
ＴｉＮでは５０％以下、ＴａＮでは１５％以下と低くな
っている。仮に吸収した光がすべてキャリアを励起した
場合、光吸収が起因するIoff増加も、上記割合で減少す
ることが期待できる。すなわち第一の層の膜厚は、可能
な限り厚いことが望ましい。

【００２７】一方、ゲート電極における第一の層の膜厚
は、スルードープ法を用いた場合、第一の不純物領域に
おける不純物濃度と、第二の不純物領域における不純物
濃度とを決める。これは、第一の層が、半導体層への不
純物の注入を阻止するためである。

【００２８】図４は、図２で示された様に作成されたＴ
ＦＴ構造において、ゲート電極の第一の層にＴａＮを用
いたときの、Ｓｉ中における不純物濃度分布をシミュレ
ーションした結果を示している。膜厚においては、図２
-（C）の段階で第一の膜はテーパー形状となるが、計算
の簡単のため図２１のごとく３０nm以下で形成されたも
のとした。

【００２９】図４のグラフ中、縦軸は不純物濃度を示し
てあり、横軸はＴＦＴ中のＳｉの位置を示している。横
軸の単位はμｍであり、第二の膜を０μｍの位置とし、
第一の不純物領域が０．５μｍ、第二の不純物領域が
０．５μｍで形成されている。すなわち０から１までが
第一の不純物領域および第二の不純物領域であり、前記
第一の不純物領域と前記第二の不純物領域の境界は０．
５μｍである。図４におけるスルードープ条件は、現状
の作成工程のものを用いた。すなわち前記条件はリンを
ドーズ量において1.4×１０¹³atoms/cm²、加速電圧にお
いて120ｋｅｖでスルードープするものとした。このと
き、不純物濃度は1.0×１０¹⁷atoms/cm³〜3.0×１０¹⁹a
toms/cm³の間で収まっている。

【００３０】一方、周辺回路のホットキャリア劣化特性
には、最適な不純物濃度が存在する。図５は劣化率に対
する、第一の不純物領域と第二の不純物領域に添加され
るリンの量の依存性を示している。図５中の横軸はドー
プ量であり、縦軸は劣化率である。この図より、前記添
加される不純物量は２×１０¹⁷atoms/cm³〜3.0×１０¹⁸
atoms/cm³であることが算出される。

【００３１】スルードープ可能な厚さは、加速電圧を上
げたとしても２００nm程度である。ゲート絶縁膜の厚さ
を考慮すると、第一の層の厚さは最大でも１００nmまで
と考えられる。このことより、第一の層の膜厚は、Ｔａ
Ｎを用いた場合、図２-（a）の段階で３０nm程度で、望
ましい不純物量が第一の不純物領域と第二の不純物領域
に添加されると判断できる。なおＴｉＮを用いた場合、
阻止能がＴａＮより小さいため、５０nm以下が可能であ
るが、エッチングの選択比を考慮すれば３０nmが実用的
である。

【００３２】以上より、第一の層は、第二の層の端部に
近い領域での膜厚において、ＴaＮであれば３０nm、Ｔ
ｉＮであれば３０nmあれば、オフ電流が小さく、電界に
よる劣化の低減を達成するＴＦＴを作成することができ
る。

【００３３】尚、図３のサンプルを作成したときと同じ
装置でＴｉＮ膜を１５０ｎｍ成膜し、５５０℃、４ｈｒ
ｓで熱処理した後、ＳＩＭＳ分析を行った結果を図６に
示す。また同様にＴａＮ膜を１５０nm成膜し、５５０
℃、４ｈｒｓで熱処理した後、ＳＩＭＳ分析を行った結
果を図７に示す。表面３０nmに注目すれば、ＴｉＮ膜に
おいては酸素が２×１０²¹atoms/cm³含まれ、ＴａＮ膜
においても酸素が２×１０²¹atoms/cm³含まれていた。

【００３４】第二の層として好適な材料には、Ｗが挙げ
られる。Ｗは耐熱性に優れ、抵抗率の低いＷとエッチレ
ートを低く設定でき、図２に述べる形状を形成しやす
い。ＷはＣＦ₄及びＣｌ₂をエッチングガスとして用い、
ドライエッチングできる。

【００３５】図２（ｄ）のエッチング条件で、第一の層
の形状、及び第二の層の形状、及び第一の不純物領域61
3の長さが決まる。具体的には、選択比が小さいとき、
第一の層の膜厚が大きくなる。この加工性とプロセス温
度より、第二の層の材料を選ぶべきである。

【００３６】従って、上記問題点を解決するための本発
明の構成は、半導体層と、ゲート絶縁膜と、ゲート電極
を有し、前記ゲート電極は、前記ゲート絶縁膜に接して
形成された第一の層と、前記第一の層の内側に形成され
たＴａ、Ｔｉ、Ｗから選ばれた一つの元素から成る第二
の層とからなり、前記半導体層は、チャネル形成領域
と、前記チャネル形成領域に接し、かつ前記第一の層と
重なるように形成される第一の不純物領域と、前記ゲー
ト電極の外側に形成された第三の不純物領域と、前記第
一の不純物領域と前記第三の不純物領域の間に形成され
た第二の不純物領域とを有し、前記第一の層は、Ｔａの
窒化物からなり、膜厚が３０〜５０nmで形成されること
を特徴としている。

【００３７】また、他の発明の構成は、半導体層と、ゲ
ート絶縁膜と、ゲート電極を有し、前記ゲート電極は、
前記ゲート絶縁膜に接して形成された第一の層と、前記
第一の層の内側に形成されたＴａ、Ｔｉ、Ｗから選ばれ
た一つの元素から成る第二の層とからなり、前記半導体
層は、チャネル形成領域と、前記チャネル形成領域に接
し、かつ前記第一の層と重なるように形成される第一の
不純物領域と、前記ゲート電極の外側に形成された第三
の不純物領域と、前記第一の不純物領域と前記第三の不
純物領域の間に形成された第二の不純物領域とを有し、
前記第一の層は、Ｔｉの窒化物からなり、テーパー形状
を成し、膜厚が３０〜５０nmで形成されることを特徴と
している。

【００３８】また、他の発明の構成は、半導体上にゲー
ト絶縁膜を形成する第１の工程と、Ｔａの窒化物，また
はＴｉの窒化物、からなる第一の層を形成する第２の工
程と、Ｔａ、Ｔｉ、Ｗから選ばれた一つの元素から成る
第二の層を形成する第３の工程と、前記第二の層を選択
的にエッチングし、前記第一の層の内側に前記第二の層
を形成する第４の工程と、前記第一の層と前記第二の層
をエッチングする第５の工程と、前記第二の層の外側
に、一導電型の不純物元素を添加し、第三の不純物領域
を形成する第６の工程と、前記第一の層と前記第二の層
をエッチングし、前記第一の層の内側に前記第二の層を
形成する第７の工程と、前記半導体に、前記一導電型の
不純物元素を添加し、前記第一の層と重なるように形成
される第一の不純物領域と、前記第一の不純物領域と前
記第三の不純物領域の間に第二の不純物領域を形成する
第８の工程と、前記第一の層と前記第二の層をエッチン
グする第９の工程とを有することを特徴としている。

【００３９】また、他の発明の構成は、半導体上にゲー
ト絶縁膜を形成する第１の工程と、Ｔａの窒化物，また
はＴｉの窒化物、からなる第一の層を形成する第２の工
程と、Ｔａ、Ｔｉ、Ｗから選ばれた一つの元素から成る
第二の層を形成する第３の工程と、前記第二の層を選択
的にエッチングし、前記第一の層の内側に前記第二の層
を形成する第４の工程と、前記第一の層と前記第二の層
をエッチングする第５の工程と、前記第一の層と前記第
二の層をエッチングし、前記第一の層の内側に前記第二
の層を形成する第６の工程と、前記半導体に、前記一導
電型の不純物元素を添加し、前記第一の層と重なるよう
に形成される第一の不純物領域と、前記第一の不純物領
域の外側に第二の不純物領域を形成する第７の工程と、
前記第一の層と前記第二の層をエッチングする第８の工
程と、前記第二の不純物領域の外側に、一導電型の不純
物元素を添加し、第三の不純物領域を形成する第９の工
程とを有することを特徴としている。

【００４０】

【発明の実施の形態】[実施形態１]本発明の実施例を、
図９〜図１２を用いて説明する。ここでは、画素部の画
素ＴＦＴおよび保持容量と、画素部の周辺に設けられる
駆動回路のＴＦＴを同時に作製する方法について工程に
従って詳細に説明する。

【００４１】図９（Ａ）において、基板１０１にはコー
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板の他に、ポリエチレンテレ
フタレート（ＰＥＴ）、ポリエチレンナフタレート（Ｐ
ＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的
異方性を有しないプラスチック基板を用いることができ
る。

【００４２】そして、基板１０１のＴＦＴを形成する表
面に、基板１０１からの不純物拡散を防ぐために、酸化
シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの絶縁膜から成る下地膜１０２を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ ₄、ＮＨ₃、Ｎ₂Ｏから作
製される酸化窒化シリコン膜１０２ａを１０〜２００nm
（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏ
から作製される酸化窒化水素化シリコン膜１０２ｂを５
０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さ
に積層形成する。ここでは下地膜１０２を２層構造とし
て示したが、前記絶縁膜の単層膜または２層以上積層さ
せて形成しても良い。

【００４３】酸化窒化シリコン膜は従来の平行平板型の
プラズマＣＶＤ法を用いて形成する。酸化窒化シリコン
膜１０２ａは、ＳｉＨ₄を１０SCCM、ＮＨ₃を１００SCC
M、Ｎ ₂Ｏを２０SCCMとして反応室に導入し、基板温度３
２５℃、反応圧力４０Pa、放電電力密度０．４１W/c
m²、放電周波数６０MHzとした。一方、酸化窒化水素化
シリコン膜１０２ｂは、ＳｉＨ₄を５SCCM、Ｎ₂Ｏを１２
０SCCM、Ｈ₂を１２５SCCMとして反応室に導入し、基板
温度４００℃、反応圧力２０Pa、放電電力密度０．４１
W/cm²、放電周波数６０MHzとした。これらの膜は、基板
温度を変化させ、反応ガスの切り替えのみで連続して形
成することもできる。

【００４４】次に、２５〜８０ｎｍ（好ましくは３０〜
６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３
ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法
で形成する。例えば、プラズマＣＶＤ法で非晶質シリコ
ン膜を５５ｎｍの厚さに形成する。非晶質構造を有する
半導体膜には、非晶質半導体層や微結晶半導体膜があ
り、非晶質シリコンゲルマニウム膜などの非晶質構造を
有する化合物半導体膜を適用しても良い。また、下地膜
１０２と非晶質半導体層１０３ａとは両者を連続形成す
ることも可能である。例えば、前述のように酸化窒化シ
リコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂ
をプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉ
Ｈ₄、Ｎ₂Ｏ、Ｈ₂からＳｉＨ₄とＨ₂或いはＳｉＨ₄のみに
切り替えれば、一旦大気雰囲気に晒すことなく連続形成
できる。その結果、酸化窒化水素化シリコン膜１０２ｂ
の表面の汚染を防ぐことが可能となり、作製するＴＦＴ
の特性バラツキやしきい値電圧の変動を低減させること
ができる。

【００４５】そして、結晶化の工程を行い非晶質半導体
層１０３ａから結晶質半導体層１０３ｂを作製する。そ
の方法としてレーザーアニール法や熱アニール法（固相
成長法）、またはラピットサーマルアニール法（ＲＴＡ
法）を適用することができる。前述のようなガラス基板
や耐熱性の劣るプラスチック基板を用いる場合には、特
にレーザーアニール法を適用することが好ましい。ＲＴ
Ａ法では、赤外線ランプ、ハロゲンランプ、メタルハラ
イドランプ、キセノンランプなどを光源に用いる。或い
は特開平７−１３０６５２号公報で開示された技術に従
って、触媒元素を用いる結晶化法で結晶質半導体層１０
３ｂを形成することもできる。結晶化の工程ではまず、
非晶質半導体層が含有する水素を放出させておくことが
好ましく、４００〜５００℃で１時間程度の熱処理を行
い含有する水素量を５atomic%以下にしてから結晶化さ
せると膜表面の荒れを防ぐことができるので良い。

【００４６】また、プラズマＣＶＤ法で非晶質シリコン
膜の形成工程において、反応ガスにＳｉＨ4とアルゴン
（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃
として形成すると、非晶質シリコン膜の含有水素濃度を
５atomic%以下にすることもできる。このような場合に
おいて水素を放出させるための熱処理は不要となる。

【００４７】結晶化をレーザーアニール法にて行う場合
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Ｈｚとし、レーザーエネ
ルギー密度を１００〜５００mJ/cm²(代表的には３００
〜４００mJ/cm²)とする。そして線状ビームを基板全面
に渡って照射し、この時の線状ビームの重ね合わせ率
（オーバーラップ率）を８０〜９８％として行う。この
ようにして図９（Ｂ）に示すように結晶質半導体層１０
３ｂを得ることができる。

【００４８】そして、結晶質半導体層１０３ｂ上に第１
のフォトマスク（ＰＭ１）を用い、フォトリソグラフィ
ーの技術を用いてレジストパターンを形成し、ドライエ
ッチングによって結晶質半導体層を島状に分割し、図９
（Ｃ）に示すように島状半導体層１０４〜１０８を形成
する。結晶質シリコン膜のドライエッチングにはＣＦ ₄
とＯ₂の混合ガスを用いる。

【００４９】このような島状半導体層に対し、ＴＦＴの
しきい値電圧（Ｖth）を制御する目的でｐ型を付与する
不純物元素を１×１０¹⁶〜５×１０¹⁷atomic／cm³程度
の濃度で島状半導体層の全面に添加しても良い。半導体
に対してｐ型を付与する不純物元素には、ホウ素
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など
周期律表第１３族の元素が知られている。その方法とし
て、イオン注入法やイオンドープ法（或いはイオンシャ
ワードーピング法）を用いることができるが、大面積基
板を処理するにはイオンドープ法が適している。イオン
ドープ法ではジボラン（Ｂ₂Ｈ₆）をソースガスとして用
いホウ素（Ｂ）を添加する。このような不純物元素の注
入は必ずしも必要でなく省略しても差し支えないが、特
にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に
収めるために好適に用いる手法である。

【００５０】ゲート絶縁膜１０９はプラズマＣＶＤ法ま
たはスパッタ法を用い、膜厚を４０〜１５０ｎｍとして
シリコンを含む絶縁膜で形成する。本実施例では、１２
０ｎｍの厚さで酸化窒化シリコン膜から形成する。ま
た、ＳｉＨ₄とＮ₂ＯにＯ₂を添加させて作製された酸化
窒化シリコン膜は、膜中の固定電荷密度が低減されてい
るのでこの用途に対して好ましい材料となる。勿論、ゲ
ート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または
積層構造として用いても良い。例えば、酸化シリコン膜
を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸
テトラエチル（Tetraethyl Ortho-silicate：ＴＥＯ
Ｓ）とＯ₂とを混合し、反応圧力４０Pa、基板温度３０
０〜４００℃とし、高周波（１３．５６MHz）電力密度
０．５〜０．８W/cm²で放電させて形成することができ
る。このようにして作製された酸化シリコン膜は、その
後４００〜５００℃の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。

【００５１】そして、図９（Ｄ）に示す様に、ゲート絶
縁膜１０９上にゲート電極を形成するための第１の導電
膜１１０と第２の導電膜１１１とを形成する。本実施例
では、第１の導電膜１１０をＴａＮで３０nmの厚さに形
成し、第２の導電膜をＷで３００〜４００nmの厚さに形
成する。

【００５２】ＴaＮ膜はスパッタ法で形成し、Ｔａのタ
ーゲットをＡｒ及びＮ₂でスパッタする。この場合、Ａ
ｒ及びＮ₂に適量のＸｅやＫｒを加えると、ＴａＮ膜の
内部応力を緩和して膜の剥離を防止することができる。

【００５３】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％のＷターゲットを用い、さらに成
膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩｃ
ｍを実現することができる。

【００５４】次に図１０に示すように、レジストによる
マスク１１２〜１１７を形成し、ゲート電極を形成する
ための第１のエッチング処理を行う。エッチング方法に
限定はないが、好適にはＩＣＰ（Inductively Coupled
Plasma：誘導結合型プラズマ）エッチング法を用い、エ
ッチング用ガスにＣＦ₄とＣｌ₂とＯ₂を混合し、０．５
〜２Pa、好ましくは１Paの圧力でコイル型の電極に５０
０WのＲＦ（13.56MHz）電力を投入してプラズマを生成
して行う。基板側（試料ステージ）にも１００WのＲＦ
（13.56MHz）電力を投入し、実質的に負の自己バイアス
電圧を印加する。ＣＦ₄とＣｌ₂とＯ₂を混合した場合に
はＷ膜のエッチレートはＴａＮ膜より大きい。このよう
な条件によりＷ膜を異方性エッチングし、かつ、それよ
り遅いエッチング速度で第一の層であるＴａＮを異方性
エッチングする。

【００５５】Ｗ膜やＴａＮ膜のＣＦ₄とＣｌ₂の混合ガス
によるエッチング反応は、生成されるラジカルまたはイ
オン種と反応生成物の蒸気圧から推測することができ
る。ＷとＴａＮのフッ化物と塩化物の蒸気圧を比較する
と、Ｗのフッ化物であるＷＦ₆が極端に高く、その他の
ＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従っ
て、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａＮ膜共に
エッチングされる。しかし、この混合ガスに適量のＯ₂
を添加するとＣＦ4とＯ₂が反応してＣＯとＦになり、Ｆ
ラジカルまたはＦイオンが多量に発生する。その結果、
フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大す
る。一方、ＴａＮはＦが増大しても相対的にエッチング
速度の増加は少ない。また、ＴａＮはＷに比較して酸化
されやすいので、Ｏ₂を添加することでＴａＮの表面が
酸化される。ＴａＮの酸化物はフッ素や塩素と反応しな
いためさらにＴａＮ膜のエッチング速度は低下する。従
って、Ｗ膜とＴａＮ膜とのエッチング速度に差を作るこ
とが可能となりＷ膜のエッチング速度をＴａＮ膜よりも
大きくすることが可能となる。

【００５６】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第二の層すなわちＷ
の端部がテーパー形状となる。テーパー部の角度は１５
〜４５°となる。ゲート絶縁膜上に残渣を残すことなく
エッチングするためには、１０〜２０％程度の割合でエ
ッチング時間を増加させると良い。Ｗ膜に対する酸化窒
化シリコン膜の選択比は２〜４（代表的には３）である
ので、オーバーエッチング処理により、酸化窒化シリコ
ン膜が露出した面は２０〜５０nm程度エッチングされる
ことになる。

【００５７】その後同様にＩＣＰエッチング法を用い、
エッチングガスにＣＦ₄とＣｌ₂を混合して、１Paの圧力
でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供
給し、プラズマを生成してＷとＴａＮのエッチングを行
う。基板側（試料ステージ）には１００WのＲＦ（13.56
MHz）電力を投入し、第１のエッチング処理と同様の自
己バイアス電圧を印加する。このような条件によればＷ
膜とＴａＮ膜のエッチレートの差すなわち選択比は酸素
を添加した上記エッチング条件にくらべ小さくなり、Ｗ
膜及びＴａＮ膜がエッチングされる。

【００５８】こうして、第１のエッチング処理により第
一の層と第二の層から成る第１の形状の導電層１１８〜
１２３（第一の層１１８ａ〜１２３ａと第二の層１１８
ｂ〜１２３ｂ）を形成する。１３０はゲート絶縁膜であ
り、第１の形状の導電層１１８〜１２３で覆われない領
域は２０〜５０nm程度エッチングされ薄くなった領域が
形成される。

【００５９】そして、第１のドーピング処理を行い、ｎ
型を付与する不純物元素を添加する。ドーピングの方法
はイオンドープ法若しくはイオン注入法で行えば良い。
イオンドープ法の条件はドーズ量を１×１０¹³〜５×１
０¹⁴atoms/cm²とし、加速電圧を６０〜１００keVとして
行う。ｎ型を付与する不純物元素として１５族に属する
元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用い
るが、ここではリン（Ｐ）を用いる。この場合、導電層
１１８〜１２３がｎ型を付与する不純物元素に対するマ
スクとなり、自己整合的に第１の不純物領域１２４〜１
２９が形成される。第１の不純物領域１２４〜１２９に
は１×１０²⁰〜１×１０²¹atomic/cm³の濃度範囲でｎ型
を付与する不純物元素を添加する。

【００６０】次に図１１（Ａ）に示すように第２のエッ
チング処理を行う。このときもＩＣＰエッチング法を用
い、エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合して、
１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.
56MHz)を供給し、プラズマを生成して行う。基板側（試
料ステージ）には２０WのＲＦ（13.56MHz）電力を投入
し、自己バイアス電圧を印加する。このような条件によ
りＷ膜を異方性エッチングし、かつ、それより遅いエッ
チング速度で第一の層であるＴａＮを異方性エッチング
する。

【００６１】そして、第２のドーピング処理を行う。こ
の場合、第１のドーピング処理よりもドーズ量を下げ高
加速電圧の条件でｎ型を付与する不純物元素をドーピン
グする。例えば、加速電圧を７０〜１２０ｋｅＶとし、
１×１０¹³/cm²のドーズ量で行い、図１０で島状半導体
層に形成された第３の不純物領域の内側に新たな不純物
領域を形成する。ドーピングは、第一の層を通してスル
ードープする。こうして、第二の１１１８ａ〜１１２３
ａと重なる第３の不純物領域１３１〜１３６と、第１の
不純物領域と第３の不純物領域との間の第２の不純物領
域１１３１〜１１３６とを形成する。ｎ型を付与する不
純物元素は、第一の不純物領域及び第３の不純物領域で
２×１０¹⁷〜３×１０¹⁸atoms/cm³の濃度となるように
する。

【００６２】そしてＩＣＰエッチング法を用い、第３の
エッチング処理を行う。このときエッチングガスにＣＦ
₄とＣｌ₂を混合して、１Paの圧力でコイル型の電極に５
００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成
してＷとＴａＮのエッチングを行う。基板側（試料ステ
ージ）には２０WのＲＦ（13.56MHz）電力を投入し、第
１のエッチング処理より小さい自己バイアス電圧を印加
する。

【００６３】こうして図１１（Ａ）に示すように第２の
形状の薄膜層１１１８〜１１２３（第一の層１１１８ａ
〜１１２３ａと第二の層１１１８ｂ〜１１２３ｂ）を形
成する。１１３０はゲート絶縁膜であり、第２の形状の
薄膜層１１１８〜１１２３で覆われない領域はさらに２
０〜５０nm程度エッチングされ薄くなった領域が形成さ
れる。

【００６４】そして、ｐチャネル型ＴＦＴを形成する島
状半導体層１０４、１０６にソース領域およびドレイン
領域とする高濃度ｐ型不純物領域１４０、１４１を形成
する。ここでは、ゲート電極１１１８a、１１２３aをマ
スクとしてｐ型を付与する不純物元素を添加し、自己整
合的に高濃度ｐ型不純物領域を形成する。このとき、ｎ
チャネル型ＴＦＴを形成する島状半導体層１０５、１０
７、１０８は、第３のフォトマスク（ＰＭ３）を用いて
レジストマスク１３７〜１３９を形成し全面を被覆して
おく。ここで形成される不純物領域１４０、１４１はジ
ボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。
そして、ゲート電極と重ならない高濃度ｐ型不純物領域
１４０ａ、１４１ａのボロン（Ｂ）濃度は、３×１０²⁰
〜３×１０²¹atomic／cm³となるようにする。また、第
一のゲート電極と重なる不純物領域１４０ｂ、１４１ｂ
は、ゲート絶縁膜と第一のゲート電極を介して不純物元
素が添加されるので、実質的に低濃度ｐ型不純物領域と
して形成され、少なくとも１．５×１０¹⁹atomic／cm³
以上の濃度とする。この高濃度ｐ型不純物領域１４０
ａ、１４１ａおよび低濃度ｐ型不純物領域１４０ｂ、１
４１ｂには、前工程においてリン（Ｐ）が添加されてい
て、高濃度ｐ型不純物領域１４０ａ、１４１ａには１×
１０²⁰〜１×１０²¹atomic／cm³の濃度で、低濃度ｐ型
不純物領域１４０ｂ、１４１ｂには１×１０¹⁶〜１×１
０¹⁹atomic／cm³の濃度で含有しているが、この工程で
添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度の１．５
から３倍となるようにすることにより、ｐチャネル型Ｔ
ＦＴのソース領域およびドレイン領域として機能するた
めに何ら問題は生じなかった。

【００６５】その後、図１２（Ａ）に示すように、ゲー
ト電極およびゲート絶縁膜上から第１の層間絶縁膜１４
２を形成する。第１の層間絶縁膜は酸化シリコン膜、酸
化窒化シリコン膜、窒化シリコン膜、またはこれらを組
み合わせた積層膜で形成すれば良い。いずれにしても第
１の層間絶縁膜１４２は無機絶縁物材料から形成する。
第１の層間絶縁膜１４２の膜厚は１００〜２００ｎｍと
する。ここで、酸化シリコン膜を用いる場合には、プラ
ズマＣＶＤ法でＴＥＯＳとＯ₂とを混合し、反応圧力４
０Pa、基板温度３００〜４００℃とし、高周波（１３．
５６MHz）電力密度０．５〜０．８W/cm²で放電させて形
成することができる。また、酸化窒化シリコン膜を用い
る場合には、プラズマＣＶＤ法でＳｉＨ₄、Ｎ₂Ｏ、ＮＨ
₃から作製される酸化窒化シリコン膜、またはＳｉＨ₄、
Ｎ₂Ｏから作製される酸化窒化シリコン膜で形成すれば
良い。この場合の作製条件は反応圧力２０〜２００Pa、
基板温度３００〜４００℃とし、高周波（６０MHz）電
力密度０．１〜１．０W/cm²で形成することができる。
また、ＳｉＨ₄、Ｎ₂Ｏ、Ｈ₂から作製される酸化窒化水
素化シリコン膜を適用しても良い。窒化シリコン膜も同
様にプラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃から作製するこ
とが可能である。

【００６６】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行う。その他に、レーザーアニール法、またはラ
ピッドサーマルアニール法（ＲＴＡ法）を適用すること
ができる。熱アニール法では酸素濃度が１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜
７００℃、代表的には５００〜６００℃で行うものであ
り、本実施例では５５０℃で４時間の熱処理を行った。
また、基板１０１に耐熱温度が低いプラスチック基板を
用いる場合にはレーザーアニール法を適用することが好
ましい（図１２（Ｂ））。

【００６７】活性化の工程に続いて、雰囲気ガスを変化
させ、３〜１００％の水素を含む雰囲気中で、３００〜
４５０℃で１〜１２時間の熱処理を行い、島状半導体層
を水素化する工程を行う。この工程は熱的に励起された
水素により島状半導体層にある１０¹⁶〜１０¹⁸/cm³のダ
ングリングボンドを終端する工程である。水素化の他の
手段として、プラズマ水素化（プラズマにより励起され
た水素を用いる）を行っても良い。いずれにしても、島
状半導体層１０４〜１０８中の欠陥密度を１０ ¹⁶/cm³以
下とすることが望ましく、そのために水素を０．０１〜
０．１atomic%程度付与すれば良かった。

【００６８】活性化および水素化の工程が終了したら、
有機絶縁物材料からなる第２の層間絶縁膜１４３を１．
０〜２．０μｍの平均厚を有して形成する。有機樹脂材
料としては、ポリイミド、アクリル、ポリアミド、ポリ
イミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用
することができる。例えば、基板に塗布後、熱重合する
タイプのポリイミドを用いる場合には、クリーンオーブ
ンで３００℃で焼成して形成する。また、アクリルを用
いる場合には、２液性のものを用い、主材と硬化剤を混
合した後、スピナーを用いて基板全面に塗布した後、ホ
ットプレートで８０℃で６０秒の予備加熱を行い、さら
にクリーンオーブンで２５０℃で６０分焼成して形成す
ることができる。

【００６９】このように、第２の層間絶縁膜を有機絶縁
物材料で形成することにより、表面を良好に平坦化させ
ることができる。また、有機樹脂材料は一般に誘電率が
低いので、寄生容量を低減することができる。しかし、
吸湿性があり保護膜としては適さないので、本実施例の
ように、第１の層間絶縁膜１４２として形成した酸化シ
リコン膜、酸化窒化シリコン膜、窒化シリコン膜などと
組み合わせて用いると良い。

【００７０】その後、第４のフォトマスク（ＰＭ４）を
用い、所定のパターンのレジストマスクを形成し、それ
ぞれの島状半導体層に形成されたソース領域またはドレ
イン領域に達するコンタクトホールを形成する。コンタ
クトホールの形成はドライエッチング法により行う。こ
の場合、エッチングガスにＣＦ₄、Ｏ₂、Ｈｅの混合ガス
を用い有機樹脂材料から成る第２の層間絶縁膜１４３を
まずエッチングし、その後、続いてエッチングガスをＣ
Ｆ₄、Ｏ₂として第１の層間絶縁膜１４２をエッチングす
る。さらに、島状半導体層との選択比を高めるために、
エッチングガスをＣＨＦ₃に切り替えてゲート絶縁膜１
３０をエッチングすることにより、良好にコンタクトホ
ールを形成することができる。

【００７１】そして、導電性の金属膜をスパッタ法や真
空蒸着法で形成し第５のフォトマスクでレジストマスク
パターンを形成しエッチングによって、ソース配線とド
レイン配線を形成する。ドレイン配線を例としてこの構
成を説明すると、Ｔｉ膜を５０〜１５０nmの厚さで形成
し、島状半導体層のソースまたはドレイン領域を形成す
る半導体膜とコンタクトを形成する。そのＴｉ膜上に重
ねてＡｌ膜を３００〜４００nmの厚さで形成し、さらに
Ｔｉ膜または窒化チタン（ＴｉＮ）膜を１００〜２００
nmの厚さで形成して３層またはＴｉとＴｉＮを組み合わ
せ、３層以上の層を有する構造とする。その後、第５の
フォトマスクによりレジストマスクパターンを形成し、
エッチングによってソース配線とドレイン配線を形成す
る。このとき、課題を解決する手段で記したように、酸
素プラズマを用いた処理、熱酸化処理を行い、Ａｌ層の
端部に酸化膜を形成する。その後、透明導電膜を全面に
形成し、第６のフォトマスクを用いたパターニング処理
およびエッチング処理により画素電極を形成する。画素
電極は、有機樹脂材料から成る第２の層間絶縁膜上に形
成され、画素ＴＦＴのドレイン配線と重なる部分を設け
電気的な接続を形成している。

【００７２】透明導電膜の材料は、酸化インジウム（Ｉ
ｎ₂Ｏ₃）や酸化インジウム酸化スズ合金（Ｉｎ₂Ｏ₃―Ｓ
ｎＯ₂；ＩＴＯ）などをスパッタ法や真空蒸着法などを
用いて形成して用いることができる。このような材料の
エッチング処理は塩酸系の溶液により行う。

【００７３】こうして６枚のフォトマスクにより、同一
の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴと
を有した基板を完成させることができる。駆動回路には
第１のｐチャネル型ＴＦＴ（Ａ）２００ａ、第１のｎチ
ャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型Ｔ
ＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）
２０３ａ、画素部には画素ＴＦＴ２０４、保持容量２０
５が形成されている。本明細書では便宜上このような基
板をアクティブマトリクス基板と呼ぶ。

【００７４】駆動回路の第１のｐチャネル型ＴＦＴ
（Ａ）２００ａには、島状半導体層１０４にチャネル形
成領域２０６、ＬＤＤ領域２０７、高濃度ｐ型不純物領
域から成るソース領域２０８、ドレイン領域２０９を有
した構造となっている。第１のｎチャネル型ＴＦＴ
（Ａ）２０１ａには、島状半導体層１０５にチャネル形
成領域２１０、低濃度ｎ型不純物領域で形成されゲート
電極１１９と重なるＬＤＤ領域２１１、高濃度ｎ型不純
物領域で形成するソース領域２１２、ドレイン領域２１
３を有している。チャネル長３〜７μｍに対して、ゲー
ト電極１１９と重なるＬＤＤ領域を第一の不純物領域と
してそのチャネル長方向の長さは０．１〜１．５μｍ、
好ましくは０．３〜０．８μｍとする。この第一の不純
物領域の長さはゲート電極１１９の厚さとテーパー部の
角度θ１から制御する。

【００７５】図１２（Ｃ）では、駆動回路のｎチャネル
型ＴＦＴおよびｐチャネル型ＴＦＴを一対のソース・ド
レイン間に一つのゲート電極を設けたシングルゲートの
構造とし、画素ＴＦＴをダブルゲート構造としたが、こ
れらのＴＦＴはいずれもシングルゲート構造としても良
いし、複数のゲート電極を一対のソース・ドレイン間に
設けたマルチゲート構造としても差し支えない。

【００７６】図１３は画素部のほぼ一画素分を示す上面
図である。図中に示すＡ−Ａ'断面が図１２（Ｃ）に示
す画素部の断面図に対応している。画素ＴＦＴ２０４
は、ゲート電極１２２は図示されていないゲート絶縁膜
を介してその下の島状半導体層１０８と交差し、さらに
複数の島状半導体層に跨って延在してゲート配線を兼ね
ている。図示はしていないが、島状半導体層には、図１
２（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ
領域が形成されている。また、２３０はソース配線１４
８とソース領域２２５とのコンタクト部、２３１はドレ
イン配線１５３とドレイン領域２２７とのコンタクト部
である。保持容量２０５は、画素ＴＦＴ２０４のドレイ
ン領域２２７から延在する半導体層２２８、２２９とゲ
ート絶縁膜を介して容量配線１２３が重なる領域で形成
されている。この構成において半導体層２２８には、価
電子制御を目的とした不純物元素は添加されていない。

【００７７】以上の様な構成は、画素ＴＦＴおよび駆動
回路が要求する仕様に応じて各回路を構成するＴＦＴの
構造を最適化し、半導体装置の動作性能と信頼性を向上
させることを可能としている。さらにゲート電極を、耐
熱性を有する導電性材料で形成することによりＬＤＤ領
域やソース領域およびドレイン領域の活性化を容易とし
ている。

【００７８】さらに、ゲート電極にゲート絶縁膜を介し
て重なるＬＤＤ領域を形成する際に、導電型を制御する
目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ
領域を形成することで、特にドレイン領域近傍における
電界緩和効果が高まることが期待できる。

【００７９】［実施例２］実施例１では、駆動回路のｎ
チャネル型ＴＦＴ及び画素ＴＦＴを同じ構造で形成する
例を示した。しかしながら画素ＴＦＴと駆動回路のＴＦ
Ｔとでは、それらの回路の動作条件は必ずしも同一では
なく、そのことからＴＦＴに要求される特性も少なから
ず異なっている。画素ＴＦＴはｎチャネル型ＴＦＴから
成り、スイッチング素子として液晶に電圧を印加して駆
動させるものである。液晶は交流で駆動させるので、フ
レーム反転駆動と呼ばれる方式が多く採用されている。
この方式では消費電力を低く抑えるために、画素ＴＦＴ
に要求される特性はオフ電流値（ＴＦＴがオフ動作時に
流れるドレイン電流）を十分低くすることである。一
方、駆動回路のバッファ回路などは高い駆動電圧が印加
されるため、高電圧が印加されても壊れないように耐圧
を高めておく必要がある。また電流駆動能力を高めるた
めに、オン電流値（ＴＦＴがオン動作時に流れるドレイ
ン電流）を十分確保する必要がある。

【００８０】また、上記オフ電流値やオン電流値の他に
も注目すべき点はある。例えば、画素ＴＦＴと、シフト
レジスタ回路やバッファ回路などの駆動回路のＴＦＴと
では、そのバイアス状態も必ずしも同じではない。例え
ば、画素ＴＦＴにおいてはゲート電極に大きな逆バイア
ス（ｎチャネル型ＴＦＴでは負の電圧）が印加される
が、駆動回路のＴＦＴは基本的に逆バイアス状態で動作
することはない。また、動作速度に関しても、画素ＴＦ
Ｔは制御回路のＴＦＴの１／１００以下で良い。また、
ＧＯＬＤ+ＬＤＤ構造はオン電流値の劣化を防ぐ効果は
高いが、その反面、通常のＬＤＤ構造と比べてオフ電流
値が大きくなる可能性がある。従って、画素ＴＦＴに適
用するには改善の余地がある。また逆に通常のＬＤＤ構
造はオフ電流値を抑える効果は高いが、ドレイン近傍の
電界を緩和してホットキャリア注入による劣化を防ぐ効
果は低い。このように、アクティブマトリクス型液晶表
示装置のような動作条件の異なる複数の集積回路を有す
る半導体装置において、求められる特性にあわせた構造
で形成することが望ましい。

【００８１】すなわち、画素ＴＦＴと駆動回路のＴＦＴ
との構造を変えることで、液晶表示装置として良好な特
性を示すことが期待される。具体的には、実施例１によ
り形成される上記ＧＯＬＤ+ＬＤＤ構造において、高濃
度ｎ型不純物領域を、マスクを用いて形成することで、
片方の第二の不純物領域の長さを変えることが出来る。
このときＴＦＴ特性から言えば、第二の不純物領域の長
さが長くなるとともに抵抗は上がり、Ioff及びIonの値
が下がることになる。また、この部分の電位変動が緩や
かになり、劣化がおきにくくなることが期待される。

【００８２】また、実施例１では第二の不純物領域の長
さを第一の層及び第二の層のテーパー形状で決めてい
る。従ってプロセスにおける基板面内分布特性が均一で
ないと、第二の不純物領域の長さが面内で変わることが
予想される。このことからも高濃度ｎ型不純物領域を、
マスクを用いて形成する利点である。

【００８３】このプロセスを、図２０を用いて説明す
る。ここでも図２と同様、ゲート電極の形状を、段階を
経て変化させ、その過程でドーピングを行う。図２０に
おいては、リンを注入するn型ＴＦＴの例を示してい
る。

【００８４】まず、バイアス電圧が高く、選択比が大き
いエッチング雰囲気で、前記２層からなるゲート電極を
異方性エッチする。すると図２０（a）のごとく第二の
層2008がテーパー形状となり第一の層2004が残るゲート
電極が形成される。

【００８５】次にバイアス電圧を変えずに、選択比が、
図２０（a）の場合より小さくなるエッチング雰囲気
で、エッチングを行う。すると図２０（b）のごとく第
一の層2015が第二の層の端部よりテーパー形状を成した
ゲート電極が形成される。

【００８６】その後、バイアス電圧が図２０（a）の形
成時に比べて低く、選択比が図２０（b）の場合より大
きくなるエッチング雰囲気でエッチングを行う。すると
図２０（C）のごとく第一の層2005が露出したゲート電
極が形成される。

【００８７】このときイオン化した導電型制御用の不純
物元素を、第一の層2005より成るゲート電極とゲート絶
縁膜を通過させ、スルードープを行う。これにより第一
の不純物領域と、第二の不純物領域と、に不純物を添加
される。

【００８８】そして、バイアス電圧が図２０（a）、図
２０（b）の形成時に比べて低く、選択比が、図２０
（a）の場合より小さいエッチング雰囲気で、図２０
（a）、図２０（b）と比べて等方性のエッチングを行
う。すると図２０（d）のごとく図２（b）の場合よりテ
ーパーが後退した第一の層及び第二の層よりなるゲート
電極が形成される。これにより第一の不純物領域2011及
び第二の不純物領域2012を形成される。

【００８９】そしてさらに、図２０（e）のごとくソー
ス及びドレイン領域を形成する領域2013を開口するよう
なレジスト2014を形成する。このときイオン化した導電
型制御用の不純物元素を、半導体層に添加しソース及び
ドレイン領域を形成する。このときの不純物元素は、図
２０（d）の場合に比べて高い濃度で添加する。これに
より、ソース及びドレイン領域が形成される。

【００９０】以上の工程でマスクを用いて第二の不純物
領域の長さを決めることが出来る。

【００９１】［実施例３］本実施例では実施例１で作製
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を説明する。まず、
図１４（Ａ）に示すように、図１２（Ｃ）の状態のアク
ティブマトリクス基板に柱状スペーサから成るスペーサ
を形成する。スペーサは数μｍの粒子を散布して設ける
方法でも良いが、ここでは基板全面に樹脂膜を形成した
後これをパターニングして形成する方法を採用した。こ
のようなスペーサの材料に限定はないが、例えば、ＪＳ
Ｒ社製のＮＮ７００を用い、スピナーで塗布した後、露
光と現像処理によって所定のパターンに形成する。さら
にクリーンオーブンなどで１５０〜２００℃で加熱して
硬化させる。

【００９２】スペーサの配置は任意に決定すれば良い
が、好ましくは、図１４（Ａ）で示すように、画素部に
おいてはドレイン配線１５３（画素電極）のコンタクト
部２３１と重ねてその部分を覆うように柱状スペーサ４
０６を形成すると良い。コンタクト部２３１は平坦性が
損なわれこの部分では液晶がうまく配向しなくなるの
で、このようにしてコンタクト部２３１にスペーサ用の
樹脂を充填する形で柱状スペーサ４０６を形成すること
でディスクリネーションなどを防止することができる。
また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０
５ｅを形成しておく。このスペーサは駆動回路部の全面
に渡って形成しても良いし、図１４で示すようにソース
配線およびドレイン配線を覆うようにして設けても良
い。

【００９３】その後、配向膜４０７を形成する。通常液
晶表示素子の配向膜にはポリイミド樹脂を用る。配向膜
を形成した後、ラビング処理を施して液晶分子がある一
定のプレチルト角を持って配向するようにした。画素部
に設けた柱状スペーサ４０６の端部からラビング方向に
対してラビングされない領域が２μｍ以下となるように
した。また、ラビング処理では静電気の発生がしばしば
問題となるが、駆動回路のＴＦＴ上に形成したスペーサ
４０５ａ〜４０５ｅにより静電気からＴＦＴを保護する
効果を得ることができる。また図では説明しないが、配
向膜４０７を先に形成してから、スペーサ４０６、４０
５ａ〜４０５ｅを形成した構成としても良い。

【００９４】対向側の対向基板４０１には、遮光膜４０
２、透明導電膜４０３および配向膜４０４を形成する。
遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜
３００nmの厚さで形成する。そして、画素部と駆動回路
が形成されたアクティブマトリクス基板と対向基板とを
シール剤４０８で貼り合わせる。シール剤４０８にはフ
ィラー（図示せず）が混入されていて、このフィラーと
スペーサ４０６、４０５ａ〜４０５ｅによって均一な間
隔を持って２枚の基板が貼り合わせられる。その後、両
基板の間に液晶材料４０９を注入する。液晶材料には公
知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他
に、電場に対して透過率が連続的に変化する電気光学応
答性を示す、無しきい値反強誘電性混合液晶を用いるこ
ともできる。この無しきい値反強誘電性混合液晶には、
Ｖ字型の電気光学応答特性を示すものもある。このよう
にして図１４（Ｂ）に示すアクティブマトリクス型液晶
表示装置が完成する。

【００９５】図１５はこのようなアクティブマトリクス
基板の上面図を示し、画素部および駆動回路部とスペー
サおよびシール剤の位置関係を示す上面図である。実施
例１で述べたガラス基板１０１上に画素部６０４の周辺
に駆動回路として走査信号駆動回路６０５と画像信号駆
動回路６０６が設けられている。さらに、その他ＣＰＵ
やメモリなどの信号処理回路６０７も付加されていても
良い。そして、これらの駆動回路は接続配線６０３によ
って外部入出力端子６０２と接続されている。画素部６
０４では走査信号駆動回路６０５から延在するゲート配
線群６０８と画像信号駆動回路６０６から延在するソー
ス配線群６０９がマトリクス状に交差して画素を形成
し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２
０５が設けられている。

【００９６】図１４において画素部において設けた柱状
スペーサ４０６は、すべての画素に対して設けても良い
が、図１５で示すようにマトリクス状に配列した画素の
数個から数十個おきに設けても良い。即ち、画素部を構
成する画素の全数に対するスペーサの数の割合は２０〜
１００％とすることが可能である。また、駆動回路部に
設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うよ
うに設けても良いし各ＴＦＴのソースおよびドレイン配
線の位置にあわせて設けても良い。図１５では駆動回路
部に設けるスペーサの配置を６１０〜６１２で示す。そ
して、図１５で示すシール剤６１９は、基板１０１上の
画素部６０４および走査信号駆動回路６０５、画像信号
駆動回路６０６、その他の信号処理回路６０７の外側で
あって、外部入出力端子６０２よりも内側に形成する。

【００９７】このようなアクティブマトリクス型液晶表
示装置の構成を図１６の斜視図を用いて説明する。図１
６においてアクティブマトリクス基板は、ガラス基板１
０１上に形成された、画素部６０４と、走査信号駆動回
路６０５と、画像信号駆動回路６０６とその他の信号処
理回路６０７とで構成される。画素部６０４には画素Ｔ
ＦＴ２０４と保持容量２０５が設けられ、画素部の周辺
に設けられる駆動回路はＣＭＯＳ回路を基本として構成
されている。走査信号駆動回路６０５と画像信号駆動回
路６０６からは、それぞれゲート配線１２２とソース配
線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に
接続している。また、フレキシブルプリント配線板（Fl
exible Printed Circuit：ＦＰＣ）６１３が外部入力端
子６０２に接続していて画像信号などを入力するのに用
いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接
着されている。そして接続配線６０３でそれぞれの駆動
回路に接続している。また、対向基板４０１には図示し
ていない、遮光膜や透明電極が設けられている。

【００９８】このような構成の液晶表示装置は、実施例
１で示したアクティブマトリクス基板を用いて形成する
ことができる。実施例１で示すアクティブマトリクス基
板を用いると透過型の液晶表示装置を得ることができ
る。

【００９９】［実施例４］本発明を実施して作製された
アクティブマトリクス基板および液晶表示装置は様々な
電気光学装置に用いることができる。そして、そのよう
な電気光学装置を表示媒体として組み込んだ電子機器全
てに本発明を適用することがでできる。電子機器として
は、パーソナルコンピュータ、デジタルカメラ、ビデオ
カメラ、携帯情報端末（モバイルコンピュータ、携帯電
話、電子書籍など）、ナビゲーションシステムなどが上
げられる。

【０１００】図１７（Ａ）は携帯情報端末であり、本体
２２０１、画像入力部２２０２、受像部２２０３、操作
スイッチ２２０４、表示装置２２０５で構成される。本
発明は表示装置２２０５やその他の信号制御回路に適用
することができる。

【０１０１】このような携帯型情報端末は、屋内はもと
より屋外で使用されることも多い。長時間の使用を可能
とするためにはバックライト使用せず、外光を利用する
反射型の液晶表示装置が低消費電力型として適している
が、周囲が暗い場合にはバックライトを設けた透過型の
液晶表示装置が適している。このような背景から反射型
と透過型の両方の特徴を兼ね備えたハイブリット型の液
晶表示装置が開発されているが、本発明はこのようなハ
イブリット型の液晶表示装置にも適用できる。表示装置
２２０５はタッチパネル３００２、液晶表示装置３００
３、ＬＥＤバックライト３００４により構成されてい
る。タッチパネル３００２は携帯型情報端末の操作を簡
便にするために設けている。タッチパネル３００２の構
成は、一端にＬＥＤなどの発光素子３１００を、他の一
端にフォトダイオードなどの受光素子３２００が設けら
れ、その両者の間に光路が形成されている。このタッチ
パネル３００２を押して光路を遮ると受光素子３２００
の出力が変化するので、この原理を用いて発光素子と受
光素子を液晶表示装置上でマトリクス状に配置させるこ
とにより、入力媒体として機能させることができる。

【０１０２】図１７（Ｂ）はハイブリット型の液晶表示
装置の画素部の構成であり、画素ＴＦＴ２０４および保
持容量２０５上の第２の層間絶縁膜上にドレイン配線２
６３と画素電極２６２が設けられている。このような構
成は、実施例１を適用すれば形成することができる。こ
のときドレイン配線は実施例１で示したような積層構造
を成し、画素電極を兼ねる構成としている。画素電極２
６２は実施例１で説明した透明導電膜材料を用いて形成
する。液晶表示装置３００３をこのようなアクティブマ
トリクス基板から作製することで携帯型情報端末に好適
に用いることができる。

【０１０３】図１８（Ａ）はパーソナルコンピュータで
あり、マイクロプロセッサやメモリーなどを備えた本体
２００１、画像入力部２００２、表示装置２００３、キ
ーボード２００４で構成される。本発明は表示装置２０
０３やその他の信号処理回路を形成することができる。

【０１０４】図１８（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明は表示装置２１０２やその他
の信号制御回路に適用することができる。

【０１０５】図１８（Ｄ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカー部２
４０３、記録媒体２４０４、操作スイッチ２４０５で構
成される。尚、記録媒体にはＤＶＤ（Digital Versati
le Disc）やコンパクトディスク（ＣＤ）などを用い、
音楽プログラムの再生や映像表示、ビデオゲームやイン
ターネットを介した情報表示などを行うことができる。
本発明は表示装置２４０２やその他の信号制御回路に好
適に利用することができる。

【０１０６】図１８（Ｅ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本発明は表示装置２５０２やその他の信号制御回路
に適用することができる。

【０１０７】図１９（Ａ）はフロント型プロジェクター
であり、光源光学系および表示装置２６０１、スクリー
ン２６０２で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。図１９（Ｂ）は
リア型プロジェクターであり、本体２７０１、光源光学
系および表示装置２７０２、ミラー２７０３、スクリー
ン２７０４で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。

【０１０８】なお、図１９（Ｃ）に、図１９（Ａ）およ
び図１９（Ｂ）における光源光学系および表示装置２６
０１、２７０２の構造の一例を示す。光源光学系および
表示装置２６０１、２７０２は光源光学系２８０１、ミ
ラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示
装置２８０８、位相差板２８０９、投射光学系２８１０
で構成される。投射光学系２８１０は複数の光学レンズ
で構成される。図１９（Ｃ）では液晶表示装置２８０８
を三つ使用する三板式の例を示したが、このような方式
に限定されず、単板式の光学系で構成しても良い。ま
た、図１９（Ｃ）中において矢印で示した光路には適宣
光学レンズや偏光機能を有するフィルムや位相を調節す
るためのフィルムや、ＩＲフィルムなどを設けても良
い。また図１９（Ｄ）は、図１９（Ｃ）における光源光
学系２８０１の構造の一例を示した図である。本実施例
では、光源光学系２８０１はリフレクター２８１１、光
源２８１２、レンズアレイ２８１３、２８１４、偏光変
換素子２８１５、集光レンズ２８１６で構成される。
尚、図１９（Ｄ）に示した光源光学系は一例であって図
示した構成に限定されるものではない。

【０１０９】またここでは図示しなかったが、本発明で
はその他にも、ナビゲーションシステムやイメージセン
サの読み取り回路などに適用することが可能である。こ
のように本願発明の適用範囲はきわめて広く、あらゆる
分野の電子機器に適用することが可能である。また、本
実施例の電子機器は実施例１〜５の技術を用いて実現す
ることができる。

【０１１０】

【発明の効果】本発明を用いることで、半導体装置の製
造において、その歩留まりを向上させ、工程を削減する
ことができる。また半導体装置においては、信頼性を向
上させる。

【図面の簡単な説明】

【図1】本発明のＴＦＴの構造を示す断面図。

【図２】ＴＦＴの作製工程を示す断面図。

【図３】ＴｉＮ、ＴａＮの透過率特性を示すグラフ。

【図４】第一の層の厚さを３０nm以下としたときの不
純物濃度シミュレーション結果を説明するグラフ。

【図５】劣化率に対する、第一の不純物領域と第二の
不純物領域に添加されるリンの量の依存性を説明するグ
ラフ。

【図６】ＴｉＮのＳＩＭＳ測定結果を示すグラフ。

【図７】ＴａＮのＳＩＭＳ測定結果を示すグラフ。

【図８】テーパー形状を持たない単層のゲート電極を
有し、ＧＯＬＤ+ＬＤＤ構造を持つＴＦＴの図。

【図９】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。

【図１０】画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。

【図１１】画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。

【図１２】画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。

【図１３】画素部の画素を示す上面図。

【図１４】アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。

【図１５】液晶表示装置の入出力端子、配線、回路配
置、スペーサ、シール剤の配置を説明する上面図。

【図１６】液晶表示装置の構造を示す斜視図。

【図１７】携帯型情報端末の一例を示す図。

【図１８】半導体装置の一例を示す図。

【図１９】投影型液晶表示装置の構成を示す図。

【図２０】高濃度ｎ型不純物領域をマスクを用いて形
成する場合のプロセスを示す断面図。

【図２１】不純物濃度シミュレーションに用いられた
ＴＦＴ構造を示す図。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ６１７Ｍ 29/43 29/62 29/786 27/08 ３２１Ｄ３２１Ｎ 21/302 ＪＦターム(参考） 4M104 AA01 AA09 BB14 BB30 BB32 CC05 DD08 DD16 DD17 DD18 DD20 DD26 DD37 DD40 DD65 DD66 DD67 DD88 EE03 EE12 EE16 FF08 FF13 FF18 GG09 GG10 HH16 HH20 5F004 AA02 BA20 BB13 CA06 DA01 DA04 DA16 DA22 DA26 DB00 DB10 DB12 DB23 DB25 EA28 5F048 AA07 AA09 AC04 BA16 BB09 BB11 BB12 BB15 BC06 BF02 BF07 5F110 AA06 AA14 AA16 AA21 BB02 BB04 CC02 DD01 DD02 DD13 DD14 DD15 DD17 EE01 EE04 EE14 EE23 EE28 EE44 EE45 FF02 FF04 FF28 FF30 FF36 GG01 GG02 GG13 GG25 GG28 GG32 GG43 GG45 GG51 GG52 HJ01 HJ04 HJ12 HJ13 HJ23 HL01 HL03 HL04 HL07 HL12 HL22 HL23 HL27 HM15 HM18 NN03 NN04 NN22 NN23 NN24 NN27 NN35 NN44 NN46 NN72 NN73 NN78 PP01 PP02 PP03 PP05 PP06 PP34 PP35 QQ04 QQ09 QQ11 QQ24 QQ25

Claims

【特許請求の範囲】

【請求項１】半導体層と、ゲート絶縁膜と、ゲート電極
を有し、前記ゲート電極は、前記ゲート絶縁膜に接して
形成された第一の層と、前記第一の層の内側に形成され
たＴａ、Ｔｉ、Ｗから選ばれた一つの元素から成る第二
の層とからなり、前記半導体層は、チャネル形成領域
と、前記チャネル形成領域に接し、かつ前記第一の層と
重なるように形成される第一の不純物領域と、前記ゲー
ト電極の外側に形成された第三の不純物領域と、前記第
一の不純物領域と前記第三の不純物領域の間に形成され
た第二の不純物領域とを有し、前記第一の層はＴａの窒
化物からなり膜厚が３０〜５０nmで形成されることを特
徴とする半導体装置。
【請求項２】半導体層と、ゲート絶縁膜と、ゲート電極
を有し、前記ゲート電極は、前記ゲート絶縁膜に接して
形成された第一の層と、前記第一の層の内側に形成され
たＴａ、Ｔｉ、Ｗから選ばれた一つの元素から成る第二
の層とからなり、前記半導体層は、チャネル形成領域
と、前記チャネル形成領域に接し、かつ前記第一の層と
重なるように形成される第一の不純物領域と、前記ゲー
ト電極の外側に形成された第三の不純物領域と、前記第
一の不純物領域と前記第三の不純物領域の間に形成され
た第二の不純物領域とを有し、前記第一の層は、Ｔｉの
窒化物からなり膜厚が３０〜５０nmで形成されることを
特徴とする半導体装置。
【請求項３】請求項１または請求項２において、前記半
導体装置は、パーソナルコンピュータ、ビデオカメラ、
携帯型情報端末、デジタルカメラ、デジタルビデオディ
スクプレーヤー、電子遊技機器、プロジェクターである
ことを特徴とする半導体装置。
【請求項４】半導体上にゲート絶縁膜を形成する第１の
工程と、Ｔａの窒化物，またはＴｉの窒化物、からなる
第一の層を形成する第２の工程と、Ｔａ、Ｔｉ、Ｗから
選ばれた一つの元素から成る第二の層を形成する第３の
工程と、前記第二の層を選択的にエッチングし、前記第
一の層の内側に前記第二の層を形成する第４の工程と、
前記第一の層と前記第二の層をエッチングする第５の工
程と、前記第二の層の外側に、一導電型の不純物元素を
添加し、第三の不純物領域を形成する第６の工程と、前
記第一の層と前記第二の層をエッチングし、前記第一の
層の内側に前記第二の層を形成する第７の工程と、前記
半導体に、前記一導電型の不純物元素を添加し、前記第
一の層と重なるように形成される第一の不純物領域と、
前記第一の不純物領域と前記第三の不純物領域の間に第
二の不純物領域を形成する第８の工程と、前記第一の層
と前記第二の層をエッチングする第９の工程とを有する
ことを特徴とする半導体装置の作製方法。
【請求項５】半導体上にゲート絶縁膜を形成する第１の
工程と、Ｔａの窒化物，またはＴｉの窒化物、からなる
第一の層を形成する第２の工程と、Ｔａ、Ｔｉ、Ｗから
選ばれた一つの元素から成る第二の層を形成する第３の
工程と、前記第二の層を選択的にエッチングし、前記第
一の層の内側に前記第二の層を形成する第４の工程と、
前記第一の層と前記第二の層をエッチングする第５の工
程と、前記第一の層と前記第二の層をエッチングし、前
記第一の層の内側に前記第二の層を形成する第６の工程
と、前記半導体に、前記一導電型の不純物元素を添加
し、前記第一の層と重なるように形成される第一の不純
物領域と、前記第一の不純物領域の外側に第二の不純物
領域を形成する第７の工程と、前記第一の層と前記第二
の層をエッチングする第８の工程と、前記第二の不純物
領域の外側に、一導電型の不純物元素を添加し、第三の
不純物領域を形成する第９の工程とを有することを特徴
とする半導体装置の作製方法。
【請求項６】請求項４または請求項５において、前記半
導体装置は、パーソナルコンピュータ、ビデオカメラ、
携帯型情報端末、デジタルカメラ、デジタルビデオディ
スクプレーヤー、電子遊技機器、プロジェクターである
ことを特徴とする半導体装置の作製方法。