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JP4526651B2 - 半導体装置 - Google Patents

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隆司 埜本
哲也 藤沢
正明 関
光孝 佐藤
典章 柴
和之 今村
康則 藤本
純一 河西
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Fujitsu Semiconductor Ltd
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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Description

【０００１】
【発明の属する技術分野】
本発明は柱状電極を有する半導体装置に関する。
【０００２】
【従来の技術】
従来から半導体チップを樹脂で封止してなる半導体パッケージは知られている。半導体パッケージはますます小型化されてきており、最近では半導体チップの大きさとほぼ同じ大きさの半導体パッケージが出現している。このような半導体パッケージは例えばＣＳＰ（チップサイズパッケージ）と呼ばれている。
【０００３】
ＣＳＰの製造方法の一つとして、ウエハに集積回路や電極パッド等を形成し、ウエハの電極パッドに接続される柱状電極をウエハに形成し、ウエハの表面及び柱状電極を樹脂で封止し、封止の後でウエハをダイシングして個々の半導体チップを含む半導体パッケージに分離する方法がある（例えば、特開平９−６４０４９号公報）。
【０００４】
樹脂層は柱状電極の高さとほぼ同じ厚さになるように形成され、柱状電極の先端が樹脂層の表面に露出する。柱状電極に接続される外部端子（電極パッド）が樹脂層の表面に形成され、この外部端子にははんだバンプを取り付けることができる。また、導体パターンからなる再配線導体部分をウエハの表面に形成し、柱状電極の位置をウエハに形成された電極パッドの位置とは異なるように配置することができるようにする。
【０００５】
また、特開平９−２６０４２８号公報は金属ワイヤを用いて半導体チップを実装基板に実装することを開示している。金属ワイヤの一端は半導体チップの電極パッドにボンディングされ、金属ワイヤの他端ははんだにより実装基板に固定される。この構成によれば、半導体チップと実装基板との熱膨張の差により発生した応力を金属ワイヤのしなりにより吸収することができる。
【０００６】
【発明が解決しようとする課題】
半導体装置を回路基板に搭載して使用する場合、半導体装置の外部端子（又ははんだバンプ）が回路基板の電極パッドに接続され、半導体装置の半導体チップと回路基板とが半導体装置の封止樹脂を間に挟んで対向する。使用においては、半導体装置の半導体チップの熱膨張量と実装基板の熱膨張量とが異なっているので、半導体装置の外部端子や柱状電極等に熱応力が発生し、外部端子や柱状電極は繰り返しの熱応力によって疲労する。
【０００７】
この熱応力は、半導体装置の半導体チップの熱膨張量と回路基板の熱膨張量との差に比例し、封止樹脂層の厚さに反比例する。従って、応力緩和を図るためには、封止樹脂層の厚さを厚くした方がよいことが分かった。しかし、封止樹脂層の厚さを厚くするためには、柱状電極の長さを長くすることが必要である。柱状電極は通常はメッキにより形成されるが、メッキにより形成された柱状電極の長さを長くすることは限られてしまう。
【０００８】
そこで、柱状電極をワイヤ（ボンディングワイヤ）によって形成すると、柱状電極の長さを長くすることができ、よって封止樹脂層の厚さを厚くすることができる。しかし、ワイヤボンダーで処理されるワイヤを柱状電極として用いる場合、ワイヤは柱状電極としては細すぎ、強度が不足することがある。従って、十分な長さ及び強度をもつワイヤで形成された柱状電極を形成することが望まれている。
【０００９】
さらに、ワイヤは十分に長い柱状電極を提供できるとともにフレキシビリティを備えており、ワイヤからなる柱状電極に熱応力がかかっても柱状電極は破壊されることはない。しかし、半導体装置の封止樹脂層が硬いと、封止樹脂で拘束されたワイヤからなる柱状電極と回路基板に固定された外部端子との間の接合部に大きな応力がかかる。従って、半導体装置の封止樹脂はできるだけ軟らかい樹脂からなるのが好ましい。
【００１０】
また、柱状電極の先端を研削したりして調整するときに、ウエハ全体に圧力がかかり、ウエハを損傷してしまうという問題があった。また、樹脂封止の際に、樹脂の流れが柱状電極に望ましくない変形を生じさせることがあった。
他方、近年、半導体装置は、軽く且つ小さいだけでなく高速で作動し、高い機能を備えることを要求されている。半導体チップをインターポーザやマザーボード等の装置に搭載する場合、上記要求を満足するものとして、はんだボールを使用したフリッチチップタイプの搭載方法がある。しかし、この方法では、半導体チップの電極パッド間が狭ピッチであるため、接続に使用されるはんだボールは、ボール径が小さく、バラツキも少ない特別の仕様となり、非常に高価となる。回路面の封止のために使用されるアンダーフィルも、半導体チップとマザーボードの間の狭い隙間を埋めるにあたってボイド等が発生しないことが特性として要求されるため、半導体チップやマザーボードの仕様毎に流れ性や密着性などを改善した特別仕様となる場合が多い。従って、フリップチップタイプの半導体装置は、コストが高くなる。
【００１１】
また、導電粒子を内在した接着剤による接合方法や、スタッドバンプを用いた接合方法などがあるが、これらの方法では、半導体チップの反り、ボイド、端子のレベリング精度などにより密着性がバラツクため、信頼性が低く、これらのバラツキ管理のためのコストがアップすることが懸念されている。
フリッチチップタイプの搭載方法においてはんだボールを使用する代わりに、金属ワイヤを使用することが考えられる。金属ワイヤの使用は、自動ワイヤボンダーを使用した従来のワイヤボンディングにおいて発展している。しかし、従来のワイヤボンディングでは、金属ワイヤの先端部を半導体チップの先端に接合し、金属ワイヤの所望の部分をマザーボードの電極に接合した後、キャピラリを動かして金属ワイヤを引っ張ることにより金属ワイヤを切断する。この場合、金属ワイヤは引きちぎられるので、金属ワイヤの切断部は一様な形状にならず、引きちぎられた金属ワイヤの長さも一様にならないという問題があった。
【００１２】
本発明の目的は熱応力に対して優れた耐久性のある半導体装置を提供することである。
【００１３】
【課題を解決するための手段】
本発明の特徴による半導体装置は、複数の電極パッドを有する半導体素子と、前記複数の電極パッドに接続された複数の柱状電極と、前記半導体素子及び前記柱状電極を覆う樹脂層と、前記柱状電極に電気的に接続されるように前記樹脂層の表面に配置された外部端子とを備え、前記柱状電極は、前記半導体素子の電極パッドから延びるワイヤ部分と、前記外部端子から延び且つ該ワイヤ部分よりも大きい断面積を有する膨大部分とを含み、前記樹脂層は、半導体素子の表面に形成された柔軟性を有する第１の樹脂層と、該第１の樹脂層よりも半導体素子から遠い側にあり且つ第１の樹脂層よりも高い弾性をもつ第２の樹脂層とからなることを特徴とするものである。
【００１４】
この構成において、柱状電極としてワイヤを用いることができ、長さやフレキシビリティがあり、同時に十分な強度がある柱状電極とすることができる。よって、柱状電極の長さを長く且つ封止樹脂層の厚さを厚くすることができ、熱疲労に対して優れた耐久性のある半導体装置を得ることができる。
【００１５】
好ましくは、前記柱状電極の膨大部分は前記ワイヤ部分の延長部分に肉太化処理してなる。あるいは、前記柱状電極の膨大部分は前記ワイヤ部分に付着された導電性材料を含む。
【００２１】
【発明の実施の形態】
以下本発明の実施例について図面を参照して説明する。
図１は本発明の第１実施例による半導体装置１０を示す部分断面斜視図である。図２ははんだボール付着前の図１の半導体装置を示す断面図である。
図１及び図２において、半導体装置１０は、複数の電極パッド１２を有する半導体素子１４と、複数の電極パッド１２に接続され且つ半導体素子１４に対して垂直に延びる複数の柱状電極１６と、半導体素子１４及び柱状電極１６を覆う樹脂層１８と、柱状電極１６に電気的に接続されるように樹脂層１８の表面に配置された外部端子２０とを備える。
【００２２】
半導体素子１４はシリコンチップからなり、集積回路（図示せず）とこの集積回路に適切に接続された電極パッド１２を含む。外部端子２０は樹脂層１８の表面に配置され、柱状電極１６の先端に接続、固定されている電極パッドである。さらに、はんだボール２０ａが外部端子２０に接続、固定されている。
樹脂層１８は、半導体素子１４の表面に形成された柔軟性を有する第１の樹脂層１８ａと、第１の樹脂層１８ａよりも半導体素子１４から遠い側にあり第１の樹脂層１８ａよりも高い弾性をもつ第２の樹脂層１８ｂとからなる。第１の樹脂層１８ａはシリコン系樹脂や低弾性エポキシ系樹脂等からなるヤング率が数〜数１００ｋｇ／ｍｍ2 の低弾性樹脂であり、第２の樹脂層１８ｂは高弾性エポキシ系樹脂等からなるヤング率が１０００〜２０００ｋｇ／ｍｍ2 の高弾性樹脂である。
【００２３】
柱状電極１６は、半導体素子１４の電極パッド１２から延び、軸線方向に沿ってほぼ一定の断面積を有するワイヤ部分１６ａと、外部端子２０ａから延び且つワイヤ部分１６ａよりも大きい断面積を有する膨大部分１６ｂとを有する。従って、柱状電極１６は、基本的にワイヤによって作られ、長さ及びフレキシビリティを備えるとともに、柱状電極１６と外部端子２０との接合領域が膨大部分１６ｂを設けることによって強化されている。例えば、柱状電極１６は金のワイヤで形成され、柱状電極１６のワイヤ部分１６ａの直径は３０〜５０μｍであり、膨大部分１６ｂの直径はワイヤ部分１６ａの直径の２〜３倍である。外部端子２０の直径は膨大部分１６ｂの直径値〜バンプピッチ×０．５であった。
【００２４】
図３は図１の半導体装置１０の変形例を示す図である。図１の例と同様に、半導体装置１０は、複数の電極パッド１２を有する半導体素子１４と、複数の電極パッド１２に接続された複数の柱状電極１６と、半導体素子１４及び柱状電極１６を覆う樹脂層１８と、柱状電極１６に電気的に接続されるように樹脂層１８の表面に配置された外部端子２０とを備える。
【００２５】
柱状電極１６は、半導体素子１４の電極パッド１２から延び、軸線方向に沿ってほぼ一定の断面積を有するワイヤ部分１６ａと、外部端子２０から延び且つワイヤ部分１６ａよりも大きい断面積を有する膨大部分１６ｂとを有する。従って、柱状電極１６は、基本的にワイヤによって作られ、長さ及びフレキシビリティを備えるとともに、柱状電極１６と外部端子２０との接合領域が膨大部分１６ｂを設けることによって強化されている。
【００２６】
この実施例においては、樹脂層１８は、半導体素子１４の表面に形成された柔軟性を有する第１の樹脂層１８ａと、第１の樹脂層１８ａよりも半導体素子１４から遠い側にあり第１の樹脂層１８ａよりも高い弾性をもつ第２の樹脂層１８ｂと、第１の樹脂層１８ａと第２の樹脂層１８ｂとの間にあってこれらの２つの樹脂層の接着を補助する第３の樹脂層１８ｃとからなる。この例の作用は基本的に図１及び図２の例の作用と同様である。
【００２７】
図４は図１の半導体装置を回路基板に取り付けた例を示す図である。回路基板２２は半導体装置１０の外部端子２０及びはんだボール２０ａと同じ配列の電極パッド２４を有し、半導体装置１０は外部端子２０（はんだボール２０ａ）を電極パッド２４に接合させることにより回路基板２２に搭載される。従って、半導体素子１４と回路基板２２とは樹脂層１８を介して対向する。
【００２８】
使用時には、半導体素子１４及び回路基板２２は発熱素子の作動によって膨張収縮する。半導体素子１４の熱膨張係数と回路基板２２の熱膨張係数との差に従って半導体素子１４の変形量と回路基板２２の変形量との間には差が生じ、柱状電極１６及び外部端子２０（及びその他の部材）に熱応力が発生する。半導体装置１０の外部端子２０や柱状電極１６は繰り返しの熱応力によって疲労する。
【００２９】
しかし、本発明によれば、柱状電極１６を基本的にワイヤ部分１６ａによって構成することによって、長さやフレキシビリティを備え、同時に、膨大部分１６ｂを設けることによって少くとも外部電極２０との接合部において十分な強度がある柱状電極１６とすることができる。よって、柱状電極１６の長さを長く且つ封止樹脂層１８の厚さを厚くすることができ、熱疲労に対して優れた耐久性のある半導体装置１０を得ることができる。
【００３０】
図５は樹脂層１８の厚さと外部端子２０における応力（バンプ応力）との関係を示す図である。樹脂層１８の厚さが厚いほど、外部端子２０における応力（バンプ応力）は小さくなる。四角マーク及び菱形マークで示される例は樹脂層１８が一層のみであり、その樹脂層の弾性率をＡとする。
四角マークで示される例では、外部端子２０が０．８ｍｍピッチで配置され、樹脂層１８の厚さが１００μｍのときにバンプ応力が４．３ｋｇ／ｍｍ2 であった。菱形マークで示される例では、外部端子２０が０．５ｍｍピッチで配置され、樹脂層１８の厚さが１５０μｍのときにバンプ応力が４．３ｋｇ／ｍｍ2 となる。
【００３１】
三角マークで示された例では、第１の樹脂層１８ａの弾性率を（１／６）Ａとし、第２の樹脂層１８ｂの弾性率をＡとした。Ｘマークで示された例では、第１の樹脂層１８ａの弾性率は（１／６）Ａとし、第２の樹脂層１８ｂの弾性率は５Ａとした。いずれの場合にも、第１の樹脂層１８ａの厚さは５０μｍ、第２の樹脂層１８ｂの厚さは１００μｍであった。今後、端子の微細化がすすんでも、バンプの接合応力は十分に信頼性のあるものを得ることができる。低弾性の第１の樹脂層１８ａはヤング率が数〜数１００kg/mm2のシリコン樹脂または低弾性のエポキシ樹脂とすることができ、高弾性の第２の樹脂層１８ｂはヤング率が１０００〜２０００kg/mm2の高弾性のエポキシ樹脂とすることができる。
【００３２】
図６は図１から図３の半導体装置１０を製造するための方法の例を示す図である。図６（Ａ）はシリコンウエハ３０に集積回路や電極パッド１２や柱状電極１６を形成する工程を示す。図６（Ｂ）はシリコンウエハ３０に樹脂層１８やはんだボール２０ａを形成した工程を示す。図６（Ｃ）ははんだボール２０ａを形成したシリコンウエハ３０を個別の半導体装置１０にダイシングする工程を示す図である。図６（Ｄ）は分離された半導体装置１０を示す図である。図６（Ａ）〜図６（Ｄ）から分かるように、本発明による半導体装置１０は、シリコンウエハ３０の段階で封止用の樹脂層１８を形成し、その後で１つの半導体チップを含むチップサイズパッケージ（ＣＳＰ）として個別の半導体装置１０を形成されたものである。従って、封止用の樹脂層１８はスピンコートによって塗布されることができるものである。
【００３３】
図７は、樹脂層を形成し、それから外部端子に膨大部を形成する工程を含む半導体装置の製造方法の例を示す図である。図７（Ａ）において、ウエハ３０に集積回路及び電極パッド１２を形成し、図７（Ｂ）において、電極パッド１２に接続された柱状電極１６を形成する。柱状電極１６は図１から図３に示されるようにワイヤ部分１６ａと膨大部分１６ｂとを含む。図７（Ｃ）において、第１の樹脂層１８ａを形成し、図７（Ｄ）において、第２の樹脂層１８ｂを形成する。図７（Ｅ）において、第２の樹脂層１８ｂを研磨加工し、第２の樹脂層１８ｂから突出する柱状電極１６の先端部分を切断する。このとき、柱状電極１６の膨大部分１６ｂの先端のみを切断する。それから、図７（Ｅ）において、柱状電極１６の膨大部分１６ｂの先端に外部端子２０を形成する。それから、図６（Ｂ）に示されるようにはんだボール２０ａを形成し、図６（Ｃ）に示されるようにしてウエハ３０を個々の半導体装置１０に切断する。
【００３４】
図８は膨大部分を有する柱状電極の形成方法の例を示す図である。この例では、柱状電極１６をワイヤボンダーを用いてボンディングワイヤ３６によって形成する。ワイヤボンダーは市販のものを利用することができる。図８（Ａ）において、ワイヤボンダーのキャピラリ３２をウエハ３０の電極パッド１２に向かって下降させる。キャピラリ３２の先端にはワイヤ材料の小塊３４が形成されている。図８（Ｂ）において、キャピラリ３２をウエハ３０に向かってさらに下降させ、キャピラリ３２の先端のワイヤ材料の小塊３４をウエハ３０に接触させる。
【００３５】
図８（Ｃ）において、キャピラリ３２をウエハ３０から引き上げ、ボンディングワイヤ３６を形成する。通常のワイヤボンディングにおいては、キャピラリ３２がさらに別の電極パッドへ下降され、そこに接触せしめられる。本発明においては、キャピラリ３２はウエハ３０に対してほぼ垂直にほぼ一定の断面積でまっすぐ引き上げられる。例えば金のワイヤであれば、直径３０〜５０μｍで、高さ５００μｍ程度まで引き上げることができる。
【００３６】
それから、図８（Ｄ）において、電気スパーク発生装置３８でボンディングワイヤ３６に電気スパークを印加すると、ボンディングワイヤ３６の一部が小塊状に丸くなる。このとき、電気スパークのエネルギーは、ボンディングワイヤ３６が切断されない程度となるように設定する。それから、図８（Ｅ）において、ボンディングワイヤ３６の先端部の小塊が適当な大きさ（例えば、ボンディングワイヤ３６の直径の２〜３倍）になるまで、さらに電気スパークを続けて印加し、最後に、ボンディングワイヤ３６が切断される程度のエネルギーで電気スパークを印加する。こうして、図８（Ｆ）において、ボンディングワイヤ３６は切断され、キャピラリ３２を次のポイントへ移動させる。
【００３７】
図９はこうして形成された、ワイヤ部分１６ａと膨大部分１６ｂとを有する柱状部分１６を示す。なお、膨大部分１６ｂに接続される外部端子２０の大きさは膨大部分１６ｂの大きさ〜パンプピッチ×０．５程度にする。
図１０は膨大部分を有する柱状電極の形成方法の他の例を示す図である。この例でも、柱状電極１６をワイヤボンダーを用いてボンディングワイヤによって形成する。図８の例と同様に、図９において、ワイヤボンダーのキャピラリ３２をウエハ３０の電極パッド１２から上方へ持ち上げ、ボンディングワイヤ３６を形成する。それから、電気スパーク発生装置３８でボンディングワイヤ３６に電気スパークを印加する。このとき、電気スパークのエネルギーは、ボンディングワイヤ３６の一部が小塊状に丸くなり、かつ、ボンディングワイヤ３６が丸くなった小塊において切断される程度となるように設定する。こうして、ワイヤ部分１６ａと膨大部分１６ｂとを有する柱状部分１６が形成される。
【００３８】
図１１は、柱状電極１６の形成方法の他の例を示す図である。この例では、ワイヤボンダーによってボンディングワイヤ３６を形成し、ボンディングワイヤ３６の表面にメッキ層４０を形成する。例えば、ボンディングワイヤ３６は銅であり、５０〜１００μｍｍの直径を有する。メッキ層４０ははんだのメッキ層であり、その直径はボンディングワイヤ３６の直径１．５〜２倍とする。膨大部分１６ｂに接続される外部端子２０の大きさは膨大部分１６ｂの大きさ〜パンプピッチ×０．５程度にする。
【００３９】
この例では、ボンディングワイヤ３６は、半導体素子１４の電極パッド１２から延びるワイヤ部分１６ａとなり、メッキ層４０は、外部端子２０から延び且つワイヤ部分１６ａよりも大きい断面積を有する膨大部分１６ｂとなる。この例では、柱状電極１６の形成は樹脂層１８の形成前に実施され、その後で柱状電極１６は樹脂層１８によって覆われる。
【００４０】
図１２は、柱状電極１６の形成方法の他の例を示す図である。図１１の例と同様に、この例でも、ワイヤボンダーによってボンディングワイヤ３６を形成し、ボンディングワイヤ３６の表面にメッキ層４０を形成する。ボンディングワイヤ３６は、半導体素子１４の電極パッド１２から延びるワイヤ部分１６ａとなり、メッキ層４０は、外部端子２０から延び且つワイヤ部分１６ａよりも大きい断面積を有する膨大部分１６ｂとなる。この例では、ボンディングワイヤ３６の形成は第１の樹脂層１８ａの形成前に実施され、その後でボンディングワイヤ３６は第１の樹脂層１８ａによって覆われる。メッキ層４０は第１の樹脂層１８ａによって覆われていないボンディングワイヤ３６の部分に被覆され、その後で第２の樹脂層１８ｂによって覆われる。
【００４１】
図１３は、柱状電極１６の形成方法の他の例を示す図である。図１１の例と同様に、この例でも、ワイヤボンダーによってボンディングワイヤ３６を形成し、ボンディングワイヤ３６の表面にメッキ層４０を形成する。ボンディングワイヤ３６は、半導体素子１４の電極パッド１２から延びるワイヤ部分１６ａとなり、メッキ層４０は、外部端子２０から延び且つワイヤ部分１６ａよりも大きい断面積を有する膨大部分１６ｂとなる。この例では、樹脂層１８は第１〜第３の樹脂層１８ａ、１８ｂ、１８ｃを含む。ボンディングワイヤ３６の形成は第１の樹脂層１８ａの形成前に実施され、その後でボンディングワイヤ３６は第１及び第３の樹脂層１８ａ、１８ｃによって覆われる。メッキ層４０は第１及び第３の樹脂層１８ａ、１８ｃによって覆われていないボンディングワイヤ３６の部分に被覆され、その後で第２の樹脂層１８ｂによって覆われる。
【００４２】
図１４は、本発明の第２実施例による半導体装置を示す部分断面図である。半導体装置１０は、複数の電極パッド１２を有する半導体素子１４と、複数の電極パッド１２に接続された複数の柱状電極１６と、半導体素子１４及び柱状電極１６を覆う樹脂層１８と、柱状電極１６に電気的に接続されるように樹脂層１８の表面に配置された外部端子としてのはんだボール２０ａと、半導体素子１４の電極パッド１２と柱状電極１６との間に設けられる再配線導体部分５０とを備える。
【００４３】
絶縁層５２が半導体素子１４の表面に形成され、電極パッド１２は絶縁層５２の開口部から露出している。再配線導体部分５０は電極パッド１２と一対一で対応する電極パッド部分を含む。再配線導体部分５０の電極パッド部分は半導体素子１４の電極パッド１２と電気的に接続され、柱状電極１６はその電極パッド部分に固定、接続される。電極パッド１２は半導体素子１４上の制限された位置に形成されるのに対して、再配線導体部分５０の電極パッド部分は所望のパターンで形成されることができる。従って、再配線導体部分５０の電極パッド部分は比較的に一様に配置される。従って、樹脂層１８にかかる力を特定の柱状電極１６と外部端子としてのはんだボール２０ａの接合部に分散することができる。
【００４４】
この実施例でははんだボール２０ａが外部端子として示されているが、前の実施例と同様に樹脂層１８の表面に電極パッドを形成し、その電極パッドを外部端子２０とすることができることは言うまでもない。
樹脂層１８はスピンコートされた比較的に軟らかい樹脂からなる。逆に言えば、樹脂層１８はスピンコートが可能なほどに軟らかいシリコン樹脂又は低弾性のエポキシ樹脂からなる。そして、柱状電極１６は主としてボンディングワイヤで形成されている。
【００４５】
従来の柱状電極はメッキの堆積層として形成されており、大きな厚さにすることが難しいばかりでなく、かなり硬いものであった。そして、従来の封止樹脂層は高弾性の硬いエポキシ樹脂で構成されていた。そのため、硬い柱状電極が硬い封止樹脂層に埋め込まれ、封止樹脂の表面に対向する回路基板が熱ストレスによって封止樹脂に対して動くとき、外部端子が力を受け、その力が柱状電極に伝達されるが、柱状電極は動きにくいために外部端子と柱状電極との接合部が損傷しやすかった。
【００４６】
本発明においては、ボンディングワイヤで形成されている柱状電極１６自身がフレキシビリティがあり、且つ柱状電極１６を取り囲んでいる封止樹脂層１８も軟らかくてフレキシビリティがあるので、封止樹脂層１８の表面に対向する回路基板が熱ストレスによって封止樹脂層１８に対して動くとき、はんだボール２０ａが力を受け、その力が柱状電極１６に伝達されるが、柱状電極１６ははんだボール２０ａの動きに追従して柔軟に動き、はんだボール２０ａと柱状電極１６との接合部が損傷しにくい。
【００４７】
図１５は図１４の半導体装置の変形例を示す図である。この例では、ボンディングワイヤで形成されている柱状電極１６が全体的に膨大化されている。この例は、ボンディングワイヤが細すぎる場合に、太い柱状電極１６を得るのに有効である。
図１６は図１４の半導体装置の変形例を示す図である。この例では、柱状電極１６を構成するボンディングワイヤの端部が、再配線導体部分５０に接合され、それから途中で曲がって再び再配線導体部分５０に接合され、それから樹脂層１８の表面に向かって延びている。この例は、よりフレキシビリティのある柱状電極１６を得るのに有効であり、また、再配線導体部分５０が断線している場合でも柱状電極１６がその断線を補償することができることがある。
【００４８】
図１７（Ａ）は図１４の半導体装置の変形例を示す図である。この例では、複数のボンディングワイヤを１つの柱状電極１６の形体に接合してなる。この例は、柱状電極１６の強度を増大するとともに、フレキシビリティのある柱状電極１６を得るのに有効である。図１７（Ｂ）から図１７（Ｄ）は図１７（Ａ）の柱状電極１６の製造工程を示する。図１７（Ｂ）において、２つのボンディングワイヤ３６ａ、３６ｂが１つの柱状電極１６のために形成され、図１７（Ｃ）において、２つのボンディングワイヤ３６ａ、３６ｂの先端に電気トーチ３８ａが適用され、よって、図１７（Ｄ）において、２つのボンディングワイヤ３６ａ、３６ｂの先端が接合される。また、電気トーチ３８ａの上下動作制御により、多数の柱状電極１６の高さを平均化することもできる。
【００４９】
図１８は図１４の半導体装置の変形例を示す図である。この例では、樹脂層１８内に柱状電極１６とほぼ平行に配置されたダミー電極５４をさらに含む。柱状電極１６及びダミー電極５４は再配線導体部分５０に接合される。柱状電極１６の先端がはんだボール２０ａに接合されるのに対して、ダミー電極５４の先端ははんだボール２０ａに接合されない。従って、ダミー電極５４は電気的には働かないが、樹脂層１８を形成する際に、樹脂の流れに起因する力が柱状電極１６に集中的にかかるのを防止する。
【００５０】
図１９は図１８の半導体装置の変形例を示す図である。この例では、樹脂層１８内に柱状電極１６とほぼ平行に配置されたダミー電極５４ａをさらに含む。このダミー電極５４ａは例えばシリコン樹脂や低弾性の樹脂等の樹脂で作られている。ダミー電極５４ａは、樹脂層１８を形成する際に、樹脂の流れに起因する力が柱状電極１６に集中的にかかるのを防止し、さらに、樹脂の流れを均等化して樹脂層１８の表面が平坦になるのを助ける。
【００５１】
図２０は本発明の第３実施例による半導体装置を示す部分断面図である。半導体装置１０は、複数の電極パッド１２を有する半導体素子１４と、複数の電極パッド１２に接続された複数の柱状電極１６と、半導体素子１４及び柱状電極１６を覆う樹脂層１８と、柱状電極１６と接続して樹脂層１８の表面に設けられる再配線導体部分６０と、樹脂層１８及び再配線導体部分６０の一部を覆う絶縁層６２と、再配線導体部分６０の絶縁層６２から露出された部分に電気的に接続される外部端子としてのはんだボール２０ａとを備えている。この場合にも、はんだボール２０ａが外部端子として示されているが、前の実施例と同様に樹脂層１８の表面に形成された電極パッドを形成し、その電極パッドを外部端子２０とすることができることは言うまでもない。
【００５２】
つまり、この半導体装置１０では、半導体素子１４の電極パッド１２上に柱状電極１６が形成され、半導体素子１４及び柱状電極１６が樹脂層１８によって封止された後、再配線導体部分６０のパターニングを行い、その後で絶縁層６２が形成される。外部端子としてのはんだボール２０ａは再配線導体部分６０と接続されることになる。再配線導体部分６０は樹脂層１８に覆われていないのでフレキシビリティがあり、再配線導体部分６０と外部端子としてのはんだボール２０ａとの接合部にかかる応力を分散することができる。
【００５３】
図２１（Ａ）は図２０の半導体装置の変形例を示す図である。半導体装置１０は、複数の電極パッド１２を有する半導体素子１４と、半導体素子１４の一部を覆う絶縁層６４と、絶縁層６４から露出された電極パッド１２と接続して絶縁層６４の表面に設けられる再配線導体部分６０と、絶縁層６４及び再配線導体部分６０の一部を覆う絶縁層６２と、再配線導体部分６０の絶縁層６２から露出された部分に電気的に接続される外部端子としてのはんだボール２０ａとを備えている。柱状電極１６は、電極パッド１２と再配線導体部分６０との接合部材６６である。
【００５４】
つまり、この半導体装置１０では、半導体素子１４上に絶縁層６４が形成され、絶縁層６４の電極パッド１２上の部分は開口される。それから、絶縁層６４の上に再配線導体部分６０のパターニングを行い、その後で絶縁層６２が形成される。外部端子としてのはんだボール２０ａは再配線導体部分６０と接続されることになる。再配線導体部分６０は樹脂層１８に覆われていないのでフレキシビリティがあり、再配線導体部分６０と外部端子としてのはんだボール２０ａとの接合部にかかる応力を分散することができる。
【００５５】
図２１（Ｂ）は電極パッド１２と再配線導体部分６０との合金層６６の形成の例を示す図である。合金層６６はアルミニウムと金の共晶合金からなる。表層がアルミニウムの電極パッド１２に銅に金メッキした再配線導体部分６０を、ボンディングツール６８で超音波熱圧着するとアルミニウムと金の共晶合金ができ、合金層６６なる。
【００５６】
図２１（Ｃ）、（Ｄ）は電極パッド１２と再配線導体部分６０との接合部材６６の形成の例を示す図である。図２１（Ｃ）は半導体装置１０の断面図、図２１（Ｄ）は絶縁層６４の略平面図である。絶縁層６４の電極パッド１２上の部分は開口され、その開口部には電極パッド１２上にメッキ６６ａがなされている。このメッキ６６ａが接合部材６６となる。メッキを堆積させるために、電極パッド１２上の部分がメッキ浴槽に晒されるように絶縁材をデザインしている。
【００５７】
図２２は図１４から図２０の半導体装置の柱状電極の露出方法を示す図である。複数の電極パッド１２を有する半導体素子１４と、複数の電極パッド１２に接続された複数の柱状電極１６と、半導体素子１４及び柱状電極１６を覆う樹脂層１８とを備えた半導体装置１０においては、樹脂層１８をコーティングした直後の状態において、樹脂層１８の表面と柱状電極１６の先端との関係は、次の２つがある。（ａ）柱状電極１６の先端が樹脂層１８の表面よりも突出している（図７）。（ｂ）柱状電極１６の先端が樹脂層１８の表面とほぼ同じになる。これから説明する例は（ｂ）の場合についてのものである。
【００５８】
図２２（Ａ）は樹脂層１８をコーティングした直後の状態を示し、柱状電極１６の先端が樹脂層１８の表面とほぼ同じになる。この場合、柱状電極１６の先端は樹脂層１８の材料の膜が付着しているので、図２２（Ｂ）に示すように、柱状電極１６の先端を外部電極２０と電気的に接続するためには、柱状電極１６の先端の樹脂層１８の材料の膜を除去しなければならない。この場合、樹脂層１８の表面全体を除去する必要はなく、樹脂層１８の表面のうちで柱状電極１６の先端が位置する部分のみを除去すればよい。
【００５９】
図２３は図２２の柱状電極の露出方法の一例を示す図である。樹脂層１８をコーティングしたウエハ３０を持ってきて、ドリルやヤスリ等の工具７０を使用して、樹脂層１８の表面を、全ての柱状電極１６の位置を順番になぞる。すると、柱状電極１６の先端の樹脂層１８の材料の膜が露出され、柱状電極１６の先端が露出される。従って、その後で、柱状電極１６の先端に外部電極である電極パッド２０を形成したり、はんだボール２０ａを形成したりすることができる。この方法によれば、樹脂層１８の表面全体をグラインダ等で研削する場合と比べて、ウエハ３０に大きな力がかからないため、ウエハ３０が損傷しない。
【００６０】
図２４は図２２の柱状電極の露出方法の一例を示す図である。図２４（Ａ）は平面図、図２４（Ｂ）は側面図である。この例では、紙ヤスリや金属等の無端状の帯部材７２が使用される。帯部材７２は図２４（Ｂ）の矢印に沿って回転する。この例では、帯部材７２は２つのローラ７３に巻きかけられている。金属の帯部材７２がリール巻き取り式またはリール一連式になっているようにすることもできる。帯部材７２の上方走行部分はウエハ３０の上面に接触するように配置され、帯部材７２の下方走行部分はウエハの下面の下方に配置される。こうすることによって、樹脂層１８の表面の柱状電極１６のある部分のみを除去し、柱状電極１６の先端が露出されるようにする。従って、この場合にも、樹脂層１８の表面全体をグラインダ等で研削する場合と比べて、ウエハ３０に大きな力がかからないため、ウエハ３０が損傷しない。
【００６１】
図２５は図２４の柱状電極の露出方法の変形例を示す図である。この例では、帯部材７２が使用され、さらに、帯部材７２を加熱可能なヒータ７４が設けられる。帯部材７２を温めることによって、樹脂層１８の表面の除去を助ける。
図２６は図２４の柱状電極の露出方法の変形例を示す図である。この例では、金の電極パッド１２に対して、柱状電極１６は金の部分１６ｘ及びはんだの部分１６ｙを含む構成になっている。銅の帯部材７２及びヒータ７４が使用される。
【００６２】
銅の帯部材７２を加熱しながら回転させると、樹脂層１８の表面が除去され、且つ銅の帯部材７２と柱状電極１６のはんだの部分１６ｙとが反応して、柱状電極１６のはんだの部分１６ｙが銅の帯部材７２に吸着され、よって柱状電極１６の先端が露出される。この場合、銅の帯部材７２を粗くしたり、フラックスを塗布しておくと、はんだの部分１６ｙをより吸着しやすくなる。また、柱状電極１６にフラックスを塗った後、柱状電極１６の先端に沿って銅の帯部材７２を回転させ、さらにその上部よりはんだ融点より高い熱を加えることにより、銅の帯部材７２に柱状電極１６のはんだの部分１６ｙを吸着させながら、電極上面を露出させることができる。また、柱状電極１６のはんだの部分１６ｙの次の部分を銅にすると、はんだの部分１６ｙには一方において銅の吸着があり且つ他方において銅の吸着があるので、吸着にかかる応力が均等化される。
【００６３】
図２７を参照して本発明の第４実施例によるピンワイヤを有する半導体装置の製造する方法について説明する。ピンワイヤは前の実施例の柱状電極１６と同様にボンディングワイヤで作られ、柱状電極１６と同様に使用されることができる。しかし、この実施例のピンワイヤは前の実施例の柱状電極１６よりも種々の応用に使用されることができる。
【００６４】
図２７（Ａ）において、金属ワイヤ８０をキャピラリ８１に通す。キャピラリ８１は従来的な自動ワイヤボンダーのキャピラリである。金属ワイヤ８０はワイヤボンディングで使用される金属、例えば金のワイヤである。キャピラリ８１の下側に位置する金属ワイヤ８０の下端部分はボール形状の膨大部８０ａとなっている。膨大部８０ａは従来的なワイヤボンディングで形成されるのと同様にして例えば加熱や放電等で形成される。
【００６５】
図２７（Ｂ）において、キャピラリ８１を矢印に示されるように金属ワイヤ８０に対して動かし、キャピラリ８１の下端部と金属ワイヤ８０の膨大部８０ａとの間に適切な間隔をあけさせ、金属ワイヤ８０の所定の長さ部分を露出させる。図２７（Ｃ）において、ハーフカット用工具８２は金属ワイヤ８０及びキャピラリ８１と関連して作動するように配置されている。工具８２を作動させ、金属ワイヤ８０の所望の位置にハーフカット処理を行い、金属ワイヤ８０に物理的な傷をつける。実施例においては、工具８２は金属ワイヤ８０の両側に配置され、互いに近づき且つ離れるように作動される一対のブレードからなる。
【００６６】
図２８は、ハーフカット処理を行った金属ワイヤ８０を示す。金属ワイヤ８０にはハーフカット処理を行った位置にウエッジ状の窪み８０ｂが形成される。工具８２の位置は金属ワイヤ８０から所望の長さのピンワイヤが得られるように設定される。なお、ハーフカット処理を行う工具８２は従来的な自動ワイヤボンダーにはなく、本発明を実施するために従来的な自動ワイヤボンダーに付加されたものである。
【００６７】
図２７（Ｄ）において、キャピラリ８１を矢印に示されるように元の位置へ動かし、キャピラリ８１の下端部を金属ワイヤ８０の膨大部８０ａへ近づける。この状態は、従来的なワイヤボンディングのスタート位置に相当する。さらに、キャピラリ８１及び金属ワイヤ８０を所望の電子装置の電極部８３へ向かって下降させ、キャピラリ８１の下端部によって金属ワイヤ８０の膨大部８０ａを電極部８３に対して圧着させ、金属ワイヤ８０の膨大部８０ａを電極部８３に接合させる。熱圧着時に、従来のワイヤボンディングのように熱又は高周波振動を与えることができる。
【００６８】
図２７（Ｅ）において、金属ワイヤ８０の膨大部８０ａが電極部８３に接合されたら、矢印で示されるようにキャピラリ８１を上昇させる。金属ワイヤ８０の膨大部８０ａは電極部８３に接合されているので、金属ワイヤ８０は動かず、キャピラリ８１のみが上昇する。
図２７（Ｆ）において、キャピラリ８１がある距離上昇したら、キャピラリ８１に設けられたクランパによってキャピラリ８１をクランプし、キャピラリ８１をさらに上昇させる。すると、金属ワイヤ８０は引っ張られ、ハーフカット処理を行った窪み８０ｂの位置で確実に切断される。こうして、切断された金属ワイヤ８０は端部８０ｃを有するピンワイヤ８４になる。
【００６９】
図２９（Ａ）はこのようにして形成されたピンワイヤ８４を示している。図２９（Ｂ）はピンワイヤ８４の一部を拡大して示す。本発明では、ピンワイヤ８４は金属ワイヤ８０の窪み８０ｂの位置で確実に切断され、得られたピンワイヤ８４の長さのバラツキが少ない。また、ハーフカット処理の影響で、ピンワイヤ８４の先端がほぼ一定な、安定した突起形状となっている。
【００７０】
金属ワイヤ８０にハーフカット処理が行われていない金属ワイヤ８０の切断の場合には、切断位置が正確に特定されず、金属ワイヤ８０の切断部分の形状が一定でなく、ピンワイヤの長さのバラツキが大きくなる。本発明では、機械的なハーフカット処理を施した後で金属ワイヤ８０を切断しているので、金属ワイヤ８０はハーフカット処理の位置で確実に切断され、長さのバラツキも低減される。また、ハーフカット処理の影響で、ピンワイヤ８４の先端がほぼ一定な、中心部が小さく突起した突起形状となっている。先端がフラットな場合と比べ、導電材料との密着面積が広くなり、信頼性の向上が見込める。
【００７１】
図３０はピンワイヤ８４を有する半導体素子を示す略図である。半導体素子８５は半導体チップ又は半導体ウエハからなり、ＩＣ回路が形成されている。半導体素子８５の表面にはＩＣ回路と接続された電極パッドが形成されている。電極部８３は半導体素子８５の電極パッドである。ピンワイヤ８４は円柱状のピン部８０ｄを有し、ピン部８０ｄの先端側の直径Φａとピン部８０ｄの根元側の直径Φｂとはほぼ等しい。ピンワイヤ８４の膨大部８０ａはピン部８０ｄの直径Φａ、Φｂよりも大きく、ピン部８０ｄの長さｔはピン部８０ｄの直径Φａ、Φｂよりも大きい。
【００７２】
図３１は種々のピンワイヤの例を示す図である。ピンワイヤ８４Ａはピン部８０ｄの直径Φａ、Φｂが３０μｍの例である。ピンワイヤ８４Ｂはピン部８０ｄの直径Φａ、Φｂが５０μｍの例である。ピンワイヤ８４Ｃはピン部８０ｄの直径Φａ、Φｂが７０μｍの例である。このように、金属ワイヤ８０を選択することによって、所望の大きさ及び長さ、及び材質のピンワイヤ８４Ｂを得ることができる。
【００７３】
ピンワイヤ８４（８４Ａ、８４Ｂ、８４Ｃ）を得るための金属ワイヤ８０の材質、ワイヤ径（ピン径）、ピン長さ、膨大部８０ａのサイズには実質的に制限がなく、さらに、フリップチップ用はんだボールやスタッドバンプを使用する場合と比べ、ピンワイヤ８４（８４Ａ、８４Ｂ、８４Ｃ）を非常に低コストで形成することができる。また、ピン部８０ｄの長さを自由に変えることができることから、フィラー径との関係でフリップチップタイプでは使うことが困難とされていたトランスファーモールドによる一括封止も可能になる。
【００７４】
図３２（Ａ）は図２７から図３０を参照して説明したピンワイヤ８４を有する半導体素子８５を示す図である。図３０では１つのピンワイヤ８４のみが示されているが、図３２（Ａ）に示されるように、半導体素子８５は通常多数の電極部（電極パッド）８３を有し、ピンワイヤ８４は各電極部８３に接合される。多数のピンワイヤ８４は全てほぼ一様な長さを有する。ピンワイヤ８４は半導体素子８５の表面に対して垂直に、非常に狭いピッチで配置されることができる。ピンワイヤ８４は外部端子となる。
【００７５】
図３２（Ｂ）は図３２（Ａ）の半導体素子８５に樹脂８６で樹脂封止を行い、半導体パッケージとした例を示す。ピンワイヤ８４は樹脂８６の表面から突出して外部端子となる。
図３３（Ａ）は再配線技術により形成された再配線電極８３Ａにピンワイヤ８４を接合した半導体素子８５を示す図である。この場合にも、多数のピンワイヤ８４は全てほぼ一様な長さを有し、外部端子となる。
【００７６】
図３３（Ｂ）は図３３（Ａ）の半導体素子８５に樹脂８６で樹脂封止を行い、半導体パッケージとした例を示す。ピンワイヤ８４は樹脂８６の表面から突出して外部端子となる。
図３４（Ａ）から図３４（Ｃ）は再配線電極８３Ａにピンワイヤ８４を接合した半導体素子８５の詳細を示す図である。図３４（Ａ）において、半導体素子８５はＩＣ回路に直接に接続された電極パッド８８Ａを有し、絶縁層８７が半導体素子８５を覆って形成される。柱状電極８８Ｂ及び導電膜８８Ｃが絶縁層８７を通って電極パッド８８Ａに接続され、再配線電極８３Ａは適切な配置パターンで導電膜８８Ｃに接続される。各再配線電極８３Ａは各電極パッド８８Ａに接続されているが、再配線電極８３Ａの位置は電極パッド８８Ａの位置とは異なっている。
【００７７】
図３４（Ｂ）において、ピンワイヤ８４が再配線電極８３Ａに接合される。図３４（Ｃ）において、半導体素子８５は樹脂８６で樹脂封止され、半導体パッケージとなる。
ワイヤボンディング技術を使用したピンワイヤ８４の形成は再配線電極（電極部）８３Ａを含む回路面に与えるダメージが少ないため、ピンワイヤ８４は、半導体素子８５の電極パッドだけでなく、再配線技術により形成された電極８３Ａに接合されるのに適している。このため、ピンワイヤ８４を有する複数の半導体素子を積み重ねた半導体装置を得ることもできる。さらに、ピン部８０ｄの長さｔがピン部８０ｄの直径Φａ及びΦｂを超えない条件において、ピン部８０ｄの長さｔとピン部８０ｄの直径ΦａやΦｂは自由に長さや大きさを選択することができる。上記の特徴から、ダメージレス接合やチップスタック化、フレキシブルボンディング、低コストであるトランスファーモールド一括封止などが可能となり、軽量、小型だけでなく高速動作可能で複数の高い機能を備えた半導体装置を低コストで得ることができる。
【００７８】
図３５（Ａ）及び図３５（Ｂ）はピンワイヤ８４の変形例を示す図である。図３５（Ａ）はピンワイヤ８４が屈曲した形状の例を示す。図３５（Ｂ）はピンワイヤ８４が斜めに接合された例を示す。このような変形ピンワイヤ８４は半導体素子８５側から荷重をかけることによって得られる。このような変形ピンワイヤ８４は応力吸収しやすくなる利点がある。
【００７９】
図３６はピンワイヤ８４を有する半導体装置の他の例を示す図である。この例では、図３２（Ａ）に示される半導体素子８５がそれに接合されたピンワイヤ８４によってインターポーザ８９に搭載されている。ピンワイヤ８４は垂直に曲げられ、インターポーザ８９の対応する電極（図示せず）との接触面積を増加させるようになっている。さらに、ピンワイヤ８４はインターポーザ８９の対応する電極との間に導電材料９０が配置され、電気的な接続をより確実にしている。なお、ピンワイヤ８４は垂直に曲げるのは、半導体素子８５をインターポーザ８９に対して横方向に動かすことによって達成される。
【００８０】
図３７はピンワイヤ８４を有する半導体装置の他の例を示す図である。この例では、図３３（Ｂ）に示される半導体素子８５がそれに接合されたピンワイヤ８４によってマザーボード９１に搭載されている。ピンワイヤ８４は垂直に曲げられ、マザーボード９１の対応する電極（図示せず）との接触面積を増加させるようになっている。さらに、ピンワイヤ８４はマザーボード９１の対応する電極との間に導電材料９０が配置され、電気的な接続をより確実にしている。
【００８１】
図３８（Ａ）及び図３８（Ｃ）はピンワイヤの先端に導電材料を付着させ、インターポーザ又はマザーボードに接着し、熱を加えることによって接合した半導体装置の例を示す図である。図３８（Ａ）においては、半導体素子８５に設けられたピンワイヤ８４を槽９０Ａの導電材料９０に漬けることによって導電材料９０を付着させる。図３８（Ｂ）においては、半導体素子８５に設けられたピンワイヤ８４を形成板９０Ｂの凹部９０Ｃの導電材料９０に漬けることによって導電材料９０を付着させる。図３８（Ｃ）は、ピンワイヤ８４及び導電材料９０を有する半導体素子８５をインターポーザ８９又はマザーボード９１に搭載するところを示す。図３８（Ｂ）の方法では導電性材料の濡れ量の管理が容易であるという利点がある。
【００８２】
図３９は熱圧着によるピンワイヤの接合の例を示す図である。半導体素子８５に設けられたピンワイヤ８４をヒータ９２上に置かれたインターポーザ８９又はマザーボード９１に搭載する。半導体素子８５には図に矢印で示される力を付加しながら、熱をかけて、ピンワイヤ８４をインターポーザ８９又はマザーボード９１の対応する電極（図示せず）に接合させる。熱圧着による金属結合の場合には接合部の密着性は非常に高い。
【００８３】
図５４は印刷によるピンワイヤの接合の例を示す。図５４（Ａ）において、印刷マスク９０Ｃを用いて導電材料９０をインターポーザ８９又はマザーボード９１の対応する電極に印刷する。図８５（Ｂ）において、半導体素子８５に設けられたピンワイヤ８４を導電材料に接合する。
図４０（Ａ）及び図４０（Ｂ）はピンワイヤ８４の直径を変えることによるインピーダンスマッチングの例を示す図である。インターポーザ８９はランド８９Ａ及びランド８９Ａからピンワイヤ８４に接続される電極まで延びる配線８９Ｂを有する。インターポーザ８９側の設計により、配線８９Ｂの長さが変わることがある。図４０（Ａ）に示される配線８９Ｂの長さは、図４０（Ｂ）に示される配線８９Ｂの長さよりも長い。このような場合には、図４０（Ａ）に示されるピンワイヤ８４の直径を太くし、図４０（Ｂ）に示されるピンワイヤ８４の直径を補足することにより、インピーダンスマッチングを達成することができる。
【００８４】
図４１（Ａ）及び図４１（Ｂ）はピンワイヤ８４の直径を変えることによるインピーダンスマッチングの例を示す図である。この例では、図４０（Ａ）に示される長い配線８９Ｂの場合にはピンワイヤ８４の膨大部８０ａの太さを太くし、図４０（Ｂ）に示される短い配線８９Ｂの場合にはピンワイヤ８４の膨大部８０ａの太さを小さくする。
【００８５】
このように、数ＭＨｚ帯の高速半導体デバイスにおいて問題となっている各配線間の信号遅れを低減するために、配線が長い場合には、ワイヤ径を太くしたり、膨大部を大きくしたりして相対的な抵抗値を下げ、各配線間のインピーダンスの値を調整し、信号遅れを少なくする。
図４２（Ａ）から図４２（Ｅ）はメッキ部によりピンワイヤを接合した半導体装置の例を示す図である。図４２（Ａ）において、凹部９３Ａを形成したリードフレーム９３を準備し、図４２（Ｂ）において、凹部９３Ａの表面にメッキしてメッキ部９３Ｂを形成する。図４２（Ｃ）において、半導体素子８５のピンワイヤ８４の先端をメッキ部９３Ｂに接合する。熱圧着により、ピンワイヤ８４の先端はメッキ部９３Ｂに簡単に接合する。図４２（Ｄ）において、半導体素子８５を樹脂９４により樹脂封止する。樹脂９４は半導体素子８５とリードフレーム９３との間の空間を埋める。それから、図４２（Ｅ）において、リードフレーム９３を化学的なエッチングにより溶かし、メッキ部９３Ｂを露出させる。メッキ部９３Ｂはピンワイヤ８４の先端に付着している。このようにして、メッキ部９３Ｂはピンワイヤ８４とともに外部端子となる。この技術はフェイスアップタイプのＢＣＣ（Bump Chip Carrier ）パッケージと比較して、小型化、ファインピッチ化、高速化を実現できる。
【００８６】
図４３はピンワイヤを有する半導体装置の一例を示す図である。図４３（Ａ）は、図３８、図３９又は図５４に示されるように半導体素子８５が導電材料９０を付着させたピンワイヤ８４によりインターポーザ８９に搭載された例を示す。図４３（Ｂ）は図４３（Ａ）に示される半導体装置にトランスファーモールドする例を示す。樹脂９４を金型９５に流し込む。ピンワイヤ８４が高い密度で配置されている場合でも、トランスファーモールドを行うことができる。図４３（Ｃ）においては、金型９５を除去し、インターポーザ８９の反対面側に金属ボール９６を接合して、半導体パッケージを完成する。
【００８７】
図４４は樹脂封止の他の例を示す図である。図４３（Ｂ）のトランスファーモールドの代わりに、図４４に示されるようにポッティングにより樹脂封止を行うこともできる。
図４５は半導体装置の一例を示す平面図である。図４６は図４５の平面的に配置された複数の半導体素子を含む半導体装置の例を示す図である。図４５（Ａ）及び図４６（Ａ）において、それぞれにピンワイヤ８４を有する複数の半導体素子８５が金属板９７に平面的に配置される。ピンワイヤ８４には導電材料９０を付着させてある。複数の半導体素子８５は接着剤９８によって金属板９７に固定される。図４６（Ｂ）において、複数の半導体素子８５はピンワイヤ８４によりインターポーザ８９に搭載される。図４６（Ｃ）において、半導体素子８５を樹脂９４により樹脂封止し、インターポーザ８９の反対面側に金属ボール９６を接合して、半導体パッケージを完成する。図４５（Ｂ）は金属ボール９６の配置を示している。
【００８８】
図４７は立体的に配置された複数の半導体素子８５を含む半導体装置の例を示す図である。この例では、半導体素子８５Ａの回路面側と半導体素子８５Ｂの背面側は接着材により固定、接着され、これらの半導体素子８５Ａ、８５Ｂはそれぞれにピンワイヤ８４を有する。半導体素子８５Ａ、８５Ｂはピンワイヤ８４によりインターポーザ８９に搭載される。半導体素子８５Ａ、８５Ｂを樹脂９４により樹脂封止し、インターポーザ８９の反対面側に金属ボール９６を接合して、半導体パッケージを完成する。
【００８９】
図４８は立体的に配置された複数の半導体素子を含む半導体装置の例を示す図である。この例では、半導体素子８５Ａはピンワイヤ８４及び例えば図３４（Ｃ）に示される再配線電極８３Ａを有し、それぞれにピンワイヤ８４を有する半導体素子８５Ｂと半導体素子８５Ｃとは背中合わせで互いに固定される。半導体素子８５Ｂのピンワイヤ８４は半導体素子８５Ａの再配線電極８３Ａに接合される。一方、半導体素子８５Ａ、８５Ｂはピンワイヤ８４によりインターポーザ８９に搭載される。半導体素子８５Ａ、８５Ｂを樹脂９４により樹脂封止し、インターポーザ８９の反対面側に金属ボール９６を接合して、半導体パッケージを完成する。
【００９０】
図４９はスタックとして立体的に配置された複数の半導体装置を含む半導体装置の例を示す図である。参照数字１００は半導体素子８５と、インターポーザ８９と、半導体素子８５とインターポーザ８９とを樹脂封止する樹脂９４とからなる半導体装置（半導体パッケージ）を示す。半導体素子８５とインターポーザ８９とは、図示しない適切な導体により接続される。
【００９１】
図４９においては、３つの半導体装置（半導体パッケージ）１００がスタックとして立体的に配置されている。各インターポーザ８９は樹脂９４から横方向に延びだし、インターポーザ８９の延びだした部分は電極部８３Ｂを有し、その電極部８３Ｂにはピンワイヤ８４が接合されている。ピンワイヤ８４の電極部８３Ｂへの接合は上記したのと同様にして行われる。上下関係で隣接する２つの半導体装置（半導体パッケージ）１００はピンワイヤ８４によって接続されている。このように、パッケージとパッケージを積み重ねる際の接続端子としてピンワイヤを適用すると、従来技術よりも伝送経路の短縮が図れるため高速伝送に非常に有利となる。
【００９２】
図５０はスタックとして形成された立体的に配置された複数の半導体素子を含む半導体装置の例を示す図である。図５０においては、３つの半導体装置（半導体パッケージ）１００がスタックとして立体的に配置されている。図５０では各半導体装置（半導体パッケージ）１００の半導体素子８５とインターポーザ８９とがピンワイヤ８４によって接合され、そして、インターポーザ８９の延びだした部分にもピンワイヤ８４が接合されている。このようにして、ピンワイヤ８４は各半導体装置（半導体パッケージ）１００内に配置されるばかりでなく、隣接する２つの半導体装置（半導体パッケージ）１００を接続する。
【００９３】
以上に説明した半導体素子５３及び半導体装置及び半導体パッケージにおいて、ピンワイヤ８４の長さ及び直径は所望に応じて変えることができる。また、ピンワイヤ８４のの接合は、半導体素子毎でも、ウエハレベルでも、パッケージとなった後でも作製できることは当然ながら可能である。
図５１から図５３はピンワイヤを有する半導体装置の製造方法の一例を示す図である。図５１（Ａ）においては、半導体ウエハ１０１を準備し、集積回路及び電極パッドの形成や、必要に応じて再配線電極を形成する。図５１（Ｂ）においては、ピンワイヤ８４を半導体ウエハ１０１の電極部（電極パッド又は再配線電極）８３に接合する。図５１（Ｃ）においては、半導体ウエハ１０１のピンワイヤ８４とは反対側の表面に接着性テープ１０２を貼りつける。
【００９４】
図５２において、半導体ウエハ１０１及び接着性テープ１０２を厚さ調整用の一対のローラ１０３の間を走行させながら、半導体ウエハ１０１のピンワイヤ８４側の表面に樹脂１０４がコーティングされたＰＥＴのシート１０５を貼りつける。低弾性樹脂のワニスが槽１０６に入っている。ＰＥＴのシート１０５は槽１０６を通りながら半導体ウエハ１０１のピンワイヤ８４側の表面に沿って走行する。低弾性樹脂のワニスは半導体ウエハ１０１とＰＥＴのシート１０５との間にピンワイヤ８４の先端を突出させる程度に充填される。乾燥した低弾性樹脂のワニスはモールド樹脂１０４となる。
【００９５】
図５３において、ＰＥＴのシート１０５を適当な時期に除去し、ダンシングして半導体ウエハ１０１を個々の半導体チップに分割する。分割された半導体チップはすでに樹脂封止された半導体パッケージとなっている。最終的に個々の半導体チップは接着性テープ１０２から除去される。この方法によれば、シートタイプの接着剤を貼り合わせる技術を応用してできるため、作業工程数の低減と、設備的にも大幅なコストダウンができる。
【００９６】
図５５は複数の半導体素子を含む半導体装置の例を示す図である。この例では、２つの半導体素子８５Ａ、８５Ｂが１つのインターポーザ８９に搭載される。インターポーザ８９は再配線電極８９Ｃを有する。再配線電極８９Ｃは半導体素子８５Ａ、８５Ｂの電極パッドに対応して形成された第１の電極部分と、第１の電極部分に接続され且つ位置を変えて配置された第２の電極部分とを有する。半導体素子８５Ａ、８５Ｂの電極パッドは再配線電極８９Ｃの第１の電極部分に接続され、ピンワイヤ８４は再配線電極８９Ｃの第２の電極部分に接合されている。こうして形成された半導体装置は樹脂９４により樹脂封止され、ピンワイヤ８４は樹脂９４から突出している。
【００９７】
図５６は複数の半導体素子を含む半導体装置の例を示す図である。この例では、２つの半導体素子８５Ａ、８５Ｂが１つのインターポーザ８９に搭載される。インターポーザ８９は再配線電極８９Ｃを有する。再配線電極８９Ｃは半導体素子８５Ａ、８５Ｂの電極パッドに対応して形成された第１の電極部分と、第１の電極部分に接続され且つ位置を変えて配置された第２の電極部分とを有する。ピンワイヤ８４は半導体素子８５Ａ、８５Ｂの電極パッドに接合され、ピンワイヤ８４の先端は再配線電極８９Ｃの第１の電極部分に接続される。金属ボール９６が再配線電極８９Ｃの第２の電極部分に接合されている。こうして形成された半導体装置は樹脂９４により樹脂封止され、金属ボール９６が外部天使となる。
【００９８】
図５７は複数の半導体素子を含む半導体装置の例を示す図である。この例では、２つの半導体素子８５Ａ、８５Ｂが１つのインターポーザ８９に搭載される。半導体素子８５Ａは再配線電極８３Ａを有する。一群のピンワイヤ８４は半導体素子８５Ｂの電極パッドに接合され、これらのピンワイヤ８４の先端が半導体素子８５Ａの一群の再配線電極８９Ｃに接続される。他の一群のピンワイヤ８４は半導体素子８５Ａの一群の再配線電極８９Ｃに接合される。こうして形成された半導体装置は樹脂９４により樹脂封止され、一群のピンワイヤ８４は樹脂９４から突出している。
【００９９】
図５８は複数の半導体素子を含む半導体装置の例を示す図である。この例では、３つの半導体素子８５Ａ、８５Ｂが１つのインターポーザ８９に搭載される。半導体素子８５Ａは再配線電極８３Ａを有し、半導体素子８５Ｃも再配線電極８３Ａを有する。一群のピンワイヤ８４は半導体素子８５Ｂの電極パッドに接合され、これらのピンワイヤ８４の先端が半導体素子８５Ｃの一群の再配線電極８３Ａに接続される。他の一群のピンワイヤ８４は半導体素子８５Ｃの一群の再配線電極８３Ａに接合され、これらのピンワイヤ８４の先端が半導体素子８５Ａの一群の再配線電極８３Ａに接続される。他の一群のピンワイヤ８４は半導体素子８５Ａの一群の再配線電極８３Ａに接合される。こうして形成された半導体装置は樹脂９４により樹脂封止され、一群のピンワイヤ８４は樹脂９４から突出している。
【０１００】
【発明の効果】
以上説明したように、本発明によれば、熱応力に対して優れた耐久性のある半導体装置を提供することができる。また、半導体素子に設けた柱状電極と外部端子間に発生する応力を分散することができ、温度サイクルや機械的ストレスによる接合部分の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体装置を示す部分断面斜視図である。
【図２】はんだボール付着前の図１の半導体装置を示す断面図である。
【図３】図１の半導体装置の変形例を示す図である。
【図４】図１の半導体装置を回路基板に取り付けた例を示す図である。
【図５】樹脂層の厚さと外部端子における応力との関係を示す図である。
【図６】ウエハに集積回路を形成し、はんだボールを付着し、そして個々の半導体装置に分離する工程を含む半導体装置の製造方法の例を示す図である。
【図７】外部端子に膨大部を形成する工程を含む半導体装置の製造方法の例を示す図である。
【図８】膨大部分を有する柱状電極の形成方法の例を示す図である。
【図９】図８の方法で形成された柱状電極を示す図である。
【図１０】膨大部分を有する柱状電極の形成方法の他の例を示す図である。
【図１１】柱状電極の形成方法の他の例を示す図である。
【図１２】柱状電極の形成方法の他の例を示す図である。
【図１３】柱状電極の形成方法の他の例を示す図である。
【図１４】本発明の第２実施例による半導体装置を示す部分断面図である。
【図１５】図１４の半導体装置の変形例を示す図である。
【図１６】図１４の半導体装置の変形例を示す図である。
【図１７】図１４の半導体装置の変形例の柱状電極の形成方法を示す図である。
【図１８】図１４の半導体装置の変形例を示す図である。
【図１９】図１８の半導体装置の変形例を示す図である。
【図２０】本発明の第３実施例による半導体装置を示す部分断面図である。
【図２１】図２０の半導体装置の変形例を示す図である。
【図２２】図１４から図２０の半導体装置の柱状電極の露出方法を示す図である。
【図２３】図２２の柱状電極の露出方法の一例を示す図である。
【図２４】図２２の柱状電極の露出方法の一例を示す図である。
【図２５】図２４の柱状電極の露出方法の変形例を示す図である。
【図２６】図２４の柱状電極の露出方法の変形例を示す図である。
【図２７】本発明の第４実施例によるピンワイヤを有する半導体装置の製造方法を示す図である。
【図２８】図２７のハーフカット処理された金属ワイヤを示す拡大図である。
【図２９】図２７及び図２８の切断された金属ワイヤ（ピンワイヤ）を示す拡大側面図である。
【図３０】ピンワイヤを有する半導体装置を示す略図である。
【図３１】種々のピンワイヤを示す図である。
【図３２】ピンワイヤを有する半導体装置の一例を示す図である。
【図３３】再配線電極及びピンワイヤを有する半導体装置の他の例を示す図である。
【図３４】図３３の半導体装置を形成する工程を示す詳細図である。
【図３５】ピンワイヤの変形例を示す図である。
【図３６】ピンワイヤを有する半導体装置の他の例を示す図である。
【図３７】ピンワイヤを有する半導体装置の他の例を示す図である。
【図３８】ピンワイヤの先端に導体材料を付着させた半導体装置の例を示す図であり、（Ａ）は半導体素子に設けられたピンワイヤを槽の導電材料に漬けることによって導電材料を付着させることを示し、（Ｂ）は半導体素子に設けられたピンワイヤを形成板の凹部の導電材料に漬けることによって導電材料を付着させることを示し、（Ｃ）はピンワイヤ及び導電材料を有する半導体素子をインターポーザ又はマザーボードに搭載するところを示す図である。
【図３９】熱圧着によるピンワイヤの接合の例を示す図である。
【図４０】ピンワイヤの直径を変えることによるインピーダンスマッチングの例を示す図である。
【図４１】ピンワイヤの先端の膨大部の太さを変えることによるインピーダンスマッチングの例を示す図である。
【図４２】メッキ部によりピンワイヤを接合した半導体装置の例を示す図である。
【図４３】ピンワイヤを有する半導体装置の一例を示す図である。
【図４４】樹脂封止の他の例を示す図である。
【図４５】半導体装置の一例を示す平面図である。
【図４６】図４５の平面的に配置された複数の半導体素子を含む半導体装置の例を示す図である。
【図４７】立体的に配置された複数の半導体素子を含む半導体装置の例を示す図である。
【図４８】立体的に配置された複数の半導体素子を含む半導体装置の例を示す図である。
【図４９】スタックとして立体的に配置された複数の半導体装置を含む半導体装置の例を示す図である。
【図５０】スタックとして立体的に配置された複数の半導体装置を含む半導体装置の例を示す図である。
【図５１】ピンワイヤを有する半導体装置の製造方法の一例を示す図である。
【図５２】図５１の半導体装置に樹脂封止工程を示す図である。
【図５３】図５２の半導体装置のダイシング工程を示す図である。
【図５４】ピンワイヤを印刷により形成された導電材料に接合する例を示す図である。
【図５５】複数の半導体素子を含む半導体装置の例を示す図である。
【図５６】複数の半導体素子を含む半導体装置の例を示す図である。
【図５７】複数の半導体素子を含む半導体装置の例を示す図である。
【図５８】複数の半導体素子を含む半導体装置の例を示す図である。
【符号の説明】
１０…半導体装置
１２…電極パッド
１４…半導体素子
１６…柱状電極
１６ａ…ワイヤ部分
１６ｂ…膨大部分
１８…樹脂層
２０…外部端子
２０ａ…はんだボール
２２…回路基板
２４…電極パッド
３０…ウエハ
３２…キャピラリ
３４…小塊
３６…ボンディングワイヤ
５０…再配線導体部分
８０…金属ワイヤ
８１…キャピラリ
８２…ハーフカット用工具
８３…電極部
８４…ピンワイヤ
８５…半導体素子

Claims (3)

  1. 複数の電極パッドを有する半導体素子と、
    前記複数の電極パッドに接続された複数の柱状電極と、
    前記半導体素子及び前記柱状電極を覆う樹脂層と、
    前記柱状電極に電気的に接続されるように前記樹脂層の表面に配置された外部端子とを備え、
    前記柱状電極は、前記半導体素子の電極パッドから延びるワイヤ部分と、前記外部端子から延び且つ該ワイヤ部分よりも大きい断面積を有する膨大部分とを含み、
    前記樹脂層は、半導体素子の表面に形成された柔軟性を有する第１の樹脂層と、該第１の樹脂層よりも半導体素子から遠い側にあり且つ第１の樹脂層よりも高い弾性をもつ第２の樹脂層とからなることを特徴とする半導体装置。
  2. 前記柱状電極の膨大部分は前記ワイヤ部分の延長部分に肉太化処理してなることを特徴とする請求項１に記載の半導体装置。
  3. 前記柱状電極の膨大部分は前記ワイヤ部分に付着された導電性材料を含むことを特徴とする請求項１に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12205827B2 (en) * 2017-10-05 2025-01-21 Amkor Technology Singapore Holding Pte. Ltd. Electronic device with top side pin array and manufacturing method thereof

Families Citing this family (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223460A (ja) * 2000-02-08 2001-08-17 Fujitsu Ltd 実装回路基板及びその製造方法
JP3486872B2 (ja) * 2001-01-26 2004-01-13 Ｎｅｃセミコンダクターズ九州株式会社 半導体装置及びその製造方法
JP2008118152A (ja) * 2001-03-26 2008-05-22 Nec Electronics Corp 半導体装置および積層型半導体装置
KR100422346B1 (ko) * 2001-06-12 2004-03-12 주식회사 하이닉스반도체 칩크기 패키지 구조 및 그 제조방법
DE10137184B4 (de) * 2001-07-31 2007-09-06 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US20030047339A1 (en) * 2001-09-12 2003-03-13 Lutz Michael A. Semiconductor device with compliant electrical terminals, apparatus including the semiconductor device, and methods for forming same
JP3946514B2 (ja) 2001-12-26 2007-07-18 富士通株式会社 光学装置
JP3829325B2 (ja) 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
JP3542350B2 (ja) * 2002-05-31 2004-07-14 沖電気工業株式会社 半導体装置及びその製造方法
US6897566B2 (en) * 2002-06-24 2005-05-24 Ultra Tera Corporation Encapsulated semiconductor package free of chip carrier
US6803303B1 (en) * 2002-07-11 2004-10-12 Micron Technology, Inc. Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts
US7358618B2 (en) 2002-07-15 2008-04-15 Rohm Co., Ltd. Semiconductor device and manufacturing method thereof
JP3602118B2 (ja) * 2002-11-08 2004-12-15 沖電気工業株式会社 半導体装置
JP3625815B2 (ja) * 2002-11-12 2005-03-02 沖電気工業株式会社 半導体装置とその製造方法
US20050161814A1 (en) * 2002-12-27 2005-07-28 Fujitsu Limited Method for forming bumps, semiconductor device and method for manufacturing same, substrate processing apparatus, and semiconductor manufacturing apparatus
JP3721175B2 (ja) * 2003-06-03 2005-11-30 沖電気工業株式会社 半導体装置の製造方法
US7173231B2 (en) * 2003-09-16 2007-02-06 Wen Ching Chen Chip scale package structure for an image sensor
FI20031341L (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP2005191508A (ja) * 2003-12-05 2005-07-14 Rohm Co Ltd 半導体装置およびその製造方法
US7332805B2 (en) * 2004-01-06 2008-02-19 International Business Machines Corporation Electronic package with improved current carrying capability and method of forming the same
JP3819395B2 (ja) * 2004-02-20 2006-09-06 沖電気工業株式会社 半導体装置の製造方法
US7303941B1 (en) * 2004-03-12 2007-12-04 Cisco Technology, Inc. Methods and apparatus for providing a power signal to an area array package
JP4627632B2 (ja) * 2004-05-17 2011-02-09 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP3928729B2 (ja) * 2004-05-26 2007-06-13 セイコーエプソン株式会社 半導体装置
JP4258648B2 (ja) * 2004-08-31 2009-04-30 セイコーエプソン株式会社 多層配線基板の製造方法、電気光学装置の製造方法、および電子機器の製造方法
DE102004046227B3 (de) * 2004-09-22 2006-04-20 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten durch eine Kunststoffgehäusemasse und entsprechendes Halbleiterbauteil
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US20060108402A1 (en) * 2004-11-19 2006-05-25 Tessera, Inc. Solder ball formation and transfer method
US7317249B2 (en) * 2004-12-23 2008-01-08 Tessera, Inc. Microelectronic package having stacked semiconductor devices and a process for its fabrication
US20060216868A1 (en) * 2005-03-25 2006-09-28 Advanced Semiconductor Engineering Inc. Package structure and fabrication thereof
US8124459B2 (en) * 2005-04-23 2012-02-28 Stats Chippac Ltd. Bump chip carrier semiconductor package system
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
CN100555589C (zh) * 2005-06-29 2009-10-28 皇家飞利浦电子股份有限公司 制造半导体组件的方法
JP2007103717A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
KR100987688B1 (ko) * 2005-10-14 2010-10-13 가부시키가이샤후지쿠라 프린트 배선 기판 및 프린트 배선 기판의 제조 방법
US7728437B2 (en) * 2005-11-23 2010-06-01 Fairchild Korea Semiconductor, Ltd. Semiconductor package form within an encapsulation
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP5107529B2 (ja) * 2006-05-09 2012-12-26 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
JP5347222B2 (ja) * 2007-01-10 2013-11-20 富士通株式会社 半導体装置の製造方法
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
JP4926787B2 (ja) * 2007-03-30 2012-05-09 アオイ電子株式会社 半導体装置の製造方法
TW200903756A (en) * 2007-06-18 2009-01-16 Samsung Electronics Co Ltd Semiconductor chip package, semiconductor package including semiconductor chip package, and method of fabricating semiconductor package
JP4121543B1 (ja) * 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置
US20090039490A1 (en) * 2007-08-08 2009-02-12 Powertech Technology Inc. Mounting assembly of semiconductor packages prevent soldering defects caused by substrate warpage
US7619305B2 (en) * 2007-08-15 2009-11-17 Powertech Technology Inc. Semiconductor package-on-package (POP) device avoiding crack at solder joints of micro contacts during package stacking
JP2008026336A (ja) * 2007-09-27 2008-02-07 Fujitsu Ltd コンタクタ
US20090091027A1 (en) * 2007-10-05 2009-04-09 Powertech Technology Inc. Semiconductor package having restraining ring surfaces against soldering crack
TWI357119B (en) * 2007-10-05 2012-01-21 Advanced Semiconductor Eng Stacked type chip package structure and method of
US20090091026A1 (en) * 2007-10-05 2009-04-09 Powertech Technology Inc. Stackable semiconductor package having plural pillars per pad
JP2009111307A (ja) * 2007-11-01 2009-05-21 Dainippon Printing Co Ltd 部品内蔵配線板
KR101061175B1 (ko) 2008-02-18 2011-09-01 주식회사 하이닉스반도체 반도체 패키지용 기판
JP2009206429A (ja) * 2008-02-29 2009-09-10 Toshiba Corp 記憶媒体
GB0805640D0 (en) * 2008-03-28 2008-04-30 Hexcel Composites Ltd Improved composite materials
KR100990173B1 (ko) * 2008-05-19 2010-10-29 삼성전기주식회사 인터포저를 구비하는 전자소자 패키지 및 그 제조방법
JP5590027B2 (ja) 2009-03-19 2014-09-17 富士通株式会社 半導体装置とその製造方法、電子装置、及び電子部品
FI20095557A0 (fi) 2009-05-19 2009-05-19 Imbera Electronics Oy Valmistusmenetelmä ja elektroniikkamoduuli, joka tarjoaa uusia mahdollisuuksia johdevedoille
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US8304900B2 (en) * 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
CN102412167B (zh) * 2010-09-25 2016-02-03 飞思卡尔半导体公司 用于线接合的固定
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
GB2485830A (en) * 2010-11-26 2012-05-30 Cambridge Silicon Radio Ltd Stacked multi-chip package using encapsulated electroplated pillar conductors; also able to include MEMS elements
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
JP2012146769A (ja) * 2011-01-11 2012-08-02 Fujikura Ltd 半導体装置およびその製造方法
JP5013148B1 (ja) * 2011-02-16 2012-08-29 株式会社東京精密 ワーク分割装置及びワーク分割方法
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
JP2013016577A (ja) * 2011-07-01 2013-01-24 Elpida Memory Inc 半導体装置の製造方法
CN103828043B (zh) * 2011-09-07 2017-11-24 株式会社村田制作所 模块的制造方法及模块
WO2013035717A1 (ja) * 2011-09-07 2013-03-14 株式会社村田製作所 モジュールおよびモジュールの製造方法
JP5768888B2 (ja) * 2011-09-07 2015-08-26 株式会社村田製作所 モジュールの製造方法および端子集合体
TWI473178B (zh) * 2011-09-15 2015-02-11 Alpha & Omega Semiconductor 一種晶圓級的封裝結構及其製備方法
US20130087915A1 (en) * 2011-10-10 2013-04-11 Conexant Systems, Inc. Copper Stud Bump Wafer Level Package
US9824923B2 (en) * 2011-10-17 2017-11-21 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming conductive pillar having an expanded base
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
CN103050436B (zh) * 2011-10-17 2017-10-10 新科金朋有限公司 形成具有扩展基底的导电柱的半导体器件和方法
US8450151B1 (en) * 2011-11-22 2013-05-28 Texas Instruments Incorporated Micro surface mount device packaging
WO2013099360A1 (ja) * 2011-12-26 2013-07-04 株式会社村田製作所 モジュールおよびこれを備えるモジュール搭載部品
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) * 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9818734B2 (en) 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
US9443797B2 (en) 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US9385052B2 (en) 2012-09-14 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over carrier for testing at interim stages
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
TWI570864B (zh) * 2013-02-01 2017-02-11 英帆薩斯公司 具有焊線通孔的微電子封裝、其之製造方法以及用於其之硬化層
US8940630B2 (en) 2013-02-01 2015-01-27 Invensas Corporation Method of making wire bond vias and microelectronic package having wire bond vias
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) * 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
CN106133660B (zh) * 2014-05-16 2019-03-22 富士胶片株式会社 触摸面板及其制造方法
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9893017B2 (en) 2015-04-09 2018-02-13 STATS ChipPAC Pte. Ltd. Double-sided semiconductor package and dual-mold method of making same
US9530749B2 (en) 2015-04-28 2016-12-27 Invensas Corporation Coupling of side surface contacts to a circuit platform
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
DE102015109856A1 (de) * 2015-06-19 2016-12-22 Danfoss Silicon Power Gmbh Verfahren zum Herstellen einer für die Anbindung eines elektrischen Leiters geeigneten metallischen Kontaktfläche zur Kontaktierung eines Leistungshalbleiters, Leistungshalbleiter, Bond Buffer und Verfahren zur Herstellung eines Leistungshalbleiters
US9490222B1 (en) * 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
JP6672705B2 (ja) * 2015-10-30 2020-03-25 大日本印刷株式会社 インターポーザ及びインターポーザの製造方法
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9831155B2 (en) * 2016-03-11 2017-11-28 Nanya Technology Corporation Chip package having tilted through silicon via
US10304802B2 (en) 2016-05-02 2019-05-28 International Business Machines Corporation Integrated wafer-level processing system
JP6712050B2 (ja) * 2016-06-21 2020-06-17 富士通株式会社 樹脂基板及びその製造方法、並びに回路基板及びその製造方法
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5087278A (ja) * 1973-12-05 1975-07-14
JPH0394438A (ja) * 1989-09-06 1991-04-19 Shinko Electric Ind Co Ltd 半導体チップモジュール
JPH0855856A (ja) * 1994-08-11 1996-02-27 Shinko Electric Ind Co Ltd 半導体装置とその製造方法
JPH1065054A (ja) * 1996-06-20 1998-03-06 Lg Semicon Co Ltd チップサイズ半導体パッケージ及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
US5813115A (en) * 1994-08-03 1998-09-29 Matsushita Electric Industrial Co., Ltd. Method of mounting a semiconductor chip on a wiring substrate
JPH08111437A (ja) 1994-10-12 1996-04-30 Matsushita Electron Corp 半導体装置の実装方法
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JPH08236654A (ja) * 1995-02-23 1996-09-13 Matsushita Electric Ind Co Ltd チップキャリアとその製造方法
JP3297254B2 (ja) * 1995-07-05 2002-07-02 株式会社東芝 半導体パッケージおよびその製造方法
JP3313547B2 (ja) 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
JPH09260428A (ja) 1996-03-19 1997-10-03 Toshiba Corp 半導体装置及びその実装方法
US6133072A (en) * 1996-12-13 2000-10-17 Tessera, Inc. Microelectronic connector with planar elastomer sockets
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
JP3644189B2 (ja) * 1997-04-25 2005-04-27 ソニー株式会社 バンプ構造及びその製造方法
JPH11204560A (ja) * 1998-01-09 1999-07-30 Matsushita Electron Corp 半導体装置及びその製造方法
EP1039527A3 (en) * 1999-03-24 2002-03-06 Shinko Electric Industries Co. Ltd. Semiconductor device mounting structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5087278A (ja) * 1973-12-05 1975-07-14
JPH0394438A (ja) * 1989-09-06 1991-04-19 Shinko Electric Ind Co Ltd 半導体チップモジュール
JPH0855856A (ja) * 1994-08-11 1996-02-27 Shinko Electric Ind Co Ltd 半導体装置とその製造方法
JPH1065054A (ja) * 1996-06-20 1998-03-06 Lg Semicon Co Ltd チップサイズ半導体パッケージ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12205827B2 (en) * 2017-10-05 2025-01-21 Amkor Technology Singapore Holding Pte. Ltd. Electronic device with top side pin array and manufacturing method thereof

Also Published As

Publication number Publication date
KR20010069223A (ko) 2001-07-23
KR100606945B1 (ko) 2006-08-01
US6476503B1 (en) 2002-11-05
JP2001118876A (ja) 2001-04-27

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