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JP4492233B2 - 半導体チップの実装構造および半導体チップの実装方法 - Google Patents

半導体チップの実装構造および半導体チップの実装方法 Download PDF

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JP4492233B2 JP2004210626A JP2004210626A JP4492233B2 JP 4492233 B2 JP4492233 B2 JP 4492233B2 JP 2004210626 A JP2004210626 A JP 2004210626A JP 2004210626 A JP2004210626 A JP 2004210626A JP 4492233 B2 JP4492233 B2 JP 4492233B2
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/81899—Press-fitting, i.e. pushing the parts together and fastening by friction, e.g. by compression of one part against the other using resilient parts in the bump connector or in the bonding area
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Description

本発明は、半導体チップの実装構造および半導体チップの実装方法に関するものである。
半導体チップの実装方法としては、ワイヤーボンディングとフリップチップがある。図２８（ａ）には、積層基板１００へのフリップチップ実装の断面図を示す。フリップチップは、基板１００に対して半導体チップ１１０がフェースダウンで搭載され、バンプ１１１を介して基板１００に接続される。高密度実装が要求される場合、半導体チップ１１０の周囲にボンディングパッドが不要で、半導体チップ１１０の基板１００上の占有面積が小さいフリップチップが適している。また、図２８（ｂ）に示すように、単層基板１２０へのフリップチップ構造としては、基板１２０上にチップ１１０が配置され、バンプ１１１と配線１２１が接合されている。
高密度配線が要求されるフリップチップ実装用多層配線基板１００としては、層間導通を全層貫通するスルーホール（TH）でとるのではなく、１層毎に単独で配置することができ配線の高密度化が可能なインナービアホール（IVH）１０１を用いる。インナービアホール（IVH）１０１が形成可能な基板は、セラミックス多層基板に代表される積層基板である。セラミックス多層基板の作製の際には、図２９に示すように、絶縁基材の穴あけ工程、ペーストの印刷工程、一括積層工程、一括熱焼成工程を経ることにより作製される。
近年、自動車の高機能化（電子化）による各種制御コンピュータの増大と、居住スペースの拡大によるコンピュータ搭載スペースの縮小から、車載コンピュータにおいては、高密度実装技術による小型化の必要性が増している。このようなことから、半導体チップの実装においては、より高密度実装が可能なフリップチップ接合技術の適応が必要となる。しかし、フリップチップ接合は図２８（ａ），（ｂ）のように基板１００，１２０と半導体チップ１１０がバンプ１１１を介して非常に小さいギャップＧ（２０μｍ〜７０μｍ）で張り合わされる。そのため、半導体チップ１１０と基板１００，１２０の線膨張係数の違いにより生ずる応力が、バンプ１１１と基板１００，１２０の接合部に集中し、温度変化が繰り返し印加されると接続部が破壊されるという問題がある。このようなことから、使用環境の厳しい車載コンピュータには適応が難しいという問題がある。
本発明はこのような背景の下になされたものであり、その目的は、新規な構成にて接続信頼性の高い半導体チップの実装構造、半導体チップの実装方法を提供することにある。
請求項１に記載の半導体チップの実装構造は、半導体チップが、実装する半導体チップのバンプの配置位置に、絶縁基材を貫通する貫通孔が、バンプを挿入可能に形成されるとともに、当該貫通孔の開口部において配線の一部が貫通孔の開口部に突き出している半導体チップ実装用基板に、配線の一部を貫通孔の開口部に突き出させた面とは反対の面側から、半導体チップの電極と貫通孔の位置が合った状態でフェースダウンで接着され、配線の一部を貫通孔の開口部に突き出させた面よりバンプが貫通孔内に挿入されて半導体チップの電極にボンディングされたことにより変形した配線とバンプが電気的に接続されていることを特徴としている。この半導体チップの実装構造によれば、フリップチップによるバンプとの接続部分の配線が絶縁基材に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。
請求項２に記載のように、請求項１に記載の半導体チップの実装構造において、バンプの先端が配線にワイヤーボンディングされていると、細線での電気的接続を確保することができ、これによって、細線は応力緩和性に優れており信頼性の向上を図ることができる。
請求項３に記載の発明は、請求項１または２に記載の半導体チップの実装構造において、絶縁基材が熱可塑性樹脂基材からなる半導体チップ実装用基板を用いている。この請求項３の発明によれば、熱可塑性樹脂基材を用いることにより、熱圧着することによって半導体チップを基材に接着することができ、接着剤を不要にできるとともに接着剤の塗布工程（接着剤供給工程）を無くすことができる。
請求項４に記載の半導体チップの実装方法は、実装する半導体チップのバンプの配置位置に、絶縁基材を貫通する貫通孔が、バンプを挿入可能に形成されるとともに、当該貫通孔の開口部において配線の一部が貫通孔の開口部に突き出している半導体チップ実装用基板における、配線の一部を貫通孔の開口部に突き出させた面とは反対の面に、半導体チップを、半導体チップの電極と貫通孔の位置が合った状態でフェースダウンで接着剤を介在させて搭載する第１工程と、半導体チップ実装用基板における、配線の一部を貫通孔の開口部に突き出させた面よりバンプを貫通孔内に挿入して当該バンプを半導体チップの電極にボンディングする第２工程と、を有することを特徴としている。この半導体チップの実装方法によれば、フリップチップによるバンプとの接続部分の配線が絶縁基材に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。また、バンプのボンディング工程において、バンプの電極への取付と、バンプと配線との接続を同時に行なうことができ、工程を簡素化することができる。
請求項５に記載のように、請求項４に記載の半導体チップの実装方法において、バンプを半導体チップの電極にボンディングした後に、半導体チップ実装用基板の表面から突出したバンプの構成部材を、配線の一部を貫通孔の開口部に突き出させた面側から押圧して潰すようにすると、バンプが潰されること（塑性変形）によって、貫通孔の開口部に突き出した配線とバンプの接合面が増加し、電気的な接続信頼性が増す。
請求項６に記載の半導体チップの実装方法は、実装する半導体チップのバンプの配置位置に、熱可塑性樹脂基材からなる絶縁基材を貫通する貫通孔が、バンプを挿入可能に形成されるとともに、当該貫通孔の開口部において配線の一部が貫通孔の開口部に突き出している半導体チップ実装用基板における、配線の一部を貫通孔の開口部に突き出させた面とは反対の面側に、半導体チップを、半導体チップの電極と貫通孔の位置が合った状態でフェースダウンで熱可塑性樹脂基材からなる絶縁基材に熱圧着する第１工程と、半導体チップ実装用基板における、配線の一部を貫通孔の開口部に突き出させた面より、バンプを貫通孔内に挿入して半導体チップの電極にボンディングする第２工程と、を有することを特徴としている。この半導体チップの実装方法によれば、フリップチップによるバンプとの接続部分の配線が絶縁基材に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。また、バンプのボンディング工程において、バンプの電極への取付と、バンプと配線との接続を同時に行なうことができ、工程を簡素化することができる。また、熱可塑性樹脂基材を用いることにより、熱圧着することによって半導体チップを基材に接着することができ、接着剤を不要にできるとともに接着剤の塗布工程（接着剤供給工程）を無くすことができる。
（第１の比較例）
ここで、本発明の実施の形態と対比される第１の比較例を図面に従って説明する。
図１には、本比較例における半導体チップ実装用基板１と半導体チップ２０を示し、実装前の状態である。本比較例における半導体チップ実装用基板１および半導体チップ２０等により車載コンピュータ（電子制御装置）を構成している。半導体チップ２０にはバンプ（突起電極）２１が設けられている。
図２は半導体チップ実装用基板１の一部拡大図であり、図２（ａ）に基板１の平面図を示すとともに図２（ｂ）に図２（ａ）のＡ−Ａ線での断面図を示す。図２において、半導体チップ実装用基板１は、絶縁層（基材）２ａ，２ｂ，…と配線層３ａ，３ｂ，３ｃ，…が交互に積層されている。絶縁層（基材）２ａ，２ｂ，…には各層の配線を電気的に接続するための層間導通用ビアホール４が形成され、このビアホール４により、詳しくはビアホール４に充填した導体５により各層の配線が電気的に接続されている。
最表層の配線層３ａにより配線６，７が形成され、最表層の絶縁層２ａにおける配線６，７と半導体チップ２０との接続位置には貫通孔（キャビティー）１０が形成されている。貫通孔（キャビティー）１０の平面形状は円形である。配線６，７が貫通孔（キャビティー）１０の上面において突き出しており、突部１１ａ，１１ｂとなっている。なお、貫通孔（キャビティー）１０は接続箇所毎に単独で配置してもよいし、複数の接続箇所に渡って連続した貫通孔でもよい。表層配線６，７の突部（突き出し部）１１ａ，１１ｂは、図２のように１本の配線を接続箇所中心にてエッジング（削除）することにより形成したものである。
このように、半導体チップ実装用基板１は、絶縁層２ａ，２ｂ，…と配線層３ａ，３ｂ，３ｃ，…を交互に積層した多層基板であって、層間導通用ビアホール４により各配線層３ａ，３ｂ，３ｃによる配線が電気的に接続されており、図１の半導体チップ２０がフリップチップ実装される。また、最表層の絶縁層２ａには、半導体チップ２０のバンプ２１の配置位置に貫通孔１０がバンプ２１を挿入可能に形成されるとともに、貫通孔１０の開口部において最表層の配線層３ａでの配線６，７の一部が貫通孔１０の内部に突き出している。
次に、図２の半導体チップ実装用基板１を用いて、図１の半導体チップ２０をフリップチップ実装する工程を説明する。
図１に示すように、バンプ２１を設けた半導体チップ２０を、半導体チップ実装用基板１に対し、バンプ２１と貫通孔（キャビティー）１０の位置を合わせする。そして、この状態で、少なくとも熱と圧力を加えながら、図３に示すように、バンプ２１を貫通孔１０に挿入してフリップチップ接続する。このとき、バンプ２１が貫通孔１０内に挿入されたことにより配線の突部（突き出し部）１１ａ，１１ｂが変形し、この変形した突部（突き出し部）１１ａ，１１ｂとバンプ２１とが電気的に接続される。詳しくは、貫通孔１０へのバンプ２１の挿入時に配線の突部（突き出し部）１１ａ，１１ｂがバンプ２１によって変形し、バンプ２１の側面と配線の突部（突き出し部）１１ａ，１１ｂが接続される。この挿入時に、バンプ２１と配線の突部（突き出し部）１１ａ，１１ｂが擦れ、酸化膜が除去されて、新生面が生成される。それにより配線６とバンプ２１との金属結合が形成される。
このフリップチップ時において、金属結合をより確実とするための加熱温度として、１５０℃〜２００℃程度にするとよい。また、前述の実装工程においては熱と圧力を加えながら半導体チップ２０を基板１に実装したが、さらに、フリップチップ時に超音波振動を加えるようにしてもよい。このように半導体チップの実装方法として、バンプ２１を設けた半導体チップ２０を、半導体チップ実装用基板１に、バンプ２１と貫通孔１０の位置が合った状態で、超音波振動を加えながらバンプ２１を貫通孔１０内に挿入してバンプと配線との接続部に金属結合を形成しつつ、変形した配線６とバンプ２１を電気的に接続してフリップチップ接続する。これにより、超音波振動によってバンプと配線の表面が削られ新生面が接触することによって、確実にバンプと配線が金属結合を形成し、接続強度を向上させ、それにより、フリップチップ接続信頼性が更に向上する（接続信頼性が高い）。より詳しくは、バンプと配線との表面の削れによる新生面の生成を促進かつ安定的にし、確実にバンプと配線が金属結合を形成し、接続強度を向上させることができる。さらに、バンプ２１としては、金線の放電によって形成された金ボールを、半導体チップの電極に超音波振動と熱と加圧力によって溶着した金スタッドバンプを用いるとよい。つまり、金スタッドバンプは、背が高く且つ柔らかく貫通孔１０内に塑性変形を起して入り込むために適している。さらに、配線表面も金メッキすることによって、金金接合となり結合し易くなる。
引き続き、図３において基板１と半導体チップ２０の隙間にアンダーフィル材３０を注入する。この際、各材料の熱膨張係数は、例えば半導体チップ（シリコンチップ）２０は３〜４ｐｐｍ／℃、基板１は１７ｐｐｍ／℃、アンダーフィル材３０は２０〜３０ｐｐｍ／℃である。
以上のごとく、半導体チップ実装用基板１として、少なくとも最表層の絶縁層２ａにおける、実装する半導体チップ２０のバンプ２１の配置位置に、当該少なくとも最表層の絶縁層２ａを貫通する貫通孔１０が、バンプ２１を挿入可能に形成されている。また、当該貫通孔１０の開口部において最表層の配線層３ａでの配線６の一部が貫通孔１０の内部に突き出している。よって、この半導体チップ実装用基板１によれば、フリップチップによるバンプ２１との接続部分の配線が絶縁層（基材）２ａに固着されていないために、配線部分の応力緩和能力が飛躍的に向上して接続信頼性が高いものとなる。
また、得られた半導体チップの実装構造（図３）においては、バンプ２１を設けた半導体チップ２０が、半導体チップ実装用基板１に、バンプ２１と貫通孔１０の位置が合った状態でフリップチップ接続され、バンプ２１が貫通孔１０内に挿入されたことにより変形した配線６とバンプ２１が電気的に接続されている。この半導体チップの実装構造によれば、貫通孔１０へのバンプ挿入時に配線がバンプ２１によって変形し、バンプ２１側面に接続される。このとき、バンプ２１との接続部分の配線６，７は絶縁層（基材）２ａに固着されていないために、配線部分に応力緩和能力を持たすことができ、フリップチップ接続信頼性が飛躍的に向上する（配線部分の応力緩和能力が飛躍的に向上し、接続信頼性が高いものとなる）。
図２に代わる構成として、図４に示すように、配線６，７の先端が貫通孔（キャビティー）１０の上端開口部にくるようにすることにより貫通孔（キャビティー）１０の上面において突き出すようにしてもよい。即ち、貫通孔１０内に配線６，７の端部１１ｃを突き出させるようにしてもよい。
また、図２に代わる構成として、図５に示すように、貫通孔１０の底部にフリップチップ接続を行うための配線１２を設けてもよい。この場合には、貫通孔１０の底面にも配線１２が設けられていることによって、貫通孔１０の底面においてバンプ２１と配線１２を接続させることができ、バンプと配線の接続面積を増大させて、接続信頼性を向上させることができる。
さらに、図２に代わる構成として、図６に示すように、貫通孔１０を表層から２層分にわたって貫通させる。詳しくは、最表層の絶縁層２ａでの貫通孔（キャビティ）１０ａとその下の絶縁層２ｂでの貫通孔（キャビティ）１０ｂとを連続させた構造とする。そして、内層の配線（３ｂ）を表層配線（３ａ）と同様に貫通孔１０内に突き出させる。即ち、少なくとも最表層の絶縁層２ａを貫通する貫通孔１０は、最表層の絶縁層２ａよりも内層側の絶縁層２ｂも貫通しており、最表層の配線層３ａよりも内層側の配線層３ｂによる配線の一部が貫通孔１０の側壁から貫通孔１０内に突き出している。この場合においては、図７に示すように、貫通孔１０の側壁（貫通孔１０での内層）からも配線を突き出させることで、バンプ２１の側面における接続面積を増大させることができ（バンプとの接続箇所を増大させ）、接続信頼性を向上させることができる。なお、この基板構造は、図５での貫通孔１０の底部に配線１２を設けた場合においても適用することができる。また、内層からの配線の突き出しは、図６に示した以外にも２層分以上の配線を突き出してもよい。
また、図３に代わる構成として、図８に示すように、貫通孔１０内に銀ペースト３５を充填し、バンプ２１と配線の突部（突き出し部）１１ａ，１１ｂとの接続部を銀ペースト３５で満たすようにしてもよい。このように貫通孔１０内におけるバンプ２１と配線との接続部を銀ペースト３５で満たすことによって、接続抵抗を下げることができ、かつバンプ２１と配線の突部（突き出し部）１１ａ，１１ｂの接続を補強することができる。さらに、バンプ２１と配線の突部（突き出し部）１１ａ，１１ｂの直接的な接続が破壊された場合でも、銀ペースト３５によって間接的に電気的接続が保持されるために、接続不良とならず、高い接続信頼性が実現される。
（第２の比較例）
次に、第２の比較例を図面に従って説明する。
図９には、本比較例における半導体チップ実装用基板５０と半導体チップ２０を示し、図９（ａ）は実装前の状態であり、図９（ｂ）は実装後の状態である。
図１０は半導体チップ実装用基板５０の一部拡大図であり、図１０（ａ）に基板５０の平面図を示すとともに図１０（ｂ）に図１０（ａ）のＡ−Ａ線での断面図を示す。図１０において、半導体チップ実装用基板５０は、絶縁層（基材）５１ａ，５１ｂ，…と配線層５２ａ，５２ｂ，…が交互に積層されている。絶縁層（基材）５１ａ，５１ｂ，…には各層の配線を電気的に接続するための層間導通用ビアホール５４が形成され、ビアホール５４により、詳しくはビアホール５４に充填した導体５５により各層の配線が電気的に接続されている。
また、最表層の絶縁層５１ａは熱可塑性樹脂よりなり、半導体チップ２０との接続位置に貫通孔（キャビティー）５６が形成されている。この貫通孔５６の底部には配線５３の一部５３ａが露出している。貫通孔（キャビティー）５６は接続箇所毎に単独で配置してもよいし、複数の接続箇所に渡って連続した貫通孔（キャビティー）でもよい。
このように、半導体チップ実装用基板５０は、絶縁層５１ａ，５１ｂ，…と配線層５２ａ，５２ｂ，…を交互に積層した多層基板であって、層間導通用ビアホール５４により各配線層５２ａ，５２ｂによる配線が電気的に接続されており、図９（ａ）に示す半導体チップ２０がフリップチップ実装される。また、少なくとも最表層の絶縁層５１ａにおける、実装する半導体チップ２０のバンプ２１の配置位置に、当該少なくとも最表層の絶縁層５１ａを貫通する貫通孔５６が、バンプ２１を挿入可能に形成されている。また、貫通孔５６の底部にバンプ２１と接続するための配線５３が設けられ、少なくとも最表層の絶縁層５１ａは熱可塑性樹脂よりなっている。
次に、図１０の半導体チップ実装用基板５０を用いて、図９（ａ）の半導体チップ２０をフリップチップ実装する工程を説明する。
図９（ａ）に示すように、バンプ２１を設けた半導体チップ２０を、半導体チップ実装用基板５０に対し、バンプ２１と貫通孔５６の位置を合わせる。そして、図９（ｂ）に示すように、半導体チップ２０の能動面と基板５０とが接触するようにしてフリップチップ接続する。このとき、バンプ２１が貫通孔５６内に挿入され、貫通孔５６の底部の配線５３とバンプ２１とが電気的に接続される。また、半導体チップ２０の能動面および接続部は最表層の絶縁層（熱可塑性樹脂層）５１ａにより、フリップチップ接続と同時に封止される。
このとき、熱可塑性樹脂による封止を同時に完了させるために、フリップチップの接続条件としては、温度２５０℃〜３５０℃、加圧力３〜５ｋｇｆ／ｃｍ2（３×９．８〜５×９．８ニュートン／ｃｍ2）、加圧・加熱時間１０秒程度が好ましい。
よって、バンプの接続と同時に接続部及び半導体チップの能動面を封止することができ、フリップチップ接続工程を大幅に簡素化することができる。また、アンダーフィル材が不要になるとともに熱膨張係数が基板側材料に近いので、信頼性が高い。
以上のごとく、貫通孔５６にバンプ２１を収納し、貫通孔底部でバンプ２１と接続することによって、半導体チップ２０の能動面と基板５０の表層を接触させることができる。また、基板５０の表層を熱可塑性樹脂で形成することによって、フリップチップ実装時の熱と加圧力によって、バンプ２１の接続と同時に接続部及び半導体チップ２０の能動面を封止することができる。このように、基板の最表層の絶縁層５１ａをアンダーフィル材として用いることによりチップ２０と基板５０の熱膨張係数の違いによる接続部の応力を緩和して接続信頼性が高いものとなる。また、フリップチップ接続工程を大幅に簡素化することができる。
つまり、半導体チップの実装構造として、バンプ２１を設けた半導体チップ２０が、半導体チップ実装用基板５０に、バンプ２１と貫通孔５６の位置が合った状態でフリップチップ接続されている。また、バンプ２１が貫通孔５６内に挿入されたことにより半導体チップ２０の能動面と半導体チップ実装用基板５０とが半導体チップ実装用基板５０の最表層の熱可塑性樹脂製絶縁層５１ａにより接着した状態で配線とバンプ２１が電気的に接続されている。この実装構造によれば、貫通孔５６へのバンプ挿入時に配線とバンプ２１とが接続される。また、基板の最表層の絶縁層５１ａがアンダーフィル材として用いられて上述したように接続信頼性が高いものとなる。
図１０に代わる構成として、図１１に示すように、貫通孔５６として、半導体チップとの接続位置において最表層の絶縁層（熱可塑性樹脂層）５１ａに加えてその下の絶縁層５１ｂをも貫通する構成としてもよい。詳しくは、最表層の絶縁層５１ａでの貫通孔（キャビティ）５６ａとその下の絶縁層５１ｂでの貫通孔（キャビティ）５６ｂとを連続させた構造とする。このようにして２層にわたって貫通する貫通孔５６を設け、内層の配線５９から貫通孔５６内に突き出す。
この内層からの配線の突き出し部５９ａ，５９ｂは、図１１に示した以外にも２層分以上の配線を突き出してもよい。広義には、半導体チップ実装用基板として、少なくとも最表層の絶縁層５１ａを含む２層の絶縁層５１ａ，５１ｂにおける、実装する半導体チップ２０のバンプ２１の配置位置に、当該少なくとも最表層の絶縁層５１ａを含む２層の絶縁層５１ａ，５１ｂを貫通する貫通孔５６が、バンプ２１を挿入可能に形成されている。また、当該貫通孔５６が形成された少なくとも最表層の絶縁層５１ａを含む２層の絶縁層５１ａ，５１ｂに挟まれた配線層５２ａによる配線の一部が貫通孔５６内に突き出している。また、少なくとも最表層の絶縁層５１ａは熱可塑性樹脂よりなる。よって、フリップチップによるバンプ２１との接続部分の配線が絶縁層（基材）５１ａ，５１ｂに固着されていないために、配線部分の応力緩和能力が飛躍的に向上する。また、基板５０の表層を熱可塑性樹脂で形成することによって、フリップチップ実装時の熱と加圧力によって、バンプ２１の接続と同時に接続部及び半導体チップ２０の能動面を封止することができる。このように、基板の最表層の絶縁層５１ａをアンダーフィル材として用いることによりチップ２０と基板５０の熱膨張係数の違いによる接続部の応力を緩和して接続信頼性が高いものとなる。また、フリップチップ接続工程を大幅に簡素化することができる。
また、図１１に代わる構成として、図１２に示すように、貫通孔５６の底部にフリップチップ接続を行うための配線６０を設けてもよい。このように貫通孔底面においてもバンプ２１と接続させることができ、バンプ２１と配線の接続面積を増大させ、接続信頼性を向上させることができる。図１１，１２においては内層配線５９の突き出しは、図１１のように１本の配線を接続箇所中心にてエッジング（削除）している。
図１２の基板５０に実装する際には図１３に示すように、バンプ２１が貫通孔５６内に挿入され、貫通孔５６の底部の配線６０と電気的に接続される。さらに、バンプ２１が貫通孔５６内に挿入されたことにより変形した配線５９（５９ａ，５９ｂ）と電気的に接続されている。半導体チップ２０の能動面および接続部は最表層の絶縁層（熱可塑性樹脂層）５１ａによりフリップチップ接続と同時に封止される。
この接続構造によれば、バンプ２１の接合面積は配線５９（５９ａ，５９ｂ）との接合面積に加えて配線６０との接合面積となるため接合面積が大きくなる。また、熱応力が図１３中のＸ方向に作用してバンプ２１と配線６０との接合面に加わりやすいが（せん断応力が加わりやすいが）、配線５９（５９ａ，５９ｂ）でもバンプ２１と接合しているので、信頼性が向上する。即ち、内層配線５９はバンプ２１との接続部分が絶縁層（基材）５１ａ，５１ｂに固着されていないために、配線部分の応力緩和能力が飛躍的に向上する。さらに、貫通孔底部でもバンプ２１と配線６０が接続されており、バンプ２１と配線の接続面積を増大させることができ、フリップチップの接続信頼性を向上させることができる。
半導体チップの実装方法としては、バンプ２１を設けた半導体チップ２０を、半導体チップ実装用基板５０に、バンプ２１と貫通孔５６の位置が合った状態で、少なくとも熱と圧力を加えながらバンプ２１を貫通孔５６内に挿入して半導体チップ２０の能動面と半導体チップ実装用基板５０とを半導体チップ実装用基板５０の最表層の熱可塑性樹脂製絶縁層５１ａにより接着しつつチップ２０側のバンプ２１と基板５０側の配線とを電気的に接続する。よって、貫通孔５６にバンプ２１を収納しバンプ２１と接続することによって、半導体チップ２０の能動面と基板５０の表層を接触させることができる。このとき、基板５０の表層を熱可塑性樹脂で形成することによって、フリップチップ実装時の熱と加圧力によって、バンプ２１の接続と同時に接続部及び半導体チップ２０の能動面を封止することができ、基板の最表層の絶縁層５１ａをアンダーフィル材として用いることにより接続信頼性が高いものとなる。また、フリップチップ接続工程を大幅に簡素化することができる。
さらには、フリップチップ時に超音波振動を加えることによって、バンプ２１と配線５９（５９ａ，５９ｂ）との表面の削れによる新生面の生成を促進かつ安定的にし、確実にバンプ２１と配線５９（５９ａ，５９ｂ）が金属結合を形成し、接続強度を向上させることができる。このとき、半導体チップ２０と基板表層が接触しているときに、超音波振動を加えると、半導体チップ２０の能動面を損傷させる可能性があるために、超音波振動は、長くてもバンプ２１と貫通孔底部とが接触してから半導体チップ２０の能動面と基板表層とが接触する直前までの間において印加する。即ち、熱と圧力を加える時に、長くても、バンプ２１と貫通孔５６の底部とが接触してから半導体チップ２０の能動面と半導体チップ実装用基板５０の最表層の絶縁層５１ａとが接触する前までの間において、超音波振動を加えることによって、バンプ２１と配線との接続部に金属結合を形成する。よって、超音波振動によってバンプ２１と配線の表面が削られ新生面が接触することによって、確実にバンプ２１と配線が金属結合を形成し、接続強度を向上させることができる。それにより、フリップチップ接続信頼性が更に向上する。さらに、半導体チップ２０の能動面と基板表面が接触する段階では、超音波振動を加えず熱と加圧力のみとすることで、半導体チップ２０の能動面を損傷することなく、表層の熱可塑性樹脂により一括封止することができ、工程を簡素化できる。
図１１，１２での内層配線５９の突き出しは、図１１のように１本の配線を接続箇所中心にてエッジング（削除）したが、これに代わり、図１４に示したように配線５９の先端を貫通孔５６内にくるようにしてもよい。即ち、貫通孔５６内に配線５９の端部５９ｃを突き出させるようにしてもよい。
また、図９（ｂ）に代わる構成として、図１５に示したように、貫通孔５６内に銀ペースト７０を充填し、バンプ２１と配線５３との接続部を銀ペースト７０で満たす。このように、貫通孔５６内においてバンプ２１と配線との接続部を銀ペースト７０で満たすことによって、接続抵抗を下げることができ、かつバンプ２１と配線５３の接続を補強することができる。さらに、バンプ２１と配線５３の直接的な接続が破壊された場合でも、銀ペースト７０によって間接的に電気的接続が保持されるために、接続不良とならず、高い接続信頼性が実現される。
次に、第１の比較例および第２の比較例に共通する基板の製造方法について述べる。
半導体チップ実装用基板１，５０として、表層配線と層間導通用ビアホールが形成された熱可塑性樹脂基材を複数積層し、一括熱プレスにより形成された積層基板を用いる。
詳しい熱可塑性樹脂積層基板の工程フローを図１６に示す。熱可塑性樹脂層に銅（Ｃｕ）等の金属層が形成された基材を用意する。そして、エッチングにより配線を形成する。さらに、層間導通用ビアホール部に樹脂部のみにレーザー等により穴をあける。次に、その穴に金属ペーストで穴埋めする。これらの工程によって作られた各層を一括積層し、一括熱プレスを行う。このようにして、積層基板が作られる。
一方、前述の図２９での一般的なセラミックス多層基板の工程フローは次のようにしている。
図２９において、アルミナを９０％以上含む基材を用意し、基材における導通用ビアホール部に穴をあける。そして、金属ペーストを印刷して配線を形成するとともに穴を埋める。さらに、各層を一括積層して一括熱焼成を行う。これにより、積層基板が作られる。
このように図１６と図２９の比較において、図１６では、熱可塑性樹脂製絶縁層の一方の面にパターニングした配線層を形成するとともに層間導通用ビアホールを形成し、この基材を複数積層して一括熱プレスにより形成する。それゆえ、次のメリットがある。図２９に示したセラミックス多層基板の作り方では、図２や図６等の貫通孔上面または内部に配線の突き出し部をつくることができない。これに対し、図１６に示した熱可塑性樹脂積層基板では、通常の工程で、図２や図６等の貫通孔上面または内部に配線の突き出し部を形成することができる。
また、積層基板においては、表裏の最外層のどちらか１層には、表裏に配線を形成する必要があり、他層と工程が異なる。しかし、図１０や図１１の基板においては、フリップチップ面には、配線が不要なために、全層同一工程で製作することができ、コストダウンになる。
以上のように、熱可塑性樹脂基材の一括積層基板を用いることによって、貫通孔（ビアホール）に配線を突き出すといった構造においても、貫通孔の無い場合と同一の工程で生産できる。また、全層熱可塑性樹脂で構成することによって、リサイクル性に優れる。さらに、層間導通を層毎に単独のビアホールで行うことができ、高密度な配線が可能であり、基板の小型化を実現できる。
つまり、バンプを介した半導体チップのフリップチップ接続に関して、基板に貫通孔を設け、その貫通孔の上面に半導体チップの電極と接続する為の配線を突き出させ、半導体チップと接続される基板配線は、その突き出し部分とすることで、配線が基板に固定されず、応力を緩和することによって、フリップチップ接続における接続信頼性を向上させることができる。
（第３の比較例）
次に、第３の比較例を図面に従って説明する。
図１７（ａ），（ｂ）は、本比較例における半導体チップの実装前後の縦断面図である。図１８（ａ）には、本比較例における半導体チップ実装用基板８０の拡大平面図を示し、図１８（ｂ）は図１８（ａ）のＡ−Ａ線での縦断面図である。
図１８（ａ），（ｂ）において、半導体チップ実装用基板８０は、シート状の絶縁基材８１の表面に配線８２がパターニングされている。絶縁基材８１として、ガラス・エポキシ製基材を挙げることができる。また、配線８２は、パターニングした銅箔の上にニッケル膜と金メッキ膜を順に形成することにより構成されている。この半導体チップ実装用基板８０に半導体チップ２０がフリップチップ実装されることになる。
さらに、半導体チップ実装用基板８０には絶縁基材８１を貫通する貫通孔８３が形成され、この貫通孔８３は、実装する半導体チップ２０のバンプ２１の配置位置に形成されている。貫通孔８３はバンプ２１が挿入可能に形成されている。貫通孔８３の平面形状は円形である。貫通孔８３の開口部において配線８２の一部が貫通孔８３の開口部に突き出しており、突部８４ａ，８４ｂとなっている。
なお、貫通孔８３は接続箇所毎に単独で配置してもよいし、複数の接続箇所に渡って連続した貫通孔でもよい。
配線８２の突部（突き出し部）８４ａ，８４ｂは、図１８のように１本の配線を接続箇所中心にてエッジング（削除）することにより形成したものである。これに代わり、図１９に示すように、配線８２を一方向から突き出させて突部（突き出し部）８４ｃとしてもよい。
次に、図１７を用いて、半導体チップ実装用基板８０に半導体チップ２０をフリップチップ実装する工程を説明する。
図１８の半導体チップ実装用基板８０を用意し、図１７（ａ）に示すように、バンプ２１を設けた半導体チップ２０を、基板８０に、配線の一部を貫通孔８３の開口部に突き出させた面側から、バンプ２１と貫通孔８３の位置を合わせする。そして、バンプ２１と貫通孔８３の位置が合った状態で、少なくとも熱と圧力を加えながら、図１７（ｂ）に示すように、バンプ２１を貫通孔８３内に挿入してフリップチップ接続する。このとき、バンプ２１が貫通孔８３内に挿入されたことにより配線の突部（突き出し部）８４ａ，８４ｂが変形し、この変形した突部（突き出し部）８４ａ，８４ｂとバンプ２１とが電気的に接続される。詳しくは、貫通孔８３へのバンプ２１の挿入時に配線の突部（突き出し部）８４ａ，８４ｂがバンプ２１によって変形し、バンプ２１の側面と配線の突部（突き出し部）８４ａ，８４ｂが接続される。この挿入時に、バンプ２１と配線の突部（突き出し部）８４ａ，８４ｂが擦れ、酸化膜が除去されて、新生面が生成される。それにより配線８２とバンプ２１との金属結合が形成される。
本接続構造においては、バンプ２１と接合される配線８２が、基材８１に固定されていないために、半導体チップ２０と基材８１の熱膨張係数の違いにより接合部にかかる応力を、配線８２が変形することによって、緩和することができ、図２８（ｂ）に示した従来の配線が基材に固定されている構造に比べ、飛躍的に接続信頼性が向上する。
このフリップチップ時において、金属結合をより確実とするための加熱温度として、２００℃〜３００℃程度にするとよい。また、前述の実装工程においては熱と圧力を加えながら半導体チップ２０を基板８０に実装したが、さらに、フリップチップ時に超音波振動を加えるようにしてもよい。
このように半導体チップの実装方法として、バンプ２１を設けた半導体チップ２０を、半導体チップ実装用基板８０に、配線の一部を貫通孔８３の開口部に突き出させた面側から、バンプ２１と貫通孔８３の位置が合った状態で、超音波振動を加えながらバンプ２１を貫通孔８３内に挿入してバンプ２１と配線８２との接続部に金属結合を形成しつつ、変形した配線８２とバンプ２１を電気的に接続してフリップチップ接続する。これにより、超音波振動によってバンプ２１と配線８２の表面が削られ新生面が接触することによって、確実にバンプ２１と配線８２が金属結合を形成し、接続強度を向上させ、それにより、フリップチップ接続信頼性が更に向上する（接続信頼性が高い）。より詳しくは、バンプ２１と配線８２との表面の削れによる新生面の生成を促進かつ安定的にし、確実にバンプ２１と配線８２が金属結合を形成し、接続強度を向上させることができる。さらに、バンプ２１としては、金線の放電によって形成された金ボールを、半導体チップの電極に超音波振動と熱と加圧力によって溶着した金スタッドバンプを用いるとよい。つまり、金スタッドバンプは、背が高く且つ柔らかく貫通孔８３内に塑性変形を起して入り込むために適している。さらに、配線表面には金メッキ膜が形成されていることにより金と金との接合となり結合し易くなる。
引き続き、図１７（ｂ）において基板８０と半導体チップ２０の隙間にアンダーフィル材３０を注入する。アンダーフィル材３０によって、半導体チップ２０と基材８１の熱膨張係数差による応力を、バンプ２１だけでなく、半導体チップ２０の面全体に拡散させる。これによって、繰り返し印加される温度差において、電気的な接続信頼性が、さらに向上される。アンダーフィル材３０は、半導体チップ２０の搭載前に供給しておいてもよい。この場合、半導体チップ２０の搭載時の熱によりアンダーフィル材３０が硬化し、半導体チップ２０の搭載と同時にアンダーフィル材３０による固定および封止が終了する。この場合において、半導体チップ２０の搭載時間は、少なくともアンダーフィル材３０が仮硬化するための時間とする。詳しくは、１５０℃以上の温度で、５秒以上の時間とする。
以上のごとく、半導体チップ実装用基板８０として、実装する半導体チップ２０のバンプ２１の配置位置に、絶縁基材８１を貫通する貫通孔８３が、バンプ２１を挿入可能に形成されるとともに、当該貫通孔８３の開口部において配線８２の一部が貫通孔８３の開口部に突き出している。よって、フリップチップによるバンプ２１との接続部分の配線８２が絶縁基材８１に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。
また、得られた半導体チップの実装構造（図１７（ｂ））においては、バンプ２１を設けた半導体チップ２０が、半導体チップ実装用基板８０に、配線の一部を貫通孔８３の開口部に突き出させた面側から、バンプ２１と貫通孔８３の位置が合った状態でフリップチップ接続され、バンプ２１が貫通孔８３内に挿入されたことにより変形した配線８２とバンプ２１が電気的に接続されている。この半導体チップの実装構造によれば、フリップチップによるバンプ２１との接続部分の配線が絶縁基材８１に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を、第３の比較例との相違点を中心に図面に従って説明する。
まず、図１８に示した半導体チップ実装用基板８０を用意する。そして、図２０（ａ）に示すように、半導体チップ実装用基板８０における配線８２の形成面とは反対の面を半導体チップの搭載面として、当該面に接着剤８５を供給（塗布）する。そして、図２０（ｂ）に示すように、基板８０における貫通孔８３と半導体チップ８６の電極８７の位置を合わせて、半導体チップ８６をフェースダウンで基板８０に搭載する。
そして、図２０（ｃ）に示すように、基板８０の上下を逆にして、基板８０における突き出し配線側より、上述したのと同様のバンプ８８を貫通孔８３を通して、半導体チップの電極８７にボンディングする。バンプ８８をボンディングする際に、配線の突部（突き出し部）８４ａ，８４ｂが変形して、第３の比較例で説明した原理によって、配線８２と半導体チップ８６が電気的に接続される。第３の比較例の接続信頼性の効果が得られる他に、バンプ８８のボンディング工程において、配線８２と電極８７を接続するのにバンプ８８のボンディング工程で完了する。つまり、その後のフリップチップ工程を省略することができ、工程を簡素化することができる。なお、接着剤８５の硬化はバンプ８８のボンディングの際の熱により行ってもよい。あるいは、バンプ８８のボンディング前に接着剤硬化工程があってもよい。
さらに、必要に応じて以下の処理を行う。バンプ８８における基板８０の上面から突出した部分に対し、図２１（ａ）に示すように、レベリングツール８９によって加圧することによってバンプ８８をレベリングする。その結果、図２１（ｂ）に示すように、バンプ８８の変形によって配線の突部（突き出し部）８４ａ，８４ｂをバンプ８８が噛む効果が増し、電気的接続をより安定させることができる。
以上のごとく、半導体チップの実装方法として、半導体チップ実装用基板８０における、配線の一部を貫通孔８３の開口部に突き出させた面とは反対の面に、半導体チップ８６を、半導体チップの電極８７と貫通孔８３の位置が合った状態でフェースダウンで接着剤８５を介在させて搭載する（第１工程）。そして、半導体チップ実装用基板８０における、配線の一部を貫通孔８３の開口部に突き出させた面よりバンプ８８を貫通孔８３内に挿入してバンプ８８を半導体チップの電極８７にボンディングする（第２工程）。この方法によれば、フリップチップによるバンプ８８との接続部分の配線が絶縁基材８１に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。また、バンプ８８のボンディング工程において、バンプ８８の電極８７への取付と、バンプ８８と配線８２との接続を同時に行なうことができ、工程を簡素化することができる。特に、バンプ８８を半導体チップの電極８７にボンディングした後に、半導体チップ実装用基板８０の表面から突出したバンプ８８の構成部材を、配線の一部を貫通孔８３の開口部に突き出させた面側から押圧して潰すようにした。よって、バンプが潰されること（塑性変形）によって、貫通孔８３の開口部に突き出した配線（８４ａ，８４ｂ）とバンプ８８の接合面が増加し、電気的な接続信頼性が増す。
図２０（ｃ）の半導体チップの実装構造においては、半導体チップ８６が、半導体チップ実装用基板８０に、配線の一部を貫通孔８３の開口部に突き出させた面とは反対の面側から、半導体チップの電極８７と貫通孔８３の位置が合った状態でフェースダウンで接着されている。また、配線の一部を貫通孔８３の開口部に突き出させた面よりバンプ８８が貫通孔８３内に挿入されて半導体チップの電極８７にボンディングされたことにより変形した配線８２とバンプ８８が電気的に接続されている。この半導体チップの実装構造によれば、フリップチップによるバンプ８８との接続部分の配線が絶縁基材８１に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。
また、図２０（ｃ）に示すように、バンプボンディングの際に細線（金線）の先端を引きちぎるのではなく、図２２に示すように、貫通孔８３の近傍の配線８２上にボンディングするようしてもよい。このように、バンプ８８の先端が配線８２にワイヤーボンディングされていると、細線（金線）での電気的接続を確保することができ、これによって、細線（金線）９０は応力緩和性に優れており信頼性の向上を図ることができる。つまり、細線（金線）９０は応力緩和性に優れ、配線の突部（突き出し部）８４ａ，８４ｂが仮に破損したとしても信頼性を確保することができる。
（第４の比較例）
次に、第４の比較例を、第３の比較例との相違点を中心に説明する。
まず、図１９に示した半導体チップ実装用基板８０を用意する。そして、図２３（ａ）に示すように、半導体チップ実装用基板８０における配線８２の形成面とは反対の面を半導体チップの搭載面として、当該面に接着剤９１を供給（塗布）する。そして、図２３（ｂ）に示すように、基板８０の貫通孔８３と半導体チップの電極８７の位置を合わせて、半導体チップ８６をフェースダウンで基板８０に搭載する。
さらに、図２４（ａ）に示すように、基板８０の上下を逆にして、基板８０の突き出し配線側より、ボンディングツール９２の先端部を貫通孔８３内に挿入して配線の突部（突き出し部）８４ｃを半導体チップの電極８７上に押し当て熱と超音波振動によって接合させる。つまり、本比較例での半導体チップ実装用基板８０は、実装する半導体チップ８６の電極８７の配置位置に、絶縁基材８１を貫通する貫通孔８３が、ボンディングツール９２の先端部を挿入可能に形成されるとともに、貫通孔８３の開口部において配線８２の一部が貫通孔８３の開口部に突き出している構成となっている。図２４（ａ）のボンディングツール９２としてキャピラリを用いている。なお、接着剤９１の硬化はボンディングの際の熱により行われる。これに代わり、ボンディング前に接着剤硬化工程があってもよい。
その結果、図２４（ｂ）に示すように、基材８１に固定されていない配線の突部（突き出し部）８４ｃによって応力を緩和し、接続信頼性を向上させることができる。つまり、ボンディングツール９２の先端部を挿入可能な貫通孔８３を有する基板８０を用いることによっても、フリップチップによるチップ側電極８７との接続部分の配線が絶縁基材８１に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。
このようにして、半導体チップの実装方法として、半導体チップ実装用基板８０における、配線の一部を貫通孔８３の開口部に突き出させた面とは反対の面に、半導体チップ８６を、半導体チップの電極８７と貫通孔８３の位置が合った状態でフェースダウンで接着剤９１を介在させて搭載する（第１工程）。そして、半導体チップ実装用基板８０における、配線の一部を貫通孔８３の開口部に突き出させた面より、開口部に突き出した配線（８４ｃ）をボンディングツール９２により半導体チップの電極８７にボンディングする（第２工程）。この方法によれば、半導体チップ８６との接続部分の配線が絶縁基材８１に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。
また、半導体チップの実装構造として、半導体チップ８６が、半導体チップ実装用基板８０に、配線の一部を貫通孔８３の開口部に突き出させた面とは反対の面側から、半導体チップの電極８７と貫通孔８３の位置が合った状態でフェースダウンで接着されている。また、開口部に突き出した配線（８４ｃ）が半導体チップの電極８７にボンディングされ、配線８２と半導体チップの電極８７が電気的に接続されている。この半導体チップの実装構造によれば、半導体チップ８６との接続部分の配線８２が絶縁基材８１に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。
図２４（ｂ）に代わり、図２５（ａ）に示すように、予め半導体チップの電極８７にスタッドバンプ９３を設けてもよい。つまり、半導体チップの実装構造として、電極８７にスタッドバンプ９３が形成された半導体チップ８６が、半導体チップ実装用基板８０に、配線の一部を貫通孔８３の開口部に突き出させた面とは反対の面側から、半導体チップの電極８７と貫通孔８３の位置が合った状態でフェースダウンで接着されている。また、開口部に突き出した配線（８４ｃ）が半導体チップ８６のスタッドバンプ９３にボンディングされ、配線８２と半導体チップの電極８７が電気的に接続されている。この半導体チップの実装構造によれば、半導体チップ８６との接続部分の配線が絶縁基材８１に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。また、配線の突部（突き出し部）８４ｃは、スタッドバンプ９３の塑性変形によって、スタッドバンプ９３にめり込み、より強固で安定した接続を得ることができる。また、スタッドバンプ９３として金スタッドバンプを用いることにより配線の金メッキ膜と金スタッドバンプ９３との金と金の接合になり金属結合が安易に得られる。
図２４（ｂ）に代わり、図２５（ｂ）に示すように、予め半導体チップの電極８７にメッキバンプ９４を設けてもよい。つまり、半導体チップの実装構造として、電極８７にメッキバンプ９４が形成された半導体チップ８６が、半導体チップ実装用基板８０に、配線の一部を貫通孔８３の開口部に突き出させた面とは反対の面側から、半導体チップの電極８７と貫通孔８３の位置が合った状態でフェースダウンで接着されている。また、開口部に突き出した配線（８４ｃ）が半導体チップ８６のメッキバンプ９４にボンディングされ、配線８２と半導体チップの電極８７が電気的に接続されている。この半導体チップの実装構造によれば、半導体チップ８６との接続部分の配線が絶縁基材８１に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。また、メッキバンプ９４は塑性変形量が少なく（硬いため）、配線の突部（突き出し部）８４ｃのボンディングの際に超音波振動を加えた場合において接合界面に安定して伝播し、安定した接合が得られる。また、メッキバンプ９４は、ウエハ状態で一括で形成することができるため、スタッドバンプに比べ低コスト化が図られる。さらに、メッキバンプ９４として金メッキバンプを用いることにより配線の金メッキ膜と金メッキバンプ９４との金と金の接合になり金属結合が安易に得られる。
ここで、第３および第４の比較例、並びに第１の実施形態における基板の厚さについて言及する。図１７に示すように、基板の厚みｔSはバンプ２１の厚さｔBと同程度であるのが好ましい、具体的には、２５μｍ〜１００μｍの基板厚みが好ましい。従って、基材８１がポリイミドからなるフレキシブル基板を用いるのがよい。また、図２３，２４に示す第４の比較例では基板８０の厚さは薄いほうがよい。なぜなら、配線の突部（突き出し部）８４ｃを変形にてチップの電極８７にボンディングしやすいためである。具体的には、例えば、絶縁基材８１の厚さを２５μｍ、配線８２の厚さを１７μｍ、接着剤９１の厚さを１０〜１５μｍとする。広義には、配線８２の厚さに比べ絶縁基材８１の厚さを２倍以下にするとよい（例えば、配線８２の厚さが１５μｍならば、絶縁基材８１の厚さを３０μｍ以下とする）。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態および第４の比較例との相違点を中心に説明する。
図２６に示すように、半導体チップ実装用基板８０の絶縁基材９５が熱可塑性樹脂基材からなり、その基板８０に半導体チップ８６を実装している。具体的には、熱可塑性樹脂基材として、ポリイミドを挙げることができる。そして、この基板８０を用いて、図２０（ｂ）、図２２、図２４（ｂ）、図２５（ａ）、図２５（ｂ）に示す実装構造とする。
この場合においては、半導体チップ８６は接着剤を介することなく直接基板８０に接着させる。
つまり、本基材を用いた場合の実装方法として、図２６（ａ）に示すように、半導体チップ８６と基板８０を位置合わせして、ボンディングヘッド９６を半導体チップ８６に当てて２００℃〜３００℃で１０秒程度、圧着することによって、半導体チップ８６を基板８０に固着させる。即ち、バンプが挿入可能な貫通孔８３を有する半導体チップ実装用基板８０における、配線の一部を貫通孔８３の開口部に突き出させた面とは反対の面側に、半導体チップ８６を、半導体チップの電極８７と貫通孔８３の位置が合った状態でフェースダウンで熱可塑性樹脂基材からなる絶縁基材９５に熱圧着する（第１工程）。その後、図２６（ｂ）に示すように、上下を逆にして基板８０の貫通孔８３を通して半導体チップの電極８７にバンプ９７をボンディングする。即ち、半導体チップ実装用基板８０におけ
る、配線の一部を貫通孔８３の開口部に突き出させた面より、バンプ９７を貫通孔８３内に挿入して半導体チップの電極８７にボンディングする（第２工程）。この方法によれば、フリップチップによるバンプ９７との接続部分の配線が絶縁基材９５に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。また、バンプ９７のボンディング工程において、バンプ９７の電極８７への取付と、バンプ９７と配線８２との接続を同時に行なうことができ、工程を簡素化することができる。また、熱可塑性樹脂基材を用いることにより、熱圧着することによって半導体チップ８６を基材に接着することができ、接着剤を不要にできるとともに接着剤の塗布工程（接着剤供給工程）を無くすことができる。なお、接合原理は、上述した第１の実施形態と同様である。
（第５の比較例）
次に、第５の比較例を、第２の実施の形態との相違点を中心に説明する。
図２７を用いて、配線の突部（突き出し部）８４ｃを半導体チップ８６の電極８７に接合する場合について説明する。
図２７（ａ）に示すように、半導体チップ実装用基板８０は、ボンディングツールの先端部が挿入可能な貫通孔８３を有する。この基板８０における、配線の一部を貫通孔８３の開口部に突き出させた面とは反対の面側に、半導体チップ８６を、半導体チップの電極８７と貫通孔８３の位置が合った状態でフェースダウンで熱可塑性樹脂基材からなる絶縁基材９５に熱圧着する（第１工程）。このとき、ボンディングヘッド９６にて熱と圧力を加える。そして、図２７（ｂ）に示すように、半導体チップ実装用基板８０における、配線の一部を貫通孔８３の開口部に突き出させた面側より、開口部に突き出した配線（８４ｃ）をボンディングツール９２により、半導体チップの電極８７にボンディングする（第２工程）。その結果、図２７（ｃ）に示すように、配線の突部（突き出し部）８４ｃが半導体チップの電極８７にボンディングされる。この方法によれば、半導体チップ８６との接続部分の配線が絶縁基材９５に固着されていないために、配線部分の応力緩和能力が向上して接続信頼性が高いものとなる。また、熱可塑性樹脂基材を用いることにより、熱圧着することによって半導体チップ８６を基材に接着することができ、接着剤を不要にできるとともに接着剤の塗布工程（接着剤供給工程）を無くすことができる。
第１の比較例における実装前の半導体チップ実装用基板と半導体チップの断面形状を示す図。 （ａ），（ｂ）は半導体チップ実装用基板の一部拡大図。 実装後の断面形状を示す図。 （ａ），（ｂ）は別例の半導体チップ実装用基板の一部拡大図。 別の比較例の半導体チップ実装用基板の一部拡大断面図。 別の比較例の半導体チップ実装用基板の一部拡大断面図。 別の比較例の実装後の断面形状を示す図。 別の比較例の実装後の断面形状を示す図。 （ａ），（ｂ）は第２の比較例における実装前後の断面形状を示す図。 （ａ），（ｂ）は半導体チップ実装用基板の一部拡大図。 （ａ），（ｂ）は別の比較例の半導体チップ実装用基板の一部拡大図。 別の比較例の半導体チップ実装用基板の一部拡大断面図。 別の比較例の実装後の断面形状を示す図。 （ａ），（ｂ）は別の比較例の半導体チップ実装用基板の一部拡大図。 別の比較例の実装後の断面形状を示す図。 第１，２の比較例における基板の工程フローを示す図。 （ａ），（ｂ）は第３の比較例の半導体チップの実装前後を示す縦断面図。 （ａ），（ｂ）は第３の比較例における半導体チップ実装用基板の拡大図。 （ａ），（ｂ）は別の比較例の半導体チップ実装用基板の拡大図。 （ａ）〜（ｃ）はフリップチップ実装工程を説明するための縦断面図。 （ａ），（ｂ）は第１の実施形態におけるフリップチップ実装工程を説明するための縦断面図。 別例の半導体チップの実装構造を示す縦断面図。 （ａ），（ｂ）は第４の比較例におけるフリップチップ実装工程を説明するための縦断面図。 （ａ），（ｂ）は第４の比較例におけるフリップチップ実装工程を説明するための縦断面図。 （ａ），（ｂ）は別の比較例の半導体チップの実装構造を示す縦断面図。 （ａ），（ｂ）は第２の実施の形態におけるフリップチップ実装工程を説明するための縦断面図。 （ａ）〜（ｃ）は第５の比較例のフリップチップ実装工程を説明するための縦断面図。 （ａ），（ｂ）は背景技術を説明するための実装後の縦断面図。 セラミックス多層基板の工程フローを示す図。
符号の説明
１…半導体チップ実装用基板、２ａ，２ｂ…絶縁層、３ａ，３ｂ，３ｃ…配線層、４…層間導通用ビアホール、６…配線、１０…貫通孔、１１ａ，１１ｂ…配線の突部、１２…配線、２０…半導体チップ、２１…バンプ、３５…銀ペースト、５１ａ，５１ｂ…絶縁層、５２ａ，５２ｂ…配線層、５３…配線、５４…層間導通用ビアホール、５６…貫通孔、６０…配線、７０…銀ペースト、８０…半導体チップ実装用基板、８１…絶縁基材、８２…配線、８３…貫通孔、８５…接着剤、８６…半導体チップ、８７…電極、８８…バンプ、９２…ボンディングツール、９３…スタッドバンプ、９４…メッキバンプ、９５…絶縁基材、９７…バンプ。

Claims (6)

  1. 絶縁基材（８１）の表面に配線（８２）がパターニングされており、フリップチップ実装する半導体チップのバンプの配置位置に絶縁基材（８１）を貫通する貫通孔（８３）がバンプを挿入可能に形成されるとともに、当該貫通孔（８３）の開口部において配線（８２）の一部が貫通孔（８３）の開口部に突き出している半導体チップ実装用基板（８０）に対し、半導体チップ（８６）が、前記配線の一部を貫通孔（８３）の開口部に突き出させた面とは反対の面側から、半導体チップの電極（８７）と貫通孔（８３）の位置が合った状態でフェースダウンで接着され、前記配線の一部を貫通孔（８３）の開口部に突き出させた面よりバンプ（８８）が貫通孔（８３）内に挿入されて半導体チップの電極（８７）にボンディングされたことにより変形した配線（８２）とバンプ（８８）が電気的に接続されていることを特徴とする半導体チップの実装構造。
  2. 前記バンプ（８８）の先端が配線（８２）にワイヤーボンディングされていることを特徴とする請求項１に記載の半導体チップの実装構造。
  3. 請求項１または２に記載の半導体チップの実装構造において、前記半導体チップ実装用基板として、その絶縁基材が熱可塑性樹脂基材からなるものを用いたことを特徴とする半導体チップの実装構造。
  4. 絶縁基材（８１）の表面に配線（８２）がパターニングされており、フリップチップ実装する半導体チップのバンプの配置位置に絶縁基材（８１）を貫通する貫通孔（８３）がバンプを挿入可能に形成されるとともに、当該貫通孔（８３）の開口部において配線（８２）の一部が貫通孔（８３）の開口部に突き出している半導体チップ実装用基板（８０）における、前記配線の一部を貫通孔（８３）の開口部に突き出させた面とは反対の面に、半導体チップ（８６）を、半導体チップの電極（８７）と貫通孔（８３）の位置が合った状態でフェースダウンで接着剤（８５）を介在させて搭載する第１工程と、
    前記半導体チップ実装用基板（８０）における、前記配線の一部を貫通孔（８３）の開口部に突き出させた面よりバンプ（８８）を貫通孔（８３）内に挿入して当該バンプ（８８）を半導体チップの電極（８７）にボンディングする第２工程と、
    を有することを特徴とする半導体チップの実装方法。
  5. 前記バンプ（８８）を半導体チップの電極（８７）にボンディングした後に、前記半導体チップ実装用基板（８０）の表面から突出した前記バンプ（８８）の構成部材を、前記配線の一部を貫通孔（８３）の開口部に突き出させた面側から押圧して潰すようにしたことを特徴とする請求項４に記載の半導体チップの実装方法。
  6. 熱可塑性樹脂基材からなる絶縁基材（９５）の表面に配線（８２）がパターニングされており、フリップチップ実装する半導体チップ（８６）のバンプの配置位置に絶縁基材（９５）を貫通する貫通孔（８３）がバンプを挿入可能に形成されるとともに、当該貫通孔（８３）の開口部において配線（８２）の一部が貫通孔（８３）の開口部に突き出している半導体チップ実装用基板（８０）における、前記配線の一部を貫通孔（８３）の開口部に突き出させた面とは反対の面側に、半導体チップ（８６）を、半導体チップの電極（８７）と貫通孔（８３）の位置が合った状態でフェースダウンで前記熱可塑性樹脂基材からなる絶縁基材（９５）に熱圧着する第１工程と、
    前記半導体チップ実装用基板（８０）における、前記配線の一部を貫通孔（８３）の開口部に突き出させた面より、バンプ（９７）を貫通孔（８３）内に挿入して半導体チップの電極（８７）にボンディングする第２工程と、
    を有することを特徴とする半導体チップの実装方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP4551255B2 (ja) * 2005-03-31 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
TWI292945B (en) * 2006-02-24 2008-01-21 Chipmos Technologies Inc Chip package
CN100438008C (zh) * 2006-03-01 2008-11-26 南茂科技股份有限公司 高频集成电路封装构造及其制造方法
JP5183893B2 (ja) * 2006-08-01 2013-04-17 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP4844735B2 (ja) * 2006-08-11 2011-12-28 セイコーエプソン株式会社 半導体装置の製造方法
CN100499096C (zh) * 2006-08-15 2009-06-10 南茂科技股份有限公司 高频集成电路封装构造及其制造方法
JP4750080B2 (ja) * 2007-06-22 2011-08-17 新光電気工業株式会社 配線基板
US7935408B2 (en) * 2007-10-26 2011-05-03 International Business Machines Corporation Substrate anchor structure and method
JP2011014680A (ja) * 2009-07-01 2011-01-20 Casio Computer Co Ltd 半導体装置の製造方法
JP5589907B2 (ja) * 2011-03-10 2014-09-17 富士通セミコンダクター株式会社 半導体装置、電子デバイス及び電子デバイスの製造方法
JP5998450B2 (ja) * 2011-10-19 2016-09-28 住友ベークライト株式会社 光導波路モジュール、光導波路モジュールの製造方法および電子機器
US9659881B2 (en) * 2014-09-19 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure including a substrate and a semiconductor chip with matching coefficients of thermal expansion
JP6319013B2 (ja) * 2014-09-24 2018-05-09 富士通株式会社 電子装置及び電子装置の製造方法
WO2017038791A1 (ja) * 2015-09-02 2017-03-09 株式会社村田製作所 樹脂回路基板、部品搭載樹脂回路基板
JP6858576B2 (ja) * 2017-01-30 2021-04-14 新光電気工業株式会社 半導体装置の製造方法
US10497846B2 (en) * 2017-07-11 2019-12-03 Lg Innotek Co., Ltd. Light emitting device package
WO2021016547A1 (en) * 2019-07-25 2021-01-28 Samtec, Inc. Wirebondable interposer for flip chip packaged integrated circuit die
KR20210103743A (ko) * 2020-02-14 2021-08-24 삼성전자주식회사 반도체 패키지 및 그의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04234139A (ja) * 1990-09-13 1992-08-21 Internatl Business Mach Corp <Ibm> 半導体チップの基板への直接取付け法
JPH06504408A (ja) * 1990-09-24 1994-05-19 テッセラ・インコーポレーテッド 半導体チップアセンブリ、半導体チップアセンブリの製造方法及び半導体チップアセンブリの部品
JPH08316272A (ja) * 1995-05-15 1996-11-29 Shinko Electric Ind Co Ltd 半導体装置、その製造方法、及び半導体装置用フレキシブル基板
JP2000091380A (ja) * 1998-09-09 2000-03-31 Mitsubishi Electric Corp フリップチップの実装構造
JP2001035881A (ja) * 1999-07-19 2001-02-09 Fujitsu General Ltd フリップチップ実装構造
JP2005101157A (ja) * 2003-09-24 2005-04-14 Yamaichi Electronics Co Ltd 実装回路基板の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5615824A (en) * 1994-06-07 1997-04-01 Tessera, Inc. Soldering with resilient contacts
DE4446471C2 (de) * 1994-12-23 1997-05-22 Fraunhofer Ges Forschung Verfahren zur Montage eines Chips auf einem flexiblen Schaltungsträger
JP2000091382A (ja) 1998-09-14 2000-03-31 Shinko Electric Ind Co Ltd 多層配線基板への半導体チップの実装方法
JP4251421B2 (ja) * 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
JP3822040B2 (ja) * 2000-08-31 2006-09-13 株式会社ルネサステクノロジ 電子装置及びその製造方法
JP3768870B2 (ja) 2001-12-13 2006-04-19 松下電器産業株式会社 半導体素子の実装方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04234139A (ja) * 1990-09-13 1992-08-21 Internatl Business Mach Corp <Ibm> 半導体チップの基板への直接取付け法
JPH06504408A (ja) * 1990-09-24 1994-05-19 テッセラ・インコーポレーテッド 半導体チップアセンブリ、半導体チップアセンブリの製造方法及び半導体チップアセンブリの部品
JPH08316272A (ja) * 1995-05-15 1996-11-29 Shinko Electric Ind Co Ltd 半導体装置、その製造方法、及び半導体装置用フレキシブル基板
JP2000091380A (ja) * 1998-09-09 2000-03-31 Mitsubishi Electric Corp フリップチップの実装構造
JP2001035881A (ja) * 1999-07-19 2001-02-09 Fujitsu General Ltd フリップチップ実装構造
JP2005101157A (ja) * 2003-09-24 2005-04-14 Yamaichi Electronics Co Ltd 実装回路基板の製造方法

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