JP4322101B2 - プラズマディスプレイ装置 - Google Patents

Description

本発明は、パーソナルコンピュータやワークステーションなどのディスプレイ装置、平面型テレビジョン、広告や情報などの表示用プラズマディスプレイに使用されるアドレス・表示分離方式のＡ／Ｃ型プラズマディスプレイ装置（ＰＤＰ装置）に関する。

ＡＣ型カラーＰＤＰ装置においては、表示するセルを選択する期間（アドレス期間）と表示点灯のための放電を行う表示期間（サステイン期間）とを分離したアドレス・表示分離方式が広く採用されている。この方式においては、アドレス期間で、点灯するセルに電荷を蓄積し、その電荷を利用してサステイン期間で表示のための放電を行う。

また、ＰＤＰ装置には、第１の方向に伸びる複数の第１電極を互いに平行に設け、第１の方向に対して垂直な第２の方向に伸びる複数の第２電極を互いに平行に設けた２電極型の装置と、第１の方向に伸びる複数の第１電極と第２電極を交互に平行に設け、第１の方向に対して垂直な第２の方向に伸びる複数の第３電極を互いに平行に設けた３電極型の装置とがあり、近年は３電極型ＰＤＰが広く使用されている。本発明は、２電極型と３電極型のいずれのＰＤＰ装置にも適用可能であるが、ここではまず３電極型ＰＤＰ装置を例として説明を行う。

図１は、３電極型プラズマディスプレイパネル（ＰＤＰ）のパネル構造の例を示す分解斜視図である。図示のように、前面基板１にはサステイン放電を行うＸ電極（第１電極）１１とＹ電極（第２電極）１２が交互に平行に配置されている。これらの電極群は、誘電体層１３で覆われ、更にその表面はＭｇＯなどの保護層１４で覆われている。背面基板２には、Ｘ電極１１、Ｙ電極１２に対してほぼ垂直方向に伸びるアドレス電極１５が配置されており、これらの電極は更に誘電体層１６で覆われている。アドレス電極１５の両側には、隔壁１７が配置され、列方向のセルを区分けしている。更にアドレス電極１５上の誘電体層１６及び隔壁１７の側面には紫外線により励起されて赤（Ｒ）、緑（Ｇ）、青（Ｂ）の可視光を発生する蛍光体１８、１９、２０が塗布されている。この前面基板１と背面基板２を保護層１４と隔壁１７が接するように貼りあわせて、ネオン（Ｎｅ）やキセノン（Ｘｅ）などの放電ガスなどを封入し、パネルを構成している。

この構造において、Ｘ電極１１とＹ電極１２はそれぞれ金属層で形成されるバス電極と透明電極で構成され、１対のＸ電極１１とＹ電極１２の透明電極が近接するように配置されている。表示セルは、１対のＸ電極１１及びＹ電極１２とアドレス電極１５の交差部分に形成される。

プラズマディスプレイパネルは、放電強度を制御して階調表示を行うことが困難なため、１画像（１フレーム：１／６０秒）を複数のサブフィールドで構成し、セル毎に点灯するサブフィールドを組み合わせることにより階調表示を行う。図２は、サブフィールド構成の従来例を示す図であり、現在のＰＤＰ装置で広く採用されているアドレス・表示分離方式の場合の例である。図示のように、１フレームはｎ個のサブフィールドＳＦ１−ＳＦｎで構成される。各サブフィールドは、リセット期間Ｒとアドレス期間Ａとサステイン期間Ｓとを有する。リセット期間Ｒでは、その直前のサブフィールドのサステイン期間に形成された電荷を消去する（又は減少させる）と共に、次のアドレス期間の放電を援助するために電荷の再配置を行い、全セルを略同じ状態にする。アドレス期間Ａでは、点灯させるセル（点灯セル）を決定するアドレス放電を行い、点灯セル内にサステイン放電を選択的に発生させるための壁電荷を形成する。サステイン期間Ｓでは、点灯セルで繰り返しサステイン放電を発生させる。リセット期間Ｒとアドレス期間Ａにおける動作は各サブフィールドで同じである。サステイン期間に印加するサステインパルス数により表示輝度が決定され、サブフィールド毎に印加されるサステインパルス数が異なるのが一般的であるが、１フレームにサステインパルス数が同一又は類似したサブフィールド、すなわち表示輝度の同一又は類似したサブフィールドを設ける場合もある。また、各種の輝度重み付けのサブフィールドを各フレーム内でどのように配置するかについても各種の構成が提案されているが、ここでは説明を簡単にするために輝度が増加する方向にサブフィールドが配置されている場合を例として以下の説明を行うが、本発明はこのようなサブフィールドの配置に限定されるものではない。

図３は、アドレス・表示分離方式の３電極型ＰＤＰ装置の駆動波形の従来例を示す図である。図示のように、リセット期間Ｒにおいては、Ｙ電極にオンセルリセット電圧８７を印加した状態でＸ電極に電圧が徐々に低下するオンセルリセット鈍波８１を印加して、前のサブフィールドでサステイン放電が行われたセル（点灯セル）の壁電荷を消去又は減少させる。この処理をオンセルリセット処理と呼ぶ。次に、Ｘ電極に書き込みリセット電圧８２を印加した状態で、Ｙ電極に書き込み鈍波８８を印加して、すべてのセルにおいて放電を発生させて、電極近傍に同じ壁電荷を形成する。更に、Ｘ電極に調整電圧８３を印加した状態でＹ電極に調整鈍波８９を印加して、形成した壁電荷が所定量になるように調整する。ここでは、Ｙ電極の近傍に負の壁電荷を、Ｘ電極の近傍とアドレス電極の近傍に正の壁電荷を形成する。以上がリセット処理であり、このリセット処理により全セルが同じ状態になる。なお、ここでは次のアドレス期間における処理を容易にするために全セルに所定の壁電荷量を残したが、壁電荷を残さない場合など、各種の変形例がある。

更に、前のサブフィールドでサステイン放電が行われたセルの壁電荷を消去又は減少させる処理をサステイン期間の処理に含める場合があるが、ここでは以下の説明を含めてリセット期間の処理の一部とする。いずれにしても、この処理はサステイン期間とリセット期間の間に行われる。

次のアドレス期間Ａにおいては、Ｘ電極にＸバイアス電圧８４を、Ｙ電極にＹバイアス電圧（非選択電位）９０を印加した状態で、印加するＹ電極の位置を順次変えながら電圧−Ｖｓのスキャンパルス９１を印加し、スキャンパルス９１に同期して点灯セルのアドレス電極に電圧ＶＡのアドレスパルス９４を印加する。これにより、点灯セルではＹ電極とアドレス電極間に大きな電圧ＶＡ＋Ｖｓが印加されるのでアドレス放電が発生する。この時、Ｘ電極とＹ電極の間にも大きな電界ができているので、Ｙ電極とアドレス電極間のアドレス放電に誘発されてＹ電極とＸ電極間でもアドレス放電が発生する。このＹ電極とＸ電極間のアドレス放電に移行することにより、Ｙ電極とＸ電極の近傍にはそれぞれの電極に印加されている電圧と逆極性の壁電荷が蓄積される。この壁電荷が次のサステイン放電を選択的に発生させるために使用される。ここでは、Ｘバイアス電圧８４をＶｘ、Ｙバイアス電圧（非選択電位）９０を負電圧−Ｖｙ、スキャンパルス９１の電圧を−Ｖｓ、アドレスパルス９４の電圧をＶＡとしている。これらの電圧は、スキャンパルス９１とアドレスパルス９４を同時に印加したセルでアドレス放電が発生し、他のセルでは放電が発生せず、アドレス放電が発生したセル（点灯セル）では、Ｘ電極及びＹ電極の近傍に次のサステイン放電を選択的に発生させることが可能な壁電荷が形成されるように設定される。なお、リセット期間の終了時に全セルに残された壁電荷は、スキャンパルス９１とアドレスパルス９４によりＹ電極とアドレス電極間に印加される電圧が小さくても確実にアドレス放電が発生するように働く。アドレス放電が発生しなかったセルの壁電荷（リセット期間に形成された壁電荷）は、次に放電が発生するまで保持される。更に、ここでは点灯セルにおいてアドレス放電を発生させて選択的にサステイン放電を行うのに必要な壁電荷を形成する例を説明したが、リセット期間に全セルに一様な壁電荷を形成し、非点灯セルでアドレス放電を発生させて壁電荷を消去する方法もある。

次のサステイン期間においては、Ｘ電極に電圧−Ｖｓのサステインパルス８５を、Ｙ電極に電圧Ｖｓのサステインパルス９２を印加する。これによりＸ電極とＹ電極間に２Ｖｓの電圧が印加され、アドレス放電の発生した点灯セルでは、アドレス放電で形成された壁電荷による電圧が加算されるので放電開始電圧を超えてサステイン放電が発生し、アドレス放電の発生しなかった非点灯セルでは放電が発生しない。サステイン放電が発生したセルでは、サステイン放電により逆極性の壁電荷が形成される。次に、Ｘ電極に電圧Ｖｓのサステインパルス８６を、Ｙ電極に電圧−Ｖｓのサステインパルス９３を印加すると、サステイン放電の発生した点灯セルではサステイン放電により形成された逆極性の壁電荷による電圧が加算されて次のサステイン放電が発生し、サステイン放電の発生しなかった非点灯セルでは放電が発生しない。このように、サステインパルスを印加することにより形成される壁電荷の極性が反転するので、Ｘ電極とＹ電極間に逆極性のサステインパルスを交互に印加することにより点灯セルではサステイン放電が連続して発生する。

サブフィールドの輝度は、サステイン放電の回数により設定される。図３に示すように、ＳＦ１では２回のサステイン放電が発生し、ＳＦ２では４回のサステイン放電が発生しており、輝度のより大きなサブフィールドでは更にサステイン放電の回数を増加させる。一般に、サステインパルスの周期は一定であるので、サステイン放電の回数によりサステイン期間の長さが決定される。なお、ＡＣ型では一般的に極性の反転する２回の放電が一組となっているため、サステイン放電の回数は２の倍数で増加させる。

ここで、ＰＤＰにおける放電について説明する。リセット期間において、全セルに所定量の壁電荷を形成するための放電、言い換えればリセット電圧８２と書き込み鈍波８８による放電及び調整電圧８３と調整鈍波８９による放電は、表示に関係しない放電であり、これによる発光は全セルで同じであるのでコントラストを低下させることになる。また、図３には示していないが、初期化のためにＸ電極とＹ電極間に大きな電圧を印加して全セルで初期化放電を発生させる場合もあり、そのような放電も表示に関係しない放電であり、コントラストを低下させる。このような放電はできるだけ小さいことが望ましい。そのため、初期化放電はできるだけ行わないようにしている。また、全セルに所定量の壁電荷を形成するための放電は、上記のように鈍波を使用することにより、発光強度を非常に小さくしている。

リセット期間において前のサブフィールドでの点灯セルの壁電荷を消去又は減少させるオンセルリセット処理による放電、言い換えればオンセルリセット電圧８７とオンセルリセット鈍波８１による放電は、前のサブフィールドの表示に関係する放電である。また、アドレス放電及びサステイン放電は表示に関係する放電である。

従来は、各サブフィールドの輝度はサステイン放電による発光輝度のみを考慮するのが一般的であった。また、電荷消去は、オンセルリセット電圧８７とオンセルリセット鈍波８１による放電のように、鈍波を使用して強度の小さな放電で行われた。

ＰＤＰ装置の表示品質は年々改善されているが、より一層の改善が要求されており、特に低輝度表示における階調性表現について改善が求められている。そこで、特開平１１−６５５１７号公報は、従来サステイン放電による発光輝度のみを考慮していたのに対して、階調表現において表示に関係する他の放電による輝度も考慮する必要のあることを記載している。

また、ＡＣ型カラープラズマディスプレイにおいて、輝度の異なるサブフィールドを組み合わせて階調表示を行う場合、最も低輝度のサブフィールドの輝度により低輝度階調の表現能力が決定される。そこで、上記の特開平１１−６５５１７号公報及び特開２００３−６６８９７号公報は、サステイン期間を設けず、リセット期間とアドレス期間のみで構成したサブフィールドを設ける構成を記載している。

図４は、フレーム中にサステイン期間を有さないサブフィールドを設けた場合のサブフィールド構成を示す図であり、図５はその場合のＳＦ１とＳＦ２の駆動波形の例を示す図である。図５は、図３の駆動波形に対して特開平１１−６５５１７号公報及び特開２００３−６６８９７号公報に記載された構成を適用した例を示す。図４及び図５に示すように、ＳＦ１はリセット期間Ｒとアドレス期間Ａのみを有する。これにより、ＳＦ１の輝度を小さくでき、低輝度階調の表現能力が向上する。図５に示すように、ＳＦ１のアドレス期間の動作とＳＦ２のアドレス期間の動作は同じである。

特開平１１−６５５１７号公報 特開２００３−６６８９７号公報 特許第２８０１８９３号公報

上記のように、サステイン期間を設けず、リセット期間とアドレス期間のみで構成したサブフィールドを設けることで、低輝度階調の表現能力が向上するが、より一層の改善が求められている。

本発明は、低輝度階調の表現能力を更に改善したプラズマディスプレイ装置を実現することを目的とする。

上記目的を実現するため、本発明の第１の態様のプラズマディスプレイ装置（ＰＤＰ装置）は、３電極型のＰＤＰ装置であり、サステイン期間を設けず、リセット期間とアドレス期間のみで構成したサブフィールドを１フレームに少なくとも１つ設け、そのアドレス放電はＹ（第２の）電極とアドレス（第３の）電極間のみで行う。これにより、サブフィールドの最小輝度を低減して、プラズマディスプレイ装置の低輝度階調の表現能力を更に改善できる。

言い換えれば、本発明の第１の態様のＰＤＰ装置は、第１の基板上に並行に配置された第１及び第２の電極群と、前記第１の基板に対向する第２の基板上に前記第１及び第２の電極群に対して交差するように配置された第３の電極群とを備え、１フレームを複数のサブフィールドで構成し、前記複数のサブフィールドは、点灯すべきセルを選択するためのアドレス放電を行うアドレス期間と、前記アドレス期間にて選択したセルにおいてサステイン放電を行うサステイン期間とを含む第１のサブフィールドと、前記サステイン期間を伴わずに前記アドレス期間を含む第２のサブフィールドとを備え、前記第１のサブフィールドにおける前記アドレス期間においては、前記第２の電極群と前記第３の電極群との間に引き続いて、前記第１の電極群と前記第２の電極群との間において前記アドレス放電を行い、前記第２のサブフィールドにおける前記アドレス期間においては、前記第１の電極群と前記第２の電極群との間での放電に移行することなく、前記第２の電極群と前記第３の電極群との間において前記アドレス放電を行うことを特徴とする。

また、上記目的を実現するため、本発明の第２の態様のＰＤＰ装置は、リセット期間とアドレス期間のみで構成した第２のサブフィールドを１フレームに少なくとも２つ設け、第２のサブフィールドにおけるアドレス放電の強度を異ならせることにより、更に輝度の低いサブフィールドを設ける。

言い換えれば、本発明の第２の態様のＰＤＰ装置は、１フレームを複数のサブフィールドで構成し、前記複数のサブフィールドは、点灯すべきセルを選択するためのアドレス放電を行うアドレス期間と、前記アドレス期間にて選択したセルにおいてサステイン放電を行うサステイン期間とを含む第１のサブフィールドと、前記サステイン期間を伴わずに前記アドレス期間を含む第２のサブフィールドとを備え、前記アドレス放電の強度が異なる少なくとも２個の前記第２のサブフィールドを含んでなることを特徴とする。

上記の特開平１１−６５５１７号公報及び特開２００３−６６８９７号公報によれば、図５に示したように、リセット期間とアドレス期間のみを備えるサブフィールドのアドレス期間には、サステイン期間を有するサブフィールドのアドレス期間と同じ処理が行われ、サステイン放電を選択的に発生させるための壁電荷を形成している。そのため、アドレス放電の強度は、Ｙ（第２の）電極とアドレス（第３の）電極間とＸ（第１の）電極とＹ電極間の２回の放電であるため、１組２回のサステイン放電に比べて、同程度の大きさを有している。しかし、サステイン期間を有さない第２のサブフィールドの場合、サステイン放電を選択的に発生させるための壁電荷を形成する必要はないので、アドレス放電の強度を更に小さくすることが可能である。これによりサブフィールドの輝度を更に低下させることができる。このように、サステイン放電を選択的に発生させるための壁電荷を形成するという制約がなくなるので、アドレス放電の強度は任意に設定することが可能であり、アドレス放電の強度を変えて従来より更に低輝度のサブフィールドを設けることができる。

本発明は、アドレス・表示分離方式のＰＤＰ装置であれば、図１で説明した３電極型のＰＤＰ装置でも、２電極型のＰＤＰ装置でも適用できる。

特開平１１−６５５１７号公報及び特開２００３−６６８９７号公報に記載された３電極型のＰＤＰ装置の場合、アドレス期間では、Ｘ電極群とＹ電極群の間に大きな電圧を印加して、スキャンパルスとアドレスパルスによりアドレス放電が発生すると、それに誘発されてＸ電極とＹ電極間でもアドレス放電が発生して、Ｘ及びＹ電極近傍にサステイン放電を選択的に発生させるための壁電荷が形成されるようにしている。これに対して、Ｘ電極群とＹ電極群の間に印加する電圧を小さくして、Ｙ電極とアドレス電極間でアドレス放電が発生してもＸ電極とＹ電極の間ではアドレス放電が発生しないようにすれば、アドレス放電の強度が低下して輝度を低くできる。すなわち、サステイン期間を有さない低輝度のサブフィールドを１個設け、アドレス放電時にＸ電極とＹ電極の間で放電が発生しないようにする。

このようにサブフィールドの輝度を一層低減できるので、例えば、サステイン期間を有さない少なくとも２個の低輝度サブフィールドを設け、そのうちの１つは、サステイン期間を有するサブフィールドと同じ条件のアドレス期間を有し、すなわちサステイン放電のための壁電荷を形成するサブフィールドとし、他は上記のＸ電極とＹ電極の間ではアドレス放電が発生しないより低輝度のサブフィールドとすれば、低輝度で且つ輝度の異なる複数のサブフィールドを設けることが可能である。

更に、サステイン放電を選択的に発生させるための壁電荷を形成するという制約がなくなるので、Ｙ電極とアドレス電極間のアドレス放電の強度を低下させて、Ｙ電極とアドレス電極間のアドレス放電の強度を低下させることも可能である。Ｙ電極とアドレス電極間のアドレス放電の強度を低下させるには、アドレスパルスとサステインパルスを同時に印加した時のＹ電極とアドレス電極間の電圧の絶対値が、小さくなるようにする。具体的には、アドレスパルス又はスキャンパルス又はその両方の電圧を変更する。

なお、Ｘ電極とＹ電極間のアドレス放電及びＹ電極とアドレス電極間のアドレス放電の強度をより小さなステップで変更し、それらの変更量を組み合わせることで、低輝度サブフィールドの輝度段階の個数を更に増加させることも可能である。

２電極型のＰＤＰ装置の場合、アドレスパルスとサステインパルスを同時に印加した時の第１電極（横電極）と第２電極（縦電極）間の電圧の絶対値が、小さくなるようにする。

本発明によれば、サブフィールドの最低輝度をより低くできるので、低輝度階調の表現能力が向上し、表示品質が改善できる。

図６は、本発明の第１実施例プラズマディスプレイ装置（ＰＤＰ装置）の全体構成を示す図である。プラズマディスプレイパネル（ＰＤＰ）３０は、図１に示した構造を有する。アドレスドライバ３１は、各アドレス電極１５にグランドレベル又は電圧Ｖａのアドレスパルスを印加する。Ｙスキャンドライバ３２は、各Ｙ電極に電圧−Ｖｓのスキャンパルスを順次印加すると共に、すべての第２電極（Ｙ電極）１２にＹサステイン回路３３を介して供給されるサステインパルスなどの所定の電圧を共通に印加する。Ｘサステイン回路３４は、第１電極（Ｘ電極）１１にサステインパルスなどの所定の電圧を共通に印加する。制御回路３５は、上記の各部を制御する。

第１実施例のＰＤＰ装置は、従来から広く知られた構成を有し、１フレームは複数のサブフィールドで構成されるが、低輝度のサブフィールドにおける駆動波形が異なる。ＰＤＰ装置の構成についてのこれ以上の詳しい説明は省略し、駆動波形についてのみ説明する。

図７は、第１実施例のＰＤＰ装置における駆動波形を示す図であり、低輝度側の４サブフィールドＳＦ１−ＳＦ４の駆動波形を示す。ＳＦ５以上の輝度の高いサブフィールドは、ＳＦ４と同じ駆動波形を有し、サステインパルスの個数が異なるだけである。

図５の従来の駆動波形と比較して明らかなように、第１実施例のＳＦ３及びＳＦ４は、図５の従来例のＳＦ１及びＳＦ２と同じ駆動波形を有する。したがって、ＳＦ４では図３を参照して説明した動作と同じ動作が行われ、ＳＦ３ではＳＦ４における動作からサステイン期間を除いた動作が行われる。また、ＳＦ１及びＳＦ２もサステイン期間を有さない。

ＳＦ２では、リセット期間ＲにてＳＦ３及びＳＦ４と同じ動作が行われる。その後、アドレス期間Ａにおいて、Ｘ電極にグランド電位を、Ｙ電極にＹバイアス電圧（非選択電位）−Ｖｙを印加した状態で、Ｙ電極に印加位置を変えながら電圧−Ｖｓのスキャンパルスを順次印加し、スキャンパルスに同期して電圧ＶＡのアドレスパルスを印加している。また、ＳＦ３と同様に、サステイン期間は設けられていない。言い換えれば、ＳＦ３及びＳＦ４ではＸ電極に電圧Ｖｘを印加していたのに対して、第１実施例ではグランド電位を印加している点が異なる。

ＳＦ３及びＳＦ４ではＸ電極に電圧Ｖｘを印加しているため、スキャンパルスが印加されたＹ電極とＸ電極群の間にはＶｘ＋Ｖｓの大きな電圧が印加されており、スキャンパルスとアドレスパルスが同時に印加された点灯セルでＹ電極とアドレス電極間でアドレス放電が発生すると、このアドレス放電に誘発されてＹ電極とＸ電極の間でもアドレス放電が発生し（Ｙ電極とＸ電極間のアドレス放電に移行し）、Ｙ電極の近傍に正の壁電荷が、Ｘ電極の近傍に負の電荷が形成される。ＳＦ４ではこの壁電荷を利用して選択的にサステイン放電を発生させる。したがって、ＳＦ３及びＳＦ４におけるアドレス放電の強度は、Ｙ電極とアドレス電極間の放電の強度と、Ｙ電極とＸ電極間の放電の強度を合わせた強度であり、アドレス放電による輝度も同様に２つの放電による輝度を合わせた輝度になる。

ＳＦ２では、Ｘ電極にグランド電位を印加しているため、スキャンパルスが印加されたＹ電極とＸ電極群の間にはＶｓの電圧が印加されるだけであり、たとえアドレス放電が発生してもＹ電極とＸ電極の間の放電が誘発されない。そのため、ＳＦ２におけるアドレス放電はＹ電極とアドレス電極間の放電のみであり、ＳＦ３及びＳＦ４に比べてアドレス放電による輝度は低い。ＳＦ２のアドレス期間ではＹ電極とＸ電極間のアドレス放電は発生しないので、Ｙ電極とＸ電極の近傍に選択的にサステイン放電を行うための壁電荷は形成されないが、ＳＦ２ではサステイン期間がないので問題はない。

実際に、ＳＦ３及びＳＦ４のように、Ｖｓ＝８０Ｖ、Ｖｘ＝８０Ｖ、ＶＡ＝６０Ｖでアドレス放電を行った場合の輝度は０．９７ｃｄ／ｍ²であったが、ＳＦ２のようにＶｘ＝０Ｖでアドレス放電を行った場合の輝度は０．３６ｃｄ／ｍ²であり、半分以下の低輝度にできた。

ＳＦ１では、リセット期間ＲにてＳＦ２からＳＦ４と同じ動作が行われる。その後、アドレス期間Ａにおいて、Ｘ電極にグランド電位を、Ｙ電極にＶｙを印加した状態で、Ｙ電極に印加位置を変えながら電圧−Ｖｓのスキャンパルスを順次印加し、スキャンパルスに同期して電圧ＶＡ１のアドレスパルスを印加している。また、ＳＦ２及びＳＦ３と同様に、サステイン期間は設けられていない。言い換えれば、ＳＦ２で電圧ＶＡのアドレスパルスを印加するのに対して、ＳＦ１ではＶＡより低い電圧ＶＡ１のアドレスパルスが印加される点が異なる。

したがって、ＳＦ１ではＳＦ２と同様にＹ電極とＸ電極間のアドレス放電は発生しない。更に、アドレスパルスの電圧がＶＡより低いＶＡ１であるため、Ｙ電極とアドレス電極間のアドレス放電の強度も小さくなり、ＳＦ１の輝度はＳＦ２の輝度より更に低くなる。

以上説明したように、第１実施例のＰＤＰ装置のサブフィールド構成では、サステイン期間を有する最小輝度のサブフィールドより、更に輝度の小さいサブフィールドが３段階で設けられており、更に図５の従来のサブフィールド構成に比べても、輝度の小さいサブフィールドが更に２段階で設けられている。このため、低輝度階調の表現能力が向上する。

図７に示した第１実施例の駆動波形では、ＳＦ１及びＳＦ２では、アドレス期間におけるＸ電極の電位をグランドとした。しかし、このＸ電極の電位は、Ｙ電極とアドレス電極間のアドレス放電に誘発されてＹ電極間とＸ電極間でアドレス放電が発生しない電圧であればよい。図８は、アドレス期間におけるＸ電極の電位を変更した駆動波形の変形例を示す図である。この変形例では、アドレス期間におけるＸ電極の電位を、アドレス期間にスキャンパルスが印加されるＹ電極以外のＹ電極に印加するＹバイアス電圧（非選択電位）−Ｖｙとしている。これにより、Ｙ電極とアドレス電極間のアドレス放電に誘発されてＹ電極間とＸ電極間でアドレス放電が発生する可能性が一層小さくなる。

また、図７に示した第１実施例の駆動波形では、ＳＦ１においてアドレスパルスの電圧をＶＡ１にして、Ｙ電極とアドレス電極間のアドレス放電の強度を小さくしている。しかし、図９に示すように、アドレスパルスの電圧はＶＡとし、スキャンパルスの電圧を−Ｖｓ１（Ｖｓ１はＶｓより小さい）にして、アドレスパルスとスキャンパルスを同時に印加した時のＹ電極とアドレス電極間の電圧を小さくして、アドレス放電の強度を小さくすることも可能である。

図１０は本発明の第２実施例のＰＤＰ装置で使用するＰＤＰの分解斜視図であり、図１１は第２実施例のＰＤＰ装置の全体構成を示す図である。第２実施例は、特許第２８０１８９３号に記載されたＡＬＩＳ方式のＰＤＰ装置に本発明を適用した実施例である。ＡＬＩＳ方式のＰＤＰ装置については特許第２８０１８９３号に記載されているので詳しい説明は省略するが、ｎ＋１本のＸ電極１１とｎ本のＹ電極１２を等間隔で配置し、各Ｙ電極１２の両側に位置するＸ電極１１との間で放電を行い、２ｎ本の表示ラインを形成する。したがって、各Ｘ電極１１も両側に位置するＹ電極１２との間で放電を行うことになる。ＡＬＩＳ方式のＰＤＰ装置ではインターレース表示が行われ、２ｎ本の表示ラインのうち奇数番目の表示ラインが奇数フィールドで表示され、偶数番目の表示ラインが偶数フィールドで表示される。奇数番目の表示ラインは、奇数番目のＸ電極と奇数番目のＹ電極間及び偶数番目のＸ電極と偶数番目のＹ電極間に形成され、偶数番目の表示ラインは、奇数番目のＹ電極と偶数番目のＸ電極間及び偶数番目のＹ電極と奇数番目のＸ電極間に形成される。

図１０に示すように、ＡＬＩＳ方式のＰＤＰは、Ｘ電極１１とＹ電極１２が等間隔で配置されている点を除けば、図２のＰＤＰとほぼ同様の構成を有する。図１１に示すように、アドレスドライバ１１は、アドレス電極１５を駆動する。Ｙスキャンドライバ３２は、各Ｙ電極１２にスキャンパルスを印加すると共に、奇数Ｙサステイン回路３３Ｏから供給される電圧を奇数番目のＹ電極に共通に印加し、偶数Ｙサステイン回路３３Ｅから供給される電圧を偶数番目のＹ電極に共通に印加する。奇数Ｘサステイン回路３４Ｏは奇数番目のＸ電極に共通に電圧を印加し、偶数Ｘサステイン回路３４Ｅは偶数番目のＸ電極に共通に電圧を印加する。制御回路３５は各部を制御する。

図１２と図１３は、第２実施例の奇数フィールドにおけるＳＦ１からＳＦ４の駆動波形を示す図であり、Ｘ１は奇数番目のＸ電極に印加する波形を、Ｘ２は偶数番目のＸ電極に印加する波形を、Ｙ１は奇数番目のＹ電極に印加する波形を、Ｙ２は偶数番目のＹ電極に印加する波形を示す。なお、偶数フィールドの駆動波形は省略する。この波形図は第１実施例の駆動波形を示した図７に対応しており、ＳＦ５以上の高輝度のサブフィールドの駆動波形は図示を省略しているが、ＳＦ４と同様の波形で、サステインパルス数のみが異なる。図示のように、ＳＦ１からＳＦ３にはサステイン期間Ｓが設けられていない。なお、奇数表示ラインのうちの奇数番目の表示ラインＬ１、Ｌ５、Ｌ９、…、Ｌ４ｎ−３は、Ｘ１電極とＹ１電極間に形成され、奇数表示ラインのうちの偶数番目の表示ラインＬ３、Ｌ７、Ｌ１１、…、Ｌ４ｎ−１は、Ｘ２電極とＹ２電極間に形成される。参考にいえば、偶数表示ラインのうちの奇数番目の表示ラインＬ２、Ｌ６、Ｌ１０、…、Ｌ４ｎ−２は、Ｙ１電極とＸ２電極間に形成され、偶数表示ラインのうちの偶数番目の表示ラインＬ４、Ｌ８、Ｌ１１、…、Ｌ４ｎは、Ｙ２電極とＸ１電極間に形成される。

まず、ＳＦ４の駆動波形を説明する。図示のように、リセット期間ＲにおいてＸ１及びＸ２電極、Ｙ１及びＹ２電極、及びアドレス電極に印加される波形は、図３及び図７と同じであり、説明は省略する。リセット期間の終了時には、Ｙ１及びＹ２電極の近傍に負の壁電荷が、Ｘ１電極及びＸ２電極の近傍とアドレス電極の近傍に正の壁電荷が形成される。

次のアドレス期間Ａは前半部と後半部に分かれ、前半部においては奇数表示ラインのうちの奇数番目の表示ラインＬ１、Ｌ５、Ｌ９、…、Ｌ４ｎ−３に書き込みを行い、後半部においては奇数表示ラインのうちの偶数番目の表示ラインＬ３、Ｌ７、Ｌ１１、…、Ｌ４ｎ−１に書き込みを行う。

前半部においては、Ｘ２及びＹ２電極にグランド電位を印加した上で、Ｘ１電極にＸバイアス電圧Ｖｘを、Ｙ１電極にＹバイアス電圧（非選択電位）−Ｖｙを印加した状態で、印加するＹ１電極の位置を順次変えながら電圧−Ｖｓのスキャンパルスを印加し、スキャンパルスに同期して点灯セルのアドレス電極に電圧ＶＡのアドレスパルスを印加する。言い換えれば、奇数番目のＸ１電極とＹ１電極、及びアドレス電極に第１実施例のＳＦ４と同じ駆動波形を印加する。これにより、奇数表示ラインのうちの奇数番目の表示ラインの点灯セルではＹ１電極とアドレス電極間でアドレス放電が発生し、それに誘発されてＹ１電極とＸ１電極間でもアドレス放電が発生する。そして、奇数番目のＸ１電極の近傍に負の壁電荷が、奇数番目のＹ１電極の近傍に正の壁電荷が形成される。

アドレス期間の後半部においては、Ｘ１及びＹ１電極にグランド電位を印加した上で、Ｘ２電極にＸバイアス電圧Ｖｘを、Ｙ２電極にＹバイアス電圧−Ｖｙを印加した状態で、印加するＹ２電極の位置を順次変えながら電圧−Ｖｓのスキャンパルスを印加し、スキャンパルスに同期して点灯セルのアドレス電極に電圧ＶＡのアドレスパルスを印加する。言い換えれば、偶数番目のＸ２電極とＹ２電極、及びアドレス電極に第１実施例のＳＦ４と同じ駆動波形を印加する。これにより、奇数表示ラインのうちの偶数番目の表示ラインの点灯セルではＹ２電極とアドレス電極間でアドレス放電が発生し、それに誘発されてＹ２電極とＸ２電極間でもアドレス放電が発生する。そして、偶数番目のＸ２電極の近傍に負の壁電荷が、偶数番目のＹ２電極の近傍に正の壁電荷が形成される。

以上のようにして、奇数番目の表示ラインに書き込みが行われる。

サステイン期間においては、Ｘ２、Ｙ２及びアドレス電極にグランド電位を印加した状態で、Ｘ１電極に電圧−Ｖｓのサステインパルスを、Ｙ１電極に電圧Ｖｓのサステインパルスを印加する。これによりＸ１電極とＹ１電極間に２Ｖｓの電圧が印加され、Ｘ１電極及びＹ１電極近傍の壁電荷の電圧が加算されて放電開始電圧に達し、奇数表示ラインの奇数番目の表示ラインの点灯セルでサステイン放電が発生する。この時、偶数表示ラインを構成するＹ１電極とＸ２電極間及びＹ２電極とＸ１電極間にはＶｓの電圧が印加され、壁電荷による電圧も加算されるが、放電開始電圧には達しないので放電は発生しない。上記の点灯セルにおけるＸ１電極とＹ１電極間のサステイン放電により、Ｘ１電極の近傍には正の壁電荷が、Ｙ１電極の近傍には負の壁電荷が形成される。Ｘ２電極とＹ２電極は放電しないので壁電荷が維持され、Ｘ２電極の近傍には負の壁電荷が、Ｙ２電極の近傍には正の壁電荷がある。

次に、Ｘ１及びＹ２電極に電圧Ｖｓのサステインパルスを、Ｙ１及びＸ２電極に電圧−Ｖｓのサステインパルスを印加する。すなわち、Ｘ１−Ｙ１電極間とＸ２−Ｙ２電極間に逆相のサステインパルスを印加する。上記のように、Ｘ１、Ｙ１、Ｘ２及びＹ２電極近傍の壁電荷による電圧は、Ｘ１−Ｙ１電極間及びＸ２−Ｙ２電極間の電圧を大きくするので放電開始電圧に達して、Ｘ１−Ｙ１電極間及びＸ２−Ｙ２電極間でサステイン放電が発生する。この放電により、Ｘ１、Ｙ１、Ｘ２及びＹ２電極近傍の壁電荷は極性が反転する。なお、Ｙ１−Ｘ２電極間及びＹ２−Ｘ１電極間には電圧が印加されないのでサステイン放電は発生しない。

以下、Ｘ１−Ｙ１電極間とＸ２−Ｙ２電極間に印加するサステインパルスの極性を反転させながら印加すると、サステイン放電が繰り返し発生する。

最初のサステイン放電はＸ１−Ｙ１電極間のみで発生し、Ｘ２−Ｙ２電極間では発生しなかったので、Ｘ２−Ｙ２電極間のサステイン放電は１回分少ない。そこで、サステイン期間の最後には、Ｘ１、Ｙ１及びアドレス電極にグランド電位を印加した状態で、Ｘ２電極に電圧Ｖｓのサステインパルスを、Ｙ２電極に電圧−Ｖｓのサステインパルスを印加して、Ｘ２−Ｙ２電極間のみでサステイン放電を発生させる。このＸ２−Ｙ２電極間のサステイン放電により、Ｘ２及びＹ２電極近傍の壁電荷が反転して、Ｘ１及びＹ１電極近傍の壁電荷と同じ極性になる。これにより、リセット期間に、すべてのＸ電極に共通のオンセルリセット電圧を、すべてのＹ電極にオンセルリセット鈍波を印加して、前のサブフィールドの点灯セルの壁電荷を消去できる。ここでは、各奇数表示ラインで２回のサステイン放電が発生する。

ＳＦ３は、ＳＦ４からサステイン期間Ｓの駆動波形を除いた波形であり、アドレス期間ＡにおいてＸ電極とＹ電極間のアドレス放電が発生してサステイン放電のための壁電荷が形成されるが、サステイン放電は発生しない。したがって、ＳＦ３の輝度はＳＦ４の輝度よりサステイン放電による輝度分だけ低い。

ＳＦ２は、ＳＦ３において、アドレス期間ＡにおけるＸ１及びＸ２電極の電位をＶｘからグランド電位に変更した点が異なる。これによりアドレス期間ＡにおけるＸ電極とＹ電極間のアドレス放電は発生せず、サステイン放電のための壁電荷は形成されない。したがって、ＳＦ２の輝度はＳＦ３の輝度よりＸ電極とＹ電極間のアドレス放電による輝度分だけ低い。

ＳＦ１は、ＳＦ２において、アドレスパルスの電圧が電圧ＶＡより低い電圧ＶＡ１である点が異なる。これにより、Ｙ電極とアドレス電極間のアドレス放電の強度が低下し、ＳＦ１の輝度はＳＦ２の輝度よりこのアドレス放電の強度低下分だけ低い。

以上、奇数フィールドのＳＦ４の動作を説明したが、偶数フィールドでは上記のＸ１電極の駆動波形をＸ２電極に、Ｘ２電極の駆動波形をＸ１電極に印加する。

第２実施例でも、第１実施例で説明したアドレス期間中のＸ電極の電位を変更する変形例や、アドレスパルスの電圧をＶＡ１に変更する替わりにスキャンパルスの電圧を変更する変形例が適用可能である。

以上説明したように、第２実施例のＰＤＰ装置のサブフィールド構成では、サステイン期間を有する最小輝度のサブフィールドより、更に輝度の小さいサブフィールドが３段階で設けられているため、低輝度階調の表現能力が向上する。

図１４は、本発明の第３実施例のＰＤＰ装置で使用するＰＤＰの分解斜視図である。第３実施例は、２電極型のＰＤＰ装置に本発明を適用した実施例である。２電極型のプラズマディスプレイパネル（ＰＤＰ）には、交差する電極を一方の基板に形成する形式と、対向する基板に形成する形式があるが、ここでは交差する電極を一方の基板に形成する形式に本発明を適用した例を説明する。ただし、本発明はこれに限定されず、交差する電極を対向する基板に形成する形式にも適用可能である。

図１４に示すように、２電極型のＰＤＰは、透明基板１に透明電極５１とバス電極５２で構成される横電極（第１電極）群を平行に配置し、その上を誘電体層５３で覆い、その上に横電極群に対して垂直に伸び、透明電極５４とバス電極５５で構成される縦電極（第２電極）群を平行に配置し、その上に更に誘電体層５６を形成し、その上にＭｇＯなどの保護層５７を設ける。背面基板４２には、縦方向に伸びる隔壁５８と横方向に伸びる隔壁５９で構成される２次元状の隔壁を設け、背面基板４２と隔壁の側面に蛍光体６０、６１、６２を塗布する。

図１５は、図１４のＰＤＰを電極形状を示す図である。図示のように、横バス電極５２から突き出た横透明電極５１と縦バス電極５５から突き出た縦透明電極５４のエッジが、所定の間隔になるように形成されており、横透明電極５１と縦透明電極５４の間で放電が可能である。隔壁は横バス電極５２と縦バス電極５５に重なるように設けられているので、横バス電極５２と縦バス電極５５の間では放電は発生しない。

図１６は、第３実施例のＰＤＰ装置の全体構成を示す図である。縦電極ドライバ６１は、ＰＤＰ６０の縦電極にアドレスパルスをそれぞれ印加すると共に、縦サステイン回路６３から供給される所定の電圧を縦電極に印加する。横電極ドライバ６２は、ＰＤＰ６０の横電極にスキャンパルスをそれぞれ印加すると共に、横サステイン回路６４から供給される所定の電圧を横電極に印加する。制御回路６５は各部を制御する。

図１７は、第３実施例の駆動波形を示す図であり、Ｈ１は横電極に印加する波形を、Ｖは縦電極に印加する波形を示す。この波形図は第１実施例の駆動波形を示した図７に対応しており、ＳＦ４以上の高輝度のサブフィールドの駆動波形は図示を省略しているが、ＳＦ３と同様の波形で、サステインパルス数のみが異なる。図示のように、ＳＦ１及びＳＦ２にはサステイン期間Ｓが設けられていない。

まず、ＳＦ３の駆動波形を説明する。図示のように、リセット期間Ｒにおいて横電極と縦電極に印加される波形は、図３及び図７においてＸ電極とＹ電極に印加される波形と類似している。したがって、リセット期間では前のサブフィールドの点灯セルの壁電荷を消去すると共に、全セルに同じ壁電荷を形成する。

アドレス期間Ａでは、横電極にバイアス電圧−Ｖｙを、縦電極にグランド電位を印加した状態で、電圧−Ｖｓのスキャンパルスを印加位置を順次変化させながら横電極に印加し、スキャンパルスに同期して電圧ＶＡのアドレスパルスを点灯セルの縦電極に印加する。これにより、点灯セルでアドレス放電が発生して選択的にサステイン放電を発生させるための壁電荷が形成される。この場合は、点灯セルの横電極の近傍に正の壁電荷が、縦電極の近傍に負の壁電荷が形成される。

サステイン期間Ｓでは、電圧Ｖｓのサステインパルスを横電極に、電圧−Ｖｓのサステインパルスを縦電極に印加する。これに壁電荷による電圧が加算されて放電開始電圧を超え、サステイン放電が発生する。このサステイン放電により壁電荷の極性が反転するので、次に極性を反転したサステインパルスを印加すると再びサステイン放電が発生する。それ以降、極性を反転しながらサステインパルスを繰り返し印加するとサステイン放電が繰り返される。

ＳＦ２は、ＳＦ３においてサステイン期間Ｓを設けない点が異なる。これにより、アドレス期間Ａでサステイン放電のための壁電荷が形成されるが、サステイン放電は行われないので、ＳＦ２はＳＦ３よりサステイン放電による輝度分だけ輝度が低い。

ＳＦ１は、ＳＦ２において、スキャンパルスの電圧が−Ｖｓから−Ｖｓ１（Ｖｓ１はＶｓより小さい）に、アドレスパルスの電圧がＶＡからＶＡ１（ＶＡ１はＶＡより小さい）に変更された点が異なる。これにより、点灯セルにおけるアドレス放電時に横電極と縦電極間に印加される電圧が小さくなり、アドレス放電の強度が低下して、ＳＦ１の輝度はＳＦ２の輝度より、アドレス放電の強度低下の分だけ低くなる。

以上説明したように、第３実施例のＰＤＰ装置のサブフィールド構成では、サステイン期間を有する最小輝度のサブフィールドより、更に輝度の小さいサブフィールドが２段階で設けられているため、低輝度階調の表現能力が向上する。

本発明によれば、プラズマディスプレイ装置の表示品質を向上でき、特にＣＲＴに比べてＰＤＰ装置が劣っているとされる低輝度階調の表現能力が向上するので、プラズマディスプレイ装置の一層の普及に役立つ。

３電極型ＰＤＰの分解斜視図である。 フィールド構成の従来例を示す図である。 駆動波形の従来例を示す図である。 フィールド構成の他の従来例を示す図である。 駆動波形の他の従来例を示す図である。 本発明の第１実施例のＰＤＰ装置の全体構成を示す図である。 第１実施例のＰＤＰ装置の駆動波形を示す図である。 第１実施例のＰＤＰ装置の駆動波形の変形例を示す図である。 第１実施例のＰＤＰ装置の駆動波形の変形例を示す図である。 本発明の第２実施例で使用するＰＤＰの分解斜視図である。 第２実施例のＰＤＰ装置の全体構成を示す図である。 第２実施例のＰＤＰ装置の駆動波形を示す図である。 第２実施例のＰＤＰ装置の駆動波形を示す図である。 本発明の第３実施例で使用するＰＤＰの分解斜視図である。 第３実施例のＰＤＰの電極形状を示す図である。 第３実施例のＰＤＰ装置の全体構成を示す図である。 第３実施例のＰＤＰ装置の駆動波形を示す図である。

符号の説明

１…前面基板
２…背面基板
１１…第１（Ｘ）電極
１２…第２（Ｙ）電極
１５…第３（アドレス）電極
３０…プラズマディスプレイパネル
３１…アドレスドライバ
３２…Ｙスキャンドライバ
３３…Ｙサステイン回路
３４…Ｘサステイン回路

Claims (5)

1. 第１の基板上に並行に配置された第１及び第２の電極群と、前記第１の基板に対向する第２の基板上に前記第１及び第２の電極群に対して交差するように配置された第３の電極群とを備え、
   １フレームを複数のサブフィールドで構成し、前記複数のサブフィールドは、点灯すべきセルを選択するためのアドレス放電を行うアドレス期間と、前記アドレス期間にて選択したセルにおいてサステイン放電を行うサステイン期間とを含む第１のサブフィールドと、前記サステイン期間を伴わずに前記アドレス期間を含む第２のサブフィールドとを備え、
   前記第１のサブフィールドにおける前記アドレス期間においては、前記第２の電極群に印加されるスキャンパルスと前記第３の電極群に印加されるアドレスパルスとの間の放電に引き続いて、前記第１の電極群に印加される第１の電圧と前記第２の電極群に印加されるスキャンパルスとの間において前記アドレス放電を行い、
   前記第２のサブフィールドは、前記アドレス期間において、前記第１の電極群に印加される電圧を前記第１の電圧よりも低い第２の電圧とすることにより前記第２の電極群に印加される前記スキャンパルスとの間での放電に移行することなく、前記第２の電極群に印加されるスキャンパルスと前記第３の電極群に印加されるアドレスパルスとの間で前記アドレス放電を行うサブフィールドを含んでなることを特徴とするプラズマディスプレイ装置。
2. 前記第２のサブフィールドは、前記アドレス期間において、前記第１の電極群への印加電圧を前記第１の電圧とするサブフィールドと、前記第１の電極群への印加電圧を前記第２の電圧とするサブフィールドとの、前記アドレス放電の強度が異なる少なくとも２個のサブフィールドを含んでなることを特徴とする請求項１に記載のプラズマディスプレイ装置。
3. 前記複数のサブフィールドのうち、輝度重みの最も小さなサブフィールドは、前記第２のサブフィールドのうち、前記アドレス期間において前記第１の電極群への印加電圧を前記第２の電圧とするサブフィールドであることを特徴とする請求項１又は２に記載のプラズマディスプレイ装置。
4. 前記第２の電圧は、グランド電位とすることを特徴とする請求項３に記載のプラズマディスプレイ装置。
5. 前記第２の電圧は、前記第２の電極群における前記アドレス期間の非選択電位とすることを特徴とする請求項３に記載のプラズマディスプレイ装置。

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