JP4294117B2 - Ｍｏｓコントロールダイオード及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスのうちパワーデバイスに係り、より詳細には２つの端子を有するＭＯＳコントロールダイオード及びその製造方法に関する。
【０００２】
【従来の技術】
半導体デバイスは情報や信号の処理だけでなく、電気回路や電子回路などの電流や電力の制御にも利用される。この中で、電力を制御する目的で用いられるデバイスは信号処理用デバイスに比較して大きい電流や電圧を取扱わなければならない。従って、このような電流や電力を制御する目的で用いられるデバイスを他の信号処理用デバイスと区別して一般的にパワーデバイスと呼ぶ。このようなパワーデバイスは大きい電力を制御するために、電流が流れる面積が広くて、かつ耐電圧を高くとることが容易な縦型構造を有するが、これは信号処理用デバイスとは全く違う構造といえる。
【０００３】
最近、電子機器の高機能化及び高効率化が進展して、小型化の可能なスイッチング電源が次第に広く使用されている。また、スイッチング電源としてスイッチング損失の少ないダイオードの使用が一般的に要求されている。このような要求に相応するために初期には、PN接合ダイオードで電流の逆方向回復時間Ｔｒｒの特性を次の方法、すなわちPN接合に金(Au)や白金(Pt)等の添加物をドーピングしたり、電子や陽子などを粒子照射して、PN接合でシリコン原子の再結合の中心を作る方法で改善して高速スイッチングを実現した。
【０００４】
【発明が解決しようとする課題】
しかし、上記のような方法は製造工程が難しくてコスト高になるとともに、逆方向漏洩電流が増加する短所がある。
また、従来のショットキー障壁(schottky barrier)を用いたショットキーダイオードは多数キャリアで動作する素子で、少数キャリアの蓄積効果がないので、逆方向回復時間Trr を改善するための別の追加的な工程を実施しなくても高速スイッチングの実現が可能であるが、このようなショットキーダイオードは逆電圧が低くて逆電流が大きいという短所がある。
従って、最近では多数キャリア素子のMOSFETを利用して高速スイッチングを達成しようという試みが成されている。これに対する研究は、B.JAYANT BALIGA により著述された'Power Semiconductor Device'(1996 by PWS publishing Company 、 a division of Thomson Publishing Inc.) の336 〜343 ページに記述されている。
しかし、MOSFETのようにソース、ドレイン及びゲート電極よりなる3 個の端子を使用してスイッチング素子を構成する場合は、高速のスイッチング速度を達成できるが、集積化の達成が難しいし、このようなパワーデバイスを応用する電力回路が複雑になる問題がある。
【０００５】
本発明は上記の点に鑑みなされたもので、その目的は、多数キャリア素子であるMOSFETのゲート電極をドレインと接続させて２つの端子で構成して、逆方向回復時間Ｔｒｒの特性を改善するための別の追加的な工程を実施しなくてもスイッチング動作が非常に速いし、逆方向漏洩電流が大きい問題点を改善でき、集積化も容易で応用回路を簡素化することもできるＭＯＳコントロールダイオードを提供することにある。
また、本発明は、前記のようなＭＯＳコントロールダイオードを容易に製造できるＭＯＳコントロールダイオードの製造方法を提供することを他の目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決し上記目的を達成するために、本発明の第１のＭＯＳコントロールダイオードは、ドレイン領域としての第１導電型の半導体基板と、この半導体基板の表面に形成され、膜の中間に不連続領域があって互いに連結されてない形状で構成されたゲート酸化膜と、このゲート酸化膜の不連続領域を通じて前記半導体基板と連結されるゲート電極と、前記互いに連結されてない形状のゲート酸化膜の両側の下部半導体基板に形成された第２導電型のベースウェル領域と、このベースウェル領域内に形成された第１導電型のソースウェル領域とを含んでなることを基本構造とする。
【０００７】
この第１のＭＯＳコントロールダイオードは、前記ゲート電極を取り囲む絶縁膜と、前記ソースウェル領域と連結され、前記半導体基板上の全体を取り囲む導電物質よりなるソース電極と、前記半導体基板の裏面に導電物質より形成されたドレイン電極を更に具備することができる。望ましくは、前記ゲート電極はポリシリコン層と導電層の複合層であり、前記第１導電型及び第２導電型はＮ及びＰ型であるとする。
【０００８】
上記課題を解決し上記目的を達成するために発明の第２のＭＯＳコントロールダイオードであるトレンチ型ＭＯＳコントロールダイオードは、ドレイン領域としての第１導電型の半導体基板と、この半導体基板に１次イオン注入を遂行して半導体基板の表面側に構成された第２導電型のベースウェル領域と、２次イオン注入により前記第２導電型のベースウェル領域内に構成された第１導電型のソースウェル領域と、前記半導体基板をトレンチ食刻し、それにより形成されたトレンチ内に構成されたゲート電極と、このゲート電極の上部を全て覆い、かつ前記ソースウェル領域の一部を露出させるように前記半導体基板上に構成された絶縁膜とを含んでなることを基本構造とする。
【０００９】
このトレンチ型ＭＯＳコントロールダイオードにおいて、前記露出されたソースウェル領域と前記絶縁膜上に半導体基板を全て覆うように構成されたソース電極を更に備えることができる。また、ゲート電極の両側壁に構成されたゲート酸化膜と、半導体基板の裏面に導電物質により形成されたドレイン電極を追加して具備することができる。
前記ベースウェル領域より深くて第１導電型の半導体基板の一部に到達するように食刻して構成されたトレンチ及びこのトレンチに形成されるゲート電極は、複数個形成してもよい。また、ゲート電極はトレンチの両側壁と底部に一定の厚さで形成されたポリシリコン層と、前記トレンチを完全に埋め込む導電層の複合層よりなることが好ましい。
【００１０】
上記課題を解決し上記目的を達成するために、本発明の第１のＭＯＳコントロールダイオードの製造方法は、まず、第１導電型の半導体基板の表面に膜の中間に不連続領域があって互いに連結されてない形状で構成されたゲート酸化膜を形成する。次に、前記不連続領域を通じて前記半導体基板と接続されるゲート電極を前記ゲート酸化膜の上に形成する。次に、前記ゲート電極をマスクとして１次イオン注入を実施して前記半導体基板内に第２導電型のベースウェル領域を形成する。次に、２次イオン注入を実施して前記ベースウェル領域内に第１導電型のソースウェル領域を形成する。
【００１１】
このような製造方法において、前記ソースウェル領域形成工程後、ゲート電極領域以外のゲート酸化膜を除去してもよい。さらに、ゲート電極を全部取り囲む絶縁膜を形成することができる。さらに、前記絶縁膜形成工程後、前記ソースウェル領域と連結され、半導体基板上部を取囲む導電物質よりなるソース電極を形成することができる。さらに、ソース電極形成後、前記半導体基板の裏面に導電物質でドレイン電極を形成することができる。
【００１２】
上記課題を解決し上記目的を達成するために、本発明の第２のＭＯＳコントロールダイオードの製造方法であるトレンチ型ＭＯＳコントロールダイオードの製造方法は、まず、第１導電型の半導体基板に１次イオン注入を実施して半導体基板の表面側に第２導電型のベースウェル領域を形成する。次に、２次イオン注入を実施して前記ベースウェル領域内に第１導電型のソースウェル領域を形成する。次に、前記ソースウェル領域、前記ベースウェル領域を順次に食刻し、さらに前記半導体基板の一部を食刻してトレンチを形成する。次に、前記トレンチの両側壁にゲート酸化膜を形成する。次に、前記トレンチを埋め込んでゲート電極を形成する。次に、前記ゲート電極が形成された半導体基板上に前記ソースウェル領域の一部を露出させながらゲート電極の上部を全て覆う絶縁膜を形成する。
【００１３】
このような製造方法において、前記トレンチおよびゲート酸化膜を含むゲート電極は複数個形成することが望ましい。
また、前記ゲート電極を形成する方法は、前記トレンチの両側壁及び底部にポリシリコン層を形成し、このポリシリコン層が形成された前記トレンチを完全に埋め込む導電物質を堆積させ、この導電物質を半導体基板が露出するようにエッチバックする方法とすることができる。また、前記絶縁膜を形成した後、前記露出されたソースウェル領域と絶縁膜上に導電物質よりなるソース電極を形成し、前記半導体基板の裏面には導電物質よりなるドレイン電極を追加して形成することができる。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
＜実施の形態１＞
まず、図１乃至図３を参照して本発明の第１実施形態によるＭＯＳコントロールダイオードの構造及び動作原理を詳細に説明する。
図１は本発明によるＭＯＳコントロールダイオードのソース電極１１４にマイナス（−）、ドレイン電極１１６にプラス（＋）を各々印加して順方向バイアスで動作させた時の断面図である。本発明の第１実施形態によるＭＯＳコントロールダイオードは、（ａ）ドレイン領域として活用されるＮ型半導体基板１００と、（ｂ）この半導体基板１００の表面に形成され、膜の中間に不連続領域（除去部）があって互いに連結されてない形状で構成されたゲート酸化膜１０２と、（ｃ）このゲート酸化膜１０２の不連続領域を通じて半導体基板１００に直接連結されるように構成されたポリシリコン層１０４及びアルミニウムのような導電層１０８の複合層よりなるゲート電極と、（ｄ）ゲート酸化膜１０２両側の半導体基板１００に形成されたＰ型のベースウェル領域１０６と、（ｅ）このＰ型のベースウェル領域１０６内に形成されたＮ型のソースウェル領域１１０とを基本構成とする。
【００１５】
また、（ｆ）ゲート電極を取り囲むように形成されたBPSGまたはPSG を材質とする絶縁膜１１２と、（ｇ）前記ソースウェル領域１１０と連結され、前記半導体基板１００上を覆うように形成された導電物質、例えばアルミニウム(Al)よりなるソース電極１１４と、（ｈ）半導体基板１００の裏面に形成され、導電物質、例えばアルミニウム(Al)よりなるドレイン電極１１６とが追加的に構成されている。
【００１６】
前記ゲート酸化膜１０２の中間に不連続領域が形成されていて、ゲート酸化膜１０２上にあるゲート電極（ポリシリコン層１０４と導電層１０８）は不連続領域を通じて半導体基板１００のドレイン領域と連結される。このような構造は３つの端子よりなるMOSFETを２つの端子のダイオードで活用させる重要な要素といえる。しかし、ソースウェル領域１１０、ベースウェル領域１０６及び下部半導体基板１００はＮＰＮ構造を有するので、ソース電極１１４にマイナス電源を印加し、ドレイン電極１１６にプラスの電源を印加する場合、ドレイン電極１１６に印加したプラス電源はそのまま半導体基板１００を通してゲート電極に伝えられる。従って、ゲート酸化膜１０２の下部にチャンネルが生じながらソース電極１１４とドレイン電極１１６との間の電位差により電子の流れ１２２が発生することによってスイッチング動作をする。ここで、参照符号１１８は順方向バイアスが加わった時、ベースウェル領域１０６の境界面で形成される空乏層を示す。
【００１７】
図２は、前記図１の構造で、ソース電極１１４とドレイン電極１１６に印加する順方向バイアス電圧を更に高めた場合に空乏層１１８が互いに接触したピンチオフ状態を示す断面図である。このようなピンチオフ状態に到達すると、電流はこれ以上増加しなく飽和する。
【００１８】
図３は、前記図１の構造で、ソース電極１１４にプラス電源、ドレイン電極１１６にマイナス電源を連結して逆方向バイアスを印加した時の断面図である。この時にはソースウェル領域１１０とＰ型のベースウェル領域１０６の境界面で空乏層１１８が形成される。従って、電流が流れる方向のチャンネルを形成しないことによって逆方向漏洩電流を減らしうる適切な構造といえる。
【００１９】
次いで、図４乃至図７を参照して本発明の第１実施形態よるＭＯＳコントロールダイオードの製造方法を説明する。
図４に示すように、ドレイン領域に用いられる第１導電型、例えばＮ型の半導体基板１００の表面にゲート酸化膜１０２を1000〜2000Åの厚さで形成する。このゲート酸化膜１０２に写真及び食刻工程によるパターニングを実施して、膜の中間に不連続領域を有して互いに連結されてない形状で構成されたゲート酸化膜１０２を形成する。次いで、ゲート酸化膜１０２が形成された半導体基板１００上に、ゲート電極として使われる不純物がドーピングされたポリシリコン層１０４を堆積させ、パターニングを実施して、前記不連続領域を通じて半導体基板１００と接続されるポリシリコン層１０４よりなるゲート電極の一部を形成する。
【００２０】
図５に示すように、ゲート電極の一部としての前記ポリシリコン層１０４をマスクとして、第２導電型（Ｐ型）の硼素のような不純物を１次イオン注入して半導体基板１００内にＰ型のベースウェル領域１０６を形成する。次いで、前記イオン注入済みの結果物にアルミニウムのような導電層１０８をスパッタリング方法で被着した後、ポリシリコン層１０４上にだけ残るようにパターニングしてポリシリコン層１０４と導電層１０８の複合層よりなるゲート電極を形成する。
【００２１】
図６に示すように、前記ゲート電極をマスクとしてＮ+ 型不純物、例えば濃度が高い燐を２次イオン注入して前記ベースウェル領域１０６内にソースウェル領域１１０を形成する。従って、ソースウェル領域１１０とベースウェル領域１０６と半導体基板１００はＮＰＮ構造を有する。
【００２２】
図７に示すように、前記ソースウェル領域１１０を形成した結果物に対して写真及び食刻工程を実施してゲート電極領域以外のゲート酸化膜１０２を全部除去する。その後、絶縁膜１１２例えばBPSGまたはPSG 膜を通常の化学気相蒸着（CVD ）方法で堆積させる。次いで、前記絶縁膜１１２にパターニングを実施して絶縁膜１１２がポリシリコン層１０４と導電層１０８の複合層よりなるゲート電極を全て取り囲むように形成する。次いで、前記絶縁膜１１２が形成された半導体基板上に導電物質、例えばアルミニウム層を積層してソース電極１１４を形成する。この時、ソース電極１１４は、前記ゲート酸化膜１０２を除去したゲート電極の両側の領域でソースウェル領域１１０と連結される。その後、ドレイン領域の半導体基板１００の裏面に導電物質のアルミニウム層を蒸着してドレイン電極１１６を形成することによって本発明の第１実施形態によるＭＯＳコントロールダイオード形成工程を完了する。
【００２３】
＜実施の形態２＞
まず、図８及び図９を参照して本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの構造及び動作原理を説明する。
図８は本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの構造を示す断面図である。前述した第１実施形態によるＭＯＳコントロールダイオードは、スイッチング動作が非常に速く、かつ逆方向漏洩電流を減少できる長所がある。しかし、電子の流れが発生するチャンネルがゲート酸化膜下を経由して形成されるため導通電圧が多少高まる問題点がある。このような問題を解消できる構造が以下に説明されるトレンチ型ＭＯＳコントロールダイオードである。
【００２４】
本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの構造は、（Ａ）ドレイン領域としてのＮ型半導体基板２００と、（Ｂ）この半導体基板２００にＰ型不純物を１次イオン注入して半導体基板２００の表面側に形成されたベースウェル領域２０６と、（Ｃ）Ｎ+ 型不純物を２次イオン注入して前記ベースウェル領域２０６内に形成したソースウェル領域２１０と、（Ｄ）前記半導体基板２００をトレンチ食刻し、それによるトレンチを埋め込むように形成したポリシリコン層２０４と導電層（例えばアルミニウム層）２０８の複合層よりなるゲート電極と、（Ｅ）このゲート電極の上部を覆いながら前記ソースウェル領域２１０の一部を露出させる酸化膜よりなる絶縁膜２１２とを基本構成とする。
【００２５】
また、前記露出されたソースウェル領域２１０及び前記絶縁膜２１２上には、半導体基板２００上の全てを覆って導電物質よりなるソース電極２１４が形成されている。さらに、前記トレンチの両側壁、即ちゲート電極の外側壁にはゲート酸化膜２０２が、前記半導体基板２００の裏面には導電物質のアルミニウムよりなるドレイン電極２１６が追加されている。ここで、参照符号２０１は、半導体基板２００の裏面側のＮ型不純物濃度が高いＮ+ 領域を示す。
【００２６】
このトレンチ型ＭＯＳコントロールダイオードの特徴は、ゲート電極が従来のようにゲート酸化膜により半導体基板であるドレイン領域と絶縁されなく、トレンチの底を通じて直接半導体基板２００と連結されていることである。したがって、ソース電極２１４にマイナス、ドレイン電極２１６にプラスの順方向バイアスを印加すると、ドレイン電極２１６に印加される電源が直接ゲート電極（ポリシリコン層２０４と導電層２０８）に伝達されながらチャンネルを通した電子の流れ２２２を発生させてスイッチング動作をする。反対に逆方向バイアスを印加すると、電子の流れが発生できるチャンネルが形成されなくて漏洩電流を効果的に遮断できる。従って、このようなトレンチ型ＭＯＳコントロールダイオードは、多数キャリア素子のMOSFETを変形させて２つの端子を有するスイッチングダイオードで活用することによって、スイッチング動作が非常に速く、かつ逆電流が非常に少なくて漏洩電流を減少できる。さらに、このようなトレンチ型のゲート電極構造はチャンネルがゲート酸化膜下を経由して形成されなく直線的に形成され、集積度を高めうるので順方向の導通電圧を下げることができる長所が付加的に発生する。
【００２７】
図９は、図８の構造で、トレンチ型のゲート電極構造を１つの半導体基板２００に複数個所定間隔に並べて形成した時の断面図である。ここで、参照符号２２４は、トレンチに形成されたゲート酸化膜、ポリシリコン層、導電層を示す。このような複数個のゲート電極は、電子が移動する通路の直進性を高めると同時に、導通電圧を低減させる手段となる。従って、高速スイッチングを実現して逆方向漏洩電流を減らすために、多少高まることがある順方向導通電圧を下げることができる。
【００２８】
次いで、図１０ないし図１４を参照して本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明する。
図１０に示すように、Ｎ型の半導体基板２００にＰ型不純物の硼素を１次イオン注入して半導体基板２００の表面側にベースウェル領域２０６を形成する。次いで、燐のようなＮ型不純物を半導体基板２００に高いドーズで２次イオン注入して前記ベースウェル領域２０６内にＮ+ のソースウェル領域２１０を形成する。ここで、参照符号２０１は、ドレイン領域に用いられる半導体基板２００の裏面側のＮ型不純物濃度が高いＮ+ 領域を示す。
【００２９】
図１１に示すように、前記２次イオン注入が終わった半導体基板２００にゲート電極を形成するために、フォトレジストを塗布し、写真及び食刻工程を実施して半導体基板２００にトレンチ２２０を形成する。この時、トレンチ２２０は、前記ベースウェル領域２０６より深くて半導体基板２００の一部にまで到達するように食刻される。次いで、トレンチ２２０が形成された半導体基板２００にゲート酸化膜として使われる酸化膜を形成し、反応性イオン食刻（ＲＩＥ）を実施してトレンチ２２０の底部及び半導体基板２００の表面にある酸化膜を除去する。従って、ゲート酸化膜２０２はトレンチ２２０の両側壁にだけ形成されることになる。
【００３０】
図１２に示すように、ゲート酸化膜２０２が形成された半導体基板２００にゲート電極としてのポリシリコン層２０４を被着する。このポリシリコン層２０４はトレンチ２２０の両側壁および底部ならびに半導体基板２００の表面に形成される。その後、ポリシリコン層２０４の上部に導電層２０８、例えばアルミニウム層を厚い厚さで形成してトレンチ２２０を完全に埋め込む。次いで、前記ポリシリコン層２０４及び導電層２０８を半導体基板２００の表面が露出されるまでエッチバックして、トレンチ２００に埋め込んだゲート電極を形成する。
【００３１】
図１３に示すように、ポリシリコン層２０４と導電層２０８の複合層よりなるゲート電極が形成された半導体基板２００上に、酸化膜を材質とする絶縁膜２１２を一定の厚さで形成する。次いで、絶縁膜２１２をパターニングして、パターニングされた絶縁膜２１２がゲート電極の上部を全部覆い、かつソースウェル領域２１０の一部を露出させるようにする。
【００３２】
図１４に示すように、絶縁膜２１２が形成された半導体基板２００の上部にアルミニウムのような導電物質を被着してソース電極２１４を形成する。次いで、ドレイン領域として用いられる半導体基板２００の裏面に導電物質を被着してドレイン電極２１６を形成することによって本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの形成工程を完了する。
【００３３】
図１５は、従来のPN接合ダイオード及び本発明によるＭＯＳコントロールダイオードの電流逆方向の回復時間を説明するための特性図である。図面でＹ軸は電圧及び電流のレベルを示し、Ｘ軸は時間を示す。図面で参照符号３００は電圧の波形を示し、３０２は電流の波形を示す。従来のPN接合ダイオードの場合には、順方向バイアスを印加すると順方向電圧降下Vfの間順方向電流Ifが流れ、逆方向バイアスVrが印加されると逆方向電流が流れるＴｒｒ区間（図面の点線部分）が発生する。しかし、本発明によるＭＯＳコントロールダイオードは素子の動作原理上多数キャリアにより作動するので、少数キャリア蓄積効果によるＴｒｒ遅延現象がない長所３０４を有する。
【００３４】
以上本発明の実施の形態を説明した。本発明は上述した実施の形態に限らず、本発明が属する技術的な思想内で当分野の通常知識を有する者により多くの変形が可能である。
【００３５】
【発明の効果】
以上のように本発明によると、多数キャリア素子のMOSFETを２つの端子を有するダイオードに変形して、逆方向回復時間Ｔｒｒの特性を改善するための別の工程を追加しなくて高速のスイッチング動作が可能で、かつ逆方向漏洩電流を減らしうるＭＯＳコントロールダイオードを提供できる。また、このＭＯＳコントロールダイオードが２端子なので集積化が容易で応用回路を簡素化するともできる。さらに、本発明によれば上記のようなＭＯＳコントロールダイオードを容易に製造できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるＭＯＳコントロールダイオードの構造及び動作原理を説明するための断面図。
【図２】本発明の第１実施形態によるＭＯＳコントロールダイオードの構造及び動作原理を説明するための断面図。
【図３】本発明の第１実施形態によるＭＯＳコントロールダイオードの構造及び動作原理を説明するための断面図。
【図４】本発明の第１実施形態によるＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図５】本発明の第１実施形態によるＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図６】本発明の第１実施形態によるＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図７】本発明の第１実施形態によるＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図８】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの構造及び動作原理を説明するための断面図。
【図９】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの構造及び動作原理を説明するための断面図。
【図１０】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図１１】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図１２】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図１３】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図１４】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図１５】従来のPN接合ダイオード及び本発明によるＭＯＳコントロールダイオードの電流逆方向回復時間を説明するための特性図。
【符号の説明】
１００ 半導体基板
１０２ ゲート酸化膜
１０４ ポリシリコン層
１０６ ベースウェル領域
１０８ 導電層
１１０ ソースウェル領域
１１２ 絶縁膜
１１４ ソース電極
１１６ ドレイン電極
【発明の属する技術分野】
本発明は半導体デバイスのうちパワーデバイスに係り、より詳細には２つの端子を有するＭＯＳコントロールダイオード及びその製造方法に関する。
【０００２】
【従来の技術】
半導体デバイスは情報や信号の処理だけでなく、電気回路や電子回路などの電流や電力の制御にも利用される。この中で、電力を制御する目的で用いられるデバイスは信号処理用デバイスに比較して大きい電流や電圧を取扱わなければならない。従って、このような電流や電力を制御する目的で用いられるデバイスを他の信号処理用デバイスと区別して一般的にパワーデバイスと呼ぶ。このようなパワーデバイスは大きい電力を制御するために、電流が流れる面積が広くて、かつ耐電圧を高くとることが容易な縦型構造を有するが、これは信号処理用デバイスとは全く違う構造といえる。
【０００３】
最近、電子機器の高機能化及び高効率化が進展して、小型化の可能なスイッチング電源が次第に広く使用されている。また、スイッチング電源としてスイッチング損失の少ないダイオードの使用が一般的に要求されている。このような要求に相応するために初期には、PN接合ダイオードで電流の逆方向回復時間Ｔｒｒの特性を次の方法、すなわちPN接合に金(Au)や白金(Pt)等の添加物をドーピングしたり、電子や陽子などを粒子照射して、PN接合でシリコン原子の再結合の中心を作る方法で改善して高速スイッチングを実現した。
【０００４】
【発明が解決しようとする課題】
しかし、上記のような方法は製造工程が難しくてコスト高になるとともに、逆方向漏洩電流が増加する短所がある。
また、従来のショットキー障壁(schottky barrier)を用いたショットキーダイオードは多数キャリアで動作する素子で、少数キャリアの蓄積効果がないので、逆方向回復時間Trr を改善するための別の追加的な工程を実施しなくても高速スイッチングの実現が可能であるが、このようなショットキーダイオードは逆電圧が低くて逆電流が大きいという短所がある。
従って、最近では多数キャリア素子のMOSFETを利用して高速スイッチングを達成しようという試みが成されている。これに対する研究は、B.JAYANT BALIGA により著述された'Power Semiconductor Device'(1996 by PWS publishing Company 、 a division of Thomson Publishing Inc.) の336 〜343 ページに記述されている。
しかし、MOSFETのようにソース、ドレイン及びゲート電極よりなる3 個の端子を使用してスイッチング素子を構成する場合は、高速のスイッチング速度を達成できるが、集積化の達成が難しいし、このようなパワーデバイスを応用する電力回路が複雑になる問題がある。
【０００５】
本発明は上記の点に鑑みなされたもので、その目的は、多数キャリア素子であるMOSFETのゲート電極をドレインと接続させて２つの端子で構成して、逆方向回復時間Ｔｒｒの特性を改善するための別の追加的な工程を実施しなくてもスイッチング動作が非常に速いし、逆方向漏洩電流が大きい問題点を改善でき、集積化も容易で応用回路を簡素化することもできるＭＯＳコントロールダイオードを提供することにある。
また、本発明は、前記のようなＭＯＳコントロールダイオードを容易に製造できるＭＯＳコントロールダイオードの製造方法を提供することを他の目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決し上記目的を達成するために、本発明の第１のＭＯＳコントロールダイオードは、ドレイン領域としての第１導電型の半導体基板と、この半導体基板の表面に形成され、膜の中間に不連続領域があって互いに連結されてない形状で構成されたゲート酸化膜と、このゲート酸化膜の不連続領域を通じて前記半導体基板と連結されるゲート電極と、前記互いに連結されてない形状のゲート酸化膜の両側の下部半導体基板に形成された第２導電型のベースウェル領域と、このベースウェル領域内に形成された第１導電型のソースウェル領域とを含んでなることを基本構造とする。
【０００７】
この第１のＭＯＳコントロールダイオードは、前記ゲート電極を取り囲む絶縁膜と、前記ソースウェル領域と連結され、前記半導体基板上の全体を取り囲む導電物質よりなるソース電極と、前記半導体基板の裏面に導電物質より形成されたドレイン電極を更に具備することができる。望ましくは、前記ゲート電極はポリシリコン層と導電層の複合層であり、前記第１導電型及び第２導電型はＮ及びＰ型であるとする。
【０００８】
上記課題を解決し上記目的を達成するために発明の第２のＭＯＳコントロールダイオードであるトレンチ型ＭＯＳコントロールダイオードは、ドレイン領域としての第１導電型の半導体基板と、この半導体基板に１次イオン注入を遂行して半導体基板の表面側に構成された第２導電型のベースウェル領域と、２次イオン注入により前記第２導電型のベースウェル領域内に構成された第１導電型のソースウェル領域と、前記半導体基板をトレンチ食刻し、それにより形成されたトレンチ内に構成されたゲート電極と、このゲート電極の上部を全て覆い、かつ前記ソースウェル領域の一部を露出させるように前記半導体基板上に構成された絶縁膜とを含んでなることを基本構造とする。
【０００９】
このトレンチ型ＭＯＳコントロールダイオードにおいて、前記露出されたソースウェル領域と前記絶縁膜上に半導体基板を全て覆うように構成されたソース電極を更に備えることができる。また、ゲート電極の両側壁に構成されたゲート酸化膜と、半導体基板の裏面に導電物質により形成されたドレイン電極を追加して具備することができる。
前記ベースウェル領域より深くて第１導電型の半導体基板の一部に到達するように食刻して構成されたトレンチ及びこのトレンチに形成されるゲート電極は、複数個形成してもよい。また、ゲート電極はトレンチの両側壁と底部に一定の厚さで形成されたポリシリコン層と、前記トレンチを完全に埋め込む導電層の複合層よりなることが好ましい。
【００１０】
上記課題を解決し上記目的を達成するために、本発明の第１のＭＯＳコントロールダイオードの製造方法は、まず、第１導電型の半導体基板の表面に膜の中間に不連続領域があって互いに連結されてない形状で構成されたゲート酸化膜を形成する。次に、前記不連続領域を通じて前記半導体基板と接続されるゲート電極を前記ゲート酸化膜の上に形成する。次に、前記ゲート電極をマスクとして１次イオン注入を実施して前記半導体基板内に第２導電型のベースウェル領域を形成する。次に、２次イオン注入を実施して前記ベースウェル領域内に第１導電型のソースウェル領域を形成する。
【００１１】
このような製造方法において、前記ソースウェル領域形成工程後、ゲート電極領域以外のゲート酸化膜を除去してもよい。さらに、ゲート電極を全部取り囲む絶縁膜を形成することができる。さらに、前記絶縁膜形成工程後、前記ソースウェル領域と連結され、半導体基板上部を取囲む導電物質よりなるソース電極を形成することができる。さらに、ソース電極形成後、前記半導体基板の裏面に導電物質でドレイン電極を形成することができる。
【００１２】
上記課題を解決し上記目的を達成するために、本発明の第２のＭＯＳコントロールダイオードの製造方法であるトレンチ型ＭＯＳコントロールダイオードの製造方法は、まず、第１導電型の半導体基板に１次イオン注入を実施して半導体基板の表面側に第２導電型のベースウェル領域を形成する。次に、２次イオン注入を実施して前記ベースウェル領域内に第１導電型のソースウェル領域を形成する。次に、前記ソースウェル領域、前記ベースウェル領域を順次に食刻し、さらに前記半導体基板の一部を食刻してトレンチを形成する。次に、前記トレンチの両側壁にゲート酸化膜を形成する。次に、前記トレンチを埋め込んでゲート電極を形成する。次に、前記ゲート電極が形成された半導体基板上に前記ソースウェル領域の一部を露出させながらゲート電極の上部を全て覆う絶縁膜を形成する。
【００１３】
このような製造方法において、前記トレンチおよびゲート酸化膜を含むゲート電極は複数個形成することが望ましい。
また、前記ゲート電極を形成する方法は、前記トレンチの両側壁及び底部にポリシリコン層を形成し、このポリシリコン層が形成された前記トレンチを完全に埋め込む導電物質を堆積させ、この導電物質を半導体基板が露出するようにエッチバックする方法とすることができる。また、前記絶縁膜を形成した後、前記露出されたソースウェル領域と絶縁膜上に導電物質よりなるソース電極を形成し、前記半導体基板の裏面には導電物質よりなるドレイン電極を追加して形成することができる。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
＜実施の形態１＞
まず、図１乃至図３を参照して本発明の第１実施形態によるＭＯＳコントロールダイオードの構造及び動作原理を詳細に説明する。
図１は本発明によるＭＯＳコントロールダイオードのソース電極１１４にマイナス（−）、ドレイン電極１１６にプラス（＋）を各々印加して順方向バイアスで動作させた時の断面図である。本発明の第１実施形態によるＭＯＳコントロールダイオードは、（ａ）ドレイン領域として活用されるＮ型半導体基板１００と、（ｂ）この半導体基板１００の表面に形成され、膜の中間に不連続領域（除去部）があって互いに連結されてない形状で構成されたゲート酸化膜１０２と、（ｃ）このゲート酸化膜１０２の不連続領域を通じて半導体基板１００に直接連結されるように構成されたポリシリコン層１０４及びアルミニウムのような導電層１０８の複合層よりなるゲート電極と、（ｄ）ゲート酸化膜１０２両側の半導体基板１００に形成されたＰ型のベースウェル領域１０６と、（ｅ）このＰ型のベースウェル領域１０６内に形成されたＮ型のソースウェル領域１１０とを基本構成とする。
【００１５】
また、（ｆ）ゲート電極を取り囲むように形成されたBPSGまたはPSG を材質とする絶縁膜１１２と、（ｇ）前記ソースウェル領域１１０と連結され、前記半導体基板１００上を覆うように形成された導電物質、例えばアルミニウム(Al)よりなるソース電極１１４と、（ｈ）半導体基板１００の裏面に形成され、導電物質、例えばアルミニウム(Al)よりなるドレイン電極１１６とが追加的に構成されている。
【００１６】
前記ゲート酸化膜１０２の中間に不連続領域が形成されていて、ゲート酸化膜１０２上にあるゲート電極（ポリシリコン層１０４と導電層１０８）は不連続領域を通じて半導体基板１００のドレイン領域と連結される。このような構造は３つの端子よりなるMOSFETを２つの端子のダイオードで活用させる重要な要素といえる。しかし、ソースウェル領域１１０、ベースウェル領域１０６及び下部半導体基板１００はＮＰＮ構造を有するので、ソース電極１１４にマイナス電源を印加し、ドレイン電極１１６にプラスの電源を印加する場合、ドレイン電極１１６に印加したプラス電源はそのまま半導体基板１００を通してゲート電極に伝えられる。従って、ゲート酸化膜１０２の下部にチャンネルが生じながらソース電極１１４とドレイン電極１１６との間の電位差により電子の流れ１２２が発生することによってスイッチング動作をする。ここで、参照符号１１８は順方向バイアスが加わった時、ベースウェル領域１０６の境界面で形成される空乏層を示す。
【００１７】
図２は、前記図１の構造で、ソース電極１１４とドレイン電極１１６に印加する順方向バイアス電圧を更に高めた場合に空乏層１１８が互いに接触したピンチオフ状態を示す断面図である。このようなピンチオフ状態に到達すると、電流はこれ以上増加しなく飽和する。
【００１８】
図３は、前記図１の構造で、ソース電極１１４にプラス電源、ドレイン電極１１６にマイナス電源を連結して逆方向バイアスを印加した時の断面図である。この時にはソースウェル領域１１０とＰ型のベースウェル領域１０６の境界面で空乏層１１８が形成される。従って、電流が流れる方向のチャンネルを形成しないことによって逆方向漏洩電流を減らしうる適切な構造といえる。
【００１９】
次いで、図４乃至図７を参照して本発明の第１実施形態よるＭＯＳコントロールダイオードの製造方法を説明する。
図４に示すように、ドレイン領域に用いられる第１導電型、例えばＮ型の半導体基板１００の表面にゲート酸化膜１０２を1000〜2000Åの厚さで形成する。このゲート酸化膜１０２に写真及び食刻工程によるパターニングを実施して、膜の中間に不連続領域を有して互いに連結されてない形状で構成されたゲート酸化膜１０２を形成する。次いで、ゲート酸化膜１０２が形成された半導体基板１００上に、ゲート電極として使われる不純物がドーピングされたポリシリコン層１０４を堆積させ、パターニングを実施して、前記不連続領域を通じて半導体基板１００と接続されるポリシリコン層１０４よりなるゲート電極の一部を形成する。
【００２０】
図５に示すように、ゲート電極の一部としての前記ポリシリコン層１０４をマスクとして、第２導電型（Ｐ型）の硼素のような不純物を１次イオン注入して半導体基板１００内にＰ型のベースウェル領域１０６を形成する。次いで、前記イオン注入済みの結果物にアルミニウムのような導電層１０８をスパッタリング方法で被着した後、ポリシリコン層１０４上にだけ残るようにパターニングしてポリシリコン層１０４と導電層１０８の複合層よりなるゲート電極を形成する。
【００２１】
図６に示すように、前記ゲート電極をマスクとしてＮ+ 型不純物、例えば濃度が高い燐を２次イオン注入して前記ベースウェル領域１０６内にソースウェル領域１１０を形成する。従って、ソースウェル領域１１０とベースウェル領域１０６と半導体基板１００はＮＰＮ構造を有する。
【００２２】
図７に示すように、前記ソースウェル領域１１０を形成した結果物に対して写真及び食刻工程を実施してゲート電極領域以外のゲート酸化膜１０２を全部除去する。その後、絶縁膜１１２例えばBPSGまたはPSG 膜を通常の化学気相蒸着（CVD ）方法で堆積させる。次いで、前記絶縁膜１１２にパターニングを実施して絶縁膜１１２がポリシリコン層１０４と導電層１０８の複合層よりなるゲート電極を全て取り囲むように形成する。次いで、前記絶縁膜１１２が形成された半導体基板上に導電物質、例えばアルミニウム層を積層してソース電極１１４を形成する。この時、ソース電極１１４は、前記ゲート酸化膜１０２を除去したゲート電極の両側の領域でソースウェル領域１１０と連結される。その後、ドレイン領域の半導体基板１００の裏面に導電物質のアルミニウム層を蒸着してドレイン電極１１６を形成することによって本発明の第１実施形態によるＭＯＳコントロールダイオード形成工程を完了する。
【００２３】
＜実施の形態２＞
まず、図８及び図９を参照して本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの構造及び動作原理を説明する。
図８は本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの構造を示す断面図である。前述した第１実施形態によるＭＯＳコントロールダイオードは、スイッチング動作が非常に速く、かつ逆方向漏洩電流を減少できる長所がある。しかし、電子の流れが発生するチャンネルがゲート酸化膜下を経由して形成されるため導通電圧が多少高まる問題点がある。このような問題を解消できる構造が以下に説明されるトレンチ型ＭＯＳコントロールダイオードである。
【００２４】
本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの構造は、（Ａ）ドレイン領域としてのＮ型半導体基板２００と、（Ｂ）この半導体基板２００にＰ型不純物を１次イオン注入して半導体基板２００の表面側に形成されたベースウェル領域２０６と、（Ｃ）Ｎ+ 型不純物を２次イオン注入して前記ベースウェル領域２０６内に形成したソースウェル領域２１０と、（Ｄ）前記半導体基板２００をトレンチ食刻し、それによるトレンチを埋め込むように形成したポリシリコン層２０４と導電層（例えばアルミニウム層）２０８の複合層よりなるゲート電極と、（Ｅ）このゲート電極の上部を覆いながら前記ソースウェル領域２１０の一部を露出させる酸化膜よりなる絶縁膜２１２とを基本構成とする。
【００２５】
また、前記露出されたソースウェル領域２１０及び前記絶縁膜２１２上には、半導体基板２００上の全てを覆って導電物質よりなるソース電極２１４が形成されている。さらに、前記トレンチの両側壁、即ちゲート電極の外側壁にはゲート酸化膜２０２が、前記半導体基板２００の裏面には導電物質のアルミニウムよりなるドレイン電極２１６が追加されている。ここで、参照符号２０１は、半導体基板２００の裏面側のＮ型不純物濃度が高いＮ+ 領域を示す。
【００２６】
このトレンチ型ＭＯＳコントロールダイオードの特徴は、ゲート電極が従来のようにゲート酸化膜により半導体基板であるドレイン領域と絶縁されなく、トレンチの底を通じて直接半導体基板２００と連結されていることである。したがって、ソース電極２１４にマイナス、ドレイン電極２１６にプラスの順方向バイアスを印加すると、ドレイン電極２１６に印加される電源が直接ゲート電極（ポリシリコン層２０４と導電層２０８）に伝達されながらチャンネルを通した電子の流れ２２２を発生させてスイッチング動作をする。反対に逆方向バイアスを印加すると、電子の流れが発生できるチャンネルが形成されなくて漏洩電流を効果的に遮断できる。従って、このようなトレンチ型ＭＯＳコントロールダイオードは、多数キャリア素子のMOSFETを変形させて２つの端子を有するスイッチングダイオードで活用することによって、スイッチング動作が非常に速く、かつ逆電流が非常に少なくて漏洩電流を減少できる。さらに、このようなトレンチ型のゲート電極構造はチャンネルがゲート酸化膜下を経由して形成されなく直線的に形成され、集積度を高めうるので順方向の導通電圧を下げることができる長所が付加的に発生する。
【００２７】
図９は、図８の構造で、トレンチ型のゲート電極構造を１つの半導体基板２００に複数個所定間隔に並べて形成した時の断面図である。ここで、参照符号２２４は、トレンチに形成されたゲート酸化膜、ポリシリコン層、導電層を示す。このような複数個のゲート電極は、電子が移動する通路の直進性を高めると同時に、導通電圧を低減させる手段となる。従って、高速スイッチングを実現して逆方向漏洩電流を減らすために、多少高まることがある順方向導通電圧を下げることができる。
【００２８】
次いで、図１０ないし図１４を参照して本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明する。
図１０に示すように、Ｎ型の半導体基板２００にＰ型不純物の硼素を１次イオン注入して半導体基板２００の表面側にベースウェル領域２０６を形成する。次いで、燐のようなＮ型不純物を半導体基板２００に高いドーズで２次イオン注入して前記ベースウェル領域２０６内にＮ+ のソースウェル領域２１０を形成する。ここで、参照符号２０１は、ドレイン領域に用いられる半導体基板２００の裏面側のＮ型不純物濃度が高いＮ+ 領域を示す。
【００２９】
図１１に示すように、前記２次イオン注入が終わった半導体基板２００にゲート電極を形成するために、フォトレジストを塗布し、写真及び食刻工程を実施して半導体基板２００にトレンチ２２０を形成する。この時、トレンチ２２０は、前記ベースウェル領域２０６より深くて半導体基板２００の一部にまで到達するように食刻される。次いで、トレンチ２２０が形成された半導体基板２００にゲート酸化膜として使われる酸化膜を形成し、反応性イオン食刻（ＲＩＥ）を実施してトレンチ２２０の底部及び半導体基板２００の表面にある酸化膜を除去する。従って、ゲート酸化膜２０２はトレンチ２２０の両側壁にだけ形成されることになる。
【００３０】
図１２に示すように、ゲート酸化膜２０２が形成された半導体基板２００にゲート電極としてのポリシリコン層２０４を被着する。このポリシリコン層２０４はトレンチ２２０の両側壁および底部ならびに半導体基板２００の表面に形成される。その後、ポリシリコン層２０４の上部に導電層２０８、例えばアルミニウム層を厚い厚さで形成してトレンチ２２０を完全に埋め込む。次いで、前記ポリシリコン層２０４及び導電層２０８を半導体基板２００の表面が露出されるまでエッチバックして、トレンチ２００に埋め込んだゲート電極を形成する。
【００３１】
図１３に示すように、ポリシリコン層２０４と導電層２０８の複合層よりなるゲート電極が形成された半導体基板２００上に、酸化膜を材質とする絶縁膜２１２を一定の厚さで形成する。次いで、絶縁膜２１２をパターニングして、パターニングされた絶縁膜２１２がゲート電極の上部を全部覆い、かつソースウェル領域２１０の一部を露出させるようにする。
【００３２】
図１４に示すように、絶縁膜２１２が形成された半導体基板２００の上部にアルミニウムのような導電物質を被着してソース電極２１４を形成する。次いで、ドレイン領域として用いられる半導体基板２００の裏面に導電物質を被着してドレイン電極２１６を形成することによって本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの形成工程を完了する。
【００３３】
図１５は、従来のPN接合ダイオード及び本発明によるＭＯＳコントロールダイオードの電流逆方向の回復時間を説明するための特性図である。図面でＹ軸は電圧及び電流のレベルを示し、Ｘ軸は時間を示す。図面で参照符号３００は電圧の波形を示し、３０２は電流の波形を示す。従来のPN接合ダイオードの場合には、順方向バイアスを印加すると順方向電圧降下Vfの間順方向電流Ifが流れ、逆方向バイアスVrが印加されると逆方向電流が流れるＴｒｒ区間（図面の点線部分）が発生する。しかし、本発明によるＭＯＳコントロールダイオードは素子の動作原理上多数キャリアにより作動するので、少数キャリア蓄積効果によるＴｒｒ遅延現象がない長所３０４を有する。
【００３４】
以上本発明の実施の形態を説明した。本発明は上述した実施の形態に限らず、本発明が属する技術的な思想内で当分野の通常知識を有する者により多くの変形が可能である。
【００３５】
【発明の効果】
以上のように本発明によると、多数キャリア素子のMOSFETを２つの端子を有するダイオードに変形して、逆方向回復時間Ｔｒｒの特性を改善するための別の工程を追加しなくて高速のスイッチング動作が可能で、かつ逆方向漏洩電流を減らしうるＭＯＳコントロールダイオードを提供できる。また、このＭＯＳコントロールダイオードが２端子なので集積化が容易で応用回路を簡素化するともできる。さらに、本発明によれば上記のようなＭＯＳコントロールダイオードを容易に製造できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるＭＯＳコントロールダイオードの構造及び動作原理を説明するための断面図。
【図２】本発明の第１実施形態によるＭＯＳコントロールダイオードの構造及び動作原理を説明するための断面図。
【図３】本発明の第１実施形態によるＭＯＳコントロールダイオードの構造及び動作原理を説明するための断面図。
【図４】本発明の第１実施形態によるＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図５】本発明の第１実施形態によるＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図６】本発明の第１実施形態によるＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図７】本発明の第１実施形態によるＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図８】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの構造及び動作原理を説明するための断面図。
【図９】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの構造及び動作原理を説明するための断面図。
【図１０】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図１１】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図１２】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図１３】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図１４】本発明の第２実施形態によるトレンチ型ＭＯＳコントロールダイオードの製造方法を説明するための断面図。
【図１５】従来のPN接合ダイオード及び本発明によるＭＯＳコントロールダイオードの電流逆方向回復時間を説明するための特性図。
【符号の説明】
１００ 半導体基板
１０２ ゲート酸化膜
１０４ ポリシリコン層
１０６ ベースウェル領域
１０８ 導電層
１１０ ソースウェル領域
１１２ 絶縁膜
１１４ ソース電極
１１６ ドレイン電極
Claims (20)
- ドレイン領域としての第１導電型の半導体基板と、
この半導体基板の表面に形成され、膜の中間に不連続領域があって互いに連結されてない形状で構成されたゲート酸化膜と、
このゲート酸化膜の不連続領域を通じて前記半導体基板と連結されるゲート電極と、
前記互いに連結されてない形状のゲート酸化膜の両側の下部半導体基板に形成された第２導電型のベースウェル領域と、
このベースウェル領域内に形成された第１導電型のソースウェル領域と、
前記ゲート電極を取り囲む絶縁膜と、
前記ソースウェル領域と連結され、前記半導体基板上の全体を取り囲む導電物質よりなるソース電極と、
前記半導体基板の裏面に形成され、導電物質よりなるドレイン電極と、
を含み、前記ソース電極から、前記ソースウェル領域、ベースウェル領域、半導体基板を介して、半導体基板裏面の前記ドレイン電極に対して電流パスが生じることを特徴とするＭＯＳコントロールダイオード。 - 前記ゲート電極はポリシリコン層と導電層の複合層よりなることを特徴とする請求項１に記載のＭＯＳコントロールダイオード。
- 前記ゲート酸化膜は厚さが1000〜2000Åの範囲であることを特徴とする請求項１に記載のＭＯＳコントロールダイオード。
- 前記第１導電型はＮ型であることを特徴とする請求項１に記載のＭＯＳコントロールダイオード。
- 前記第２導電型はＰ型であることを特徴とする請求項１に記載のＭＯＳコントロールダイオード。
- 前記絶縁膜はPSGまたはBPSGを使用したことを特徴とする請求項１に記載のＭＯＳコントロールダイオード。
- 第１導電型の半導体基板の表面に膜の中間に不連続領域があって互いに連結されてない形状で構成されたゲート酸化膜を形成する工程と、
前記不連続領域を通じて前記半導体基板と接続されるゲート電極を前記ゲート酸化膜の上に形成する工程と、
前記ゲート電極をマスクとして１次イオン注入を実施して前記半導体基板内に第２導電型のベースウェル領域を形成する工程と、
２次イオン注入を実施して前記ベースウェル領域内に第１導電型のソースウェル領域を形成する工程と、
前記ソースウェル領域を形成する工程後に、ゲート電極領域以外のゲート酸化膜を除去する工程と、
前記ゲート電極領域以外のゲート酸化膜を除去する工程後に、前記ゲート電極を全部取り囲む絶縁膜を形成する工程と、
前記絶縁膜を形成する工程後に、前記ソースウェル領域と連結され、半導体基板上部を取り囲む導電物質よりなるソース電極を形成する工程と、
前記ソース電極を形成した後に、前記半導体基板の裏面に導電物質よりなるドレイン電極を形成する工程と、
を含むことを特徴とするＭＯＳコントロールダイオードの製造方法。 - ドレイン領域としての第１導電型の半導体基板と、
この半導体基板に１次イオン注入を遂行して半導体基板の表面側に構成された第２導電型のベースウェル領域と、
２次イオン注入により前記第２導電型のベースウェル領域内に構成された第１導電型のソースウェル領域と、
前記半導体基板に形成され、深さが前記ソースウェル領域とベースウェル領域より深くて、ベースウェル領域下部の第１導電型の半導体基板の一部にまで到達するように構成されたトレンチと、
このトレンチの両側壁に形成されたゲート酸化膜と、
このゲート酸化膜を有する前記トレンチ内に構成されたゲート電極と、
このゲート電極の上部を全て覆い、かつ前記ソースウェル領域の一部を露出させるように前記半導体基板上に構成された絶縁膜と、
を含んでなることを特徴とするトレンチ型ＭＯＳコントロールダイオード。 - 前記露出されたソースウェル領域と前記絶縁膜上に半導体基板を全て覆うようにソース電極が追加して構成されたことを特徴とする請求項８に記載のトレンチ型ＭＯＳコントロールダイオード。
- 前記ゲート電極はトレンチの両側壁と底部に一定の厚さに形成されたポリシリコン層と、前記トレンチを完全に埋め込む導電層の複合層よりなることを特徴とする請求項８に記載のトレンチ型ＭＯＳコントロールダイオード。
- 前記絶縁膜は酸化膜を使用して構成されたことを特徴とする請求項８に記載のトレンチ型ＭＯＳコントロールダイオード。
- 前記トレンチおよびゲート電極は半導体基板に複数個形成されることを特徴とする請求項８に記載のトレンチ型ＭＯＳコントロールダイオード。
- 前記第１導電型の半導体基板の裏面に導電物質よりなるドレイン電極が追加して構成されたことを特徴とする請求項８に記載のトレンチ型ＭＯＳコントロールダイオード。
- 前記第１導電型はＮ型であることを特徴とする請求項８に記載のトレンチ型ＭＯＳコントロールダイオード。
- 前記第２導電型はＰ型であることを特徴とする請求項８に記載のトレンチ型ＭＯＳコントロールダイオード。
- 第１導電型の半導体基板に１次イオン注入を実施して半導体基板の表面側に第２導電型のベースウェル領域を形成する工程と、
２次イオン注入を実施して前記ベースウェル領域内に第１導電型のソースウェル領域を形成する工程と、
前記ソースウェル領域、前記ベースウェル領域を順次に食刻し、さらに前記半導体基板の一部を食刻してトレンチを形成する工程と、
前記トレンチの両側壁にゲート酸化膜を形成する工程と、
前記トレンチを埋め込んでゲート電極を形成する工程と、
前記ゲート電極が形成された半導体基板上に前記ソースウェル領域の一部を露出させながらゲート電極の上部を全て覆う絶縁膜を形成する工程と、
を含むことを特徴とするトレンチ型ＭＯＳコントロールダイオードの製造方法。 - 前記トレンチおよびゲート酸化膜を含むゲート電極は複数個形成されることを特徴とする請求項１６に記載のトレンチ型ＭＯＳコントロールダイオードの製造方法。
- 前記ゲート電極を形成する工程は、
前記トレンチの両側壁及び底部にポリシリコン層を形成する工程と、
前記ポリシリコン層が形成されたトレンチを完全に埋め込む導電物質を堆積させる工程と、
前記導電物質をエッチバックして半導体基板の表面が現れるように平坦化する工程と、
を含むことを特徴とする請求項１６に記載のトレンチ型ＭＯＳコントロールダイオードの製造方法。 - 前記絶縁膜を形成した後、前記露出されたソースウェル領域と絶縁膜上に導電物質よりなるソース電極を形成する工程を更に具備することを特徴とする請求項１６に記載のトレンチ型ＭＯＳコントロールダイオードの製造方法。
- 前記ソース電極を形成した後、前記半導体基板の裏面に導電物質よりなるドレイン電極を形成する工程を更に具備することを特徴とする請求項１９に記載のトレンチ型ＭＯＳコントロールダイオードの製造方法。
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| US7224205B2 (en) * | 2004-07-07 | 2007-05-29 | Semi Solutions, Llc | Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors |
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| US7898297B2 (en) * | 2005-01-04 | 2011-03-01 | Semi Solution, Llc | Method and apparatus for dynamic threshold voltage control of MOS transistors in dynamic logic circuits |
| DE102005019157A1 (de) * | 2005-04-25 | 2006-10-26 | Robert Bosch Gmbh | Anordnung von MOSFETs zur Steuerung von demselben |
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| US20100013009A1 (en) * | 2007-12-14 | 2010-01-21 | James Pan | Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance |
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