JP4182086B2 - アクティブマトリクス型表示装置及び負荷の駆動装置 - Google Patents

Description

本発明は、テレビ受像機、コンピュータや携帯電話やデジタルカメラやデジタルビデオカメラなどのモニター、電子写真プリンタ用の露光装置、ホトリソグラフィー用の露光光源他に用いられるアクティブマトリクス型表示装置及び負荷の駆動装置に係わり、特に電流駆動型表示素子に好適に用いられるアクティブマトリクス型表示装置及び負荷の駆動装置に関する。

アクティブマトリクス電界発光表示装置（ａｃｔｉｖｅ ｍａｔｒｉｘ ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｔ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）としては、例えば、特許文献１に示す装置がある。図１２は従来の画素回路の回路図である。

図１２に示す回路動作は、スイッチ（トランジスタ）３７、３２を閉じ、スイッチ（トランジスタ）３３を開いて能動素子としての電界発光素子２０の発光に必要な素子電流に対応する入力信号Ｉｉｎを入力する。定常状態におけるキャパシタンス３８の両端電圧が駆動トランジスタ３０のチャネルを流れる電流を駆動するのに必要なゲート−ソース電圧になる。そして、スイッチ３７、３２を開くと入力信号Ｉｉｎに従って決定されるゲート−ソース電圧がキャパシタンス３８に保持される。

次にスイッチ３３を閉じると、保持された電圧レベルに応じた駆動電流が駆動トランジスタ３０を介して電界発光素子２０に流れ発光する。３４は電界発光素子２０のアノード側の電圧（Ｖ２）を設定する電源線３４、３１はトランジスタのソース側の電圧（Ｖ１）を設定する電源線３１である。

上記特許文献１には、トランジスタ３２、３７、３０としてｎ型のＭＯＳトランジスタ、トランジスタ３３としてｐ型のＭＯＳトランジスタを用いることの記載がある。

また、駆動トランジスタとしてｐ型のＭＯＳトランジスタを用い、その駆動トランジスタのゲート−ドレイン間を短絡するためのスイッチングトランジスタとしてｐ型のＭＯＳトランジスタを用いた画素回路も知られている。（特許文献２参照）
特表２００２−５１７８０６号公報 国際公開番号ＷＯ０１／９１０９４号公報

アクティブマトリクス型表示装置及び負荷としての能動素子の駆動装置では、暗時の駆動電流をゼロとし、不要なリーク電流による駆動電流の変動を防止するという２つの観点で、未だ改善の余地があった。

本発明の目的は、暗時の駆動電流を抑制し、不要なリーク電流を抑制できるアクティブマトリクス型表示装置及び負荷の駆動装置を提供することにある。

本発明の別の目的はスイッチングに伴う保持電圧の変動による暗時の輝度を低下させることができ、且つ不要なリーク電流による輝度の変動を抑制することができるアクティブマトリクス型表示装置及び負荷の駆動装置を提供することにある。

本願第１発明は、アクティブマトリクス型表示装置であって、マトリクス状に配された複数の画素回路を有し、
前記画素回路が、
表示素子と、
該表示素子に流れる電流を制御する第１導電型の駆動トランジスタと、
該駆動トランジスタの制御電極に設けられる容量と、
該駆動トランジスタの該制御電極に接続され、該容量に駆動制御信号を保持させるためのスイッチと、
を備えており、
前記スイッチが、一方の主電極同士が接続されて直列接続された第１導電型のスイッチングトランジスタと第２導電型のスイッチングトランジスタとを含み、
前記第１導電型のスイッチングトランジスタ及び前記第２導電型のスイッチングトランジスタの他方の主電極のうちの片方が前記駆動トランジスタの前記制御電極に接続されていることを特徴とする。

本願第２発明は、負荷素子の駆動装置であって、
該負荷に流れる電流を制御するための第１導電型の駆動トランジスタと、
該駆動トランジスタの制御電極に設けられる容量と、
該駆動トランジスタの該制御電極に接続され、該容量に駆動制御信号を保持させるためのスイッチと、
を備えており、
前記スイッチが、一方の主電極同士が接続されて直列接続された第１導電型のスイッチングトランジスタと第２導電型のスイッチングトランジスタとを含み、
前記第１導電型のスイッチングトランジスタ及び前記第２導電型のスイッチングトランジスタの他方の主電極のうちの片方が前記駆動トランジスタの前記制御電極に接続されていることを特徴とする。

ここで、後で図１を参照して詳述するように、前記第１導電型のスイッチングトランジスタＭ２ａ及び前記第２導電型のスイッチングトランジスタＭ２ｂの他方の主電極のうちのもう片方が前記駆動トランジスタＭ１の一方の主電極（ドレイン）に接続されており、
前記第１導電型のスイッチングトランジスタ及び前記第２導電型のスイッチングトランジスタを共にオンすることにより、前記駆動トランジスタの前記制御電極（ゲート）と前記一方の主電極（ドレイン）とを短絡するように構成されていることも好ましいものである。

また、前記第１導電型のスイッチングトランジスタの他方の主電極が前記駆動トランジスタの制御電極に接続されていることも好ましいものである。

更に、前記駆動トランジスタの前記一方の主電極（ドレイン）と信号線（Ｉｄａｔａ、ｄ（ｘ，ｙ））との間に第２導電型の行選択用スイッチングトランジスタＭ３が設けられ、
前記表示素子（ＥＬ）に流れる電流の経路に第１導電型の発光選択用スイッチングトランジスタＭ４が設けられ、
前記第２導電型のスイッチングトランジスタＭ２ｂの制御電極と、前記行選択用スイッチングトランジスタＭ３の制御電極と、前記発光選択用スイッチングトランジスタＭ４の制御電極とが、共通に第２の走査信号線に接続されていることも好ましいものである。

そして、図２に示すように、前記第１導電型のスイッチングトランジスタがオンからオフに遷移する時刻（Ｐ２がローレベルからハイレベルに遷移するタイミング）の後に、前記第２導電型のスイッチングトランジスタがオンからオフに遷移する（Ｐ２がハイレベルからローレベルに遷移する）ことも好ましいものである。

或いは、図９を参照して後述するように、前記第２導電型のスイッチングトランジスタの他方の主電極が前記駆動トランジスタの一方の主電極に接続されていることも好ましいものである。

図９の場合も、前記駆動トランジスタの前記一方の主電極と信号線との間に第２導電型の行選択用スイッチングトランジスタが設けられ、
前記表示素子に流れる電流の経路に第１導電型の発光選択用スイッチングトランジスタが設けられ、
前記第２導電型のスイッチングトランジスタの制御電極と、前記行選択用スイッチングトランジスタの制御電極と、前記発光選択用スイッチングトランジスタの制御電極とが、共通に第２の走査信号線に接続されていることが好ましいものである。

図１０、１１を参照して後述するように、前記第１導電型のスイッチングトランジスタ及び前記第２導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が電圧バッファＸの出力端子に接続され、
前記電圧バッファの入力端子が信号線（Ｉｄａｔａ、ｄ（ｘ，ｙ））に接続されていることも好ましいものである。

そして、図１０に示すように、前記第１導電型のスイッチングトランジスタ及び前記第２導電型のスイッチングトランジスタの他方の主電極のうちのもう片方がソースホロワ回路の出力端子に接続され、前記ソースホロワ回路の入力端子が信号線に接続されていることも好ましいものである。

また、図１１に示すように、前記第１導電型のスイッチングトランジスタ及び前記第２導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が帰還型オペアンプの出力端子に接続され、前記帰還型オペアンプの入力端子が信号線に接続されていることも好ましいものである。

そして、本願発明においては、第１導電型の駆動トランジスタと前記第１導電型のスイッチングトランジスタはＰチャンネル型の薄膜トランジスタであり、前記第２導電型のスイッチングトランジスタはＮチャンネル型の薄膜トランジスタであることも好ましいものである。

本発明によれば、暗時の駆動電流を抑制し、不要なリーク電流を抑制できる。

本発明者は図６に示す画素回路において、駆動トランジスタとして低温ポリシリコンを用いたｐ型のＭＯＳトランジスタを採用し、その駆動トランジスタのゲート−ドレイン間を短絡するためのスイッチングトランジスタとして低温ポリシリコンを用いたｎ型のＭＯＳトランジスタを採用して画素回路を作製した。この場合にはスイッチングに伴うゲート−ソース間保持電圧の低下により黒表示時に十分な暗さが達成されなかった。これは、表示装置や露光装置や露光光源に用いた場合、コントラストの低下をもたらすことになる。

また、駆動トランジスタとして低温ポリシリコンを用いたｐ型のＭＯＳトランジスタを採用し、その駆動トランジスタのゲート−ドレイン間を短絡するためのスイッチングトランジスタとして低温ポリシリコンを用いたｐ型のＭＯＳトランジスタを採用して画素回路を作製した。この場合には、黒表示時に十分な暗さが得られたが、スイッチングトランジスタを介したリーク電流が生じることを見出した。

以下、このような課題を解決するための好適な実施形態について、図面を参照して詳述する。

本発明の好適な実施形態によれば、スイッチングに伴う保持電圧の変動によるコントラストの低下抑制とリーク電流の発生抑制を行うことができる。

（第１の実施形態）
図１は本発明の第１の実施形態に係わる画素回路の一構成例を示す図である。図２は図１の画素回路の動作を説明するためのタイミングチャートである。

図３は本発明に係わるアクティブマトリクス電界発光表示装置の構成を示す構成図である。

図３において、１はマトリクス状に配された画素回路、２は列方向に配された画素回路１に接続され、画素回路１に信号線ｄ（ｘ，ｙ）を介して線順次データ線電流信号Ｉｄａｔａを供給する信号線駆動回路としての電圧−電流変換回路、３は電圧−電流変換回路２に接続される列シフトレジスタ、４は行方向に配された画素回路１に接続され、画素回路１に行走査信号Ｐ１、行走査信号Ｐ２を出力する走査線駆動回路としての行シフトレジスタである。画素回路１の複数がマトリクス状に配されて画素部を構成する。

図４は線順次データ線信号の発生動作を説明するためのタイミングチャートである。列シフトレジスタ３にはクロック信号Ｋが入力され、ビデオ（ｖｉｄｅｏ）信号は電圧−電流変換回路２に入力され、列シフトレジスタ３からの信号ＳＰ（ｎ−１）〜ＳＰ（ｎ＋１）に基づいて各画素回路の列に線順次データ線電流信号Ｉｄａｔａ（ｄ（ｎ−１）〜ｄ（ｎ＋１））を供給する。

図５は後述する図１に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。行シフトレジスタ４にはクロック信号ＬＫが入力され、行シフトレジスタ４から画素回路１の行に行走査信号Ｐ１（Ｐ１（ｍ−１）〜Ｐ１（ｍ＋１））、行走査信号Ｐ２（Ｐ２（ｍ−１）〜Ｐ２（ｍ＋１））が順次出力される。

ここで、図６は本発明の実施形態に対する比較例の画素回路の構成を示す図である。図７は図６の画素回路の動作を説明するためのタイミングチャートである。図８は図６に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。

図６の比較例は図１２に示した画素回路と電流信号Ｉｄａｔａのプログラミング動作についての基本構成は同じであり、図１２のスイッチ３２はｎＭＯＳトランジスタＭ２、スイッチ３７はｎＭＯＳトランジスタＭ３、スイッチ３０はｐＭＯＳトランジスタＭ１に対応するものとみなすことができる。

まず、本実施形態の説明に先立って、本発明の構成についての理解を容易にするために、比較例について説明する。

今、ｘ列ｙ行の画素を黒表示にする場合におけるｘ列ｙ行の図６に示す画素回路の動作を考えると、図７において、行走査信号Ｐ１がハイレベルとなると、第１のプログラム（行選択）用スイッチとなるｎＭＯＳトランジスタＭ３がオン、発光選択用スイッチとなるｐＭＯＳトランジスタＭ４がオフする。また行走査信号Ｐ２がハイレベルになると、第２のプログラム用スイッチとなるｎＭＯＳトランジスタＭ２がオンする。そして、駆動トランジスタとなるｐＭＯＳトランジスタＭ１のゲートに接続されている容量Ｃ１の電圧は、能動素子としての電界発光素子ＥＬを駆動する電流がｐＭＯＳトランジスタＭ１を介して流れるに十分なゲート−ソース電圧に設定される。次に、行走査信号Ｐ２がロウレベルになると、第２のプログラム用スイッチとなるｎＭＯＳトランジスタＭ２がオフし、容量Ｃ１の電圧が保持される。これまでの期間をプログラミング期間とよぶ。

その後、行走査信号Ｐ１がロウレベルになると、第１のプログラム（行選択）用スイッチとなるｎＭＯＳトランジスタＭ３がオフ、発光選択用スイッチとなるｐＭＯＳトランジスタＭ４がオンする。駆動用トランジスタＭ１のゲート電位により電界発光素子ＥＬへの駆動電流の供給が制御され、電界発光素子ＥＬに流れる電流が制御される。電界発光素子ＥＬが発光（黒表示データの場合は非発光）している期間を発光期間とよぶ。

ここで、図６の画素回路では、容量Ｃ１の電圧を安定して保持するために、第２のプログラム用スイッチとなるトランジスタはリーク電流の少ないｎＭＯＳトランジスタを用いている。リーク電流が大きいと発光期間における駆動電流が変動することになるからである。

しかしながら、図７に示すようにプログラミング期間でｎＭＯＳトランジスタＭ２のゲートがハイレベルからロウレベルに切り替わると、ｎＭＯＳトランジスタＭ２のゲート−ドレイン間の寄生容量により容量Ｃ１の電位が振られて保持されるべき電圧Ｖｄ（ｘ，ｙ）がＶＭ分低下し、それにより駆動トランジスタＭ１を流れる電流がＩＭ分増加することになる。かかる場合、発光期間においてｘ列ｙ行の画素が黒表示の場合においてもゲート電位（保持電圧）の低下のためにｐＭＯＳトランジスタＭ４に小電流が流れる。すると、黒表示であるにも係わらず、微小発光が観察される。つまり、最も暗い状態を呈することが正常にできず、コントラスト確保が困難になる。

本実施形態では、図１に示すように、容量Ｃ１（駆動用トランジスタＭ１のゲート）と駆動用トランジスタＭ１のゲートのドレインとの間に接続される第２のプログラム用スイッチを、直列接続されたｐＭＯＳトランジスタＭ２ａとｎＭＯＳトランジスタＭ２ｂとで構成した。すなわち、図１の画素回路の構成と図６の比較例の構成との違いは、図６のｎＭＯＳトランジスタＭ２が、直列接続された２つの互いに導電型の異なる２つのスイッチングトランジスタ（ｐＭＯＳトランジスタＭ２ａとｎＭＯＳトランジスタＭ２ｂ）とに置き換えられている点である。

容量Ｃ１に電圧を保持する場合には、プログラミング期間でｐＭＯＳトランジスタＭ２ａのゲートはロウレベルからハイレベルとなるので、図７に示す電位変化と逆に、ゲート−ドレイン間の寄生容量により容量Ｃ１の電位が振られて保持されるべき電圧Ｖｄ（ｘ，ｙ）がＶＬ分上昇し、それにより駆動トランジスタＭ１を流れる電流がＩＬ分低下することになる。よって、黒表示のときに流れる画素電流をなくす又は減少させることができる。

黒表示において、線順次データ線電流信号は電流ゼロが好ましいが実際には回路構成上電流ゼロにすることは困難である。線順次データ線電流信号の電流がゼロにならないと、画素電流Ｉｄをゼロにすることはできない。図６の構成ではｎＭＯＳトランジスタＭ２をオフするときに容量Ｃ１による保持電圧が振られて低下するので、さらに画素電流Ｉｄが上昇し、画素電流Ｉｄをゼロにすることはより一層困難になる。

第２のプログラム用スイッチの一つを本実施形態のように、ｐＭＯＳトランジスタにすると、容量Ｃ１が振られる電位の方向は逆になるので、線順次データ線電流信号の電流がゼロにならなくとも、容量Ｃ１の電位上昇により黒表示のときの画素電流Ｉｄをゼロ又は十分小さくすることが可能である。

一方、本実施形態で用いたｐＭＯＳトランジスタはｎＭＯＳトランジスタと比べてリーク電流が大きいが、本実施形態のように、ｐＭＯＳトランジスタと直列にｎＭＯＳトランジスタＭ２ｂを追加することでリーク電流が抑えられ、発光期間における保持電圧Ｖｄの安定化を図ることができる。

容量Ｃ１は個別に容量素子として形成してもよいが、素子として形成しなくとも、ゲート−ドレイン間に形成される寄生容量（ゲート電極とドレイン領域との重なり容量等）を用いてもよい。

図１３は、低温ポリシリコンを用いた電界効果型薄膜トランジスタとしての、ｐＭＯＳトランジスタＭ２ａ及びｎＭＯＳトランジスタＭ２ｂ部分の製造工程を示す図である。図１４は図１３の製造方法により作製されたＥＬ表示素子の構成を示す断面図である。

図１３（ａ）に示すように、ガラス基板１００上にプラズマＣＶＤ法を用いてアモルファスシリコン層を堆積した後、レーザー光等により熱処理（レーザーアニール）をしてポリシリコン層とし、パターニングを行って、ｐＭＯＳトランジスタＭ２ａとｎＭＯＳトランジスタＭ２ｂ用のポリシリコン層を形成する。

ここで、必要に応じて、すくなくともいずれか一方のポリシリコン層にソース・ドレインと反対導電型を呈するためのドーパント（リン又はボロン）のチャンネルドープを行って、閾値を調整してもよい。

次に図１３（ｂ）に示すように、ＳｉＯ、ＳｉＮ等のゲート絶縁膜１０２を形成し、ポリシリコンを形成しパターンニングしてゲート電極１０３を形成する。

図１３（ｃ）に示すように、ｐ型不純物（リン等）、ｎ型不純物（ボロン等）をそれぞれイオン注入し熱拡散を行い、ｐＭＯＳトランジスタＭ２ａのソース、ドレイン領域１０５とｎＭＯＳトランジスタＭ２ｂのソース、ドレイン領域１０４を形成する。

図１３（ｄ）に示すように、ＳｉＯ、ＳｉＮ等の絶縁膜を形成後、コンタクトホールを形成し、ソース、ドレイン電極及び配線となる金属層（メタル層）を積層し、パターンニングする。その後、平坦化膜１０６を形成後、スルーホールを形成し、不図示のアノード電極を形成しパターンニング後、蒸着やインクジェットのような液体吐出法等により電界発光層（ＥＬ層）１０７を形成し、ＩＴＯ膜１０８を形成する。ＥＬ層はいわゆる有機ＬＥＤを構成する複数の層からなることが好ましく、更には、画素毎にＥＬ層が分断され独立していることが好ましいものである。

図１４に示すように、基板１００をガラス容器１０９とガラス封止してＥＬ表示素子を完成する。

以上説明した実施形態では、ｐＭＯＳトランジスタの方が桁違いにｎＭＯＳトランジスタより、リーク電流が大きいものが作製された。しかしながら、製造プロセスによっては、逆にｎＭＯＳトランジスタのリーク電流がｐＭＯＳトランジスタのそれより、大きいトランジスタが出来ることもある。このような場合にも本発明は好適に用いられる。

（参考例）
図９は本発明の参考例に係わる画素回路の一構成例を示す図である。画素回路を動作させる信号は図２に示すものと同じである。上記第１の実施形態では図１に示すように、ｐＭＯＳトランジスタＭ２ａをｐＭＯＳトランジスタＭ１のゲートに接続し、ｎＭＯＳトランジスタＭ２ｂをｐＭＯＳトランジスタＭ１のドレインに接続したが、本参考例では図９に示すように、ｎＭＯＳトランジスタＭ２ｂをｐＭＯＳトランジスタＭ１のゲートに接続し、ｐＭＯＳトランジスタＭ２ａをｐＭＯＳトランジスタＭ１のドレインに接続した。

それ以外の構成は第１の実施形態と同様である。
このような接続形態の画素回路でも、オン状態のｎＭＯＳトランジスタＭ２ｂのフィードスルーによって、第１の実施形態と類似した作用効果を得ることができる。

（第３の実施形態）
図１又は図９に示した画素回路を動作させるには線順次データ線電流信号によって容量Ｃ１及び配線の交差等による寄生容量を充電することが求められる。高コントラスト比を得るためには画素回路１は小電流での制御が求められるが、小電流で容量Ｃ１及び寄生容量の充電時間が長くなり、一水平走査期間での小電流設定動作が不十分になることがある。これは各行の画素回路１の電流駆動トランジスタＭ１の閾電圧バラツキΔＶｔｈが大きいＴＦＴ回路ではさらに顕著な問題となる。一方、容量Ｃ１は映像信号Ｖｉｄｅｏの１フレーム期間の電流駆動動作を保持しなければならないため容量値をあまり小さくできない。

本実施形態では画素回路に入力する電流信号が小電流であっても、設定動作時間の短縮が可能な構成を提供するものである。本実施形態のように、画素回路に電圧バッファを付加する構成は例えば特開２００４−１１８１８１号公報に開示されている。電圧バッファとしてはソースホロワ回路や帰還型オペアンプを用いることができる。以下に述べるこれらの回路は、駆動トランジスタ又は能動素子に流れる電流を検知して、その結果に基づいた電圧信号を、駆動トランジスタの制御電極であるゲートに入力する帰還型回路とみなすこともできる。これにより、駆動トランジスタの閾値電圧や増幅特性の、駆動トランジスタ毎のばらつきによる能動素子駆動電流のばらつきを補償することができる。

図１０は本発明の第３の実施形態に係わる画素回路及び電圧バッファ回路の一構成例を示す図である。

本実施形態では、画素回路列ごとに入力電圧によって出力電圧が決まる電圧バッファＸを設けた。電圧バッファＸはｐＭＯＳトランジスタと電流源とから構成されるソースホロワ回路からなる。電圧バッファＸの出力端子側（ｐＭＯＳトランジスタと電流源との接続点）はｎＭＯＳトランジスタＭ２ｂに接続され、入力端子側（ｐＭＯＳトランジスタのゲート）は線順次データ線電流信号Ｉｄａｔａの入力信号線に接続される。

それ以外の構成は第１の実施形態と同様である。

また、ソースホロワ回路に代えて、図１１に示すように、電圧バッファとして帰還型オぺアンプを用いてもよい。

この場合も、図１１に示した部分以外の構成は第１の実施形態と同様である。

本実施形態によれば、電圧バッファの作用により、駆動トランジスタＭ１のドレインと同電位の電圧が容量Ｃ１に保持されることになり、画素回路にプログラミングされる電流信号Ｉｄａｔａに対応した電流を能動素子ＥＬに流すことができる。

こうして、第１、第２の実施形態と同様に、駆動トランジスタの画素毎の特性ばらつきによる悪影響を抑制した駆動を行うことができる。

以上説明した各実施形態では、駆動トランジスタＭ１としてｐＭＯＳトランジスタを用いた例を挙げたが、駆動トランジスタＭ１としてｎＭＯＳトランジスタを用いた場合には、能動素子や信号や電源の極性を逆にすればよい。具体的には、駆動用ｎＭＯＳトランジスタのドレインを能動素子としてのＬＥＤのカソード側に接続し、ＬＥＤのアノードを高電位電源に接続し、駆動用ｎＭＯＳトランジスタのソースを低電位電源に接続すればよい。

また、本発明の負荷として用いられる能動素子としては、無機ＬＥＤや有機ＬＥＤ（有機ＥＬ）や電子放出素子や半導体レーザーなどの各種放出素子を用いることができる。

更に、本発明は、いわゆる低温ポリシリコンに代表される結晶粒界を含む結晶性半導体薄膜トランジスタに好適に用いられるが、本発明の回路構成は、アモルファスシリコンＴＦＴや単結晶シリコンＴＦＴや高温ポリシリコンＴＦＴなどでも構成されうる。

本発明は、とりわけ、能動素子として、電界発光素子（ＥＬ素子）等の電流駆動型発光素子を用いた、アクティブマトリクス型表示装置に用いられて好適である。

本発明の第１の実施形態に係わる画素回路の一構成例を示す図である。 本発明の第１の実施形態に係わる画素回路の動作を説明するためのタイミングチャートである。 本発明に係わるアクティブマトリクス電界発光表示装置の構成を示す構成図である。 線順次データ線信号の発生動作を説明するためのタイミングチャートである。 図１に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。 本発明の第１の実施形態に係わる比較例の構成を示す図である。 図６の画素回路の動作を説明するためのタイミングチャートである。 図６に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。 本発明の第２の実施形態に係わる画素回路の一構成例を示す図である。 本発明の第３の実施形態に係わる画素回路及び電圧バッファ回路の一構成例を示す図である。 本発明の第３の実施形態に係わる画素回路及び電圧バッファ回路の変形例を示す図である。 従来の画素回路の回路図である。 本発明に用いられるｐＭＯＳトランジスタＭ２ａとｎＭＯＳトランジスタＭ２ｂ部分の製造工程を示す図である。 図１３の製造方法により作製されたＥＬ表示素子の構成を示す断面図である。

符号の説明

１ 画素回路
２ 信号線駆動回路
３ 列シフトレジスタ
４ 行シフトレジスタ
Ｍ１ 駆動トランジスタ
Ｃ１ 容量
Ｍ２ａ、Ｍ２ｂ スイッチ
ＥＬ 負荷（表示素子）

Claims (5)

1. アクティブマトリクス型表示装置であって、
   マトリクス状に配された複数の画素回路と、
   該複数の画素回路を列方向に接続する信号線と、
   該複数の画素回路を行方向に走査する行走査信号線と、
   を有し、
   前記画素回路は、
   表示素子と、該表示素子に流れる電流を制御するＰ型の駆動トランジスタと、
   該駆動トランジスタの制御電極に設けられる容量と、
   該駆動トランジスタの該制御電極と出力端子との間に電気的に接続され、それぞれの制御電極が前記行走査信号線と接続される複数のスイッチングトランジスタと、
   を備えており、
   前記複数のスイッチングトランジスタは、
   駆動トランジスタの該制御電極に接続されるＰ型スイッチングトランジスタと、該Ｐ型スイッチングトランジスタと前記信号線との間に配置されるＮ型スイッチングトランジスタと、
   を含んでいることを特徴とするアクティブマトリクス型表示装置。
2. 前記Ｐ型スイッチングトランジスタがオンからオフに遷移する時刻の後に、前記Ｎ型スイッチングトランジスタがオンからオフに遷移することを特徴とする請求１に記載のアクティブマトリクス型表示装置。
3. 前記Ｎ型スイッチングトランジスタの主電極の一方が電圧バッファの出力端子に接続され、前記電圧バッファの入力端子が信号線に接続されていることを特徴とする請求項１乃至２のいずれか１項に記載のアクティブマトリクス型表示装置。
4. 前記Ｎ型スイッチングトランジスタの主電極の一方がソースホロワ回路の出力端子に接続され、前記ソースホロワ回路の入力端子が信号線に接続されていることを特徴とする請求項１乃至２のいずれか１項に記載のアクティブマトリクス型表示装置。
5. 前記Ｎ型スイッチングトランジスタの主電極の一方が帰還型オペアンプの出力端子に接続され、前記帰還型オペアンプの入力端子が信号線に接続されていることを特徴とする請求項１乃至２のいずれか１項に記載のアクティブマトリクス型表示装置。

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