JP4019291B2 - インターフェース回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、その各擬似周期が少なくとも第１及び第２の連続する時間インターバルを具え、第１の時間インターバル中基準レベルを有し、第２の時間インターバル中ビデオレベルを有する擬似周期入力信号を受信する入力端子と、１つの同一の擬似周期中に入力信号が示す基準レベルとビデオレベルとの差を表すレベルを有する信号を出力する出力端子とを有するインターフェース回路に関するものであり、このインターフェース回路は、
各々直列配置のサンプルホールド回路からなる第１及び第２のサンプリングブランチであって、各ブランチの入力端子及び出力端子がその第１サンプルホールド回路の入力端子及びその最終サンプルホールド回路の出力端子によりそれぞれ構成され、第１のブランチが第２のブランチより１つ多いサンプルホールド回路を具え、各ブランチの入力端子がインターフェース回路の入力端子から入力信号を受信するようにされた第１及び第２のサンプリングブランチと、
第１のブランチの出力端子に接続された第１入力端子、第２のブランチの出力端子に接続された第２入力端子及びインターフェース回路の出力端子を構成する出力端子を有する減算器と、
第１及び第２のブランチの一方の入力端子とインターフェース回路の入力端子との間に配置された第１のキャパシタンスと、第１及び第２のブランチの一方の出力端子に接続された第１入力端子、所定の値を有する調整信号を受信する第２入力端子及び第１キャパシタンスを流れる電流を制御する出力端子を有する第１の比較器とを具えるＤＣレベル調整ループと、
を具えている。
【０００２】
【従来の技術】
頭書に記載した機能の実現に現在使用されているインターフェース回路は２つの制御ループを具え、第１の制御ループが第１の時間インターバル中、即ち入力信号が基準レベルを有するとき、入力信号のＤＣ成分を調整し、第２の制御ループが第２の時間インターバル中、即ち入力信号がビデオレベルを有するとき、入力信号のＤＣ成分を調整する。第１のブランチの出力端子の信号はその値が基準レベルを表し、この信号値を第１の所定の値と比較し、第１の時間インターバル中、第１のブランチの入力端子とインターフェース回路の入力端子との間に配置されたキャパシタンスの端子電圧を調整する。第２のブランチの出力端子の信号は、その値がビデオレベルを表し、この信号値を第２の所定の値と比較し、第２時間インターバル中、第２のブランチの入力端子とインターフェース回路の入力端子との間に配置されたキャパシタンスの端子電圧を調整する。これらの２つの調整ループは、両ループとも各擬似周期中に動作しなければならないため、必然的に同等の帰還時間を有する。従って、第１制御ループにより実現される補正が第２制御ループのキャパシタンスの端子電圧の値を変更する恐れがあり、またその逆も起こりうる。高周波数用途においては、インターフェース回路の入力信号の擬似周期が極めて短く、両ループの各々の帰還時間も極めて小さくする必要がある。この場合には上述の相互作用がサンプリングブランチの入力端子の信号のＤＣ成分の振動を生じ、この振動はインターフェース回路の動作に有害である。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、２つのサンプリングブランチの入力端子が一つの同一の信号を受信し、そのＤＣレベルが単一の調整ループにより制御されるように構成したインターフェース回路を提供することによりこの欠点を除去することにある。
【０００４】
【課題を解決するための手段】
この目的のために、本発明のインターフェース回路においては、第１及び第２のブランチの入力端子を相互接続して、第１のキャパシタンスを経てインターフェース回路の入力端子に接続された接続点を形成し、且つ当該インターフェース回路は、更に、第１及び第２のサンプリングブランチと減算器との間に配置された制御手段であって、第１及び第２のブランチの出力端子の信号のレベルが基準レベルに対応するときアクティブにされ、減算器の第１及び第２入力端子の信号の値を、両値が等しくなるように調整する制御手段を具えていることを特徴とする。
【０００５】
このようなインターフェース回路においては、制御ループと制御手段が同一の信号に直接作用せず、振動の発生の恐れを抑制することができる。更に、サンプリングブランチの入力信号のＤＣ成分の調整をインターフェース回路の入力信号の各擬似周期内に実行しなければならないために制御ループの帰還時間が必然的に短い場合でも、制御手段の帰還時間はそれより長くすることができる。その理由は、この制御手段はインターフェース回路の入力信号のビデオレベルが基準レベルに対応する場合にのみ動作するだけであるからである。これらのループの帰還時間の差はこれらのループ間の相互作用の恐れを更に抑制する。
【０００６】
本発明の一実施例においては、上述のインターフェース回路において、前記制御手段は、
第１及び第２のサンプリングブランチの出力端子にそれぞれ接続された第１及び第２入力端子と、第２のキャパシタンスを経て固定電圧端子に接続された出力端子とを有する第２の比較器と、
第１及び第２のサンプリングブランチの一方の出力端子に接続された信号入力端子と、減算器の第１及び第２入力端子の一方に接続された信号出力端子とを有し、減算器の他方の入力端子は他方のサンプリングブランチの出力端子に接続し、更に第２比較器の出力端子に接続された制御入力端子を有し、該制御入力端子に受信される信号の値に依存する値を有する電位差をその信号入力端子と信号出力端子との間に発生させるオフセットモジュールと、
を具えることを特徴とする。
【０００７】
このようなインターフェース回路においては、第１及び第２のサンプリングブランチの出力信号のＤＣ成分の値の差が第２の比較器により検出され、種々の形に実現しうるオフセットモジュールにより直ちに補正される。
【０００８】
簡単のために特に有利な本発明の実施例においては、上述のインターフェース回路において、オフセットモジュールは、
その信号入力端子と信号出力端子との間に配置された抵抗と、
所定の値を有する制御信号を受信する第１入力端子と、オフセットモジュールの制御入力端子を構成する第２入力端子とを有する第３の比較器と、
前記抵抗の一端に接続された出力端子を有し、第３比較器の出力の状態により制御された方向及び値を有する制御電流を供給する可変電流源と、
を具えることを特徴とする。
【０００９】
この構成によれば、一方のサンプリングブランチの出力端子と減算器の対応する入力端子との間に電圧降下を発生させることにより両ブランチの出力信号のＤＣ成分の値の差の補正が容易に実現される。
【００１０】
上述のインターフェース回路は、各擬似周期内に基準レベルとビデオレベルを有するあらゆるタイプの擬似周期信号を受信し、整形するのに使用して、これらの信号から基準レベルとビデオレベルとの差からなる有用情報を得ることができる。
【００１１】
従って、本発明はビデオカメラにも関するものであり、本発明のビデオカメラは、
光を検出し、擬似周期性のアナログ電気信号に変換する検出装置と、
前記アナログ電気信号を受信する入力端子とアナログビデオ信号を出力する出力端子を有する入力段と、
ビデオ信号を受信する入力端子と出力端子を有する増幅器と、
増幅器の出力信号を処理する処理装置と、
を具えるものにおいて、入力段が上述のインターフェース回路を具えていることをを特徴とする。
【００１２】
本発明のこれらの特徴及び他の特徴は以下に記載する実施例の説明から一層明らかになる。
【００１３】
【発明の実施の形態】
図１はインターフェース回路の入力信号Ｖinの波形を示す。持続時間Ｔを有する各擬似周期の間に、この入力信号Ｖinは、新擬似周期の開始を告知する初期レベルＶrzと、第１の時間インターバル［t1; t2］中の、例えば黒レベルに対応させることができる基準レベルＶref と、第２の時間インターバル［t2；Ｔ］中のビデオレベルＶvid とを連続的に有する。入力信号Ｖin内の有用情報は基準レベルＶref とビデオレベルＶvid との差からなる。従って、インターフェース回路の機能は入力信号Ｖinからこの差を表す信号を抽出することにある。第１のエネーブル信号と称す信号ＥＮ１は、入力信号Ｖinが基準レベルＶref を有するときアクティブ状態になる。第２のエネーブル信号と称す信号ＥＮ２は、本例では、第３の擬似周期中アクティブ状態になる。これは、入力信号Ｖinがその前の擬似周期中に基準レベルＶref に等しいビデオレベルＶvid を示したからである。エネーブル信号ＥＮ１及びＥＮ２は、入力信号Ｖinに基づいて当業者に公知の手段で発生させることができる。第１のエネーブル信号ＥＮ１の周波数は、ＥＮ１のアクティブレベルが擬似周期ごとに発生するので、１／Ｔに等しい。第２のエネーブル信号ＥＮ２の周波数は、ビデオレベルＶvid が基準レベルＶref に等しくなる場合は稀であるので、必然的に１／Ｔより遙に小さくなる。
【００１４】
図２は本発明によるインターフェース回路ＦＥを線図的に示すものである。この回路は第１のサンプリングブランチＢＲ１及び第２のサンプリングブランチＢＲ２を具え、各ブランチは直列配置のサンプルホールド回路Ｔ／Ｈからなる。各ブランチＢＲ１又はＢＲ２は第１サンプルホールド回路Ｔ／Ｈの入力端子からなる入力端子及び最終サンプルホールド回路Ｔ／Ｈの出力端子からなる出力端子を有する。第１及び第２のブランチＢＲ１及びＢＲ２の入力端子を相互接続して接続点ＮＣを形成し、インターフェース回路ＦＥの入力信号Ｖinの受信用にする。
【００１５】
第１のブランチＢＲ１は３つのサンプルホールド回路Ｔ／Ｈを具えるが、第２のブランチＢＲ２は２つのサンプルホールド回路Ｔ／Ｈを具えるだけとする。第１のブランチＢＲ１の第１及び第３サンプルホールド回路Ｔ／Ｈ及び第２のブランチＢＲ２の第２サンプルホールド回路Ｔ／Ｈを第１の時間インターバル［t1; t2］中アクティブになる第１クロック信号ＣＫ１によりクロックする。第１のブランチＢＲ１の第２サンプルホールド回路Ｔ／Ｈ及び第２のブランチＢＲ２の第１サンプルホールド回路Ｔ／Ｈを第２の時間インターバル［t2；Ｔ］中アクティブになる第２クロック信号ＣＫ２によりクロックする。情報の損失を避けるために、クロック信号ＣＫ１及びＣＫ２のアクティブレベルを互いにオーバラップさせることができる。
【００１６】
従って、基準レベルＶref は、第１のサンプリングブランチＢＲ１の出力端子に到達する前に、３つのサンプルホールド回路Ｔ／Ｈによりサンプるホールドされなければならない。入力信号Ｖinの同一の擬似周期中に存在するビデオレベルＶvid は、第２のサンプリングブランチＢＲ２の出力端子に到達する前に、２つのサンプルホールド回路Ｔ／Ｈのみによりサンプルホールドされなければならない。ビデオレベルＶvid は基準レベルＶref に対し第１時間インターバル［t1; t2］に等しい時間の遅延を有するので、サンプリングブランチＢＲ１及びＢＲ２の出力信号Ｓ１及びＳ２は入力信号Ｖinの１つの同一の擬似周期中に発生する基準レベルＶref 及びビデオレベルＶvid をそれぞれ表す信号を同時に供給する。
【００１７】
インターフェース回路ＦＥは、第１のブランチＢＲ１の出力端子に接続された第１入力端子、第２のブランチＢＲ２の出力端子に接続された第２入力端子及びインターフェース回路の出力端子を構成する出力端子を有する減算器ＳＵＢを具える。この出力端子から第１及び第２のサンプリングブランチＢＲ１及びＢＲ２の出力端子の信号Ｓ１及びＳ２間の差からなる信号Ｖs を出力する。この出力信号Ｖs は基準レベルＶref とビデオレベルＶvid との差を表し、従って入力信号Ｖinに含まれる有用情報を復元する。
【００１８】
インターフェース回路ＦＥは、更に、ブランチＢＲ１及びＢＲ２の入力端子の信号のＤＣレベルを調整する調整ループを具える。このループは接続点ＮＣとインターフェース回路ＦＥの入力端子との間に配置された第１のキャパシタンスＣ１と、第１のサンプリングブランチＢＲ１の出力端子に接続された第１入力端子、所定の値を有する調整信号Ｖreg を受信する第２入力端子及び出力端子を有する第１の比較器ＣＭＰ１とを具え、第１のエネーブル信号ＥＮ１がアクティブのとき、該比較器の出力が第１のキャパシタンスＣ１を流れる電流Ｉr を制御する。
【００１９】
この調整ループの機能は、サンプリングブランチの入力端子に、サンプルホールド回路の最大入力振幅と適合する平均ＤＣレベルを維持することにある。この調整は、第１のサンプリングブランチＢＲ１の出力信号Ｓ１の値を調整信号Ｖreg により固定されたしきい値と比較することにより得られる。Ｓ１の値がＶreg の値より小さい場合には、比較器ＣＭＰ１の出力が第１のキャパシタンスＣ１への電流Ｉr の注入を指令してその端子電圧を増大させ、その結果として第１及び第２のブランチＢＲ１及びＢＲ２の入力端子における信号のＤＣ成分の値を増大させる。逆に、Ｓ１の値がＶreg の値より大きい場合には、比較器ＣＭＰ１の出力が第１のキャパシタンスＣ１からの電流Ｉr の吸収を指令してその端子電圧を減少させ、その結果として第１及び第２のブランチＢＲ１及びＢＲ２の入力端子における信号のＤＣ成分の値を減少させる。このようなＤＣレベルの制御は、第２の時間インターバル［t2；Ｔ］中に、第２のブランチＢＲ２の出力信号Ｓ２の値を別の所定の調整値と比較することにより実現することもできる点に注意されたい。
【００２０】
２つのサンプリングブランチＢＲ１及びＢＲ２は上述の調整ループにより制御されたＤＣ成分の平均値を有する同一の入力信号を受信する。各サンプルホールド回路Ｔ／Ｈはその入力端子に受信する信号のＤＣレベルとその出力端子に出力する信号のＤＣレベルとの間にオフセットを導入しうる。更に、入力信号が通過するサンプルホールド回路Ｔ／Ｈの数が一方のブランチと他方のブランチとで相違する。このため、インターフェース回路ＦＥはサンプリングブランチＢＲ１及びＢＲ２と減算器ＳＵＢとの間に配置された制御手段ＣＭを具え、この制御手段ＣＭを第２のエネーブル信号ＥＮ２により、即ち第１及び第２のブランチＢＲ１及びＢＲ２の出力信号Ｓ１及びＳ２の値（それぞれ基準レベルＶref 及びビデオレベルＶvid を表す）が等しくなければならないときにアクティブにする。この制御手段は減算器の入力端子の信号の値をこれらの値が互いに等しくなるように調整することができる。こうしてサンプリングブランチＢＲ１及びＢＲ２の出力信号Ｓ１及びＳ２のＤＣ成分間の電圧のオフセットを補償することができる。さもなければ、このようなオフセットがこれらのブランチの出力信号Ｓ１及びＳ２の値間の減算結果を変更し、インターフェース回路ＦＥによりその出力端子に供給される有用情報Ｖs の値に誤りを誘起する恐れがある。
【００２１】
図３は制御手段ＣＭの実施例を線図的に示す。この制御手段は、第１及び第２のサンプリングブランチＢＲ１及びＢＲ２の出力端子にそれぞれ接続された第１及び第２入力端子と、第２キャパシタンスＣ２をへて固定電圧端子（本例では接地）に接続された出力端子を有する第２の比較器ＣＭＰ２を具える。この比較器ＣＭＰ２はサンプリングブランチＢＲ１及びＢＲ２により供給される出力信号Ｓ１及びＳ２間の比較を行う。第２のエネーブル信号ＥＮ２がアクティブのとき、Ｓ１及びＳ２の値は両方とも同一の基準レベルを表すので、理論的には等しくなければならない。Ｓ１及びＳ２の値間に発生しうる差の振幅を比較器ＣＭＰ２の出力側で第２のキャパシタンスＣ２により記憶する。このキャパシタンスＣ２の端子電圧をオフセットモジュールＳＭの制御に使用する。このオフセットモジュールＳＭの機能は、キャパシタンスＣ２の端子電圧の値に依存する値を有する電位差を第１のブランチＢＲ１の出力端子と減算器ＳＵＢの対応する入力端子との間に発生させることにより、第２の比較器ＣＭＰ２により検出された差を補正することにある。
【００２２】
このオフセットモジュールＳＭは第１のブランチＢＲ１の出力端子と減算器ＳＵＢの対応する入力端子との間に配置された抵抗Ｒを具え、この抵抗はホロワ段を経て減算器ＳＵＢに接続される。第３の比較器ＣＭＰ３はその第１入力端子に所定の値を有する制御信号Ｖc を受信する。この比較器ＣＭＰ３の第２の入力端子は第２の比較器ＣＭＰ２の出力端子に接続する。減算器ＳＵＢの他方の入力端子は別のホロワ段を経て第２のサンプリングブランチＢＲ２の出力端子に接続する。オフセットモジュールＳＭは、更に、可変電流源を具え、その出力端子が抵抗Ｒの一端に接続され、制御電流ＩＯを供給する。制御電流ＩＯの方向及び値は第３の比較器ＣＭＰ３の出力の状態により制御される。
【００２３】
例えば、第１及び第２のサンプリングブランチＢＲ１及びＢＲ２の出力端子の信号Ｓ１及びＳ２の値間の差が正であって制御信号Ｖc の値により決まるしきい値を越えるときは、第３の比較器の出力が電流ＩＯの流れを図３に示すように制御して抵抗Ｒの両端間に電位差ＶＯを生起し、その結果として減算器の第１及び第２入力端子に受信される信号のＤＣ成分の値が等しくなる。これは、第２及び第１のサンプリングブランチＢＲ２及びＢＲ１の出力端子の信号Ｓ２及びＳ１の値間の差が正であって制御信号Ｖc により決まるしきい値を越える逆の場合にも同様であり、この場合には第３の比較器ＣＭＰ３の出力が電流ＩＯの流れを図３に示す方向と反対の方向に制御する。
【００２４】
尚、上述の制御手段ＣＭの実施例の変形例では、第２の比較器ＣＭＰ２の入力端子を、サンプリングブランチＢＲ１及びＢＲ２の出力端子に接続する代わりに、減算器ＳＵＢの入力端子に接続することもできる。
【００２５】
図４は本発明を実施したビデオカメラを線図的に示すものである。このビデオカメラは、
光を検出し、擬似周期性のアナログ電気信号に変換する検出装置ＬＤと、
前記アナログ電気信号を受信する入力端子とアナログビデオ信号Ｖs を出力する出力端子を有する入力段と、
ビデオ信号Ｖs を受信する入力端子と出力端子を有する増幅器Ａと、
増幅器Ａの出力信号を処理する処理装置ＰＵとを具える。
【００２６】
このビデオカメラの入力段は上述のインターフェース回路ＦＥを具える。検出装置から到来するアナログ電気信号Ｖinは図１に示す波形に類似する波形を有するので、このようなインターフェース回路は増幅後に処理装置ＰＵで処理すべきビデオ信号を精密に発生することができる。
【図面の簡単な説明】
【図１】インターフェース回路の入力信号及び回路内の妥当性検査信号の波形を示す波形図である。
【図２】本発明によるインターフェース回路を部分的に示す電気回路図である。
【図３】本発明の有利な実施例によるインターフェース回路内の制御手段を部分的に示す電気回路図せある。
【図４】本発明インターフェース回路を用いたビデオカメラを部分的に示す機能図である。
【符号の説明】
ＦＥ インターフェース回路
Ｖin 入力信号
Ｖref 基準レベル
Ｖvid ビデオレベル
ＥＮ１，ＥＮ２ エネーブル信号
ＢＲ１ 第１のサンプリングブランチ
ＢＲ２ 第２のサンプリングブランチ
Ｔ／Ｈ サンプルホールド回路
ＳＵＢ 減算器
Ｖｓ 出力信号
ＣＭＰ１ 第１の比較器
Ｖreg 調整信号
ＮＣ 接続点
Ｃ１ 第１のキャパシタンス
ＣＭ 制御手段
ＳＭ オフセットモジュール
ＣＰＭ２ 第２の比較器
Ｃ２ 第２のキャパシタンス
ＣＰＭ３ 第３の比較器
Ｒ 抵抗
ＬＤ 検出装置
Ａ 増幅器
ＰＵ 処理装置

Claims (4)

1. その各擬似周期が少なくとも第１及び第２の連続する時間インターバルを具え、第１の時間インターバル中基準レベルを有し、第２の時間インターバル中ビデオレベルを有する擬似周期入力信号を入力する入力端子と、１つの同一の擬似周期中に入力信号が示す基準レベルとビデオレベルとの差を表すレベルを有する信号を出力する出力端子とを有するインターフェース回路であって、
   各々直列配置のサンプルホールド回路からなる第１及び第２のサンプリングブランチであって、各ブランチの入力端子及び出力端子がその第１サンプルホールド回路の入力端子及びその最終サンプルホールド回路の出力端子によりそれぞれ構成され、第１のブランチが第２のブランチより１つ多いサンプルホールド回路を具え、各ブランチの入力端子にインターフェース回路の入力端子から入力信号が入力され、これらのサンプルホールド回路が、同一の擬似周期中の入力信号の基準レベルとビデオレベルをそれぞれ表す信号を第１及び第２のブランチの出力端子に同時に出力するようにクロックされる第１及び第２のサンプリングブランチと、
   第１のブランチの出力端子に接続された第１入力端子、第２のブランチの出力端子に接続された第２入力端子及びインターフェース回路の出力端子を構成する出力端子を有する減算器と、
   第１及び第２のブランチの一方の入力端子とインターフェース回路の入力端子との間に配置された第１のキャパシタンスと、第１及び第２のブランチの一方の出力端子に接続された第１入力端子、所定の値を有する調整信号を入力する第２入力端子及び第１キャパシタンスを流れる電流を制御する出力端子を有する第一の比較器とを具えるＤＣレベル調整ループと、
   を具えたインターフェース回路において、
   第１及び第２のブランチの入力端子を相互接続して、第１のキャパシタンスを経てインターフェース回路の入力端子に接続された接続点を形成し、且つ当該インターフェース回路は、更に、第１及び第２のサンプリングブランチと減算器との間に配置された制御手段であって、第１及び第２のブランチの出力端子の信号のレベルが基準レベルに対応するときアクティブにされ、減算器の第１及び第２入力端子の信号の値を、両値が等しくなるように調整する制御手段を具えていることを特徴とするインターフェース回路。
2. 前記制御手段は、
   第１及び第２のサンプリングブランチの出力端子にそれぞれ接続された第１及び第２入力端子と、第２のキャパシタンスを経て固定電圧端子に接続された出力端子を有する第２の比較器と、
   第１及び第２のサンプリングブランチの一方の出力端子に接続された信号入力端子と、減算器の第１及び第２入力端子の一方に接続された信号出力端子を有し、減算器の他方の入力端子は他方のサンプリングブランチの出力端子に接続し、更に第２比較器の出力端子に接続された制御入力端子を有し、該制御入力端子に入力される信号の値に依存する値を有する電位差をその信号入力端子と信号出力端子との間に発生させるオフセットモジュールと、
   を具えることを特徴とする請求項１記載のインターフェース回路。
3. 前記オフセットモジュールは、
   その信号入力端子と信号出力端子との間に配置された抵抗と、
   所定の値を有する制御信号が入力される第１入力端子と、オフセットモジュールの制御入力端子を構成する第２入力端子を有する第３の比較器と、
   前記抵抗の一端に接続された出力端子を有し、第３の比較器の出力の状態により制御された方向及び値を有する制御電流を供給する可変電流源と、
   を具えることを特徴とする請求項２記載のインターフェース回路。
4. 光を検出し、擬似周期性のアナログ電気信号に変換する検出装置と、
   前記アナログ電気信号を入力する入力端子とアナログビデオ信号を出力する出力端子を有する入力段と、
   ビデオ信号を入力する入力端子と出力端子を有する増幅器と、
   増幅器の出力信号を処理する処理装置と、
   を具えるビデオカメラにおいて、
   前記入力段が請求項１〜３の何れかに記載のインターフェース回路を具えることを特徴とするビデオカメラ。

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