[go: up one dir, main page]

JP3888439B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3888439B2
JP3888439B2 JP2002048322A JP2002048322A JP3888439B2 JP 3888439 B2 JP3888439 B2 JP 3888439B2 JP 2002048322 A JP2002048322 A JP 2002048322A JP 2002048322 A JP2002048322 A JP 2002048322A JP 3888439 B2 JP3888439 B2 JP 3888439B2
Authority
JP
Japan
Prior art keywords
assembly
substrate
semiconductor device
heat
radiator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002048322A
Other languages
English (en)
Other versions
JP2003249512A (ja
Inventor
敏紀 中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2002048322A priority Critical patent/JP3888439B2/ja
Priority to CNB031037798A priority patent/CN1316578C/zh
Priority to US10/371,441 priority patent/US6921683B2/en
Publication of JP2003249512A publication Critical patent/JP2003249512A/ja
Application granted granted Critical
Publication of JP3888439B2 publication Critical patent/JP3888439B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】
放熱体を備える半導体装置が知られている。放熱体は、ヒートシンクと呼ばれることが多い。ヒートシンクは、半導体チップを封止するときに、封止部に少なくとも一部を埋め込むことで設けられる。封止には、金型を使用するモールディング工程が適用されることが多い。ヒートシンクを設けることで、半導体装置の放熱性を向上させることができる。
【０００３】
従来のモールディング工程では、個片に切断された複数のヒートシンクのそれぞれを、封止部を形成するためのいずれかのキャビティに配置していた。すなわち、複数の個片のヒートシンクをばらばらに取り扱う必要があり、生産性に優れているとはいえなかった。
【０００４】
本発明は、上述した課題を解決するためのものであり、その目的は、放熱体を備える半導体装置の生産性を向上させることにある。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体装置の製造方法は、複数の放熱体となる板状の部分と前記複数の放熱体を個々に区画する帯状の突起部とが一体化するように１つの部材から形成されてなる集合体を、前記突起部が開口側を向くように型の凹部にセットし、
複数の半導体チップが平面的に並べられて搭載されてなる基板を、前記複数の半導体チップが前記凹部内に配置されるように前記型にセットし、
前記凹部に封止材を充填することで、前記複数の半導体チップを封止する封止部を形成するとともに、前記封止部を介して前記集合体を前記基板に取り付け、
前記基板、前記封止部及び前記集合体を、前記放熱体を備える個片に切断することを含み、
前記切断工程で、前記突起部の一部が前記個片の側部の一部として残るように、前記突起部の幅よりも薄い切断治具で、前記突起部の幅方向の中心軸を切断する。
【０００６】
本発明によれば、複数の放熱体が一体化してなる集合体を型にセットすることで、複数の放熱体を一括して基板に取り付けることができる。そのため、例えば、複数の放熱体を複数の半導体チップに対して一括して位置決めできるなど、放熱体を備える半導体装置の生産性を向上させることができる。
【０００７】
（２）この半導体装置の製造方法において、
前記（ａ）工程で、
前記集合体における前記放熱体の部分を、前記凹部の底面に接触させた状態でセットしてもよい。
【０００８】
これによって、放熱体を基板とは反対側において封止材から露出させることができる。したがって、半導体チップの放熱性を向上させることができる。また、集合体と型との接触部分には封止材が回り込まないので、封止材の付着による型のクリーニングの回数を減らすことができる。
【０００９】
（３）この半導体装置の製造方法において、
前記集合体の外周は、立ち上げ形成されてなり、
前記（ａ）工程で、
前記集合体における前記放熱体の部分を、前記立ち上げ部によって前記凹部の底面から浮かした状態でセットしてもよい。
【００１０】
これによって、放熱体を基板とは反対側において封止材で覆うことができる。
【００１１】
（４）この半導体装置の製造方法において、
前記集合体における前記放熱体の部分には、凸部が形成され、
前記（ａ）工程で、
前記集合体を、前記凸部を前記凹部の開口側に向けてセットしてもよい。
【００１２】
これによって、放熱体の凸部を半導体チップに向けて配置することができる。したがって、放熱体と半導体チップとの距離が小さくなるので、半導体チップの放熱性をさらに向上させることができる。
【００１３】
（５）この半導体装置の製造方法において、
前記凸部は、ハーフエッチングによって形成されてもよい。
【００１４】
（６）この半導体装置の製造方法において、
前記集合体の少なくともいずれか一方の面は、粗面に形成されてもよい。
【００１５】
これによれば、集合体の片面又は両面は、粗面に形成されている。例えば、放熱体の部分のうち封止材からの露出部を粗面にすれば、放熱体の露出面積を大きくできるので、半導体チップの放熱性をさらに向上させることができる。また、例えば、放熱体の部分のうち封止材との接触部を粗面にすれば、放熱体と封止材との密着性を向上させることができる。
【００１６】
（７）この半導体装置の製造方法において、
前記集合体における前記放熱体の部分には、複数の貫通穴が形成されてもよい。
【００１７】
これによって、貫通穴内にも封止材が入り込むので、放熱体と封止材との密着性を向上させることができる。
【００１８】
（８）この半導体装置の製造方法において、
前記（ｃ）工程後に、
（ｄ）前記封止部及び前記基板を、前記集合体ごと切断することで、前記放熱体を備える個片にすることをさらに含んでもよい。
【００１９】
（９）この半導体装置の製造方法において、
前記集合体には、前記（ｄ）工程での切断ラインに沿って、縦断面がほぼ連続する形状をなす突起部が形成され、
前記（ｄ）工程で、
前記突起部を切断することで、前記個片の上部及び側部に前記放熱体を露出させてもよい。
【００２０】
（１０）この半導体装置の製造方法において、
前記集合体には、複数の前記放熱体同士を連結し、前記放熱体を部分的に吊っている吊り部が形成されてもよい。
【００２１】
これによれば、放熱体を、半導体装置の平面的な一部に設けることができる。したがって、半導体装置の軽量化及び小型化を図ることができる。また、例えば、放熱体を、半導体チップにボンディングされるワイヤを避けて配置することができる。したがって、ワイヤの電気信号が、放熱体によって干渉するのを防止することができる。
【００２２】
（１１）この半導体装置の製造方法において、
前記吊り部は、前記（ｄ）工程での切断ラインに交差するように延びてなり、前記（ｄ）工程で、前記集合体のうち前記吊り部を切断してもよい。
【００２３】
これによれば、切断ラインと交差するように延びる吊り部を切断するので、簡単に集合体を切断することができ、半導体装置の品質の安定化を図ることができる。
【００２４】
（１２）この半導体装置の製造方法において、
前記集合体には、前記放熱体の外枠と、前記放熱体と前記外枠とを連結し前記放熱体を部分的に吊っている吊り部と、が形成されてもよい。
【００２５】
これによれば、集合体には放熱体の外枠が形成されている。したがって、集合体の強度を確保して、集合体を取り扱いやすくすることができる。
【００２６】
（１３）この半導体装置の製造方法において、
前記外枠は、前記（ｄ）工程での切断ラインに沿って延びてなり、
前記（ｄ）工程で、前記集合体のうち前記外枠を切断してもよい。
【００２７】
（１４）この半導体装置の製造方法において、
前記半導体チップの外形は、角形に形成され、
前記吊り部は、前記半導体チップの角部に対応する位置に形成されてもよい。
【００２８】
（１５）この半導体装置の製造方法において、
前記集合体における前記放熱体の部分の外形は、角形に形成され、
前記吊り部は、前記放熱体の部分における複数の角部を吊っていてもよい。
【００２９】
（１６）この半導体装置の製造方法において、
前記集合体における前記放熱体の部分は、前記吊り部によって所定方向にシフトしてなり、
前記（ａ）工程で、
前記放熱体のシフトした側を、前記凹部の開口側に向けてセットしてもよい。
【００３０】
これによって、放熱体を基板とは反対側において封止材で覆うことができる。また、放熱体を半導体チップに近づけることができるので、半導体チップの放熱性をさらに向上させることができる。
【００３１】
（１７）本発明に係る半導体装置は上記方法によって製造されてなる。
【００３２】
（１８）本発明に係る半導体装置は、基板と、
前記基板に平面的に並べて搭載された複数の半導体チップと、
前記基板上で前記複数の半導体チップを一括封止してなる封止部と、
前記半導体チップの放熱体となる部分を複数含み、前記複数の放熱体の部分が一体化してなる集合体と、
を含む。
【００３３】
（１９）この半導体装置において、
前記集合体は、前記基板とは反対側において前記封止部から露出してもよい。
【００３４】
（２０）この半導体装置において、
前記集合体の少なくとも一部は、前記基板とは反対側において前記封止部で覆われてもよい。
【００３５】
（２１）本発明に係る回路基板は、上記半導体装置が実装されてなる。
【００３６】
（２２）本発明に係る電子機器は、上記半導体装置を有する。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００３８】
（第１の参考例）
図１〜図６は、本発明の第１の参考例に係る半導体装置の製造方法を示す図である。まず、図１に示すように、基板１０に複数の半導体チップ２０を搭載する。基板１０は、個片になると半導体装置のインターポーザとなる。
【００３９】
基板１０は、有機系（ポリイミド基板）又は無機系（セラミック基板、ガラス基板）のいずれの材料から形成されてもよく、これらの複合構造（ガラスエポキシ基板）から形成されてもよい。基板１０の平面形状は限定されないが、図１に示すように矩形をなすことが多い。基板１０は、単層又は多層基板のいずれでもよい。
【００４０】
基板１０には、複数の半導体チップ２０を搭載するために、複数の搭載領域１２が設けられている。搭載領域１２は、基板１０のいずれか一方又は両方の面に形成されている。図１に示す例では、複数の搭載領域１２は、基板１０の面上で複数行複数列（マトリクス状）に配列されている。
【００４１】
基板１０は、複数の配線からなる配線パターン１４（図３参照）を有する。詳しくは、配線パターン１４は、各搭載領域１２に形成されている。基板１０には、一方の面と他方の面とを電気的に接続するための複数の貫通孔１６（図３参照）が形成されていてもよい。貫通孔１６は、導電材料で埋められてもよいし、内壁面にメッキされてスルーホールとなっていてもよい。こうすることで、基板１０の両面から電気的な接続を図ることができる。
【００４２】
半導体チップ２０の形状は限定されないが、図１に示すように直方体（立方体を含む）をなすことが多い。半導体チップ２０は、図示しないトランジスタやメモリ素子などからなる集積回路が形成されている。半導体チップ２０は、集積回路と電気的に接続した少なくとも１つ（多くの場合複数）の電極（図示しない）を有する。電極は、半導体チップ２０の面の端部に、外形の２辺又は４辺に沿って配置されてもよいし、面の中央部に形成されてもよい。電極は、アルミニウム系又は銅系の金属で形成されてもよい。また、半導体チップ２０には、電極の中央部を避けて端部を覆って、パッシベーション膜（図示しない）が形成されている。パッシベーション膜は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。
【００４３】
図１に示すように、基板１０の複数の搭載領域１２のそれぞれに、半導体チップ２０を搭載する。複数の半導体チップ２０を基板１０に平面的に並べる。半導体チップ２０を、電極を上に向けてボンディング（フェースアップボンディング）する。半導体チップ２０を接着剤で基板１０に接着してもよい。
【００４４】
図２に示すように、半導体チップ２０と配線パターン１４と電気的に接続する。ワイヤ２４によって両者の電気的な接続を図ってもよい。その場合、ボールバンプ法を適用してもよい。すなわち、ツール（例えばキャピラリ）の外部に引き出したワイヤ２４の先端部をボール状に溶融させ、その先端部を電極に熱圧着する（超音波振動も併用すると好ましい）ことで、ワイヤ２４を電極２２に電気的に接続してもよい。例えば、ワイヤ２４を、半導体チップ２０の電極２２にボンディングした後、基板１０の配線パターン１４にボンディングしてもよい。その場合、図３に示すように、電極２２上にバンプが形成される。
【００４５】
図２に示すように、複数の放熱体（半導体チップ２０の熱を放射するもの）を含む集合体３０を用意する。複数の放熱体３２は一体化されてなる。集合体３０は、個片になると半導体チップ２０の放熱体３２となる（図６参照）。放熱体３２は、ヒートシンクと呼ぶこともできる。集合体３０は、熱交換に適した材料で形成されることが好ましいが、その材料は限定されない。例えば、銅系又は鉄系の材料で形成してもよい。図２に示す例では、集合体３０は、板状に形成されている。これによれば、加工が簡単であるので、コストを抑えることができる。集合体３０は、１つの部材を一体的に加工してもよいし、複数の部材を組み合わせることで形成してもよい。例えば、ハーフエッチングやメッキ法（電解又は無電解メッキ）などで化学的に加工してもよく、プレス加工や切断加工などで機械的に加工してもよい。
【００４６】
集合体３０には、図示しない金属皮膜（例えばメッキ皮膜）が形成されてもよい。例えば、集合体３０のうち、外部に露出する部分（図４では封止部から露出する部分）に金属皮膜が形成されてもよい。集合体３０が銅系の材料で形成される場合には、金属皮膜としてニッケルメッキが施されてもよい。こうすることで、集合体３０（放熱体３２）の熱伝導を高めることができる。
【００４７】
本参考例では、型４０を使用して、基板１０上の複数の半導体チップ２０を封止するとともに、集合体３０を基板１０に取り付ける。
【００４８】
型４０は凹部４２を有する。型４０は、金型であってもよい。凹部４２は、複数の半導体チップ２０を収容できる大きさ（幅及び深さ）で形成されている。凹部４２の底面４４は、平らな面であってもよい。
【００４９】
図３に示すように、集合体３０を型４０の凹部４２にセットする。集合体３０の平面形状を、凹部４２の平面形状（例えば底面４４の形状）に対応させて（例えば同一形状に）形成すれば、集合体を凹部４２に投げ込むだけで、簡単にセットすることができる。
【００５０】
図３に示す例では、集合体３０（放熱体３２となる部分）を、凹部４０の底面４４に接触させた状態でセットしている。詳しくは、板状をなす集合体３０の一方の面を、凹部４２の底面４４に接触させた状態でセットする。これによって、図４に示すように、放熱体３２を基板１０とは反対側において封止材から露出させることができる。したがって、半導体チップ２０の放熱性を向上させることができる。また、集合体３０と型４０との接触部分には封止材が回り込まないので、封止材の付着による型４０のクリーニングの回数を減らすことができる。
【００５１】
次に、基板１０を型４０にセットする。その場合、複数の半導体チップ２０を凹部４２内に配置する。そして、凹部４２に封止材を流し込むことで、複数の半導体チップ２０を一括封止する。封止材には、樹脂を使用すればよい。その場合、樹脂はモールド樹脂と呼ぶこともできる。これによれば、複数の半導体チップ２０を一括封止するので、生産性を向上させることができる。
【００５２】
こうして、複数の半導体チップ２０と、集合体３０と、の間に封止材を設ける。集合体３０は、封止材に接着される。すなわち、封止材の充填によって、基板１０に集合体３０を取り付けることができる。
【００５３】
こうして、図４に示すように、複数の半導体チップ２０を内蔵する半導体装置１を製造することができる。半導体装置１は、基板１０と、複数の半導体チップ２０と、複数の半導体チップ２０を封止する封止部５０と、複数の放熱体３２の部分が一体化されてなる集合体３０と、を含む。図４に示す例では、集合体３０は、基板１０とは反対側において封止部５０から露出している。半導体装置１は、その後の工程で個片に切断される。すなわち、半導体装置１は、複数の個片の半導体装置３（図６参照）を製造するための中間製品である。
【００５４】
半導体装置１を切断する工程の前に、図４に示すように、基板１０に複数の外部端子５２を設けてもよい。この時点では、複数の半導体装置３に一括して外部端子５２を設けることができるので生産性に優れる。外部端子５２は、ハンダボールであってもよい。外部端子５２は、基板１０の配線パターン１４のランド部上に設けてもよい。図４に示す例では、外部端子５２は、スルーホールの位置に配置されている。
【００５５】
次に、図５に示すように、半導体装置１（複数の半導体チップ２０を内蔵する）を切断する。詳しくは、封止部５０及び基板１０を、集合体３０ごと切断する。切断治具（例えばシリコンウェハの切断に使用されるブレード）５４によって切断してもよい。図５に示すように、集合体３０の側から切断してもよく、あるいは基板１０の側から切断してもよい。予め切断ラインＬ（例えば２点鎖線に示すライン）を形成しておけば、切断の位置決めが容易になる。
【００５６】
こうして、図６に示すように、放熱体３２を備える個片の半導体装置３を製造することができる。半導体装置３は、基板１１と、半導体チップ２０と、半導体チップ２０を封止する封止部５１と、放熱体３２と、を含む。図６に示す例では、放熱体３２は、基板１０とは反対側において封止部５０から露出している。
【００５７】
本参考例の半導体装置の製造方法によれば、複数の放熱体３２を含む集合体３０を型４０にセットすることで、複数の放熱体３２を一括して基板１０に取り付けることができる。そのため、例えば、複数の放熱体３２を複数の半導体チップ２０に対して一括して位置決めできるなど、放熱体３２を備える半導体装置の生産性を向上させることができる。
【００５８】
本参考例に係る半導体装置は、上述の製造方法から選択したいずれかの特定事項から導かれる構成を含み、本参考例に係る半導体装置の効果は上述の効果を備える。図４に示すように、本参考例に係る半導体装置は、上述の製造方法の過程で製造されるものを含む。
【００５９】
本発明は、実施の形態に限定されるものではなく、様々な形態に適用可能である。以下の実施の形態の説明では、参考例と共通する事項（構成、作用、機能及び効果）は省略する。なお、本発明は、複数の参考例及び実施の形態を組み合わせることで達成される事項も含む。
【００６０】
（第２の参考例）
図７及び図８は、第２の参考例の個片の半導体装置を示す図である。本参考例では、集合体（図７及び図８では切断後の放熱体）の形態が上述と異なっている。詳しくは、集合体の少なくとも一方の面（片面又は両面）は、粗面に形成されている。
【００６１】
図７に示すように、集合体６０における基板１０を向く側の面６４が、粗面になっていてもよい。集合体６０の面６４を、その平坦性をなくすように荒らしてもよい。集合体６０の面６４は、サンドブラストを用いて機械的に、又はプラズマ、紫外線、オゾン等を用いて物理的に、エッチング材を用いて化学的に荒らすことができる。また、ディンプル加工することで粗面を形成することもできる。なお、少なくとも集合体６０の放熱体６２の部分が粗面に形成されていればよい。
【００６２】
これによれば、集合体６０（又は放熱体６２）における基板１０を向く側は、封止材（又は封止部５１）との接触部となる。そのため、集合体６０と封止材との接着面積を増大させたり、物理的、化学的な接着力を増大させたりして、両者の密着性を向上させることができる。
【００６３】
図８に示すように、集合体７０における基板１０とは反対側の面７４が、粗面になっていてもよい。図８に示す例では、集合体７０の面７４は、封止材から露出している。少なくとも集合体７０の放熱体７２の部分が粗面に形成されていればよい。
【００６４】
これによれば、集合体７０（又は放熱体７２）における基板１０とは反対側の面７４を粗面にすることで、露出面積を大きくすることができる。そのため、半導体チップの放熱性をさらに向上させることができる。
【００６５】
図示する例とは別に、集合体の両面（少なくとも放熱体となる部分の両面）を粗面に形成してもよい。こうすることで、上述の両方の効果を達成することができる。
【００６６】
（第３の参考例）
図９は、第３の参考例の個片の半導体装置を示す図である。本参考例では、集合体８０（図９では切断後の放熱体８２）には、複数の貫通穴８４が形成されている。貫通穴８４は、集合体８０の基板１０を向く面とそれとは反対の面とを貫通している。貫通穴８４は、集合体８０の少なくとも放熱体８２の部分に形成される。複数の貫通穴８４は、エッチング等で化学的に、又はドリル等で物理的に形成してもよい。
【００６７】
集合体８０に貫通穴８４を形成することで、貫通穴８４内にも封止材が入り込むので、集合体８０（又は放熱体８２）と封止材（又は封止部５１）との密着性を向上させることができる。
【００６８】
（第４の参考例）
図１０及び図１１は、第４の参考例の半導体装置の製造方法を示す図である。本参考例では、集合体９０には、凸部９４が形成されている。
【００６９】
図１０に示すように、凸部９４を、型４０の凹部４２の開口側に向けてセットする。すなわち、凸部９４を半導体チップ２０に対向させる。
【００７０】
集合体９０の複数の放熱体９２となる部分に、凸部９４を形成する。すなわち、１つの凸部９４を、いずれか１つの半導体チップ２０に対応するように形成する。凸部９４の平面形状は、半導体チップ２０の平面形状よりも小さくてもよい。例えば、図１０に示すように、半導体チップ２０の各辺に沿って複数の電極２２が並ぶ場合に、凸部９４は、複数の電極２２で囲まれた領域の内側に配置されるような平面形状を有してもよい。これによれば、凸部９４をワイヤ２４を避けて配置できるので、集合体９０とワイヤ２４との接触を回避することができる。また、ワイヤ２４のループ高さに制限されずに、放熱体９２を凸部９４により部分的に厚くすることができるので、半導体チップ２０の放熱性を向上させることができる。なお、図１０に示すように、凸部９４は、半導体チップ２０の面と非接触となるようにしてもよい。
【００７１】
集合体９０への凸部９４の形成方法は、例えば、ハーフエッチング法を適用して形成してもよい。あるいは、メッキ法を形成してもよい。それらの場合、集合体９０は、１つの部材で形成される。これらとは別に、集合体９０の放熱体９２となる部分に、別の部材（同一材料であるか別材料であるかを問わない）を取り付けることで、集合体９０に凸部９４を設けてもよい。その場合、両者を、溶接、接着又は機械的接合（かしめ加工など）によって取り付けてもよい。
【００７２】
その後、所定の工程（封止工程及び切断工程）を行い、図１１に示す個片の半導体装置を得ることができる。
【００７３】
本参考例によれば、放熱体９２の凸部９４を半導体チップ２０に向けて配置する。したがって、放熱体９２と半導体チップ２０との距離が小さくなるので、半導体チップ２０の放熱性をさらに向上させることができる。
【００７４】
（第５の参考例）
図１２及び図１３は、第５の参考例の半導体装置の製造方法を示す図である。本参考例では、集合体１００の外周端部には、立ち上げ部１０４が形成されている。すなわち、集合体１００の外周は、立ち上げ形成されている。
【００７５】
図１２に示すように、集合体１００の放熱体１０２の部分を、立ち上げ部１０４によって、凹部４２の底面４４から浮かした状態でセットする。図１２に示す例では、集合体１００は、立ち上げ部１０４を除く部分で、凹部４２の底面４４に非接触になっている。
【００７６】
立ち上げ部１０４は、集合体１００の外周端部の全てに設けられてもよく、部分的（例えば矩形の集合体１００の角部又は対向する２辺）に設けられてもよい。立ち上げ部１０４の形成方法は、例えば、ハーフエッチング法、メッキ法又は機械的な絞り加工を施すことで、１つの部材から形成してもよい。あるいは、集合体１００の外周端部に、別の部材（同一材料であるか別材料であるかを問わない）を取り付けることで、立ち上げ部１０４を設けてもよい。
【００７７】
その後、所定の工程（封止工程及び切断工程）を行い、図１３に示す個片の半導体装置を得ることができる。放熱体１０４は、凹部４２の底面４４から浮いた状態で封止されるので、図１３に示すように、放熱体１０４を基板１０とは反対側において封止材で覆うことができる。こうすることで、放熱体１０２を外部に露出させずに、半導体チップ２０の放熱性を向上させることができる。なお、図１３に示すように、放熱体１０２は、半導体装置の側部から露出してもよい。
【００７８】
（本発明の実施の形態）
図１４及び図１５は、本発明の実施の形態の半導体装置の製造方法を示す図である。本実施の形態では、集合体１１０には、切断ラインＬ（図５参照）に沿って、縦断面がほぼ連続する形状をなす突起部１１４が形成されている。すなわち、集合体１１０の平面視において、突起部１１４は切断ラインＬに沿って延びる帯状（所定幅を有する）をなし、突起部１１４によって区画された領域が放熱体１１２となる。突起部１１４の幅は、切断工程での切断治具５４（図５参照）の刃の幅よりも大きいことが好ましい。こうすることで、突起部１１４の中心軸を簡単に切断することができる。
【００７９】
図１４に示すように、突起部１１４を、型４０の凹部４２の開口側に向けてセットする。すなわち、突起部１１４を基板１０側に向けてセットする。図１４に示す例では、突起部１１４には、突起の先端部が細くなるテーパが付されている。
【００８０】
図１４に示すように、集合体１１０の突起部１１４とは反対側に窪み１１６が形成されてもよい。窪み１１６は、縦断面がほぼ連続する形状をなしている。すなわち、集合体１１０の平面視において、窪み１１６は切断ラインＬに沿って延びる溝になっている。図１４に示す例では、窪み１１６には、開口が広くなるテーパが付されている。こうすることで、例えば、集合体１１０を窪み１１６の側から切断する場合に、切断治具５４の刃の位置を窪み１１６（又は突起部１１４）の中心軸に合わせることができるので、正確に切断することが可能になる。なお、窪み１１６には、封止材は充填されなくてもよい。
【００８１】
集合体１１０への突起部１１４（及び窪み１１６）の形成方法は、機械的な絞り加工を施すことで、１つの部材から形成してもよい。あるいは、別部材を取り付けることで形成してもよい。
【００８２】
その後、所定の工程（封止工程及び切断工程）を行い、図１５に示す個片の半導体装置を得ることができる。切断工程では、突起部１１４（又は窪み１１６）を切断するので、個片の半導体装置の上部１１３及び側部１１５には、放熱体１１２が露出する。図１５に示す例では、放熱体１１２は、角錐台形状の一部を構成している。変形例として、放熱体１１２は、球体の一部（例えば半球）を構成してもよい。
【００８３】
これによれば、放熱体１１２は、半導体チップ２０を囲むように設けるので、半導体チップ２０の放熱性をさらに向上させることができる。また、窪み１１６を形成することで、切断ラインＬの位置を認識することができるので、切断の位置決めが容易になる。
【００８４】
（第６の参考例）
図１６〜図２１は、第６の参考例の半導体装置の製造方法を示す図である。本参考例では、集合体１２０は、複数の放熱体１２２と、放熱体１２２を部分的に吊っている吊り部１２４と、放熱体１２２の外枠１２６と、を含む。本参考例では、集合体１２０は、半導体装置のパッケージングに使用されるリードフレームの構造に類似する構造をなしている。
【００８５】
集合体１２０は、板材を加工することで、図１６に示す形状に形成してもよい。その場合、エッチングによって化学的に加工してもよいし、プレス及び打ち抜きによって物理的に加工してもよい。例えば、リードフレームを製造する工程を適用して形成してもよい。
【００８６】
放熱体１２２の平面形状は、半導体チップ２０の平面形状よりも小さくてもよい。例えば、半導体チップ２０の各辺に沿って複数の電極が並ぶ場合に、放熱体１２２は、複数の電極で囲まれた領域の内側に配置されるような平面形状を有してもよい。こうすることで、少なくとも放熱体１２２とワイヤ２４との接触を回避することができる。また、ワイヤ２４のループ高さに制限されずに、放熱体１２２を厚く形成することができるので、半導体チップ２０の放熱性を向上させることができる。なお、放熱体１２２は、半導体チップ２０の面と非接触となるようにしてもよい。
【００８７】
放熱体１２２は、角形（三角形、四角形及びその他の多角形）に形成されてもよい。例えば、放熱体１２２は、矩形をなす半導体チップ２０（図１６では２点鎖線で示されている）の相似形状をなしてもよい。あるいは、放熱体１２２は、円形又はその他の形状をなしても構わない。
【００８８】
１つの放熱体１２２は、複数の吊り部１２４で吊られていることが好ましい。吊り部１２４は、複数の放熱体１２２同士を連結する。吊り部１２４は、半導体チップ２０の角部に対応する位置で、放熱体１２２を吊っていてもよい。こうすることで、吊り部１２４を、半導体チップ２０にボンディングされるワイヤ２４を避けて配置して、両者の接触を回避することができる。吊り部１２４は、角形をなす放熱体１２２の複数の角部を吊ってもよく、図１６に示す例では、矩形をなす放熱体１２２の４つの角部を吊っている。
【００８９】
放熱体１２２の外枠１２６は、切断ラインＬに沿って延びている。すなわち、集合体１２０は、封止工程後に外枠１２６に沿って切断される。外枠１２６を設けることで、集合体１２０の強度を確保して、集合体１２０を取り扱いやすくすることができる。
【００９０】
図１７は、図１６に示すXVII−XVII線断面図である。図１７に示すように、放熱体１２２の部分を、吊り部１２４によって所定方向（放熱体１２２の一方の面（図１７では上面）を向く方向）にシフトさせてもよい。吊り部１２４を屈曲させることで、放熱体１２２をシフトさせることができる。
【００９１】
図２０に示すように、上述の集合体１２０を、型４０の凹部４２にセットする。詳しくは、放熱体１２２のシフトした側を、凹部４２の開口側に向けてセットする。これによって、放熱体１２２を基板１０とは反対側において封止材で覆うことができる。また、放熱体１２２を半導体チップ２０に近づけることができるので、半導体チップ２０の放熱性をさらに向上させることができる。
【００９２】
その後、所定の工程（封止工程及び切断工程）を行い、図２１に示す個片の半導体装置を得ることができる。
【００９３】
本参考例によれば、放熱体１２２を、半導体装置の平面的な一部に設けることができる。したがって、半導体装置の軽量化及び小型化を図ることができる。また、例えば、放熱体１２２を、半導体チップ２０にボンディングされるワイヤ２４を避けて配置することができる。したがって、ワイヤ２４の電気信号が、放熱体１２２によって干渉するのを防止することができる。
【００９４】
図１８及び図１９は、集合体の変形例を示す図である。
【００９５】
図１８に示すように、集合体１３０は、複数の放熱体１３２、吊り部１３４及び外枠１３６を含み、外周端部に形成された立ち上げ部１３８をさらに含んでもよい。その場合、集合体１３０の放熱体１３２の部分を、立ち上げ部１３８によって、凹部の底面から浮かした状態でセットする。なお、立ち上げ部１３８の事項は、第５の参考例で説明した通りである。
【００９６】
図１９に示すように、集合体１４０は、複数の放熱体１４２、吊り部１４４及び外枠１４６を含み、放熱体１４２をシフトさせなくてもよい。なお、図１９に示すように、放熱部１４２が他の部分よりも突起する場合には、突起する方向（図１９では下方向）を基板１０側に向けてもよい。
【００９７】
（第７の参考例）
図２２は、第７の参考例で使用される集合体を示す図である。本参考例では、第６の参考例と比べて、外枠が省略されている。すなわち、集合体１５０は、複数の放熱体１５２と、放熱体１５２を部分的に吊っている吊り部１５４と、を含む。放熱体１５２及び吊り部１５４の事項は上述した通りである。
【００９８】
図２２に示すように、吊り部１５４は、切断ラインＬに交差する方向に延びている。そして、切断ラインＬには、吊り部１５４のみが配置される。これによれば、切断ラインＬと交差するように延びる吊り部１５４を切断するので、簡単に集合体１５０を切断することができ、半導体装置の品質の安定化を図ることができる。すなわち、集合体１５０の切断くずを残さずに、切断工程を行うことができる。
【００９９】
図２３は、上述の実施の形態を適用した回路基板が示されている。半導体装置３は、回路基板１０００に実装されている。回路基板１０００には、例えば、ガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には例えば銅等からなる配線パターンが所望の回路となるように形成されていて、配線パターンと半導体装置３の外部端子とが接合されている。
【０１００】
本発明の実施の形態に係る半導体装置を有する電子機器として、図２４にはノート型パーソナルコンピュータ２０００が示され、図２５には携帯電話３０００が示されている。
【０１０１】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】 図１は、本発明の第１の参考例を示す図である。
【図２】 図２は、本発明の第１の参考例を示す図である。
【図３】 図３は、本発明の第１の参考例を示す図である。
【図４】 図４は、本発明の第１の参考例を示す図である。
【図５】 図５は、本発明の第１の参考例を示す図である。
【図６】 図６は、本発明の第１の参考例を示す図である。
【図７】 図７は、本発明の第２の参考例を示す図である。
【図８】 図８は、本発明の第２の参考例を示す図である。
【図９】 図９は、本発明の第３の参考例を示す図である。
【図１０】 図１０は、本発明の第４の参考例を示す図である。
【図１１】 図１１は、本発明の第４の参考例を示す図である。
【図１２】 図１２は、本発明の第５の参考例を示す図である。
【図１３】 図１３は、本発明の第５の参考例を示す図である。
【図１４】 図１４は、本発明の実施の形態を示す図である。
【図１５】 図１５は、本発明の実施の形態を示す図である。
【図１６】 図１６は、本発明の第６の参考例を示す図である。
【図１７】 図１７は、本発明の第６の参考例を示す図である。
【図１８】 図１８は、本発明の第６の参考例の変形例を示す図である。
【図１９】 図１９は、本発明の第６の参考例の変形例を示す図である。
【図２０】 図２０は、本発明の第６の参考例を示す図である。
【図２１】 図２１は、本発明の第６の参考例を示す図である。
【図２２】 図２２は、本発明の第７の参考例を示す図である。
【図２３】 図２３は、本発明の実施の形態に係る回路基板を示す図である。
【図２４】 図２４は、本発明の実施の形態に係る電子機器を示す図である。
【図２５】 図２５は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 基板
２０ 半導体チップ
３０ 集合体
３２ 放熱体
４０ 型
４２ 凹部
４４ 底面
５０ 封止部
６０ 集合体
６２ 放熱体
７０ 集合体
７２ 放熱体
８０ 集合体
８２ 放熱体
８４ 貫通穴
９０ 集合体
９２ 放熱体
９４ 凸部
１００ 集合体
１０２ 放熱体
１０４ 立ち上げ部
１１０ 集合体
１１２ 放熱体
１１３ 上部
１１４ 突起部
１１５ 側部
１２０、１３０、１４０、１５０ 集合体
１２２、１３２、１４２、１５２ 放熱体
１２４、１３４、１４４、１５４ 吊り部
１２６、１３６、１４６ 外枠
１３８ 立ち上げ部

Claims (1)

  1. 複数の放熱体となる板状の部分と前記複数の放熱体を個々に区画する帯状の突起部とが一体化するように１つの部材から形成されてなる集合体を、前記突起部が開口側を向くように型の凹部にセットし、
    複数の半導体チップが平面的に並べられて搭載されてなる基板を、前記複数の半導体チップが前記凹部内に配置されるように前記型にセットし、
    前記凹部に封止材を充填することで、前記複数の半導体チップを封止する封止部を形成するとともに、前記封止部を介して前記集合体を前記基板に取り付け、
    前記基板、前記封止部及び前記集合体を、前記放熱体を備える個片に切断することを含み、
    前記切断工程で、前記突起部の一部が前記個片の側部の一部として残るように、前記突起部の幅よりも薄い切断治具で、前記突起部の幅方向の中心軸を切断する半導体装置の製造方法。
JP2002048322A 2002-02-25 2002-02-25 半導体装置の製造方法 Expired - Fee Related JP3888439B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002048322A JP3888439B2 (ja) 2002-02-25 2002-02-25 半導体装置の製造方法
CNB031037798A CN1316578C (zh) 2002-02-25 2003-02-19 半导体装置及其制造方法、电路板和电子仪器
US10/371,441 US6921683B2 (en) 2002-02-25 2003-02-24 Semiconductor device and manufacturing method for the same, circuit board, and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002048322A JP3888439B2 (ja) 2002-02-25 2002-02-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003249512A JP2003249512A (ja) 2003-09-05
JP3888439B2 true JP3888439B2 (ja) 2007-03-07

Family

ID=27784559

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002048322A Expired - Fee Related JP3888439B2 (ja) 2002-02-25 2002-02-25 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US6921683B2 (ja)
JP (1) JP3888439B2 (ja)
CN (1) CN1316578C (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071670A (ja) * 2002-08-02 2004-03-04 Fuji Photo Film Co Ltd Ｉｃパッケージ、接続構造、および電子機器
TWI239080B (en) * 2002-12-31 2005-09-01 Advanced Semiconductor Eng Semiconductor chip package and method for the same
TW587325B (en) * 2003-03-05 2004-05-11 Advanced Semiconductor Eng Semiconductor chip package and method for manufacturing the same
JP2007508710A (ja) * 2003-10-17 2007-04-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ リードフレームを利用したワイヤボンディングされた電子パッケージの両面冷却方法及びこの方法により作製されたデバイス
JP2006114636A (ja) * 2004-10-13 2006-04-27 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
TWI249232B (en) * 2004-10-20 2006-02-11 Siliconware Precision Industries Co Ltd Heat dissipating package structure and method for fabricating the same
US20060154393A1 (en) * 2005-01-11 2006-07-13 Doan Trung T Systems and methods for removing operating heat from a light emitting diode
US7851268B2 (en) * 2005-04-09 2010-12-14 Stats Chippac Ltd. Integrated circuit package system using heat slug
US7829986B2 (en) * 2006-04-01 2010-11-09 Stats Chippac Ltd. Integrated circuit package system with net spacer
US8039365B2 (en) * 2006-07-11 2011-10-18 Stats Chippac Ltd. Integrated circuit package system including wafer level spacer
US8211749B2 (en) 2006-08-18 2012-07-03 Stats Chippac Ltd. Integrated circuit package system with waferscale spacer
JP4277036B2 (ja) * 2006-09-29 2009-06-10 Ｔｄｋ株式会社 半導体内蔵基板及びその製造方法
DE102007012155B4 (de) * 2007-03-12 2015-01-22 Intel Mobile Communications GmbH Formkörper und Nutzen mit Halbleiterchips und Verfahren zur Herstellung des Nutzens
US8067256B2 (en) * 2007-09-28 2011-11-29 Intel Corporation Method of making microelectronic package using integrated heat spreader stiffener panel and microelectronic package formed according to the method
TWI360207B (en) * 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
JP2009140962A (ja) * 2007-12-03 2009-06-25 Panasonic Corp 半導体装置およびその製造方法
JP2009188392A (ja) * 2008-01-08 2009-08-20 Toppan Printing Co Ltd 半導体装置及び半導体装置の製造方法
US7998791B2 (en) * 2008-02-01 2011-08-16 National Semiconductor Corporation Panel level methods and systems for packaging integrated circuits with integrated heat sinks
JP5259336B2 (ja) * 2008-10-23 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TWI372454B (en) * 2008-12-09 2012-09-11 Advanced Semiconductor Eng Quad flat non-leaded package and manufacturing method thereof
JP2010232471A (ja) * 2009-03-27 2010-10-14 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
TWI466259B (zh) * 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
TWI405306B (zh) * 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US8848375B2 (en) * 2009-09-24 2014-09-30 Lear Corporation System and method for reduced thermal resistance between a power electronics printed circuit board and a base plate
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8378466B2 (en) 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) * 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
JP2011187659A (ja) * 2010-03-08 2011-09-22 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8012799B1 (en) * 2010-06-08 2011-09-06 Freescale Semiconductor, Inc. Method of assembling semiconductor device with heat spreader
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
KR20140029826A (ko) * 2012-08-30 2014-03-11 삼성전자주식회사 반도체 패키지 및 이를 제조하는 방법
TW201436128A (zh) * 2013-03-14 2014-09-16 矽品精密工業股份有限公司 散熱結構、半導體封裝件及其製法
US9230878B2 (en) 2013-04-12 2016-01-05 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Integrated circuit package for heat dissipation
JP2015082547A (ja) * 2013-10-22 2015-04-27 セイコーエプソン株式会社 回路モジュール及びその製造方法
JP6605382B2 (ja) * 2016-03-30 2019-11-13 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
EP3255665B1 (en) * 2016-06-08 2022-01-12 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Electronic device with component carrier and method for producing it
EP3302006A1 (en) 2016-09-30 2018-04-04 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier comprising at least one heat pipe and method for producing said component carrier
US10181433B2 (en) * 2017-03-10 2019-01-15 Microsoft Technology Licensing, Llc Apparatus and method of tunable heat sink
KR102653165B1 (ko) 2018-11-22 2024-04-01 삼성전자주식회사 반도체 장치, 반도체 칩 및 반도체 기판의 반도체 기판의 소잉 방법
CN109863596B (zh) * 2019-01-22 2020-05-26 长江存储科技有限责任公司 集成电路封装结构及其制造方法
TWI779811B (zh) * 2021-09-01 2022-10-01 豪傑長宏科技有限公司 用於半導體晶片封裝的複合式封閉型金屬蓋板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU637874B2 (en) * 1990-01-23 1993-06-10 Sumitomo Electric Industries, Ltd. Substrate for packaging a semiconductor device
JP2647795B2 (ja) * 1992-12-03 1997-08-27 日本バルカー工業株式会社 マークプレートの加熱融着方法
US5482898A (en) * 1993-04-12 1996-01-09 Amkor Electronics, Inc. Method for forming a semiconductor device having a thermal dissipator and electromagnetic shielding
JPH07321246A (ja) 1994-05-19 1995-12-08 Shinko Electric Ind Co Ltd 半導体装置
JPH1126658A (ja) 1997-07-09 1999-01-29 Rohm Co Ltd Ｂｇａ型半導体装置のパッケージ構造
US5869897A (en) * 1997-10-22 1999-02-09 Ericcson, Inc. Mounting arrangement for securing an intergrated circuit package to heat sink
TW388976B (en) * 1998-10-21 2000-05-01 Siliconware Precision Industries Co Ltd Semiconductor package with fully exposed heat sink
TW400631B (en) * 1999-01-06 2000-08-01 Walsin Advanced Electronics Chip package structure
JP3776624B2 (ja) * 1999-04-02 2006-05-17 信越半導体株式会社 両面同時研削装置およびカップ型砥石並びに両面同時研削方法
JP3467454B2 (ja) * 2000-06-05 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1441472A (zh) 2003-09-10
US6921683B2 (en) 2005-07-26
JP2003249512A (ja) 2003-09-05
US20030164549A1 (en) 2003-09-04
CN1316578C (zh) 2007-05-16

Similar Documents

Publication Publication Date Title
JP3888439B2 (ja) 半導体装置の製造方法
JP2003249607A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US10204848B2 (en) Semiconductor chip package having heat dissipating structure
US10170458B2 (en) Manufacturing method of package-on-package structure
US9472485B2 (en) Hybrid thermal interface material for IC packages with integrated heat spreader
CN102479762B (zh) 散热增益型半导体组件
US7994633B2 (en) Substrate for electrical device
US6781242B1 (en) Thin ball grid array package
TWI453838B (zh) 具有散熱器之無引線封裝
US20030178719A1 (en) Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
TW201436130A (zh) 具有內建散熱座及增層電路之散熱增益型線路板
TW200415766A (en) Thermally enhanced semiconductor package with EMI shielding
TW202127591A (zh) 半導體結構及其製造方法
CN101877334B (zh) 具散热增益的半导体装置
JPH09293808A (ja) 半導体装置
TW202234530A (zh) 半導體裝置及其製造方法
JP2005079489A (ja) 半導体装置
JP2003258009A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2003110080A (ja) 半導体装置
JPH06204385A (ja) 半導体素子搭載ピングリッドアレイパッケージ基板
CN107958883A (zh) 具有散热座的散热增益型面对面半导体组件及制作方法
JP2005019814A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH09148482A (ja) 半導体装置
KR100260996B1 (ko) 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법
JPH0936276A (ja) 半導体パッケージ用基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041014

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061017

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061121

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees