JP3880416B2

JP3880416B2 - アクティブマトリクス基板

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Publication number: JP3880416B2
Application number: JP2002035896A
Authority: JP
Inventors: 英彦山下
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-02-13
Filing date: 2002-02-13
Publication date: 2007-02-14
Anticipated expiration: 2022-02-13
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Description

【０００１】
【発明の属する技術分野】
本発明は、ソースライン駆動回路を備えるアクティブマトリクス基板に関する。例えば、ソースバスラインへのデータの最終出力段に増幅器を有するソースライン駆動回路を備えるアクティブマトリクス基板に関する。
【０００２】
【従来の技術】
従来の駆動回路を内蔵した電気光学装置、例えば駆動回路一体型液晶表示装置を図１４を参照しながら説明する。絵素トランジスタ１と、絵素トランジスタ１に接続されて電荷を蓄積する保持容量２とを有する画素部３をマトリクス状に基板上に配置すると共に、ゲートバスライン６とソースバスライン９とが互いに直交するように配置する。絵素トランジスタ１のゲートをゲートバスライン６に接続し、絵素トランジスタ１のソースをソースバスライン９に接続する。一方、絵素トランジスタ１に接続されていない側の保持容量２の端子は、ゲートバスライン６に平行、つまりソースバスライン９に直交する方向に延びる共通電極配線７に接続されていて、共通電極配線７は、１つの端子１６に接続されている。
【０００３】
画像表示のための駆動は以下の動作によって行われる。ゲートライン駆動回路５は各行のゲートバスライン６に順にＯＮ信号を出力し、このＯＮ信号が出力されたゲートバスライン６の行の全ての絵素トランジスタ１をＯＮとする。また、ゲートバスライン６にＯＮ信号が出力されている間に、ソースライン駆動回路８が各ソースバスライン９に設けたアナログスイッチ１０に順にＯＮ信号を出力する。これにより、ＯＮとなったアナログスイッチ１０に接続されたソースバスライン９が対応する映像信号線１２に接続され、ソースバスライン９を介して絵素トランジスタ１をＯＮにする。端子１３からの映像信号は、絵素トランジスタ１を介して、保持容量２と、アクティブマトリクス基板および対向基板間の液晶層（不図示）の絵素容量とに書き込まれる。
【０００４】
また、このようにして保持容量２と絵素容量とに書き込まれた映像信号は、ゲートライン駆動回路５が他の行のゲートバスライン６にＯＮ信号を出力している間は、絵素トランジスタ１がＯＦＦすることにより保持される。そして、ゲートライン駆動回路５が全ての行のゲートバスライン６にＯＮ信号を出力し終えると、再び最初の行から順にＯＮ信号を出力して、上記の動作を繰り返す。
【０００５】
上記アクティブマトリクス基板は、液晶層を介して対向基板と向かい合わせに組み合わせて液晶表示装置として駆動可能となった後であれば、光学的な検査により不良の検査を容易に行うことができる（例えば特開昭６３−１２３０９３号公報参照）。しかしながら、このような方法では液晶パネルに実際に絵を表示させての検査になるので、測定時間が長くかかり、高い生産性も期待できない。またこの検査方法によりアクティブマトリクス基板が不良であると判断された場合には、液晶パネルを廃棄しなければならず、対向基板との組み立て工程、液晶注入工程が全くの無駄となってしまう可能性がある。したがって、アクティブマトリクス基板は、絵素トランジスタ１等の形成工程が終わった段階で検査を行い、可能な場合は不良箇所の修正を行った上で、対向基板との組み立て工程に送り出せるようにする必要がある。
【０００６】
【発明が解決しようとする課題】
アクティブマトリクス基板の組み立て前に検査するために、図１５に示す検査回路１１１〜１１４を基板上に形成することが考えられる。検査回路１１１，１１２は、ゲートライン駆動回路１０５およびソースライン駆動回路１０６におけるシフトレジスタの最終段の出力を検査パッド１１１ａ，１１２ａに導く回路である。したがって、これらの検査パッド１１１ａ，１１２ａの出力をモニタしながらゲート駆動回路１０５およびソースライン駆動回路１０６を動作させれば、これらの回路１０５，１０６の良否を検査することができる。
【０００７】
また、検査回路１１３は、各ゲートバスライン１０１をそれぞれスイッチ１１３ａを介し、一括して検査パッド１１３ｂに接続した回路である。さらに、検査回路１１４は、各ソースバスライン１０２をそれぞれスイッチ１１４ａを介し、一括して検査パッド１１４ｂに接続した回路である。
【０００８】
これらのスイッチ１１３ａ，１１４ａは、他の検査パッド１１３ｃ，１１４ｃからの信号によってＯＮ／ＯＦＦが制御される。したがって、例えばゲートバスライン１０１を検査する場合には、検査パッド１１３ｃにＯＮ信号を印加してスイッチ１１３ａをＯＮとし、ゲートライン駆動回路１０５を動作させれば、検査パッド１１３ｂの出力により断線等の不良を発見することができる。
【０００９】
同様に、ソースバスライン１０２を検査する場合には、映像信号線１０８に適当な信号を付加しておき、検査パッド１１４ｃにＯＮ信号を印加してスイッチ１１４ａをＯＮとし、ソースライン駆動回路１０６を動作させれば、検査パッド１１４ｂの出力により断線等の不良を発見することができる。
【００１０】
この検査方法では、ゲートライン駆動回路１０５やソースライン駆動回路１０６の動作およびゲートバスライン１０１やソースバスライン１０２の良否を検査するだけである。しかしながら、アクティブマトリクス基板では、膨大な数の絵素トランジスタ１０４が形成されているので、この絵素トランジスタ１０４の良否を検査する方が製造上の歩留りに与える影響がより大きい。
【００１１】
駆動回路やバスラインのみならず絵素トランジスタの良否まで検査する方法が、例えば特開平５−５８６６号公報に開示されている。この方法では、各絵素保持容量に一旦書き込んだデータを再び読み出して調べることにより、駆動回路やバスラインのみならず絵素トランジスタの良否まで検査可能とし、しかも不良箇所を確実に検出することができる。同公報に開示された検査方法を図１６および図１７を参照しながら説明する。
【００１２】
図１６は、駆動回路一体型のアクティブマトリクス基板を示し、図１７は図１６のアクティブマトリクス基板の絵素欠陥を検査するためのシステムを示す。アクティブマトリクス基板３００のゲートライン駆動回路３０５は、端子３１５を通して外部からの制御信号を受けて駆動される。ソースライン駆動回路３０６も同様に、端子３１４を通して外部からの制御信号を受けて駆動される。
【００１３】
まず書込み方法について説明する。ゲートライン駆動回路３０５は、例えばゲートライン３０１ａを選択し、絵素トランジスタ３０４をＯＮする。さらに外部の信号源４１８からの映像信号が、切替スイッチ４１２および端子３１３ａを介して、ビデオライン３０８ａに出力され、ソースライン駆動回路３０６により選択されたソースライン３０２ａのアナログスイッチ３０７をＯＮし、目的の絵素の保持容量３０３に映像信号を書き込む。絵素トランジスタ３０４と反対側の保持容量３０３の電極は、共通電極配線３１０により連結されており、共通電極端子３１２を通して外部の共通電源につながっている。したがって、保持容量３０３には、共通電源の電圧と映像信号の電圧との差分の電荷が書き込まれる。
【００１４】
次に読み出し方法について説明する。外部回路の切替スイッチ４１２を信号源４１８側からアナログアンプ４１３側へ切り替える。絵素の補助容量３０３に蓄えられた電荷は、選択されたゲートラインの絵素トランジスタ３０４がＯＮになり、さらに選択されたソースラインのアナログスイッチ３０７がＯＮになることによって、パネル外に読み出される。パネル外に読み出された電荷は、電流−電圧変換され、アナログアンプ４１３で電圧増幅される。その後、ＡＤ変換機４１４でアナログ信号がデジタル信号に変換され、変換されたデジタル信号がＰＣ４１５で信号処理される。このように、表示動作と同様に、絵素への書込みを実行することで、駆動回路やバスラインの良不良が検査できると共に、絵素のデータを読み出すことで、アクティブマトリクス基板上の絵素トランジスタの欠陥検出を行うことができる。
【００１５】
しかしながら、この方法では、絵素に書き込んだデータを読み出す経路として書込み時に使用したビデオラインを用いなければならないので、信号の流れが可逆な回路でなければ検査を行なうことができない。具体的には、ソースライン駆動回路の駆動力がソースラインの負荷よりも小さい場合、例えば大型パネルや高精細パネルの場合、図１８に示すようにソースラインへのデータの最終出力段にアンプ５０２を備えなければならない。アンプは信号の流れが可逆な回路ではないので、ビデオライン５０１から絵素に書き込んだデータを読み出すことはできない。
【００１６】
また図１９に示すデジタルドライバの場合には、映像デジタル信号を液晶表示用アナログ電圧に変換するＤＡ変換機６０１が必要になる。しかし、ＤＡ変換機６０１も信号の流れが可逆な回路ではないので、絵素に書き込んだデータを読み出すことはできない。
【００１７】
本発明の目的は各絵素容量に一旦書き込んだデータを再び読み出して調べることにより、駆動回路やバスラインのみならず、絵素トランジスタの良否までも検査可能とすることである。特に、表示パネル作成前のアクティブマトリクス基板の状態で、不良箇所の確実な検出を可能とすることにある。
【００１８】
【課題を解決するための手段】
本発明の第１の局面によるアクティブマトリクス基板は、基板上に格子状に配列された複数のトランジスタと、前記複数のトランジスタのゲートのそれぞれに接続された、互いに平行な複数のゲートラインと、前記複数のトランジスタのソースにそれぞれ接続され、かつ前記複数のゲートラインに交差する、互いに平行な複数のソースラインと、前記複数のゲートラインのそれぞれに走査信号を順次送るゲートライン駆動回路と、前記複数のトランジスタのそれぞれに接続され、かつ共通電源に接続された複数の保持容量と、前記複数のソースラインを順次選択し、選択された前記ソースラインを介して、前記保持容量に映像信号を送るソースライン駆動回路と、前記複数のソースラインのそれぞれを介して、前記複数の保持容量のそれぞれに保持された電荷を読み出すための読出用ラインと、を有するアクティブマトリクス基板であって、前記読出用ラインは、前記複数のソースラインのそれぞれに対応する複数本のラインであり、前記ソースライン駆動回路の信号の流れは不可逆であり、前記複数のソースラインと前記ソースライン駆動回路との間にそれぞれ配置され、前記各ソースラインと前記ソースライン駆動回路とをＯＮ／ＯＦＦする第１スイッチと、前記複数のソースラインと前記読出用ラインとの間にそれぞれ配置され、前記各ソースラインと前記読出用ラインとをＯＮ／ＯＦＦする第２スイッチとを備え、前記複数の保持容量のそれぞれに保持された電荷は、ＯＮ状態の前記第１スイッチを介して各前記保持容量に供給されると共に、前記複数本の読出用ラインのそれぞれから時分割で１本ずつ読み出される。
【００１９】
本発明の第１の局面によるアクティブマトリクス基板において、前記各第２スイッチは、前記ソースラインと前記読出用ラインとをＯＮする時間が互いに重ならないことが好ましい。この場合、前記ソースライン駆動回路は、シフトレジスタ回路を備え、前記シフトレジスタ回路からのシフトレジスタ出力を用いて、前記各第２スイッチが制御されるようにしても良い。
【００２０】
本発明の第１の局面によるアクティブマトリクス基板において、前記ソースライン駆動回路は、アナログ方式であり、前記ソースライン駆動回路と前記各第１スイッチとの間にアンプが介在しても良く、あるいは前記ソースライン駆動回路は、デジタル方式であっても良い。
【００２１】
本発明のアクティブマトリクス基板の製造方法は、本発明の第１の局面によるアクティブマトリクス基板が有する前記複数の保持容量のそれぞれに保持された電荷を読み出す工程と、読み出された前記電荷のデータを解析することによって、前記アクティブマトリクス基板を検査する工程とを含む。
【００２２】
本発明の画像表示装置は、前記複数のトランジスタのそれぞれに接続された複数の絵素電極を有する、本発明の第１の局面によるアクティブマトリクス基板と、前記アクティブマトリクス基板に対向する対向電極と、前記絵素電極および前記対向電極間に介在する表示媒体層と、を有する。表示媒体層は、入射する外光の透過率を変化させ得る液晶層などの光変調層だけでなく、それ自体が発光する無機または有機ＥＬ（Electoro Luminescence ）材料からなる層を包含する。
【００２３】
本発明のアクティブマトリクス基板によれば、駆動回路やバスラインのみならず絵素トランジスタの良否まで検査可能となり、しかも不良箇所を確実に検出することができる。具体的には、ソースライン駆動回路不良、ゲートライン駆動回路不良、ソースライン断線、ソースラインと、隣接するソースライン、ゲートライン、共通電極ラインまたは絵素電極とのリーク、ゲートラインと、隣接するゲートライン、共通電極ラインまたは絵素電極とのリーク、絵素トランジスタのＯＮ不良、絵素トランジスタのＯＦＦ不良、保持容量の上下電極間リーク、アナログスイッチ不良などの検査を、アクティブマトリクス基板の絵素の保持容量に蓄積された電荷を読み出すことによって行うことができる。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら本発明による実施形態を説明する。なお、以下の実施形態では、液晶表示装置に用いられるアクティブマトリクス基板を例にして説明するが、本発明のアクティブマトリクス基板は、有機または無機ＥＬ（エレクトロルミネッセント）表示装置、プラズマ表示装置、エレクトロクロミック表示装置などにも用いることができる。また、以下の参照符号における英字以降の英数字を省略して、総括的に表すことがある。例えば、７０５ａ，７０５ｂ，７０５ｃ・・・を総括して「７０５」と表すことがあり、９０４ａ１，９０４ａ２，９０４ａ３・・・を総括して「９０４ａ」と表すことがある。
【００２５】
（実施形態１）
本実施形態では、本発明の第１の局面によるアクティブマトリクス基板について説明する。図１は、本実施形態のアクティブマトリクス基板のブロック図である。本実施形態のアクティブマトリクス基板は、駆動回路一体型アクティブマトリクス基板であり、ソースライン駆動回路がアナログドライバである。
【００２６】
本実施形態のアクティブマトリクス基板は、ガラス基板、石英基板、半導体基板などの基板１１上に、絵素トランジスタ１と、絵素トランジスタ１に接続され、電荷を蓄積する保持容量２とを有する画素部３が、格子状に複数形成されている。各行の保持容量２は、絵素トランジスタ１と反対側の電極がゲートライン６に平行に延びる複数の共通電極配線７に接続され、共通電極配線７は、外部の共通電源に接続された共通電極端子１６に接続されている。なお、各画素部３には、各絵素トランジスタ１に接続された絵素電極（不図示）が複数形成されている。
【００２７】
基板１１上には、互いに平行に延びる複数のゲートライン６と、ゲートライン６に交差し、互いに平行に延びる複数のソースライン９とが形成されている。本実施形態では、各ゲートライン６が行方向に延び、各ソースライン９が列方向に延びている。格子状に配列された複数の絵素トランジスタ１のそれぞれは、ゲートが行ごとに共通のゲートライン６に接続し、ソースが列ごとに共通のソースライン９に接続している。各ゲートライン６は、複数のゲートライン６のそれぞれに走査信号を順次送るゲートライン駆動回路５に接続されている。
【００２８】
各ソースライン９は、ソースライン駆動回路８によりそれぞれＯＮ／ＯＦＦされるアナログスイッチ１０および読出用スイッチ４を介して、映像信号線１２に接続されている。ソースライン駆動回路８によって選択されたソースライン９のアナログスイッチ１０がＯＮされ、かつ読出用スイッチ４がＯＦＦされたとき、選択されたソースライン９が映像信号線１２に接続される。また、ソースライン駆動回路８によって選択されたソースライン９のアナログスイッチ１０がＯＦＦされ、かつ読出用スイッチ４がＯＮされたとき、選択されたソースライン９が読出用ライン１４に接続される。読出用ライン１４は、複数のソースライン９に共通する１本のラインである。なお、ゲートライン駆動回路５およびソースライン駆動回路８は、外部からの制御信号をそれぞれ受けて駆動される。
【００２９】
図２は、図１に示すアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。本実施形態のアクティブマトリクス基板によれれば、絵素の保持容量にデータを一旦書き込み、その保持されたデータを読み出して解析することによって、アクティブマトリクス基板の検査をおこなうことができる。図１および図２を参照しながら、書き込み動作について説明する。
【００３０】
ソースライン駆動回路８は、シフトレジスタ回路７０１とサンプリング回路７０２を有しており、書き込み時は、シフトレジスタ回路７０１とサンプリング回路７０２によって作られたサンプリングパルスによって、アナログスイッチ１０ａ，１０ｂ，１０ｃを順にＯＮする。外部の信号源（不図示）から端子１３に入力された書き込みデータ（映像信号）は、映像信号線（ビデオライン）１２からアナログスイッチ１０ａ，１０ｂ，１０ｃを通ってアンプ７０５ａ，７０５ｂ，７０５ｃに入る。なお、アンプ７０５ａ，７０５ｂ，７０５ｃは、元の書き込みデータでは負荷の大きいソースライン９に充電できないので、電流増幅を行うために設けられている。アンプ７０５ａ，７０５ｂ，７０５ｃでは、信号の流れは不可逆である。
【００３１】
書き込み時は、第１スイッチ７０６ａ，７０６ｂ，７０６ｃを同時または順次にＯＮし、第２スイッチ７０８ａ，７０８ｂ，７０８ｃをＯＦＦすることで、ソースライン９ａ，９ｂ，９ｃにデータ電圧を充電する。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素トランジスタ１がＯＮされたとき、ソースライン９ａ，９ｂ，９ｃからのデータ電圧が、各絵素トランジスタ１を介して各絵素の保持容量２に書き込まれる。絵素トランジスタ１と反対側の保持容量２の電極は、共通電極配線７を介して外部の共通電源（不図示）に接続されているので、保持容量２には、共通電源の電圧と映像信号の電圧との差分の電荷が書き込まれる。検査の場合には、欠陥検出の効率の面から、書き込むデータは一定の方がよく、例えば最大書き込み電圧を用いる。
【００３２】
次に、書き込みデータの読出し動作について説明する。読出し時は、第１スイッチ７０６ａ，７０６ｂ，７０６ｃをＯＦＦして、アンプ７０５ａ，７０５ｂ，７０５ｃとソースライン９ａ，９ｂ，９ｃとをそれぞれ切り離す。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素の保持容量２に蓄積された電荷は、ＯＮされた絵素トランジスタ１を介して、各ソースライン９ａ，９ｂ，９ｃからそれぞれ読み出される。
【００３３】
第２スイッチ７０８ａ，７０８ｂ，７０８ｃは、同時にＯＮすることがなく、７０８ａ，７０８ｂ，７０８ｃ・・・と順にＯＮして行く。第２スイッチ７０８ａ，７０８ｂ，７０８ｃが順次ＯＮすることによって、ゲートライン６に沿った各絵素の保持電荷を、ソースライン９ａ，９ｂ，９ｃを介して、順に読出用ライン１４に読み出すことができる。
【００３４】
第２スイッチ７０８ａ，７０８ｂ，７０８ｃを制御する信号の例を図３に示す。第２スイッチ７０８ａ，７０８ｂ，７０８ｃが同時にＯＮすると、読出用ライン１４で読み出し信号が混ざるので、正しく検査することができない。そこで、隣り合う信号ＳａとＳｂまたは隣り合う信号ＳｂとＳｃは同時にＯＮすることがないように制御されている。本実施形態では、第２スイッチ７０８ａ，７０８ｂ，７０８ｃを制御する信号として、ソースライン駆動回路８のサンプリング回路７０２の出力であるサンプリングパルスを用いているが、制御信号は外部から入れても良い。また読み出し速度は書き込み速度と同じである必要はなく、例えば読み出し系で速度の律速がある場合には、読み出し速度を遅くしてもよい。
【００３５】
読出用ライン１４に順に読み出された絵素の保持容量２の電荷は、外部のアナログアンプ（不図示）で増幅され、ＡＤコンバータ（不図示）でデジタル信号に変換され、ＰＣ（パソコン）で処理される。
【００３６】
本実施形態では、読出用ライン１４、第１および第２スイッチ７０６，７０８が画素エリアのソースライン駆動回路８側に設けられている。その理由について説明する。アクティブマトリクス表示装置を駆動させるには、ゲートライン駆動回路５、ソースライン駆動回路８に加えて、ソースライン駆動回路８での画素へのデータ書き込みを助けるためのプリチャージ回路を設ける場合がある。このプリチャージ回路は、画素エリアを挟んでソースライン駆動回路８と反対側に設けられるからである。
【００３７】
また、プリチャージ回路を検査に利用することもできない。例えば特開平７−２９５５２１号公報に開示されているプリチャージ回路では、各々のソースバスラインへプリチャージするためのスイッチＰＳＷを制御する信号ＰＣＧは全て共通であるので、ソースバスラインを１ラインごとに選択することができず、１画素ごとのデータを読み出すことができない。したがって、ソースバスラインへの書き込みスイッチを独立に制御できるソースライン駆動回路８側に、読出用ライン１４、第１および第２スイッチ７０６，７０８を設けている。
【００３８】
本実施形態によれば、ソースライン駆動回路８のソースライン９への出力段にアンプ７０５がある場合でも、すなわちソースライン駆動回路８の信号の流れが不可逆であっても、アクティブマトリクス基板の各絵素の保持容量に蓄積された電荷を読み出すことができ、アクティブマトリクス基板の検査を行うことができる。したがって、不良基板を後の工程に流さないことによる効率アップとコスト削減が実現できる。
【００３９】
なお、アナログ方式のソースライン駆動回路８の書き込み時に使用する構成は、本実施形態のものに限定されず、他の構成でも良い。
【００４０】
（実施形態２）
本実施形態では、本発明の第２の局面によるアクティブマトリクス基板について説明する。本実施形態のアクティブマトリクス基板は、駆動回路一体型アクティブマトリクス基板であり、ソースライン駆動回路がアナログドライバである。なお、アクティブマトリクス部は、実施形態１と同様であるので、説明を省略する。
【００４１】
図４は、本実施形態のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。本実施形態のアクティブマトリクス基板は、映像信号線（ビデオライン）および読出用ラインが、ＲＧＢの各画素に対応して、それぞれ複数本（３本）設けられている。
【００４２】
本実施形態のアクティブマトリクス基板は、実施形態１と同様に、一旦絵素の保持容量にデータを書き込み、その保持されたデータを読み出して解析することで検査を行う。図１および図４を参照しながら、書き込み動作について説明する。
【００４３】
ソースライン駆動回路８は、シフトレジスタ回路９０１とサンプリング回路９０２を有しており、書き込み時は、シフトレジスタ回路９０１とサンプリング回路９０２によって作られたサンプリングパルスによって、アナログスイッチ９０４ａ１，９０４ｂ１，９０４ｃ１，９０４ａ２，９０４ｂ２，９０４ｃ２，９０４ａ３・・・・を例えば同時にＯＮする。
【００４４】
ＲＧＢの各書き込みデータは、映像信号線（ビデオライン）９０３ａ，９０３ｂ，９０３ｃからアナログスイッチ９０４ａ，９０４ｂ，９０４ｃを通って、それぞれのアンプ９０５ａ，９０５ｂ，９０５ｃに入る。なお、アンプ９０５ａ，９０５ｂ，９０５ｃは、元の書き込みデータでは負荷の大きいソースライン９０７ａ，９０７ｂ，９０７ｃに充電できないので、電流増幅を行うために設けられている。アンプ９０５ａ，９０５ｂ，９０５ｃでは、信号の流れは不可逆である。
【００４５】
書き込み時は、第１スイッチ９０６ａ，９０６ｂ，９０６ｃを同時または順次にＯＮし、第２スイッチ９０８ａ，９０８ｂ，９０８ｃをＯＦＦすることで、ソースライン９０７ａ，９０７ｂ，９０７ｃにデータ電圧を充電する。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素トランジスタ１がＯＮされたとき、ソースライン９０７ａ，９０７ｂ，９０７ｃからのデータ電圧が、各絵素トランジスタ１を介して各絵素の保持容量２に書き込まれる。保持容量２には、共通電源の電圧と映像信号の電圧との差分の電荷が書き込まれる。検査の場合には、欠陥検出の効率の面から、書き込むデータは一定の方がよく、例えば最大書き込み電圧を用いる。
【００４６】
次に、書き込みデータの読出し動作について説明する。読出し時は、第１スイッチ９０６ａ，９０６ｂ，９０６ｃをＯＦＦして、アンプ９０５ａ，９０５ｂ，９０５ｃとソースライン９０７ａ，９０７ｂ，９０７ｃとをそれぞれ切り離す。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素の保持容量２に蓄積された電荷は、ＯＮされた絵素トランジスタ１を介して、各ソースライン９０７ａ，９０７ｂ，９０７ｃからそれぞれ読み出される。
【００４７】
複数の読出用ライン９０９ａ，９０９ｂ，９０９ｃのうちの１本、例えば読出用ライン９０９ａにつながる第２スイッチ９０８ａ１，９０８ａ２，９０８ａ３・・・は、同時にＯＮすることがなく、第２スイッチ９０８ａ１，９０８ａ２，９０８ａ３・・・が順にＯＮして行く。読出用ライン９０９ａにつながる第２スイッチ９０８ａ１，９０８ａ２，９０８ａ３・・・が順次ＯＮすることによって、ゲートライン６に沿った各絵素の保持電荷を、ソースライン９０７ａ１，９０７ａ２，９０７ａ３・・・を介して、順に読出用ライン９０９ａに読み出すことができる。
【００４８】
複数の読出用ライン９０９ａ，９０９ｂ，９０９ｃのうちの１本、例えば読出用ライン９０９ａにつながる第２スイッチ９０８ａ１，９０８ａ２，９０８ａ３を制御する信号の例を図５に示す。第２スイッチ９０８ａ１，９０８ａ２，９０８ａ３が同時にＯＮすると、読出用ライン９０９ａで読み出し信号が混ざるので、正しく検査することができない。そこで、隣り合う信号Ｓａ１とＳａ２または隣り合う信号Ｓａ２とＳａ３は同時にＯＮすることがないように制御されている。
【００４９】
互いに異なる読出用ライン９０９ａ，９０９ｂ，９０９ｃの間では、それぞれ独立して第２スイッチ９０８ａ，９０８ｂ，９０８ｃを制御することができる。例えば、読出用ライン９０９ａにつながる第２スイッチ９０８ａ１、読出用ライン９０９ｂにつながる第２スイッチ９０８ｂ１、読出用ライン９０９ｃにつながる第２スイッチ９０８ｃ１が同時にＯＮするように制御しても良い。第２スイッチ９０８ａ，９０８ｂ，９０８ｃを制御する信号は、ソースライン駆動回路８のサンプリング回路９０２の出力であるサンプリングパルスを用いても良いし、外部から入れても良い。また読み出し速度は書き込み速度と同じである必要はなく、例えば読み出し系で速度の律速がある場合には、読み出し速度を遅くしてもよい。
【００５０】
本実施形態では読出用ライン９０９ａ，９０９ｂ，９０９ｃが複数本あるので、読出用ライン９０９ａ，９０９ｂ，９０９ｃを３本同時に読み出すことができる。また、読出用ライン９０９ａ，９０９ｂ，９０９ｃを１本ずつ、例えば９０９ａ，９０９ｂ，９０９ｃと順に読み出すこともできる。本実施形態では、読出用ラインは３本であるが、必要に応じて何本でもよい。
【００５１】
読出用ライン９０９ａ，９０９ｂ，９０９ｃに読み出された各絵素の保持容量２の電荷は、外部のアナログアンプ（不図示）で増幅され、ＡＤコンバータ（不図示）でデジタル信号に変換され、ＰＣ（パソコン）で処理される。本実施形態では、読出用ライン９０９ａ，９０９ｂ，９０９ｃが複数本あるので、複数本のラインから同時に読み出すときは、外部のアナログアンプ、ＡＤコンバータをそれぞれ複数必要とする。但し、複数本の読出用ライン９０９ａ，９０９ｂ，９０９ｃのそれぞれから時分割で１本ずつ読み出しても良い。この場合には、外部のアナログアンプ、ＡＤコンバータは必ずしも複数を必要とせず、読出しに要する回路の数を削減することができる。
【００５２】
本実施形態によれば、ソースライン駆動回路８のソースライン９０７への出力段にアンプ９０５がある場合でも、すなわちソースライン駆動回路８の信号の流れが不可逆であっても、アクティブマトリクス基板の各絵素の保持容量に蓄積された電荷を読み出すことができ、アクティブマトリクス基板の検査を行うことができる。したがって、不良基板を後の工程に流さないことによる効率アップとコスト削減が実現できる。さらに、本実施形態では、読出用ライン９０９ａ，９０９ｂ，９０９ｃが複数設けられているので、複数本の同時読み出しを行なう場合には検査時間をさらに短縮することができる。
【００５３】
なお、アナログ方式のソースライン駆動回路８の書き込み時に使用する構成は、本実施形態のものに限定されず、他の構成でも良い。
【００５４】
（実施形態３）
本実施形態では、本発明の第１の局面によるアクティブマトリクス基板について説明する。本実施形態のアクティブマトリクス基板は、駆動回路一体型アクティブマトリクス基板であり、ソースライン駆動回路がデジタルドライバである。なお、アクティブマトリクス部は、実施形態１と同様であるので、説明を省略する。
【００５５】
図６は、本実施形態のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。本実施形態のアクティブマトリクス基板は、実施形態１と同様に、一旦絵素の保持容量にデータを書き込み、その保持されたデータを読み出して解析することで検査を行う。図１および図６を参照しながら、書き込み動作について説明する。
【００５６】
ソースライン駆動回路８は、シフトレジスタ回路１００１と、１ｓｔラッチ回路１００２と、２ｎｄラッチ回路１００３と、ＤＡコンバータ１００４とを有する。書き込み時は、シフトレジスタ回路１００１の出力に従って、１ｓｔラッチ回路１００２によってデジタルデータをラッチする。１水平ライン分のデータが全てラッチし終えると、そのデータは２ｎｄラッチ回路１００３に転送され、１ｓｔラッチ回路１００２では、次の水平ラインのデータラッチが始まる。２ｎｄラッチ回路１００３でラッチされたデータは、ＤＡコンバータ１００４でデジタルデータから、アクティブマトリクス駆動に必要なアナログデータに変換される。ＤＡコンバータ１００４には、抵抗分割方式や容量分割方式があり、いずれの方式も信号の流れは不可逆である。いずれのＤＡコンバータでも本発明に適用できる。
【００５７】
書き込み時は、第１スイッチ１００５ａ，１００５ｂ，１００５ｃを同時または順次にＯＮし、第２スイッチ１００７ａ，１００７ｂ，１００７ｃをＯＦＦすることで、ソースライン１００６ａ，１００６ｂ，１００６ｃにデータ電圧を充電する。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素トランジスタ１がＯＮされたとき、ソースライン１００６ａ，１００６ｂ，１００６ｃからのデータ電圧が、各絵素トランジスタ１を介して各絵素の保持容量２に書き込まれる。保持容量２には、共通電源の電圧と映像信号の電圧との差分の電荷が書き込まれる。検査の場合には、欠陥検出の効率の面から、書き込むデータは一定の方がよく、例えば最大書き込み電圧を用いる。
【００５８】
次に、書き込みデータの読出し動作について説明する。読出し時は、第１スイッチ１００５ａ，１００５ｂ，１００５ｃをＯＦＦして、ＤＡコンバータ１００４とソースライン１００６ａ，１００６ｂ，１００６ｃとをそれぞれ切り離す。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素の保持容量２に蓄積された電荷は、ＯＮされた絵素トランジスタ１を介して、各ソースライン１００６ａ，１００６ｂ，１００６ｃからそれぞれ読み出される。
【００５９】
読出用ライン１００８につながる第２スイッチ１００７ａ，１００７ｂ，１００７ｃは、同時にＯＮすることがなく、１００７ａ，１００７ｂ，１００７ｃ・・・と順にＯＮして行く。第２スイッチ１００７ａ，１００７ｂ，１００７ｃが順次ＯＮすることによって、ゲートライン６に沿った各絵素の保持電荷を、ソースライン１００６ａ，１００６ｂ，１００６ｃを介して、順に読出用ライン１００８に読み出すことができる。
【００６０】
第２スイッチ１００７ａ，１００７ｂ，１００７ｃを制御する信号の例を図７に示す。第２スイッチ１００７ａ，１００７ｂ，１００７ｃが同時にＯＮすると、読出用ライン１００８で読み出し信号が混ざるので、正しく検査することができない。そこで、隣り合う信号ＳａとＳｂまたは隣り合う信号ＳｂとＳｃは同時にＯＮすることがないように制御されている。第２スイッチ１００７ａ，１００７ｂ，１００７ｃを制御する信号は、ソースライン駆動回路８のデータを１ｓｔラッチ回路１００２でラッチするための信号であるシフトレジスタ出力を用いても良いし、外部から入れても良い。また読み出し速度は書き込み速度と同じである必要はなく、例えば読み出し系で速度の律速がある場合には、読み出し速度を遅くしてもよい。
【００６１】
読出用ライン１００８に順に読み出された各絵素の保持容量２の電荷は、外部のアナログアンプ（不図示）で増幅され、ＡＤコンバータ（不図示）でデジタル信号に変換され、ＰＣ（パソコン）で処理される。
【００６２】
本実施形態によれば、デジタル方式の駆動回路で、ソースライン１００６への出力段にＤＡコンバータ１００４がある場合でも、すなわちソースライン駆動回路８の信号の流れが不可逆であっても、アクティブマトリクス基板の各絵素の保持容量に蓄積された電荷を読み出すことができ、アクティブマトリクス基板の検査を行うことができる。したがって、不良基板を後の工程に流さないことによる効率アップとコスト削減が実現できる。
【００６３】
なお、デジタル方式のソースライン駆動回路８の書き込み時に使用する構成は、本実施形態のものに限定されず、他の構成でも良い。
【００６４】
（実施形態４）
本実施形態では、本発明の第１の局面によるアクティブマトリクス基板について説明する。本実施形態のアクティブマトリクス基板は、駆動回路一体型アクティブマトリクス基板であり、ソースライン駆動回路がデジタルドライバであって、出力段にアンプ回路を備えている。なお、アクティブマトリクス部は、実施形態１と同様であるので、説明を省略する。
【００６５】
図８は、本実施形態のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。本実施形態のアクティブマトリクス基板は、実施形態１と同様に、一旦絵素の保持容量にデータを書き込み、その保持されたデータを読み出して解析することで検査を行う。図１および図８を参照しながら、書き込み動作について説明する。
【００６６】
ソースライン駆動回路８は、シフトレジスタ回路１１０１と、１ｓｔラッチ回路１１０２と、２ｎｄラッチ回路１１０３と、ＤＡコンバータ１１０４とを有する。書き込み時は、シフトレジスタ回路１１０１の出力に従って、１ｓｔラッチ回路１１０２によってデジタルデータをラッチする。１水平ライン分のデータが全てラッチし終えると、そのデータは２ｎｄラッチ回路１１０３に転送され、１ｓｔラッチ回路１１０２では、次の水平ラインのデータラッチが始まる。２ｎｄラッチ回路１１０３でラッチされたデータは、ＤＡコンバータ１１０４でデジタルデータから、アクティブマトリクス駆動に必要なアナログデータに変換される。ＤＡコンバータ１１０４には、抵抗分割方式や容量分割方式があり、いずれの方式でも本発明に適用できる。ＤＡコンバータ１１０４からの出力はアンプ１１０９に送られる。なお、アンプ１１０９ａ，１１０９ｂ，１１０９ｃは、元の書き込みデータでは負荷の大きいソースライン１１０６ａ，１１０６ｂ，１１０６ｃに充電できないので、電流増幅を行うために設けられている。アンプ１１０９ａ，１１０９ｂ，１１０９ｃでは、信号の流れは不可逆である。
【００６７】
書き込み時は、第１スイッチ１１０５ａ，１１０５ｂ，１１０５ｃを同時または順次にＯＮし、第２スイッチ１１０７ａ，１１０７ｂ，１１０７ｃをＯＦＦすることで、ソースライン１１０６ａ，１１０６ｂ，１１０６ｃにデータ電圧を充電する。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素トランジスタ１がＯＮされたとき、ソースライン１１０６ａ，１１０６ｂ，１１０６ｃからのデータ電圧が、各絵素トランジスタ１を介して各絵素の保持容量２に書き込まれる。保持容量２には、共通電源の電圧と映像信号の電圧との差分の電荷が書き込まれる。検査の場合には、欠陥検出の効率の面から、書き込むデータは一定の方がよく、例えば最大書き込み電圧を用いる。
【００６８】
次に、書き込みデータの読出し動作について説明する。読出し時は、第１スイッチ１１０５ａ，１１０５ｂ，１１０５ｃをＯＦＦして、アンプ１１０９ａ，１１０９ｂ，１１０９ｃとソースライン１１０６ａ，１１０６ｂ，１１０６ｃをそれぞれ切り離す。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素の保持容量２に蓄積された電荷は、ＯＮされた絵素トランジスタ１を介して、各ソースライン１１０６ａ，１１０６ｂ，１１０６ｃからそれぞれ読み出される。
【００６９】
読出用ライン１１０８につながる第２スイッチ１１０７ａ，１１０７ｂ，１１０７ｃは、同時にＯＮすることがなく、１１０７ａ，１１０７ｂ，１１０７ｃ・・・と順にＯＮして行く。第２スイッチ１１０７ａ，１１０７ｂ，１１０７ｃが順次ＯＮすることによって、ゲートライン６に沿った各絵素の保持電荷を、ソースライン１１０６ａ，１１０６ｂ，１１０６ｃを介して、順に読出用ライン１１０８に読み出すことができる。
【００７０】
第２スイッチ１１０７ａ，１１０７ｂ，１１０７ｃを制御する信号の例を図９に示す。第２スイッチ１１０７ａ，１１０７ｂ，１１０７ｃが同時にＯＮすると、読出用ライン１１０８で読み出し信号が混ざるので、正しく検査することができない。そこで、隣り合う信号Ｓ１とＳ２または隣り合う信号Ｓ２とＳ３は同時にＯＮすることがないように制御されている。第２スイッチ１１０７ａ，１１０７ｂ，１１０７ｃを制御する信号は、ソースライン駆動回路８のデータを１ｓｔラッチ回路１１０２でラッチするための信号であるシフトレジスタ出力を用いても良いし、外部から入れても良い。また読み出し速度は書き込み速度と同じである必要はなく、例えば読み出し系で速度の律速がある場合には、読み出し速度を遅くしてもよい。
【００７１】
読出用ライン１１０８に順に読み出された各絵素の保持容量２の電荷は、外部のアナログアンプ（不図示）で増幅され、ＡＤコンバータ（不図示）でデジタル信号に変換され、ＰＣ（パソコン）で処理される。
【００７２】
本実施形態によれば、デジタル方式の駆動回路で、ソースライン１１０６への出力段にアンプ１１０９がある場合でも、すなわちソースライン駆動回路８の信号の流れが不可逆であっても、アクティブマトリクス基板の各絵素の保持容量に蓄積された電荷を読み出すことができ、アクティブマトリクス基板の検査を行うことができる。したがって、不良基板を後の工程に流さないことによる効率アップとコスト削減が実現できる。
【００７３】
なお、デジタル方式のソースライン駆動回路８の書き込み時に使用する構成は、本実施形態のものに限定されず、他の構成でも良い。
【００７４】
（実施形態５）
本実施形態では、本発明の第２の局面によるアクティブマトリクス基板について説明する。本実施形態のアクティブマトリクス基板は、駆動回路一体型アクティブマトリクス基板であり、ソースライン駆動回路がデジタルドライバである。なお、アクティブマトリクス部は、実施形態１と同様であるので、説明を省略する。
【００７５】
図１０は、本実施形態のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。本実施形態のアクティブマトリクス基板は、実施形態１と同様に、一旦絵素の保持容量にデータを書き込み、その保持されたデータを読み出して解析することで検査を行う。図１および図１０を参照しながら、書き込み動作について説明する。
【００７６】
ソースライン駆動回路８は、シフトレジスタ回路１２０１と、１ｓｔラッチ回路１２０２と、２ｎｄラッチ回路１２０３と、ＤＡコンバータ１２０４とを有する。書き込み時は、シフトレジスタ回路１２０１の出力に従って、１ｓｔラッチ回路１２０２によってデジタルデータをラッチする。１水平ライン分のデータが全てラッチし終えると、そのデータは２ｎｄラッチ回路１２０３に転送され、１ｓｔラッチ回路１２０２では、次の水平ラインのデータラッチが始まる。２ｎｄラッチ回路１２０３でラッチされたデータは、ＤＡコンバータ１２０４でデジタルデータから、アクティブマトリクス駆動に必要なアナログデータに変換される。ＤＡコンバータ１２０４には、抵抗分割方式や容量分割方式があり、いずれの方式も信号の流れは不可逆である。いずれのＤＡコンバータでも本発明に適用できる。
【００７７】
書き込み時は、第１スイッチ１２０５ａ，１２０５ｂ，１２０５ｃを同時または順次にＯＮし、第２スイッチ１２０７ａ，１２０７ｂ，１２０７ｃをＯＦＦすることで、ソースライン１２０６ａ，１２０６ｂ，１２０６ｃにデータ電圧を充電する。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素トランジスタ１がＯＮされたとき、ソースライン１２０６ａ，１２０６ｂ，１２０６ｃからのデータ電圧が、各絵素トランジスタ１を介して各絵素の保持容量２に書き込まれる。保持容量２には、共通電源の電圧と映像信号の電圧との差分の電荷が書き込まれる。検査の場合には、欠陥検出の効率の面から、書き込むデータは一定の方がよく、例えば最大書き込み電圧を用いる。
【００７８】
次に、書き込みデータの読出し動作について説明する。読出し時は、第１スイッチ１２０５ａ，１２０５ｂ，１２０５ｃをＯＦＦして、ＤＡコンバータ１２０４とソースライン１２０６ａ，１２０６ｂ，１２０６ｃをそれぞれ切り離す。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素の保持容量２に蓄積された電荷は、ＯＮされた絵素トランジスタ１を介して、各ソースライン１２０６ａ，１２０６ｂ，１２０６ｃからそれぞれ読み出される。
【００７９】
複数の読出用ライン１２０８ａ，１２０８ｂ，１２０８ｃのうちの１本、例えば読出用ライン１２０８ａにつながる第２スイッチ１２０７ａ１，１２０７ａ２，１２０７ａ３・・・は、同時にＯＮすることがなく、第２スイッチ１２０７ａ１，１２０７ａ２，１２０７ａ３・・・・は順にＯＮして行く。読出用ライン１２０８ａにつながる第２スイッチ１２０７ａ１，１２０７ａ２，１２０７ａ３・・・・が順次ＯＮすることによって、ゲートライン６に沿った各絵素の保持電荷を、ソースライン１２０６ａ１，１２０６ａ２，１２０６ａ３・・・を介して、順に読出用ライン１２０８ａに読み出すことができる。
【００８０】
複数の読出用ライン１２０８ａ，１２０８ｂ，１２０８ｃのうちの１本、例えば読出用ライン１２０８ａにつながる第２スイッチ１２０７ａ１，１２０７ａ２，１２０７ａ３を制御する信号の例を図１１に示す。第２スイッチ１２０７ａ１，１２０７ａ２，１２０７ａ３が同時にＯＮすると、読出用ライン１２０８ａで読み出し信号が混ざるので、正しく検査することができない。そこで、隣り合う信号Ｓａ１とＳａ２または隣り合う信号Ｓａ２とＳａ３は同時にＯＮすることがないように制御されている。
【００８１】
互いに異なる読出用ライン１２０８ａ，１２０８ｂ，１２０８ｃの間では、それぞれ独立して第２スイッチ１２０７ａ，１２０７ｂ，１２０７ｃを制御することができる。例えば、読出用ライン１２０８ａにつながる第２スイッチ１２０７ａ１、読出用ライン１２０８ｂにつながる第２スイッチ１２０７ｂ１、読出用ライン１２０８ｃにつながる第２スイッチ１２０７ｃ１が同時にＯＮするように制御しても良い。第２スイッチ１２０７ａ，１２０７ｂ，１２０７ｃを制御する信号は、ソースライン駆動回路８のデータを１ｓｔラッチ回路１２０２でラッチするための信号であるシフトレジスタ出力を用いても良いし、外部から入れても良い。また読み出し速度は書き込み速度と同じである必要はなく、例えば読み出し系で速度の律速がある場合には、読み出し速度を遅くしてもよい。
【００８２】
読出用ライン１２０８ａ，１２０８ｂ，１２０８ｃは複数本あるので、全読出用ライン１２０８ａ，１２０８ｂ，１２０８ｃを３本同時に読み出すこもできる。また、読出用ライン１２０８ａ，１２０８ｂ，１２０８ｃを１本ずつ、例えば１２０８ａ，１２０８ｂ，１２０８ｃと順に読み出すこともできる。本実施形態では、読出用ラインは３本であるが、必要に応じて何本でもよい。
【００８３】
読出用ライン１２０８ａ，１２０８ｂ，１２０８ｃに読み出された各絵素の保持容量２の電荷は、外部のアナログアンプ（不図示）で増幅され、ＡＤコンバータ（不図示）でデジタル信号に変換され、ＰＣ（パソコン）で処理される。本実施形態では、読出用ライン１２０８ａ，１２０８ｂ，１２０８ｃが複数本あるので、複数本のラインを同時に読み出すときは、外部のアナログアンプ、ＡＤコンバータをそれぞれ複数必要とする。但し、複数本の読出用ライン１２０８ａ，１２０８ｂ，１２０８ｃのそれぞれから時分割で１本ずつ読み出しても良い。この場合には、外部のアナログアンプ、ＡＤコンバータは必ずしも複数を必要とせず、読出しに要する回路の数を削減することができる。
【００８４】
本実施形態によれば、デジタル方式の駆動回路で、ソースライン１２０６への出力段にＤＡコンバータ１２０４がある場合でも、すなわちソースライン駆動回路８の信号の流れが不可逆であっても、アクティブマトリクス基板の各絵素の保持容量に蓄積された電荷を読み出すことができ、アクティブマトリクス基板の検査を行うことができる。したがって、不良基板を後の工程に流さないことによる効率アップとコスト削減が実現できる。さらに、本実施形態では、読出用ライン１２０８ａ，１２０８ｂ，１２０８ｃが複数設けられているので、複数本の同時読み出しを行なう場合には検査時間をさらに短縮することができる。
【００８５】
なお、デジタル方式のソースライン駆動回路８の書き込み時に使用する構成は、本実施形態のものに限定されず、他の構成でも良い。
【００８６】
（実施形態６）
本実施形態では、本発明の第２の局面によるアクティブマトリクス基板について説明する。本実施形態のアクティブマトリクス基板は、駆動回路一体型アクティブマトリクス基板であり、ソースライン駆動回路がデジタルドライバである。なお、アクティブマトリクス部は、実施形態１と同様であるので、説明を省略する。
【００８７】
図１２は、本実施形態のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。本実施形態のアクティブマトリクス基板は、実施形態１と同様に、一旦絵素の保持容量にデータを書き込み、その保持されたデータを読み出して解析することで検査を行う。図１および図１２を参照しながら、書き込み動作について説明する。
【００８８】
ソースライン駆動回路８は、シフトレジスタ回路１３０１と、１ｓｔラッチ回路１３０２と、２ｎｄラッチ回路１３０３と、ＤＡコンバータ１３０４とを有する。書き込み時は、シフトレジスタ回路１３０１の出力に従って、１ｓｔラッチ回路１３０２によってデジタルデータをラッチする。１水平ライン分のデータが全てラッチし終えると、そのデータは２ｎｄラッチ回路１３０３に転送され、１ｓｔラッチ回路１３０２では、次の水平ラインのデータラッチが始まる。２ｎｄラッチ回路１３０３でラッチされたデータは、ＤＡコンバータ１３０４でデジタルデータから、アクティブマトリクス駆動に必要なアナログデータに変換される。ＤＡコンバータ１３０４には、抵抗分割方式や容量分割方式があり、いずれの方式でも本発明に適用できる。ＤＡコンバータ１３０４からの出力はアンプ１３０９に送られる。なお、アンプ１３０９ａ，１３０９ｂ，１３０９ｃは、元の書き込みデータでは負荷の大きいソースライン１３０６ａ，１３０６ｂ，１３０６ｃに充電できないので、電流増幅を行うために設けられている。アンプ１３０９ａ，１３０９ｂ，１３０９ｃでは、信号の流れは不可逆である。
【００８９】
書き込み時は、第１スイッチ１３０５ａ，１３０５ｂ，１３０５ｃを同時または順次にＯＮし、第２スイッチ１３０７ａ，１３０７ｂ，１３０７ｃをＯＦＦすることで、ソースライン１３０６ａ，１３０６ｂ，１３０６ｃにデータ電圧を充電する。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素トランジスタ１がＯＮされたとき、ソースライン１３０６ａ，１３０６ｂ，１３０６ｃからのデータ電圧が、各絵素トランジスタ１を介して各絵素の保持容量２に書き込まれる。保持容量２には、共通電源の電圧と映像信号の電圧との差分の電荷が書き込まれる。検査の場合には、欠陥検出の効率の面から、書き込むデータは一定の方がよく、例えば最大書き込み電圧を用いる。
【００９０】
次に、書き込みデータの読出し動作について説明する。読出し時は、第１スイッチ１３０５ａ，１３０５ｂ，１３０５ｃをＯＦＦして、アンプ１３０９ａ，１３０９ｂ，１３０９ｃとソースライン１３０６ａ，１３０６ｂ，１３０６ｃとをそれぞれ切り離す。ゲートライン駆動回路５によって選択されたゲートライン６と接続する各絵素の保持容量２に蓄積された電荷は、ＯＮされた絵素トランジスタ１を介して、各ソースライン１３０６ａ，１３０６ｂ，１３０６ｃからそれぞれ読み出される。
【００９１】
複数の読出用ライン１３０８ａ，１３０８ｂ，１３０８ｃのうちの１本、例えば読出用ライン１３０８ａにつながる第２スイッチ１３０７ａ１，１３０７ａ２，１３０７ａ３を制御する信号の例を図１３に示す。第２スイッチ１３０７ａ１，１３０７ａ２，１３０７ａ３が同時にＯＮすると、読出用ライン１３０８ａで読み出し信号が混ざるので、正しく検査することができない。そこで、隣り合う信号Ｓａ１とＳａ２または隣り合う信号Ｓａ２とＳａ３は同時にＯＮすることがないように制御されている。
【００９２】
互いに異なる読出用ライン１３０８ａ，１３０８ｂ，１３０８ｃの間では、それぞれ独立して第２スイッチ１３０７ａ，１３０７ｂ，１３０７ｃを制御することができる。例えば、読出用ライン１３０８ａにつながる第２スイッチ１３０７ａ１、読出用ライン１３０８ｂにつながる第２スイッチ１３０７ｂ１、読出用ライン１３０８ｃにつながる第２スイッチ１３０７ｃ１が同時にＯＮするように制御しても良い。第２スイッチ１３０７ａ，１３０７ｂ，１３０７ｃを制御する信号は、ソースライン駆動回路８のデータを１ｓｔラッチ回路１３０２でラッチするための信号であるシフトレジスタ出力を用いても良いし、外部から入れても良い。また読み出し速度は書き込み速度と同じである必要はなく、例えば読み出し系で速度の律速がある場合には、読み出し速度を遅くしてもよい。
【００９３】
読出用ライン１３０８ａ，１３０８ｂ，１３０８ｃは複数本あるので、全読出用ライン１３０８ａ，１３０８ｂ，１３０８ｃを３本同時に読み出すこもできる。また、読出用ライン１３０８ａ，１３０８ｂ，１３０８ｃを１本ずつ、例えば１３０８ａ，１３０８ｂ，１３０８ｃと順に読み出すこともできる。本実施形態では、読出用ラインは３本であるが、必要に応じて何本でもよい。
【００９４】
読出用ライン１３０８ａ，１３０８ｂ，１３０８ｃに読み出された各絵素の保持容量２の電荷は、外部のアナログアンプ（不図示）で増幅され、ＡＤコンバータ（不図示）でデジタル信号に変換され、ＰＣ（パソコン）で処理される。本実施形態では、読出用ライン１３０８ａ，１３０８ｂ，１３０８ｃが複数本あるので、複数本のラインを同時に読み出すときは、外部のアナログアンプ、ＡＤコンバータをそれぞれ複数必要とする。但し、複数本の読出用ライン１３０８ａ，１３０８ｂ，１３０８ｃのそれぞれから時分割で１本ずつ読み出しても良い。この場合には、外部のアナログアンプ、ＡＤコンバータは必ずしも複数を必要とせず、読出しに要する回路の数を削減することができる。
【００９５】
本実施形態によれば、デジタル方式の駆動回路で、ソースライン１３０６への出力段にアンプ１３０９がある場合でも、すなわちソースライン駆動回路８の信号の流れが不可逆であっても、アクティブマトリクス基板の各絵素の保持容量に蓄積された電荷を読み出すことができ、アクティブマトリクス基板の検査を行うことができる。したがって、不良基板を後の工程に流さないことによる効率アップとコスト削減が実現できる。さらに、本実施形態では、読出用ライン１３０８ａ，１３０８ｂ，１３０８ｃが複数設けられているので、複数本の同時読み出しを行なう場合には検査時間をさらに短縮することができる。
【００９６】
なお、デジタル方式のソースライン駆動回路８の書き込み時に使用する構成は、本実施形態のものに限定されず、他の構成でも良い。
【００９７】
（実施形態７）
本発明のアクティブマトリクス基板の製造方法は、実施形態１〜６で述べたアクティブマトリクス基板を用いて、複数の保持容量のそれぞれに保持された電荷を読み出す工程と、読み出された電荷のデータをＰＣなどで解析することによって、上記アクティブマトリクス基板を検査する工程とを含む。これにより、絵素トランジスタ１等の形成工程が終わった段階で検査を行い、可能な場合は不良箇所の修正を行った上で、対向基板との組み立て工程、液晶注入工程に送り出すことができる。なお、アクティブマトリクス基板の検査は、液晶パネルを組み立て後にも行なうことが好ましい。
【００９８】
本発明のアクティブマトリクス基板によれば、ソースライン駆動回路の信号の流れが不可逆であっても、アクティブマトリクス基板の各絵素の保持容量に蓄積された電荷を読み出すことができ、アクティブマトリクス基板の検査を行うことができる。したがって、不良基板を後の工程に流さないことによる効率アップとコスト削減が実現できる。
【００９９】
【発明の効果】
本発明によれば、ソースライン駆動回路を備えたアクティブマトリクス基板において、ソースライン駆動回路の信号の流れが不可逆であっても、アクティブマトリクス基板の各絵素における保持容量の電荷を読み出す検査を行うことができる。さらに、読み出しに要する回路の数を削減することができる。したがって、不良基板を後の工程に流さないことによる効率アップとコスト削減が実現できる。
【図面の簡単な説明】
【図１】実施形態１のアクティブマトリクス基板のブロック図である。
【図２】実施形態１のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。
【図３】実施形態１において、１本の読出用ライン１４につながる第２スイッチ７０８ａ，７０８ｂ，７０８ｃを制御する信号タイミングチャートである。
【図４】実施形態２のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。
【図５】実施形態２において、読出用ライン９０９ａにつながる第２スイッチ９０８ａ１，９０８ａ２，９０８ａ３を制御する信号タイミングチャートである。
【図６】実施形態３のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。
【図７】実施形態３において、１本の読出用ライン１００８につながる第２スイッチ１００７ａ，１００７ｂ，１００７ｃを制御する信号タイミングチャートである。
【図８】実施形態４のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。
【図９】実施形態４において、１本の読出用ライン１１０８につながる第２スイッチ１１０７ａ，１１０７ｂ，１１０７ｃを制御する信号タイミングチャートである。
【図１０】実施形態５のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。
【図１１】実施形態５において、読出用ライン１２０８ａにつながる第２スイッチ１２０７ａ１，１２０７ａ２，１２０７ａ３を制御する信号タイミングチャートである。
【図１２】実施形態６のアクティブマトリクス基板のソースライン駆動回路８側を拡大して示すブロック図である。
【図１３】実施形態６において、読出用ライン１３０８ａにつながる第２スイッチ１３０７ａ１，１３０７ａ２，１３０７ａ３を制御する信号タイミングチャートである。
【図１４】駆動回路一体型表示装置におけるパネル内の概念図である。
【図１５】駆動回路やバスラインの検査が可能な従来の駆動回路一体型アクティブマトリクス基板の回路図である。
【図１６】駆動回路やバスラインのみならず絵素トランジスタの良否まで検査が可能な従来の駆動回路一体型アクティブマトリクス基板の回路図である。
【図１７】図１６に示すアクティブマトリクス基板において、信号の書き込みと読み出しを行なう絵素欠陥の検査システムを示す等価回路図である。
【図１８】ソースラインヘの出力段にアンプを備えたアナログ方式のソースライン駆動回路図である。
【図１９】デジタル方式のソースライン駆動回路図である。
【符号の説明】
１絵素トランジスタ
２保持容量
４読出用スイッチ
５ゲートライン駆動回路
６ゲートライン
７共通電極配線
８ソースライン駆動回路
９ソースライン
１０アナログスイッチ
１１基板
１２映像信号線（ビデオライン）
１４読出用ライン

Claims

基板上に格子状に配列された複数のトランジスタと、
前記複数のトランジスタのゲートのそれぞれに接続された、互いに平行な複数のゲートラインと、
前記複数のトランジスタのソースにそれぞれ接続され、かつ前記複数のゲートラインに交差する、互いに平行な複数のソースラインと、
前記複数のゲートラインのそれぞれに走査信号を順次送るゲートライン駆動回路と、
前記複数のトランジスタのそれぞれに接続され、かつ共通電源に接続された複数の保持容量と、
前記複数のソースラインを順次選択し、選択された前記ソースラインを介して、前記保持容量に映像信号を送るソースライン駆動回路と、
前記複数のソースラインのそれぞれを介して、前記複数の保持容量のそれぞれに保持された電荷を読み出すための読出用ラインと、を有するアクティブマトリクス基板であって、
前記読出用ラインは、前記複数のソースラインのそれぞれに対応する複数本のラインであり、
前記ソースライン駆動回路の信号の流れは不可逆であり、
前記複数のソースラインと前記ソースライン駆動回路との間にそれぞれ配置され、前記各ソースラインと前記ソースライン駆動回路とをＯＮ／ＯＦＦする第１スイッチと、
前記複数のソースラインと前記読出用ラインとの間にそれぞれ配置され、前記各ソースラインと前記読出用ラインとをＯＮ／ＯＦＦする第２スイッチとを備え、
前記複数の保持容量のそれぞれに保持された電荷は、ＯＮ状態の前記第１スイッチを介して各前記保持容量に供給されると共に、前記複数本の読出用ラインのそれぞれから時分割で１本ずつ読み出される、アクティブマトリクス基板。
前記各第２スイッチは、前記ソースラインと前記読出用ラインとをＯＮする時間が互いに重ならない、請求項１に記載のアクティブマトリクス基板。
前記ソースライン駆動回路は、シフトレジスタ回路を備え、前記シフトレジスタ回路からのシフトレジスタ出力を用いて、前記各第２スイッチが制御される、請求項２に記載のアクティブマトリクス基板。
前記ソースライン駆動回路は、アナログ方式であり、前記ソースライン駆動回路と前記各第１スイッチとの間にアンプが介在する、請求項１に記載のアクティブマトリクス基板。
前記ソースライン駆動回路は、デジタル方式である、請求項１に記載のアクティブマトリクス基板。
請求項１に記載のアクティブマトリクス基板が有する前記複数の保持容量のそれぞれに保持された電荷を読み出す工程と、読み出された前記電荷のデータを解析することによって、前記アクティブマトリクス基板を検査する工程とを含む、アクティブマトリクス基板の製造方法。
前記複数のトランジスタのそれぞれに接続された複数の絵素電極を有する請求項１に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板に対向する対向電極と、前記絵素電極および前記対向電極間に介在する表示媒体層と、を有する画像表示装置。