JP2516197B2

JP2516197B2 - 半導体素子の検査方法

Info

Publication number: JP2516197B2
Application number: JP60185153A
Authority: JP
Inventors: 淳一大和田; 政善鈴木; 英昭川上; 堅吉鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-23
Filing date: 1985-08-23
Publication date: 1996-07-10
Anticipated expiration: 2011-07-10
Also published as: JPS6244717A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体素子の検査方法に係り、特に、アクテ
ィブマトリクス表示装置に用いられる薄膜トランジスタ
等の半導体素子の異常の有無を検査するに好適な半導体
素子の検査方法に関する。

〔発明の背景〕

TFTなどのスイツチ素子と、液晶あるいはエレクトロ
ルミネセンス等とを組み合わせたアクテイブマトリクス
は、“ビージエーレツシヤーB.J.Lecher）らによ
り、「液晶マトリツクスデイスプレイ（Liquid Crystal
Matrix Displays）Proc.IEEE 59、1566（1971）」”に
提案されて以来、各種のスイツチ素子について研究が続
けられている。その画素部の回路構成方式としては、１
画素に１個のTFTを形成し、液晶を駆動する方式や、１
画素に２個のTFTと、電圧保持用の容量を形成し液晶層
への電圧印加時間を改善する方式などが提案されてい
る。これらの方式では、TFT素子に欠陥が発生した場合
には、その画素の液晶層に正常な駆動電圧が印加されな
くなり、点欠陥が発生し、デイスプレイの表示特性を劣
化させてしまう。また、断線等の欠陥が発生した場合に
は、その配線に接続された表示画素が動作不能となり、
線欠陥が発生してしまう。一般に線欠陥が発生した場合
には、デイスプレイの使用ができなくなるとされてい
る。

現在、これらの各種の欠陥の存在を知るための手段と
しては、たとえばアクテイブマトリクス基板上に対向ガ
ラスを積層し、液晶を封入してデイスプレイの形状とし
て、目視あるいは光学的測定により欠陥の存在を知る方
法が提案されている。

さらには、特開昭57−38498号公報に記載された如
く、画素または配線に付いた寄生容量に蓄積された電荷
量の変化を測定することにより、配線間の短絡等を検出
する方法等も提案されている。

しかしながら、前者の方法では、液晶封入後に欠陥の
有無を見い出して、しかる後に良品か不良品かの判断を
行うことは、欠陥品に対しては無駄な液晶工程を施した
ことになり、生産性の著しい低下の原因となつてしま
う。

また後者の方法によれば、液晶封入前にTFT基板を検
査することは可能であるが、TFT素子と共に形成される
浮遊容量の充放電を利用しているため、SN比の高い検査
電流を得ることができない。即ち、TFT素子のゲートに
電圧を印加したときに、この電圧のノイズが重畳する
と、このノイズが放電電流にも含まれることになる。し
かも、TFT素子のゲートに電圧を印加した後一定の時間
内に放電電流を検出しなければならないので、ゲートに
印加した電圧にノイズが重畳したときには、ノイズの影
響をなくすことは困難である。またTFT素子の特性を正
確に知るためには、画素部の透明電極上に探針等を接触
せしめ諸特性を測定することが最も有効な方法である
が、表面画素数の膨大なデイスプレイにおいてはこのよ
うな測定をすることは測定時間が長時間となり、かつま
た探針等の機械的な接触により表面に傷などを生じせし
めることになるため、実用的な方法とはいえなかつた。

〔発明の目的〕

本発明の目的は、基板上の半導体素子の制御端子と静
電容量素子にそれぞれ電気信号を入力して基板上の半導
体素子を検査することができる半導体素子の検査方法を
提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明は、基板上に形成し
た第１及び第２の端子と制御端子とを有する半導体素子
の検査方法であって、上記第２の端子に前記基板上に形
成した静電容量素子の一方の端子を接続し、上記制御端
子に制御電圧を印加しながら、上記第１の端子と上記静
電容量素子の他方の端子間に電圧レベルが時間的に変化
する検査電圧を印加したときの上記制御電圧及び検査電
圧による電流を検出することにより上記半導体素子を検
査することを特徴とする半導体素子の検査方法を採用し
たものである。

〔発明の実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図（ａ）乃至（ｄ）は本発明の一実施例を示す回
路図である。

第１図（ａ）は表示部の一画素の構造を示したもので
ある。第１図（ａ）において、TFT素子１、信号電極2,2
A、走査電極3,3A,ITO（Indium Tin Oxide）等の透明電
極により形成された表示電極４、及び表示電極４に対し
て信号電極2Aから電圧を印加するための手段としの抵抗
素子、容量等の素子５から表示部が構成されている。

また、第１図（ｂ）は他の実施例である。第１図
（ｂ）の実施例が第１図（ａ）の構造と異なるところ
は、素子５をTFT素子１の端子電極であるソース電極に
直接接続する構造とした点にある。ここで本説明では、
便宜的に信号電極２に接続したTFT素子１の電極をドレ
イン電極、画素電極に接続した電極をソース電極と呼ぶ
ことにする。

第１図（ｃ）は、さらに別の実施例である。第１図
（ｃ）の実施例が前記第１図（ａ）の実施例と異なると
ころは、素子５を走査電極3Aに接続する構成とした点で
ある。

第１図（ｄ）はさらに他の実施例である。第１図
（ｄ）の実施例が第１図（ｃ）と異なるところは素子５
をTFT素子１の端子電極であるソーズ電極と走査電極3A
との間に接続する構成とした点にある。

上述の実施例において、素子５の役割は第１図
（ａ），（ｂ）の場合には、信号電極２と2Aとの間に電
気的に回路を形成して、TFT素子１の特性を測定、検査
するとともに、信号電極2,2A、あるいは走査電極３の断
線、短絡等の欠陥の有無を検出することを可能とするも
のである。

また、上記実施例において、第１図（ｃ），（ｄ）の
場合には、信号電極２と走査電極3Aとの間で電気的回路
を形成し、同様の動作を実現するものである。

ここで、素子５は、各種の素子を用いることが可能で
ある。以下の具体的な実施例に述べるように、液晶を封
入後に表示装置として動作させる場合には素子５の接続
によつても従来から使用されている公知の駆動法が適用
できる。

第２図は第１図（ａ）の素子５として静電容量６を用
いた構造である。この構造は従来の静電容量６の存在し
ない構造と比較し、特に製造工程を増加させることなく
製造が可能である。それでは、第２図に示す回路を実現
する構造を第３図に示す。多結晶シリコン薄膜、非晶質
シリコン薄膜、あるいは熱等を加えて再結晶化したシリ
コン薄膜等の半導体薄膜７と、信号電極兼TFT素子のド
レイン電極８、走査電極兼TFT素子のゲート電極９、ITO
等の透明電極材料により形成された表示電極10、コンタ
クト穴11から構成された１画素において、信号電極８と
表示電極10を信号電極上の符号12の部分で重量すること
により、静電容量を構成している。

第３図のＡ−Ａ′間とＢ−Ｂ′間の断面構成をそれぞ
れ第４図（ａ）と（ｂ）とに示す。Ａ−Ａ′間の断面構
造は従来良く知られたTFT構造と全く同一である。また
Ｂ−Ｂ′間断面構造はTFT素子の保護用に形成されたSiO
₂、PSG等のパツシベーシヨン膜を絶縁膜として、表示電
極10と信号電極８との間で静電容量12が形成されてい
る。この構造では静電容量を形成するために特別に新し
い製造工程を導入する必要がなく、ホトマスクのパター
ンの変更のみで素子が得られるため、デイスプレイの製
造コストを高めることなく製造することが可能である。

次に、第２図に示す構成の実施例について、第５図
（ａ），（ｂ）及び第６図を参照しながら、その動作原
理を説明することにする。

第５図（ａ）は表示装置を検査するための回路であ
り、試験用信号電圧源16、走査電圧源17、スイツチ回路
18、電流検出回路19、デイスプレイ基板20を有してい
る。また、l_X1，l_X2，l_X3，……は走査電極、l_Y1，
l_Y2，l_Y3，……は信号電極、P_XYは画素、v_Tは試験用の
信号電圧、v_X1，v_X2，v_X3，……は走査電圧、また符号2
1はディスプレイ基板20の外部接続端子部である。

このような要素を次の如く接続する。

ディスプレイ基板20の外部接続端子部21に対し、走査
電極l_X1，l_X2，l_X3，……に対して走査電圧v_X1，v_X2，v
_X3，……を発生する走査電圧源17を接続し、また信号電
極l_Y1，l_Y2，l_Y3，……に対してスイツチ回路18を通し
て試験用信号電圧v_Tを発生する試験用信号電圧源16およ
び電流検出回路19を接続する。そしてスイツチ回路18の
接続を第５図に示す如く、たとえば奇数番目の信号線l
_Y1，l_Y3，l_Y5，……は電流検出回路19に接続し、偶数番
目の信号線は試験用信号電圧源16に接続する。電流検出
回路19は、たとえば第５図（ｂ）に示すように、抵抗Ｒ
と演算増幅器OPとで構成することができる。

以上のような回路構成において、第１行目の奇数個の
画素P₁₁，P₁₃，P₁₅，……を検査する場合には、第６図
に示した波形の電圧をそれぞれの端子に印加する。ま
ず、試験用信号電圧源16から出力される信号電圧v_Tとし
ては、電圧の立上りdv/dtが一定のランプ関数状の電圧
波形としてl_Y2，l_Y4，l_Y6，……の端子に印加し、またv
_X1，v_X2，……としては矩形波の走査電圧を印加する。
これに対して信号電極l_Y1，l_Y3，l_Y5，……の端子から
検出される電流は第６図（ａ），（ｂ），（ｃ）のよう
にTFT素子特性により異なる電流波形が観測される。

この電流波形について第７図に示す１画素の等価回路
を用いて説明する。試験用の信号電圧v_Tを信号電極2Aに
印加すると容量C_t、TFTに付随した容量C_gs，C_gd，C_ds、
及び画素電極の抵抗R_pの各定数と、TFT1のドレイン・ソ
ース間の抵抗r_dsにより出力電流i_Yが決定される。まずv
_Tとして第６図に示したランプ関数状の波形を印加し、T
FT1のゲート電圧v_X1がTFT1のしきい値電圧以下でドレイ
ン・ソース抵抗r_dsが十分大きい場合には電流i_Yは各容
量により構成された回路を流れる電流となる。このと
き、容量C_gs，C_gd，C_dsの各容量を、容量C_tより、はる
かに小さい値となるようにすると、電流i_Yは、となる。ここで、C_TFTはTFT素子１の容量であり、第７
図では、となる。次に、走査電圧v_X1がTFT素子１のしきい値電圧
V_th以上となり、r_dsが小さな値となつた場合には、
C_ds，C_gd，C_gsの各容量は短絡された状態と等しくな
り、となる。すなわち、TFT素子１がしきい値電圧V_thを越え
たときに、電流i_Yは上昇する波形となる。

次に、再びTFT素子１のゲート印加電圧をしきい値電
圧以下にして抵抗r_dsを十分大きな値とすると、i_Yのレ
ベルは初期の状態と等しくなり、低下する。一方、もし
TFT素子１のドレイン・ソース間がゲート電圧の値にか
かわらず常に低抵抗となる欠陥が発生した場合には、第
６図（ｂ）のように、信号電圧v_tが印加されている間大
きな値の電流i_Yが流れる。これに対し、ドレイン・ソー
ス間がゲート電圧の値にかかわらず常に高抵抗の場合に
は、電流i_Yは常に低いレベルとなる。すなわち、第６図
に示す時刻t₁，t₂，t₃で出力パルスをサンプリングし
て、それらの各レベルを比較することにより、TFT素子
１の特性の良否が判別可能となる。また、電流i_Yの波形
の各レベルの大小を精密に測定することによりTFT素子
１のドレイン・ソース間抵抗r_dsの測定が可能となる。

このような方法により第５図の第１行目奇数列目の画
素の検査が終了する。その後、スイツチ18の各スイツチ
を反対側に切りかえ、上述と同様な測定方法により偶数
列目の画素の検査を行う。すなわち、表示部１行の検査
は、２回の測定により終了する。このため高速の検査が
可能となる。また、各信号線間の容量等による結合が存
在するため、試験用の信号電圧v_tが近接した信号線に影
響を及ぼし、出力電流i_Yの波形が乱れる場合には、たと
えば３列の信号線を１組として、そのうち２本を検査に
使用し、もう１本を一定電位に保持する等の手段によ
り、各出力電流i_Yの波形を安定させることが可能であ
る。

また、第６図では走査波形として矩形波信号を用いた
場合について述べたが、TFT素子１の走査電極と信号電
極の容量結合により、走査波形の微分波形が重畳された
波形となり、この成分が測定の雑音成分となる。これを
小さくするため、第８図に信号v_X1Aとして示したよう
な、立上り、立下りを緩やかにした走査波形が考えられ
る。また、第６図では、試験用の信号電圧としてランプ
関数状の波形について述べたが、これは、第８図に信号
v_TAとして示したような正弦波状の波形、あるいは信号v
_TBのように負のランプ関数状の波形を用いても検査が可
能であることはいうまでもない。

さらに、本実施例において、走査電圧v_X1，v_X2，……
をl_X1，l_X2，l_X3，……と走査することにより、また、
出力電流i_Yの出力端子l_Y1，l_Y2，l_Y3，……位置を評定
することにより、走査配線及び信号配線の断線及び走査
電極と信号電極との短絡の有無、および断線の発生場所
を検出することが可能である。つまり、もし、走査電極
l_Xnにおいて、第ｋ列とｋ＋１列との間が断線している
とすると、走査電圧v_xnを印加したときに、第ｋ列目の
画素までは第６図に示したいずれかの波形が観測される
が、第ｋ＋１列目以降では、第６図（ｂ）または（ｃ）
の波形に対し走査電圧の微分波形が重畳されない波形が
出力されるためである。

もし、信号電極l_Ynにおいて、第ｋ列目と第ｋ＋１行
目の間に断線が存在すると、走査電圧が第ｋ行目までは
信号電極l_Ynの出力電流i_Yが観測されるが、第ｋ＋１行
目以降は出力電流が観測されなくなる。

一方、もし走査電極と信号電極との間に短絡が存在す
ると、短絡した走査線に走査電圧v_Xが印加されたとき走
査電圧が出力端子l_Yに直接印加されるため、大きな電流
が観測される。

以上述べたように、それぞれの電流波形と出力とを比
較することにより、表示部におけるTFTの欠陥、さらに
は配線の断線と配線間の短絡の有無を検査することがで
きる。

以上述べた構造の画素では、画素電極４と信号電極
２′との間に容量６が接続されるが、液晶封入後デイス
プレイとして動作させる場合には、従来より公知の駆動
法が、変更なしに適用できることはいうまでもない。

第９図は、本発明の具体的な実施例を示す回路図であ
る。

第９図は第１図（ａ）の素子５に対してTFT素子22を
用いた構成である。この実施例は、第２図に示す実施例
のごとく容量C_tを用いたときと比較して出力電流i_Yを大
きくでき、しかもTFT素子１内あるいは配線間等に存在
する容量の影響を受けにくいという利点がある。

かかる実施例を検査する試験回路の構成は第５図に示
す構成のものを用いてよく、また印加電圧としては第10
図に示した波形のものを印加すればよい。ただし、出力
電圧i_Cが互いに干渉しないように、l_Yn，l_Yn ⁺ ₁，l_Yn ⁺ ₂
の３本を１組として検査する。しかして、試験用電圧v_T
を印加した信号配線l_Yn ⁺ ₁の両側の信号線l_Yn，l_Yn ⁺ ₂か
らそれぞれ信号電流i_C，i_CAを検出してTFT素子１の特性
を評価するのである。さらに具体的にその作用を説明す
る。すなわち、１画素中の２個のTFT素子１のいずれも
正常に動作する場合、または１個が正常で、１個のソー
ス・ドレインが短絡状態の場合には第10図（ａ）のよう
な波形が観測される。２個のTFTともソース・ドレイン
が短絡状態の場合には第10図（ｂ）に示すような波形が
観測される。さらに２個のTFTともソース・ドレインが
オープン状態の場合には第10図（ｃ）の波形が観測され
ることになる。そして、時刻t₁，t₂，t₃の各時点での電
流の大小を比較することにより、上記の３状態を判別
し、表示部内のTFT素子の欠陥の有無を検査できること
になる。

また、本実施例でも上述の実施例と同様に、走査電圧
と出力波形の場所の評定から第１の実施例と同様に、走
査電極及び信号電極の断線、さらに、それぞれの電極間
の短絡の有無を検査することが可能である。

さて、第９図の実施例の構成を液晶を封入してデイス
プレイとして駆動するとき、まず線順次走査を行う場合
には、TFT22の形状をTFT1の形状に比べて、チヤル幅Ｗ
とチヤル長Ｌの比W/Lを十分小さく設計する必要があ
る。これによつて表示電極４に対し、信号電極l_Ynの電
圧が十分に印加できるようになり、良好な表示が実現で
きる。しかしながら、第９図の構造で点順次走査を使用
する場合には、走査電極３に対し走査電圧が印加されて
いる期間に信号電極l_Ynから印加された信号電圧がTFT素
子22を通して隣りの信号電極l_Yn ⁺ ₁にリークするため、
表示が可能となる。いずれにしろ、本実施例は、線順次
走査を用いたアクテイブマトリクスデイスプレイの検査
法に有効である。

第11図は本実施例を実現するための表示部の平面構造
の一例を示す平面図である。第11図では、第９図に示し
たTFT素子22に相当するTFT素子23を隣りの画素のTFT素
子１と同一の半導体島上に形成している。このように構
成したことにより、画素開口率をそれほど低下させずに
デイスプレイを作成することができる。

第12図は本発明の他の具体的実施例を示す回路図であ
つて、第９図の変形例である。ここで、第１図（ａ）に
示す素子５に相当するものはTFT素子24である。

第12図に示す実施例が第９図のものと異なるところ
は、TFT素子24のゲート電極を次段の走査電極3Aに接続
した点にあり、他の構成には変更がない。

上述した回路構成の実施例を検査する場合には、第13
図に示すような波形を用いればよい。検査をするために
上記回路に接続する装置としては、第５図に示すもので
よい。ここで、第13図で示す信号の印加タイミングとし
ては第10図に示すものとは異なつている。すなわち、信
号電極2Aに印加する矩形波の試験用信号電圧v_Tに対し、
走査電極３および3Aに印加する走査電圧v_X1，v_X2をタイ
ミングをずらして重畳するように印加する。この波形に
より、出力電流i_Yは１画素中のTFT1,24が２個とも正常
に動作する場合には第13図（ａ）の波形となり、またTF
T24のソース・ドレイン間が常に短絡状態のときには第1
3図（ｃ）の波形となり、TFT1のソース・ドレイン間が
常に短絡状態のときには第13図（ｃ）の波形となり、さ
らに２個TFT1,24のうちいずれか１個以上のTFTのソース
・ドレイン間が常にオープン状態のときには第13図
（ｄ）のような波形となる。

このような波形に対して時刻t₁，t₂，t₃のそれぞれの
時点において、電流i_Yの大きさを観測することにより、
上記の４つの状態が判別できる。すなわち、第10図の実
施例に対して、欠陥の判別の情報量が１つ増加したこと
になる。

さて、本実施例の場合にも、先に述べた実施例と同様
な方法により、走査配線、信号配線それぞれの断線、お
よびそれらの間の短絡を検査することが可能である。

また、本実施例において液晶を封入してデイスプレイ
を駆動する場合には、線順次走査及び点順次走査のいず
れも可能である。ただし、従来公知の駆動方法を用いた
場合には、表示状態を決定する信号電圧を印加するタイ
ミングが１ラインずつ遅れる。すなわち、従来、走査電
極３に走査電圧が印加されてTFT1を通して表示電極４に
信号電圧が印加されていたのに対し、本実施例では、走
査電極3Aに走査電圧が印加されて、１ライン前の走査の
タイミングで印加された信号電圧を書き換えることによ
り、表示電極４の電圧が決定される。このことから、TF
T24は第10図の実施例と異なり、表示電極４に信号電圧
を印加する役割があるため、TFT24はTFT1と同等なチヤ
ネル幅Ｗとチヤネル長Ｌとの比に設計することが必要で
ある。

また、本実施例の場合にはTFT1とTFT24とのいずれか
１個に欠陥が発生し、ソース・ドレイン間が常にオープ
ン状態になつたとき、さらにTFT1に接続された走査電極
３と信号電極２の組、あるいはTFT24に接続された走査
電極3Aと信号電極2Aの組のいずれかの組の中の電極に断
線が発生したときも表示電極４に信号電圧を印加するこ
とが可能となる。すなわち、デイスプレイとして使用す
る場合に、回路に冗長性が生じ、欠陥の救済にも有効な
構成となる。上記の欠陥が発生した時には隣接した画素
と同じ信号電圧が印加されることになるが、表示画像と
してテレビ画像などの中間表示が多く、画面の濃淡が急
激に変化しない画像に対しては特に有効となる。

第14図は、第１図（ｃ）に示す実施例の具体的な回路
構成例を示す回路図である。第１図（ｃ）の素子５に相
当するものとしては容量25である。本実施例の回路を検
査する場合には、第15図に示すような回路をデイスプレ
イ基板に接続し、検査を行うものである。第15図の実施
例が第５図のものと異なるところは、電圧源16およびス
イツチ回路18をなくした点にある。また第15図に示す回
路における走査電圧v_X1，v_X2，v_X3，……の波形及び相
互のタイミングの関係は第16図に示すようになる。すな
わち、走査電圧v_X1，v_X2，v_X3，……はそれ自身、負の
傾きを有するランプ関数状の試験用信号電圧と走査電圧
との２つの機能を有する。それゆえに、第５図に述べた
検査法において信号側電極に接続されたスイツチ回路18
は不要となる。

次に、本実施例の動作を第14図及び第16図を用いて説
明する。走査電圧v_X1，v_X2，……は、走査電極l_X1，
l_X2，……に印加するものであるが、試験用の信号電圧
と走査電圧が重畳された波形とする。すなわち、第16図
において、負の傾きを有するランプ関数状の電圧は試験
用の信号電圧であり、また、矩形波の電圧は走査用の電
圧である。ここで、ランプ関数状の電圧を負の値にする
のはTFT素子がｎチヤネル構造であり試験用電圧によ
り、TFT素子がオン状態となるのを防止するためであ
る。もし、TFT素子がＰチヤネル構造の場合には、試験
用のランプ関数状の電圧を正、走査電圧を負というよう
に、試験用の電圧と走査電圧とを逆極性になるようにす
る必要がある。

さて、第14図において、走査電極３に電圧v_X1、走査
電極3Aに電圧v_X2を第16図のタイミングで印加する。こ
のとき、容量25を通して流れる電流i_Cはv_X2のランプ関
数電圧印加時ではランプ関数電圧の立上り特性と走査電
極3Aから信号電極２に至る回路に付随した容量によつて
決定する。もしこの期間に走査電極３に印加された電圧
v_X1の電圧がTFT1のしきい値電圧を越えて上昇すると、T
FT1のソース・ドレイン間がオン状態となり、ソース・
ドレイン間を短絡した状態となるため、容量25を通して
流れる電流は負の方向に増加する。このようにして、信
号電極２から出力される電流波形を観測すると、TFT1が
正常に動作している場合には第16図（ａ）の波形とな
り、TFT1のソース・ドレイン間が常に短絡している場合
には第16図（ｂ）の波形となり、常にオープン状態では
第16図（ｃ）のような波形が測定できる。このとき時刻
t₁，t₂において、電流値を測定することにより、TFTの
素子特性を検査することが可能である。また、本実施例
において、走査電圧と出力電流との端子位置を評定する
ことにより、欠陥のあるTFTの位置、あるいは配線の断
線、短絡等の検査、それらの位置の評定もさきに述べた
方法と同様な方法で可能である。

第17図は第14図に示す実施例を実現するための、表示
部の平面構造を示す平面図である。透明電極で形成され
た画素電極10と走査電極９との間に容量部26を形成して
いる。このように本実施例の構造では特に新しいプロセ
スを付け加えることなく容量を形成することができる。

本実施例の構成においても、液晶封入後にデイスプレ
イとして用いる場合には、その駆動波形は従来より公知
の、線順次走査法、点順次走査法等を全く変更すること
なく適用することはいうまでもない。

このように、上記各実施例によれば、アクテイブマト
リクスデイスプレイの表示画素中にTFT素子や配線等の
欠陥の有無を検査するための素子を設け、かつ検査用の
配線を新たに設けることなく、従来の走査配線、信号配
線を用いて、表示部内の欠陥の存在を測定できるため、
素子検査法の簡易化、高速化がはかれ、また液晶等を封
入、積層する前に基板の状態で検査できるため、欠陥の
あるデイスプレイを液晶封入工程を施すことがなくなる
から、製造工程の簡易化が可能である。

さらに、本実施例は検査にパルス電圧を用い、出力の
検出も多チヤネルの電流検出回路を用いるため、１枚の
基板の測定時間す大幅に短縮することが可能であり、実
用性が大きい。加えて、表示部に対し、探針による接触
や電子ビーム、光等の走査をしないため、表示部を劣化
させることがない。

〔発明の効果〕

以上述べたように、本発明によれば、基板上に形成さ
れた半導体素子と静電容量素子とを直列に接続して検査
回路を形成し、半導体素子の制御端子に制御電圧を印加
しながら、検査回路両端の端子間に検査電圧を印加し、
半導体素子を流れる電流を検出するようにしたため、検
査に適した検査電圧を任意のタイミングで半導体素子に
印加することができ、SN比の高い検査電流を得ることが
可能となり、検査精度の向上に寄与することができる。

【図面の簡単な説明】

第１図は本発明の基本構成を示す回路図、第２図，第９
図，第12図および第14図は本発明の具体的な実施例を示
す回路図、第３図，第11図および第17図は一画素の平面
構造を示す平面図、第４図は第３図のＡ−Ａ′線、Ｂ−
Ｂ′線に沿つて示す断面図、第５図および第15図は検査
回路を示す構成図、第６図，第８図，第10図，第13図お
よび第16図は駆動及び出力波形を示す波形図、第７図は
第２図の１画素の等価回路を示す回路図である。 1,22,24……TFT素子、2,2A……信号電極、3,3A……走査
電極、４……表示電極、５……素子、6,25……静電容
量、７……半導体薄膜、８……信号電極、９……走査電
極、10……表示電極、11……コンタクト穴、12……静電
容量、13……ガラス基板、14,15……絶縁膜、16……試
験用信号電圧源、17……走査電圧源、18……スイツチ回
路、19……電流検出回路、20……デイスプレイ基板、21
……接続点。

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木堅吉日立市久慈町4026番地株式会社日立製作所日立研究所内 (56)参考文献特開昭58−144888（ＪＰ，Ａ) 特開昭61−45280（ＪＰ，Ａ) 特公平６−27771（ＪＰ，Ｂ２)

Claims

(57)【特許請求の範囲】

【請求項１】基板と、前記基板上に形成したソース電
極、ドレイン電極、ゲート電極とを有する薄膜トランジ
スタと、前記ソース電極に接続した画素電極とを有する
表示装置用の半導体素子の検査方法であって、前記半導体素子には、前記画素電極と前記ドレイン電極
との間で静電容量素子を形成してあり、前記ゲート電極
に制御電圧を印加しながら前記ソース電極と前記画素電
極との間に電圧レベルが時間的に変化する検査電圧を印
加したとき、前記制御電圧と検査電圧による電流を検出
することにより、前記薄膜トランジスタを検査すること
を特徴とする表示装置用の半導体素子の検査方法。