JP4432829B2 - 電気光学装置用基板及びその検査方法、並びに電気光学装置及び電子機器 - Google Patents

Description

本発明は、電気光学装置用基板及びその検査方法、並びに電気光学装置及び電子機器に関し、特に、複数の画素にそれぞれ設けられた複数のスイッチング素子を有する電気光学装置用基板及びその検査方法、並びに電気光学装置及び電子機器に関する。

従来より、液晶装置等の表示装置は、携帯電話、プロジェクタ等の機器に広く使用されている。ＴＦＴ（Thin Film Transistor）等を用いた液晶表示装置は、ＴＦＴ基板と対向基板とを貼り合わせて、両基板間に液晶を封入して構成されている。一般に、製造された液晶装置が正常に作動するか否かの検査は、完成品に対して行われる。例えば、所定の画像信号を液晶装置に表示データとして入力し、投影、表示等させることによって、正しくデータが表示されるか、欠陥画素の有無のチェックが行われていた。
しかし、完成品について検査を行う方法を採用した場合には、基板の製造工程後に不良品が発見されることとなる。このため、不良品の発見が遅れてしまい、製造工程の管理面からみると好ましくないという欠点がある。

例えば、工程管理に不良発見の情報がフィードバックされるまでの時間が長くなる。その結果、歩留まり低下期間が長期化し、製造コストが上昇する。また、試作品の場合も、試作品の評価から設計にフィードバックされるまでの期間が長期化するため、開発期間の長期化、開発コストの上昇に繋がる。さらに、製品完成後は、いわゆるリペア、すなわち不良箇所の修理が困難である。
そこで、基板の製造工程内において、不良の発見、特に、表示装置の欠陥画素の発見を行うことが望まれている。

そのような検査方法の一つとして、液晶表示装置の電極パッドに検査用プローブを接触させて、所定の電流を供給することによって、液晶表示装置の検査を行う技術が提案されている（例えば特許文献１参照）。同様に、画素のコンデンサ容量特性から、ＴＦＴ基板の各画素に所定の電圧を印加して、放電電流及び放電電圧の波形に基づいてＴＦＴの機能を検査する技術が提案されている（例えば特許文献２参照）。

また、ＴＦＴ基板の画素電極に対応する検査用の対向電極を用いて、画素電極の電位の変化量を検出することによって、各画素電極の動作検査を行う技術も提案されている（例えば特許文献３参照）。
特開平5-341302号公報 特開平7-333278号公報 特開平10-104563号公報

しかし、上述した特許文献１及び特許文献３に記載の技術による場合、検査装置において、基板の外部から電極パッド等に所定のプローブ等を接触あるいは近接させるための機械的な位置精度が要求される。その結果、機械的なアライメント精度を確保するために検査時間が長くなるという問題がある。さらに、高精細な液晶表示装置の場合は、多くの電極パッドに対して細いプローブ等を機械的な制御を行って接触させなければならなくなり、これらの方法が適用できない場合もある。

また、一般的には、電極の付加容量を含む画素自体の容量に比べて、液晶表示装置と測定装置間の各種容量成分、例えばソース線、画像信号線、電極パッド端子等における容量の方が極めて大きい。画素電極に印加する電圧は、ソース線等の容量と画素自体の容量との比に応じて決まり、微少な電圧レベルである。このため、画素に保持されている電圧を電極パッド等から取り出そうとすると、ソース線等の容量による影響によって、微少なレベルの画素電位に対して大レベルのノイズが重畳されることになり、画素保持電圧の測定精度は極めて悪化し、十分な測定精度は得られない。

本発明は、以上の点に鑑みてなされたもので、外部からのプローブを接触される等の必要がなく、十分な測定精度が得られる検査を実現すると共に、検査回路の占有面積を低減することができる電気光学装置用基板及びその検査方法、並びに電気光学装置及び電子機器を提供することを目的とする。

本発明に係る電気光学装置用基板は、互いに交差する複数の走査線及び複数の信号線と、前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素電極と、前記信号線に電気的に接続され、前記画素電極に供給された第１の電位信号が入力される第１の端子と、参照電位としての第２の電位信号が入力される第２の端子とを具備し、前記第１の電位信号と前記第２の電位信号との電位を比較して、前記第１の電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の電位信号が高い場合には前記第１の端子の電位をより高くして出力するとともに、前記第１及び第２の端子に各々、前記複数の信号線のうち、２本以上、且つ相互に同数の信号線が互いに対応するように設けられた増幅器と、前記対応させた２本以上の信号線のうちの１本の信号線を選択する選択手段と、前記増幅器の前記第１及び第２の端子の少なくとも一方に、当該選択された信号線を電気的に接続する接続手段と、を具備したことを特徴とする。

このような構成によれば、接続手段は、増幅器の第１及び第２の端子の少なくとも一方に、複数の信号線を対応させる。選択手段は複数の信号線のうちの１つを選択して第１又は第２の端子に接続させる。これにより、画素の電位が増幅器に供給される。増幅器は第１の信号と第２の信号とを比較することよって、例えば、第１及び第２の端子のうちの少なくとも一方に接続された信号線の電位を２値化する。増幅器の出力は、例えば信号線を介して取り出される。増幅器の出力によって画素の良不良を判定することができる。増幅器の第１及び第２の端子の少なくとも一方に、複数の信号線が対応させられており、少ない増幅器で全信号線を介した画素の検査が可能である。このように、増幅器の占有面積を低減することができる。もしくは，増幅器の占有面積を大きくすることができ、増幅器を構成するトランジスタのゲートサイズ（長さ・幅）を大きくできるため、対トランジスタの対称性がよくなり、高性能な増幅器を得ることができる．
また、前記増幅器は、前記第２の端子も前記信号線に電気的に接続されており、前記第１及び第２の端子に、相互に同数の信号線が対応していることを特徴とする。

このような構成によれば、各信号線からの第１及び第２の端子への影響を均一にすることができ、検査精度を向上させることができる。

また、前記増幅手段において、前記第２の端子には、前記第２の電位信号を供給するための供給線が電気的に接続されていることを特徴とする。

また、前記選択手段は、選択情報に基づいて前記増幅器の第１又は第２の端子に接続する信号線を決定するための出力信号を生成するデコード回路を有することを特徴とする。

このような構成によれば、デコード回路によって、選択情報から容易に第１又は第２の端子に接続する信号線を決定することができる。

本発明に係る電気光学装置は、一対の基板間に電気光学物質を挟持してなる電気光学装置において、前記一対の基板の一方に上記電気光学装置用基板を用いたことを特徴とする。

また、本発明に係る電子機器は、上記電気光学装置を用いたことを特徴とする。

このような構成によれば、外部からのプローブを接触される等の必要がなく、十分な測定精度の得られる検査のできる電気光学装置用基板を用いた電気光学装置又は電子機器が実現できる。

また、本発明に係る電気光学装置用基板の検査方法は、互いに交差する複数の走査線及び複数の信号線と、前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素とを有する電気光学装置用基板の検査方法であって、前記信号線に電気的に接続され、前記画素電極に供給された第１の電位信号が入力される第１の端子と、参照電位としての第２の電位信号が入力される第２の端子とを具備し、前記第１及び第２の端子に各々、前記複数の信号線のうち、２本以上、且つ相互に同数の信号線が互いに対応するように設けられた増幅器において、前記対応させた２本以上の複数の信号線のうちの１本の信号線を選択する選択ステップと、当該選択された１本の信号線を対応する前記第１又は第２の端子に電気的に接続するステップと、前記第１又は第２の端子の一方に電気的に接続された信号線を介して画素に供給された第１の電位信号を供給し、他方に前記第２の電位信号を供給するステップと、前記第１の電位信号と前記第２の電位信号とを比較して、前記第１の電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の電位信号が高い場合には前記第１の端子の電位をより高くして出力するステップと、を具備したことを特徴とする。

このような構成によれば、第１及び第２の端子に、所定の１つの信号線を接続する。第１又は第２の端子に接続された信号線を介して、画素の電位が増幅器に与えられる。増幅器は、第１及び第２の端子に供給された第１の電位信号と第２の電位信号とを比較して、第１の電位信号が低い場合には第１の端子の電位をより低くし、第１の電位信号が高い場合には第１の端子の電位をより高くして出力する。これにより、画素の両不良の判定が行われる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

ここでは、本発明の電気光学装置用基板の一例として、液晶表示装置に用いるアティブマトリックス型表示装置用基板を例にとって説明する。

（第１の実施の形態）
本実施の形態は基板に検査回路を搭載すると共に、その占有面積を低減するものである。もしくは、その検査回路を構成する差動増幅器１個あたりの占有面積を拡大し，検査回路の高性能化を図るものである。説明の都合上、先ず、本実施の形態を適用する検査回路が搭載された基板であって、占有面積について考慮されていない電気光学装置用基板について説明する。

（基板の第１の例）
図１はこのような検査回路を有する電気光学装置用基板である液晶表示装置の素子基板の回路図を示している。液晶表示装置の素子基板１は、アクティブマトリックス型表示装置用基板であるＴＦＴ基板である。素子基板１は、表示素子アレイ部２と、プリチャージ回路部３と、表示データ読み出し回路部４を含む。表示部となる表示素子アレイ部２は、マトリックス状に２次元に配置されたｍ行×ｎ列の複数の画素２ａを有している。ここで、ｍ，ｎはそれぞれ整数である。素子基板１は、表示素子アレイ部２のＸ方向（横方向）及びＹ方向（縦方向）に並んだ複数の画素２ａを駆動するために、Ｘドライバ部（X-Driver）５ａと、Ｙドライバ部（Y-Driver）５ｂと、トランスミッションゲート部６と、画像信号線７とを含む。Ｘドライバ部５ａ、Ｙドライバ部５ｂ、トランスミッションゲート部６及び画像信号線７が、データ書込手段及びデータ読出手段のそれぞれを構成する。トランスミッションゲート部６は、Ｘドライバ部５ａからの出力タイミング信号に応じて、画像信号線７から入力される画素データ信号を供給する。画像信号線７は、マトリックス状の表示素子アレイ部２の奇数列に信号を供給する信号線と、偶数列に信号を供給する信号線とを有し、それぞれの端子ｉｎｏとｉｎｅとに接続されている。

表示素子アレイ部２は、図１の右から第１列、第２列、・・第ｎ列で、上から第１行、第２行、・・第ｍ行のマトリックスであるが、図１では、説明を簡単にするために、４（行）×６（列）のマトリックスの画素からなる回路の例を示している。
プリチャージ回路部３は、後述するように、各種特性の検査のために、各ソース線にプリチャージ電圧を印加するためのものである。なお、プリチャージ電圧としては種々の電圧を選択することができ、例えば、電源電圧Ｖｄｄでもよく、接地電位でもよく、あるいはこれらの中間電位でもよい。

表示データ読み出し回路部４は、２次元マトリックスの奇数列のソース線Ｓ（ｏｄｄ）と偶数列のソース線Ｓ（ｅｖｅｎ）の１組のソース線に対して接続された１つの差動増幅器４ａが、複数設けられている。検査時に用いられるテスト回路としての表示データ読み出し回路部４が、アクティブマトリックス駆動型の液晶表示パネルの素子基板に形成されている。

次に、表示素子アレイ部２の単位表示素子である画素２ａについて説明する。図２は画素２ａの等価回路図である。
各画素２ａは、スイッチング素子である薄膜トランジスタ（以下、ＴＦＴという）１１と、画素電極、共通電極、及び液晶からなる液晶容量Ｃｌｃと、液晶容量Ｃｌｃに並列に接続された付加容量Ｃｓとを含む。ＴＦＴ１１のドレイン端子に液晶容量Ｃｌｃと付加容量Ｃｓのそれぞれの一端が接続されている。付加容量Ｃｓの他端は、共通固定電位ＣｓＣＯＭに接続されている。ＴＦＴ１１のゲート端子ｇはＹドライバ５ｂからの走査線Ｇに接続されている。ＴＦＴ１１のゲート端子ｇに所定の電圧信号が入力されてＴＦＴ１１がオンすると、ソース線Ｓに接続されたＴＦＴ１１のソース端子ｓに印加されている電圧が液晶容量Ｃｌｃと付加容量Ｃｓに印加され、供給された所定の電位が維持される。

図３は、表示データ読み出し回路部４の差動増幅器４ａの具体的な回路図である。図３に示す差動増幅器４ａは、２次元マトリックスの一方向、ここでは、Ｘ方向におけるｎ個の画素（ｎは整数で、偶数）に対して、（ｎ／２）個設けられている。従って、ｎ列の画素に対して、（ｎ／２）個の差動増幅器４ａが対応する複数のソース線に接続されている。

各差動増幅器４ａは、２つのＰチャネル型のトランジスタ２１，２２と、２つのＮチャネル型のトランジスタ２３，２４とを含む。トランジスタ２１，２３のゲートは端子ｓｏに接続され、トランジスタ２２，２４のゲートは端子ｓｅに接続される。トランジスタ２１，２２のソース・ドレイン路同士は直列接続され、トランジスタ２３，２４のソース・ドレイン路同士も直列接続される。端子ｓｏ，ｓｅ相互間に、トランジスタ２１，２２同士のソース・ドレイン路と、トランジスタ２３，２４同士のソース・ドレイン路とが並列接続されている。

端子ｓｏは、奇数列の画素のソース線Ｓ１，Ｓ３，Ｓ５，・・に接続されている。端子ｓｅは、偶数列の画素のソース線Ｓ２，Ｓ４，Ｓ６，・・に接続されている。各差動増幅器４ａのトランジスタ２１と２２の端子ｓｐは、表示データ読み出し回路部４の第１の駆動パルス電源ＳＡｐ−ｃｈを供給する端子４ｂに接続されている。各差動増幅器４ａのトランジスタ２３と２４の端子ｓｎは、表示データ読み出し回路部４の第２の駆動パルス電源ＳＡｎ−ｃｈを供給する端子４ｃに接続されている。

増幅手段としての交差結合形増幅器である差動増幅器４ａは、後述するように、端子ｓｏ，ｓｅに接続された２つのソース線Ｓ、すなわち奇数列のソース線Ｓ（ｏｄｄ）と偶数列のソース線Ｓ（ｅｖｅｎ）において、一方には高い電圧が、他方には低い電圧が供給された場合に、差動増幅器４ａは、奇数列と偶数列の２つのソース線Ｓ（ｏｄｄ）とＳ（ｅｖｅｎ）に現れる、それぞれの電圧差に応じて、低い電圧の方のソース線の電圧をより低くし、高い電圧の方のソース線電圧をより高くするように動作する。

図３の差動増幅器４ａにおいて、端子４ｂに接続される端子ｓｐは、出力レベルをハイレベルの信号（以下、単にＨＩＧＨという）にするタイミング信号が入力される端子である。端子４ｃに接続される端子ｓｎは、出力レベルをローレベルの信号（以下、単にＬＯＷという）にするタイミング信号が入力される端子である。

このように構成された差動増幅器４ａにおいては、端子ｓｎにＬＯＷを与え、端子ｓｐにＨＩＧＨを与える。ここで、例えば、端子ｓｅが端子ｓｏに比べてわずかでも高い電位とすると、トランジスタ２４が最初にオンする。トランジスタ２４がオンとなるので、端子ｓｏは端子４ｃの低い接地電位まで落ちる。そして、端子ｓｏが端子４ｃの低い接地電位まで落ちるので、ゲート端が端子ｓｏに接続されたトランジスタ２１がオンなる。その結果、端子ｓｅは端子４ｂの高い電源電圧Ｖｄｄまで上昇する。

このように、差動増幅器４ａは、隣り合う２つのソース線の高い電位の方のソース線の電位をより高くし、低い電位の方のソース線の電位をより低くするように機能する。
なお、図１では、隣り合う２つのソース線に１つの差動増幅器４ａを設けている。これは、素子基板１上に差動増幅器４ａを形成し易いからであるとともに、外来ノイズがあった場合に両方のソース線に同じように影響を及ぼすからであり、隣り合わない画素のソース線に対して１つの差動増幅器を設けてもよい。

以上のような構成のアクティブマトリックス型表示装置である液晶表示装置の素子基板が製造工程において製造されると、対向基板と貼り合わせて液晶を封入する前の素子基板自体の電気特性を評価あるいは検査することができる。電気的特性の検査対象とする不良としては、素子基板の各画素のデータ保持用キャパシタ（付加容量Ｃｓ）のリークによるＬＯＷ固定不良、スイッチング素子であるＴＦＴのソース・ドレイン間リークによるＨＩＧＨ固定不良等がある。

次に、このように構成された基板の検査及び動作について説明する。製造工程における素子基板１の検査の手法について説明する前に、図１に示すＴＦＴ基板が対向基板と貼り合わされて液晶が封入されて完成された液晶表示装置が、通常の画像表示を行うときの動作について説明する。

まず、２本の画像信号線７には、それぞれ奇数列と偶数列の画素信号である画素データ信号が、画像信号線７の入力端子ｉｎｅとｉｎｏに入力される。それぞれの画素データ信号は、Ｘドライバ５ａからの列選択信号に応じて、トランスミッションゲート部６のそれぞれのトランジスタを介して、各ソース線Ｓへ供給される。

各ソース線Ｓに供給された画素信号は、Ｙドライバ５ｂからの走査線ＧがＨＩＧＨになって選択された行の各画素２ａに書き込まれる。即ち、選択された走査線Ｇにおいて、ソース線Ｓに供給される画素データ信号が対応する画素２ａに表示用の画素データ信号として供給されて保持される。この動作を、行順次で行うことにより、液晶表示装置の表示素子アレイ部２には、所望の画像が表示される。

プリチャージ回路部３は、走査線ＧがＨＩＧＨになる前に、プリチャージ電圧Ｖｐｒｅを各ソース線Ｓに印加するための回路である。プリチャージ電圧Ｖｐｒｅは、プリチャージ回路部３の端子３ａに供給される。プリチャージ電圧Ｖｐｒｅを供給するタイミングは、プリチャージゲート端子３ｂに与える電圧によって決定される。
従って、製品あるいは試作品としての液晶表示装置として画像表示が行われるときは、素子基板１の表示データ読み出し回路部４は、動作せず使用されない。

次に、素子基板１において、図１に示す回路部分が半導体プロセスの工程によって製造された後に、素子基板１の状態において行われる検査の手順について説明する。この素子基板１の検査において、表示データ読み出し回路部４が動作して使用される。
まず検査方法を実現するための検査システムについて説明する。図４は検査システムの構成図である。素子基板１と、画素データの書き込みと読み込みができるテスト装置３１とを、接続ケーブル３２を介して接続する。接続ケーブル３２は、素子基板１のデータ線７の端子ｉｎｏ，ｉｎｅ、表示データ読み出し回路部４の信号線の端子４ｂ、４ｃ、プリチャージ回路部３の端子３ａ、３ｂ等を、テスト装置３１に電気的に接続する。

テスト装置３１から、後述する所定の順番で、所定の電圧を各端子に供給することによって、素子基板１の電気的特性の検査を行うことができる。以下に、その検査内容として、上述したＬＯＷ固定不良とＨＩＧＨ固定不良の有無についての検査を行う手順を説明する。

先ず、検査の全体の流れを説明する。図５は、その検査の流れの例を示すフローチャートである。
表示データ読み出し回路部４の各差動増幅器４ａを非動作状態にする。具体的には、第１の駆動パルス電源ＳＡｐ−ｃｈと第２の駆動パルス電源ＳＡｎ−ｃｈを、それぞれ電源電圧Ｖｄｄと接地電位の中間電位（Ｖｄｄ／２）にする。その状態で、画像信号線７の入力端子ｉｎｏ，ｉｎｅから、セルである各画素に所定の画素データ信号を入力、すなわち書き込む（ステップ（以下、Ｓと略す）１）。具体的には、奇数側のソース線Ｓ（ｏｄｄ）にＨＩＧＨを、偶数側のソース線Ｓ（ｅｖｅｎ）にＬＯＷを供給することによって、選択された行の奇数番目の画素にはＨＩＧＨが書き込まれ、偶数番目の画素にはＬＯＷが書き込まれる。この書込工程が、行毎に行われ、全行の画素が書込まれる。図６（ａ）は、４（行）×６（列）の各画素に書き込まれる画素データのＬＯＷ（Ｌ）と、ＨＩＧＨ（Ｈ）の状態を示す図である。図６（ａ）に示すように、表示素子アレイ部２の各画素データは、ＬＯＷ（Ｌ）の列とＨＩＧＨ（Ｈ）の列が交互に表れるマトリックスとなる。

次に、表示データ読み出し回路部４を動作させながら、書き込まれた画素データを行毎に読み出す（Ｓ２）。表示データ読み出し回路部４の動作については後述する。後述するように、表示データ読み出し回路部４が動作するときに、最初のプリチャージ期間は、やや長くしており、それによりデータ保持用キャパシタ（Ｃｓ）において電流リーク現象による電圧の変化が確実に表れるようにしている。すなわち、表示データ読み出し回路部４は、画素データを読み出すときに、信号線上の信号出力を増幅して出力する出力工程を実行する。

そして、テスト装置３１は、読出工程において読み出した画素データと、書込工程において書き込んだ画素データとを比較する（Ｓ３）。この比較工程においては、各画素について書き込んだ画素データと読み出した画素データが一致しているか否かが判断される。
テスト装置３１は、書き込んだ画素データと読み出した画素データが一致していないセル、すなわち画素を特定し、異常セルとして、例えばセル番号等のデータを、図示しないモニタの画面上に表示するように出力する（Ｓ４）。

次に、図７のタイミングチャートを用いて、図５のＳ２の画素データの読み出し動作を説明する。図７は、図１の回路における読み出し動作を説明するためのタイミングチャートである。画素の検査は、基準となる列に対して、検査対象の列が正常であるか否かを判定することによって行われる。まず、基準とする列を偶数列とし、検査対象とする列を奇数列とする。図７に示すタイミングのための信号は、テスト装置３１によって生成されて各端子に供給される。

初めに、図６（ａ）に示すように、偶数列の画素を基準データ書き込み用とし，偶数側の画素にＬＯＷが、被検査用の奇数側の画素にＨＩＧＨが書き込まれ、被検査対象の奇数列の各画素の検査が行われる。

図７に示すように、全画素へ上述した所定の画素データの書き込み後、プリチャージ回路部３の端子３ｂに供給されるプリチャージゲート電圧ＰＣＧが、ＨＩＧＨとなり、プリチャージが行われる。プリチャージ状態で所定時間経た後に、読み出し動作が開始される。なお、各ソース線Ｓのプリチャージ電位（プリチャージ電圧印加端子３ａに印加される電圧）ＶｐｒｅはＨＩＧＨとＬＯＷの中間電位にし、図２に示すＣｓＣＯＭ電位を（ＬＯＷ電位−ΔＶ）とする。ＣｓＣＯＭ電位を（ＬＯＷ電位−ΔＶ）とするのは、データ保持用キャパシタＣｓがリーク不良である場合、リーク先のＣｓＣＯＭ電位が（Ｌｏｗ電位−ΔＶ）となるため、読み出し電位は基準側の電位より低くなるようにするためである。そして、最初のプリチャージ期間は、やや長い時間を設定しておき、リーク不良による電圧変化が現れるようにする。

第１行目の読み出し動作では、まずプリチャージゲート電圧ＰＣＧをＬＯＷにしてプリチャージを停止し、次に走査線Ｇ１の電位をＨＩＧＨにして第１行目の画素トランジスタである各ＴＦＴ１１をＯＮする。走査線Ｇ１に接続された画素すべてのＴＦＴ１１が一斉にＯＮする。その結果、コンデンサＣｓに書き込まれた電荷がソース線Ｓに移動する。ＨＩＧＨが書き込まれた奇数側ソース線（Ｓ（ｏｄｄ））が中間電位付近の高い側の電位から僅かに上昇し、基準側の偶数側ソース線（Ｓ（ｅｖｅｎ））の電位は中間電位付近の低い側の電位から僅かに低下する。ＳＡｎ−ｃｈ駆動パルス電源をＬＯＷにし、続いてＳＡｐ−ｃｈ駆動パルス電源をＨＩＧＨにすることによって、表示データ読み出し回路部４を起動する。

しかし、奇数側の画素のデータ保持用キャパシタＣｓのリークが生じていた場合は、図７において点線Ｌ１で示すように、偶数側ソース線（Ｓ（ｅｖｅｎ））の電位より奇数側ソース線（Ｓ（ｏｄｄ））の電位の方がより低下する。その結果、点線Ｌ２で示すように、偶数側の電位が上昇する。

ＳＡｎ−ｃｈ駆動パルス電源がＬＯＷになることで中間電位より僅かに低い側の電位がＬＯＷに、続いてＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨになることで中間電位より僅かに高い側の電位がＨＩＧＨに変化する。これは、上述したように、表示データ読み出し回路部４の各差動増幅器４ａの動作により、２つのソース線Ｓに現れる高低２つの電位レベルが夫々端子ｓｐ，ｓｎの電圧まで変化して明確になるからである。この動作は走査線Ｇ１に接続された画素すべてにおいて一斉に行われる。
そして、トランスミッションゲート部６の各トランジスタのゲートＴＧ１からＴＧｎを順に開き（ＨＩＧＨにし）、画像信号線７から順番に第１行目の各画素の画素データを読み出す。

最後のトランスミッションゲートＴＧｎまで開いた後，再びプリチャージ動作に移る。そのプリチャージ動作、すなわち２回目以降のプリチャージ時間は初回ほど長い必要はない。

従って、上述したように、書き込んだ画素データと読み出した画素データを比較し（Ｓ３）、書き込んだ検査対象の奇数側の画素のＨＩＧＨが、読み出したときにＬＯＷとなっているときは、奇数側のその画素は、ＬＯＷ固定不良であると判断することができる。そのようなＬＯＷ固定不良の画素、すなわち異常セルは、検査装置３１において、図示しない表示装置等に出力される（Ｓ４）。

そのプリチャージ動作を停止した後は、第２の走査線Ｇ２の電位をＨＩＧＨにすることによって、第２行目の各画素のＴＦＴ１１をＯＮする。以降同様の動作を、最後の走査線Ｇｍに接続された画素、すなわち、第ｍ行目の各画素の画素データまで読み出す。

読み出した各画素データと書き込んだ各画素データとを比較して、被検査対象の奇数列の各画素にＬＯＷ固定不良があるか否かのチェックを行うことができる。
次に、偶数列と奇数列の関係を逆にし、すなわち、奇数側の画素を基準データ書き込み用とし、奇数側の画素にＬＯＷを、被検査用の偶数側の画素にＨＩＧＨを書き込み、図５に示す処理と同様の処理を行うことによって、基準となる奇数側の画素に対して、偶数側の画素に、ＬＯＷ固定不良がないかどうかを検査する。

以上のように、奇数と偶数の列のいずれか一方を基準として他方の画素にＬＯＷ固定不良がないかどうかの検査を、奇数と偶数の両列について行うことによって、全画素についてＬＯＷ固定不良がないかどうかを検査することができる。

次に図８を参照して、ＨＩＧＨ固定不良の有無の検査について説明する。図８は、ＨＩＧＨ固定不良の有無の検査における読み出し動作を説明するためのタイミングチャートである。
上述したＬＯＷ固定不良の場合と同様に、最初に偶数側の画素を基準データ書き込み用とするが、画素データの書き込みにおいては、偶数側の画素にＨＩＧＨを、被検査用の奇数側画素にＬＯＷを書き込む。

全画素への図６（ｂ）に示すような画素データ（図６（ａ）のＨとＬの関係を逆にした状態の画素データ）の書き込み後、プリチャージ状態で所定時間経た後に読み出し動作が開始される。このとき各ソース線Ｓのプリチャージ電位（プリチャージ電圧印加端子３ａに印加される電圧）Ｖｐｒｅを（ＨＩＧＨ電位＋ΔＶ）電位とする。プリチャージ電位Ｖｐｒｅを（ＨＩＧＨ電位＋ΔＶ）電位とするのは、ＴＦＴ１１のソース・ドレイン間がリークした場合、リーク先のソース線Ｓの電位は（ＨＩＧＨ電位＋ΔＶ）のため、読み出し電位は基準側の電位より高くなるようにするためである。

読み出し動作では、まずプリチャージを停止し、次に走査線Ｇ１の電位をＨＩＧＨにして各ＴＦＴ１１をＯＮする。各ＴＦＴ１１は走査線Ｇ１に接続された第１行目の画素すべてにおいて一斉にＯＮする。ＨＩＧＨが書き込まれた基準側の偶数側ソース線Ｓ（ｅｖｅｎ）の電位はプリチャージ電位Ｖｐｒｅから僅かに低下し（ＨＩＧＨ電位に変化）、ＬＯＷが書かれた奇数側ソース線Ｓ（ｏｄｄ）の電位は、プリチャージ電位Ｖｐｒｅよりさらに低下する。従って、差動増幅器４ａは、ＬＯＷが書き込まれていた奇数側ソース線Ｓ（ｏｄｄ）の電位をより低くし、ＨＩＧＨが書き込まれていた偶数側ソース線Ｓ（ｅｖｅｎ）の電位はＨＩＧＨ電位を維持する。

しかし、検査対象の奇数側の画素のＴＦＴ１１のソース・ドレイン間のリークが生じていた場合、リーク先の画素のキャパシタＣｓの電位はプリチャージ電位（ＨＩＧＨ電位＋ΔＶ）となり、基準側の偶数側の画素の電位よりも高くなる。よって、画素データの読み出し時、図８の点線Ｌ３で示すように、奇数側のソース線Ｓ（ｏｄｄ）の電位はプリチャージ電位（ＨＩＧＨ電位＋ΔＶ）のままでほとんど変化しない。すなわち、奇数側ソース線Ｓ（ｏｄｄ）の電位は、偶数側のソース線Ｓ（ｅｖｅｎ）の電位より高くなる。ＳＡｎ−ｃｈ駆動パルス電源がＬＯＷになることで低い側の電位がＬＯＷに、続いてＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨになることで高い側の電位がＨＩＧＨに変化する。その結果、点線Ｌ４で示すように、偶数側のソース線Ｓ（ｅｖｅｎ）の電位はＬＯＷに、奇数側のソース線Ｓ（ｏｄｄ）の電位はＨＩＧＨになる。

よって、検査対象の画素のセルにおいて、書き込んだ画素データと読み出した画素データが異なるので、異常セルを検出することができる。
以降の差動増幅器の動作は、上述したＬＯＷ固定不良の検出時と同様である。以上の動作を、今度は基準側を奇数側として、検査対象を偶数側として行うことによって、全ての画素についてＨＩＧＨ固定不良の検査をすることができる。

以上のように、基準側を偶数列と奇数列を入れ替えてＬＯＷ固定不良の検査を行い、同様に、基準側を偶数列と奇数列を入れ替えてＨＩＧＨ固定不良の検査を行うことによって、全ての画素についてＬＯＷ固定不良とＨＩＧＨ固定不良の有無の検査を行うことができる。

なお、上述した例では、基準側の画素にＨＩＧＨあるいはＬＯＷとして検査を行っているが、基準側の画素に中間電位の信号を書き込むようにしてもよい。
図９を用いて、基準側の画素にＨＩＧＨとＬＯＷの中間電位を書き込んで検査を行う方法について説明する。
上述したＬＯＷ固定不良の検出の場合と同様に、最初に偶数側の画素を基準データ書き込み用とし、偶数側の画素にＨＩＧＨとＬＯＷの中間電位を、被検査用の奇数側画素にはＨＩＧＨ又はＬＯＷを書き込む。例えば、図１０に示すように、奇数側の画素には、初めにＨＩＧＨを書き込み、偶数側の画素には、ＨＩＧＨとＬＯＷの中間電位（Ｍ）を書き込む。

全画素への書き込み後、プリチャージ状態で所定時間経た後、読み出し動作が開始される。このときソース線Ｓのプリチャージ電位（プリチャージ電圧印加端子３ａに印加される電圧）をＨＩＧＨとＬＯＷの中間電位にする。

読み出し動作では、まずプリチャージを停止し、つぎに走査線Ｇ１の電位をＨＩＧＨにして各ＴＦＴ１１をＯＮする。ＴＦＴ１１は走査線Ｇ１に接続された画素すべてにおいて一斉にＯＮする。基準側の偶数側ソース線の電位は、プリチャージ電位の中間電位のまま変化しない。奇数側のソース線Ｓの電位は、ＨＩＧＨが書き込まれていたので、中間電位より僅かに上昇する。従って、差動増幅器４ａによって、偶数側はＬＯＷに、奇数側はＨＩＧＨになるので、奇数側に書き込んだ画素データはＨＩＧＨで変わらない。

しかし、検査対象の画素のキャパシタンスＣｓにリークが生じていた場合、奇数側のソース線Ｓ（ｏｄｄ）の電位は、中間電位より僅かに低下する。従って、差動増幅器４ａによって、奇数側は図９の点線Ｌ５に示すようにＬＯＷに、偶数側は点線Ｌ６に示すようにＨＩＧＨになるので、奇数側に書き込んだ画素データはＨＩＧＨではなくＬＯＷになる。

以降の動作は、上述したＬＯＷ固定不良の検出時と同様である。以下同様にして、全ての行について、画素データを読み出す。

次に、奇数側にＬＯＷを書き込み（図１０におけるＨをＬに変更した状態）、基準となる偶数側は中間電位を書き込む。そして、上述した奇数側にＨＩＧＨを書き込んで画素データを読み出した時の動作と同じ動作を、全ての画素について行順次で行う。

その結果、基準側に中間電位を書き込み、検査対象側にＨＩＧＨとＬＯＷを書き込み、それぞれの場合の画素データを読み出したデータを、テスト装置３１は得ることができる。ＨＩＧＨとＬＯＷを書き込んだ画素データと、それぞれの場合に読み出した画素データを比較する。このとき、ある画素にＬＯＷを書き込んだ場合とＨＩＧＨを書き込んだ場合のいずれの場合でも、ＬＯＷが読み出されるときは、その画素はキャパシタンスＣｓにリーク不良があることが第一に考えられる。さらにはキャパシタンスまたはＴＦＴの高抵抗、あるいはＴＦＴのソース・ドレイン間リークによって常に検査対象側のソース線電位がプリチャージ電位となり、すなわち読み出し増幅動作がプリチャージ電位同士の電位比較となって、回路の固有の特性によって検査対象側が常にＬＯＷに傾く可能性があると判断することができる。

また、いずれの場合でもＨＩＧＨが読み出されるときは、キャパシタンスＣｓにリーク不良の可能性が除かれるのみで，上記ＬＯＷの場合と同じ不具合の可能性が考えられる。すなわち、基準側に中間電位を書き込み、検査対象側にＬＯＷとＨＩＧＨを書き込んで（ＬＯＷとＨＩＧＨをいずれを先に行ってもよい）、それぞれの場合の画素データを読み出して、比較することによって、セルのキャパシタンスＣｓとＴＦＴの不良を検出することができる。

そして、次に、奇数列を基準側として、偶数側を検査対象側として同様な検査を行うと、全ての画素について、キャパシタンスＣｓとＴＦＴの不良の有無を検査することができる。

以上のように、図９に示す動作によれば、ＨＩＧＨとＬＯＷを書き込んだデータが、読み出したときにＬＯＷあるいはＨＩＧＨに固定していた場合、キャパシタンスＣｓあるいはＴＦＴに何らかの不良があると判断することができる。

図１１は、図１に示す素子基板の回路の変形例を示す回路図である。図１においては、素子基板１Ａの表示データ読み出し回路部４は、プリチャージ回路部３から出力されるソース線Ｓと、トランスミッションゲート部７の間に設けられていた。図１１では、表示データ読み出し回路部４は、接続ゲート部９を介してプリチャージ回路部３から出力されるソース線Ｓと接続されている。

図１１に示す構成によれば、トランスミッションゲート部９の各トランジスタ９ａのゲート端子は、それぞれ接続ゲート端子９ｂに信号線を９ｃ介して接続されている。通常は、接続ゲート端子９ｂの電位は、トランジスタ９ｄのゲート端子がＨＩＧＨとなっているため、信号線９ｃはＬＯＷとなっており、表示データ読み出し回路部４はソース線から切り離されている。よって、図１１の構成によれば、表示データ読み出し回路部４４を使用しないときは、完全に切り離して、差動増幅器４ａの不安定動作状態の影響を受けないようにすることができるというメリットがある。

上述した読み出し動作のときに、信号線９ｃをＨＩＧＨとするように接続ゲート端子９ｂの電位を制御することによって、表示データ読み出し回路部４を動作させることができる。

また、画像信号線７に、カレントミラーアンプを含む差動増幅器１０が設けられている。これは、画像信号線７自体の持つ容量成分等によってＨＩＧＨ・ＬＯＷ信号の差が小さくなることを防止するのが目的で、ＨＩＧＨ，ＬＯＷ信号をさらに明確にして出力信号ｏｕｔｏ，ｏｕｔｅを高速に精度良く出力することができる。

なお、表示データ読み出し回路部は、表示素子アレイ部の全ての画素について設けているが、全てに設けなくても、表示部として使用する一部の画素にだけ設けるようにしてもよい。

以上のように、製品あるいは試作品における素子基板工程の完了後に、素子基板の不良を検出できるので、歩留まり低下期間が短縮され、不良品を組み立てることが少なくなくなり、コスト低減になる。特に、試作品の場合は、開発期間の短縮と開発コストの低減になる。

また、素子基板の段階で不良が検出できるので、いわゆるリペアも容易となる。
さらに、表示データ読み出し回路部によって、アナログ情報であるキャパシタの充電電荷がデジタル情報（電圧論理）に変換できるため、検査における検出感度が高い。

さらにまた、上述した例では、隣り合うソース線に差動増幅器が接続され、外部ノイズなどの影響を受けにくいようにしているが、互いに隣接しないソース線同士に接続する差動増幅器を設けるようにしてもよい。そのようにすれば、隣接するソース線同士のリークの可能性の影響を排除することができる。

（基板の第２の例）
次に、第１の実施の形態を適用する基板の他の例について説明する。

図１２はこのような検査回路を有する電気光学装置用基板である液晶表示装置の素子基板の回路図を示している。図１２において、図１又は図１１と同一の構成要素については、同一の符号を付し説明は省略する。

図１２の素子基板１Ｂも、表示素子アレイ部２と、表示データ読み出し回路部４と、Ｘドライバ部５ａと、Ｙドライバ部５ｂ（図１２では示さず）と、トランスミッションゲート部６と、画像信号線７と、差動増幅器１０とを含む。さらに、素子基板１Ｂは、プリチャージ回路部１３と、接続ゲート部１４と、参照電圧供給部１５とを有する。

プリチャージ回路部１３は、各列に、すなわち各ソース線にトランジスタ１３ｂを有している。各トランジスタ１３ｂのソースとドレインは、それぞれソース線Ｓを介して各差動増幅器４ａの端子ｓｅと、参照電圧供給線ＲＥＦを介して端子ｓｏに接続されている。そして、各トランジスタ１３ｂのゲートは、プリチャージ用のゲート端子１３ａに接続されている。

接続ゲート部１４では、図１２に示すように、各差動増幅器４ａの一方の端子ｓｏは、接続ゲート部１４の一方のトランジスタ１４ｂと参照電圧供給線ＲＥＦを介して、参照電圧供給部１５の端子１５ａに接続されている。端子１５ａには、参照電圧Ｖｒｅｆが供給されている。各差動増幅器４ａの他方の端子ｓｅは、接続ゲート部１４の他方のトランジスタ１４ｃを介して、ソース線Ｓに接続されている。トランジスタ１４ｂと１４ｃのゲートは、テスト回路接続用のゲート端子１４ａに接続されている。ゲート端子１４ａには、後述するテスト回路接続信号ＴＥが供給される。

参照電圧供給部１５の端子１５ａに接続された参照電圧供給線ＲＥＦは、プリチャージ用のトランジスタ１３ｂのソース・ドレイン路を介してソース線Ｓに接続されている。従って、トランジスタ１３ｂのゲート電圧を制御することによって、トランジスタ１３ｂをオンさせ、各ソース線Ｓにトランジスタ１３ｂを介して、参照電圧Ｖｒｅｆを印加できるようになっている。

次に、図１３のタイミングチャートを用いて、図５のＳ２の画素データの読み出し動作を説明する。図１３は、図１２の回路における読み出し動作を説明するためのタイミングチャートである。画素の検査は、各列が正常であるか否かを判定することによって行われる。図１３に示すタイミングのための信号は、図４に示すテスト装置３１によって生成されて各端子に供給される。

まず、素子アレイ部２の全ての走査線Ｇをオンして、全ての画素にＨＩＧＨを書き込む。なお、ここでは、各画素にＨＩＧＨが書き込まれた場合で説明するが、ＬＯＷを書き込んでもよい。なお、以下、全画素にＨＩＧＨを書き込み基板１Ｂの検査を行っている例を説明するが、一部の画素についてのみ検査を行うようにしてもよい。書き込み後、走査線Ｇのゲートはオフにされる。

図１３に示すように、全画素へ上述した所定の画素データ（ここではＨＩＧＨ）の書き込み後、データ保持時間ｔ１を確保するために、プリチャージ回路部１３の端子１３ａに供給されるプリチャージゲート電圧ＰＣＧがＨＩＧＨとなり、トランジスタ１３ｂは、所定時間だけオンとなる。さらに、テスト回路接続用のゲート端子１４ａのテスト回路接続信号ＴＥもＨＩＧＨとなる。データ保持時間ｔ１経過後に、画素データの読み出しが開始される。
なお、トランジスタ１３ｂが所定時間だけオンすることにより、各ソース線Ｓと参照電圧供給線ＲＥＦの両方に、参照電圧Ｖｒｅｆが現れるようにしているので、ゲート線Ｇをオフにしておけば、必ずしもプリチャージ状態にする必要はない。即ち、各ソース線Ｓと参照電圧供給線ＲＥＦとは、同電位にイコライズすればよい。さらになお、トランジスタ１３ｂをオンしたときに、テスト回路接続用のゲート端子１４ａのテスト回路接続信号ＴＥは、まだＨＩＧＨでなくてもよい。従って、データ保持時間経過ｔ１後に、プリチャージゲート電圧ＰＣＧがＬＯＷの場合は、ＨＩＧＨにしてプリチャージが行われる。

参照電圧供給部１５からは、端子１５ａには、プリチャージする電位として、ＨＩＧＨとＬＯＷの中間電位のプリチャージ電圧（参照電圧Ｖｒｅｆ）が印加されている。よって、所定の画素データの書き込み後、ソース線Ｓ、端子ｓｅ及び端子ｓｏは、中間電位の状態となっている。

そして、データ保持時間ｔ１経過後、プリチャージ状態を解除するために、プリチャージゲート電圧ＰＣＧをＬＯＷにするが、このとき、テスト回路接続信号ＴＥは、ＨＩＧＨであり、かつ、第１の駆動パルス電源ＳＡｐ−ｃｈと第２の駆動パルス電源ＳＡｎ−ｃｈの電位を中間電位としておくことにより、各差動増幅器４ａを動作していない状態とする。

なお、プリチャージゲート電圧ＰＣＧをＬＯＷにした後、差動増幅器４ａが動作を開始する前までに、端子１５ａへのプリチャージゲート電圧の供給を停止させるようにする。

プリチャージゲート電圧ＰＣＧをＬＯＷにした直後、ゲート線Ｇ１をオンすると、ゲート線Ｇ１に接続された各画素から一斉にデータが出力される。具体的にはコンデンサＣｓに書き込まれて保持された電荷が、対応するソース線Ｓに一斉に移動する。図１３に示すように、各ソース線Ｓの電位がわずかに上昇する。もしも、コンデンサＣｓのリークがあって、各画素のデータがＬＯＷに変化していると、各ソース線Ｓの電位は、点線で示したようにわずかに下降する。

ゲート線Ｇ１を開いた後、所定時間経過してから、各差動増幅器４ａを動作させるために、まず、第２の駆動パルス電源ＳＡｎ−ｃｈの電位を中間電位からＬＯＷに変化させる。第２の駆動パルス電源ＳＡｎ−ｃｈの電位のＬＯＷへ変化の瞬間と同時あるいはその瞬間の前後にテスト回路接続信号ＴＥをＬＯＷにし、接続ゲート部１４のトランジスタ１４ｂ、１４ｃを所定期間ｔ２だけオフにすることによって、わずかに上昇したソース線電位の情報を差動増幅器４ａ内に閉じ込める。

すなわち、差動増幅器４ａの端子ｓｏ，ｓｅの電位がＬＯＷ又はＨＩＧＨに確定するまで、トランジスタ１４ｂ，１４ｃをオフにして差動増幅器４ａの端子ｓｏ，ｓｅの電位に影響を与えないようにしておく。差動増幅器４ａの端子ｓｏ，ｓｅの電位がＬＯＷ又はＨＩＧＨに確定した後、この電位を出力するためにトランジスタ１４ｂ，１４ｃをオンにする。

ＳＡｎ−ｃｈ駆動パルス電源がＬＯＷになることで、中間電位より僅かに低い側の電位がＬＯＷに変化する。こうして、各差動増幅器４ａは、外部から印加された中間電位である参照電圧Ｖｒｅｆと、各ソース線Ｓの電圧を比較する。画素が正常であれば、ソース線Ｓの電位は中間電位よりも僅かに高いので、各差動増幅器４ａの端子ｓｏの方が、端子ｓｅよりも電位が低い側となる。そのため、図１３に示すように、端子ｓｏの電位が低下する。このとき、端子ｓｅの電位はそのまま保持される。

次に、ＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨ になることによって、差動増幅器４ａのＰチャネル型トランジスタ２１，２２を動作させる。すなわち、ＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨになることで中間電位より僅かに高い側の電位がＨＩＧＨに変化する。画素が正常であれば、ソース線Ｓの電位は中間電位よりも僅かに高いので、各差動増幅器４ａの端子ｓｅの方が、端子ｓｏよりも電位が高い側となる。そのため、図１３に示すように、端子ｓｅの電位が上昇する。
画素に不良があれば、例えば、コンデンサＣｓのリークがあって、各画素のデータがＬＯＷに変化していると、各ソース線Ｓの電位は、図１３に点線で示したようにわずかに下降する。その場合は、ＳＡｎ−ｃｈ駆動パルス電源がＬＯＷになると、図１３に点線で示すように、端子ｓｅの電位が下降する。さらに、ＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨ になると、図１３に点線で示すように、端子ｓｏの電位が上昇する。
この場合、テスト回路接続信号ＴＥをオフしているため、負荷となるソース線Ｓの容量の影響を受けなくなり、高速動作が可能になる。また、参照電圧Ｖｒｅｆが書き込み電位でないため、ある画素の不良はその画素の不良として検出され、詳細不良特性分類が可能となる。

差動増幅器４ａの端子ｓｅと端子ｓｏにおける論理が、ＨＩＧＨとＬＯＷのいずれかに確定したら、テスト回路接続信号ＴＥをＨＩＧＨにし、確定した論理データをソース線Ｓに書き戻す。ゲート線Ｇ１に接続された各画素の電位が、対応するソース線Ｓに読み出されるので、トランスミッションゲート部６の各トランジスタのゲートＴＧ１からＴＧｎを順に開き（ＨＩＧＨにし）、画像信号線７から順番に第１行目の各画素の画素データを読み出し、出力端子ｏｕｔｏとｏｕｔｅに出力させる。

ゲート線Ｇ１に接続されたすべての画素のデータが読み出されたら、ゲート線Ｇ１をＬＯＷにし、ＳＡｎ−ｃｈ駆動パルス電源とＳＡｐ−ｃｈ駆動パルス電源を中間電位にして差動増幅器４ａを動作停止させる。続いて、プリチャージゲート電圧ＰＣＧをＨＩＧＨにして、全ソース線Ｓをプリチャージする。

以降、上述した動作を、ゲート線Ｇ２からＧｍの各ラインについて繰り返すことによって順番に基板上の画素の検査が行われる。
以上、全画素にＨＩＧＨのデータを書き込んで行う検査の動作が終了すると、次に、全画素にＬＯＷのデータを書き込み、同一の検査を実施することですべて終了となる。従って、全画素について、２回の検査を行うだけで済むため、図１の装置に比べて、検査時間は短くなる。

以上のように、図１２の装置においても、検査対象の各画素について不良の有無を検査することができる。

（基板の第３の例）
次に、第１の実施の形態を適用する基板の他の例について説明する。

図１４はこのような検査回路を有する電気光学装置用基板である液晶表示装置の素子基板の回路図を示している。図１４において、図１又は図１１と同一の構成要素については、同一の符号を付し説明は省略する。

図１４の素子基板１Ｃも、表示素子アレイ部２と、表示データ読み出し回路部４と、Ｘドライバ部５ａと、Ｙドライバ部５ｂ（図１４では示さず）と、トランスミッションゲート部６と、画像信号線７と、差動増幅器１０を含む。さらに、素子基板１Ｃは、プリチャージ回路部１６と、接続ゲート部１７と、参照電圧供給部１８とを有する。

プリチャージ回路部１６は、奇数列のソース線Ｓ（ｏｄｄ）と偶数列のソース線Ｓ（ｅｖｅｎ）の１組のソース線に対して、一対のトランジスタ１６ｂ、１６ｃを有している。ソースとドレインが接続されてなる直列接続されたトランジスタ１６ｂと１６ｃのソースとドレインは、それぞれ奇数列のソース線Ｓ（ｏｄｄ）と偶数列のソース線Ｓ（ｅｖｅｎ）を介して、各差動増幅器４ａの端子ｓｏと端子ｓｅに接続されている。そして、各トランジスタ１６ｂ、１６ｃのゲートは、プリチャージ用のゲート端子１６ａに接続されている。なお、ゲート端子１６ａにはプルダウン回路１６ｄが接続されている。図１４の例ではプルダウン回路１６ｄは、ソースがゲート端子１６ａに接続され、ドレインが基準電位点に接続され、ゲートに電源Ｖｄｄが印加されるトランジスタによって構成されている。トランジスタ１６ｂと１６ｃの接続点は、参照電圧供給部１８の端子１８ａに接続されている。端子１８ａには、参照電圧Ｖｒｅｆが供給されている。従って、トランジスタ１６ｂ、１６ｃのゲート電圧を制御することによって、トランジスタ１６ｂ、１６ｃを同時にオンさせ、各ソース線Ｓにトランジスタ１６ｂ、１６ｃを介して、外部から供給される参照電圧Ｖｒｅｆを印加できるようになっている。参照電圧Ｖｒｅｆ は、ＨＩＧＨとＬＯＷの中間電位の電圧である。

接続ゲート部１７では、図１４に示すように、各差動増幅器４ａの一方の端子ｓｏは、接続ゲート部１７の一方のトランジスタ１７ｂを介して、奇数列ソース線Ｓ （ｏｄｄ）に接続されている。各差動増幅器４ａの他方の端子ｓｅは、接続ゲート部１７の他方のトランジスタ１７ｃを介して、偶数列ソース線Ｓ（ｅｖｅｎ）に接続されている。トランジスタ１７ｂと１７ｃのゲートは、それぞれ奇数列テスト回路接続用のゲート端子１７ａ１と、偶数列テスト回路接続用のゲート端子１７ａ２とに接続されている。各ゲート端子１７ａ１，１７ａ２には、後述するテスト回路接続信号ＴＥｏ、ＴＥｅがそれぞれ供給される。

従って、テスト回路接続信号ＴＥｏとＴＥｅのいずれか一方をＨＩＧＨにすることによって、１つの差動増幅器４ａで奇数列ソース線Ｓ（ｏｄｄ）の画素、及び偶数列ソース線Ｓ（ｅｖｅｎ）の画素のいずれか一方のみのデータを読み出すことができる。そして、ソース線Ｓに現れ読み出される電位（微少電位変化）は、トランジスタ１７ｂと１７ｃのいずれか一方のトランジスタを介して差動増幅器４ａに伝えられる。その電位は、オンして開いたトランジスタを一旦閉じた後、差動増幅器４ａ内部で増幅され、その後一端閉じたトランジスタを再び開けソース線に書き戻され、画像信号線７を介して出力される。

次に、図１４に示す回路の動作の詳細を図１５のタイミングチャートを参照しながら説明する。図５のＳ２の画素データの読み出し動作を説明する。図１５は図１４の回路における読み出し動作を説明するためのタイミングチャートである。画素の検査は、列毎に、ここでは奇数列と偶数列に分けて、正常であるか否かを判定することによって行われる。図１５に示すタイミングのための信号は、テスト装置３１によって生成されて各端子に供給される。

まず、素子アレイ部２の全ての走査線Ｇをオンして、奇数列の全ての画素にＨＩＧＨを書き込む。なお、全画素にＨＩＧＨを書き込んでもよい。図１４の例では、奇数列ソース線Ｓ（ｏｄｄ）の画素の検査と偶数列ソース線Ｓ（ｅｖｅｎ）画素の検査は、分けて行われる。さらになお、ここでは、各画素にＨＩＧＨが書き込まれた場合で説明するが、ＬＯＷを書き込んでもよい。なお、以下、奇数列の全画素にＨＩＧＨを書き込み基板１Ｃの検査を行っている例を説明するが、一部の画素についてのみ検査を行うようにしてもよい。書き込み後、走査線Ｇのゲートはオフにされる。偶数列ソースＳ（ｅｖｅｎ）は、テスト回路接続信号ＴＥｅをＬＯＷにすることによって、偶数列ソース線Ｓ（ｅｖｅｎ）には表示素子アレイ部２からの電位の影響は、差動増幅器４ａに伝達されない。

図１５に示すように、奇数列の画素へ上述した所定の画素データ（ここではＨＩＧＨ）の書き込み後、データ保持時間ｔ１を確保するために、プリチャージ回路部１６の端子１６ａに供給されるプリチャージゲート電圧ＰＣＧがＨＩＧＨとなり、トランジスタ１６ｂ、１６ｃは、所定時間だけオンとなる。さらに、テスト回路接続用のゲート端子１７ａ１のテスト回路接続信号ＴＥｏもＨＩＧＨとなる。データ保持時間ｔ１経過後に、画素データの読み出しが開始される。
なお、トランジスタ１６ｂ、１６ｃが所定時間だけオンすることにより、各差動増幅器４ａの端子ｓｏと端子ｓｅの両方に、参照電圧Ｖｒｅｆが現れるようにしているので、ゲート線Ｇをオフにしておけば、必ずしもプリチャージ状態にする必要はない。さらになお、トランジスタ１６ｂ、１６ｃをオンしたときに、テスト回路接続用のゲート端子１７ａ１のテスト回路接続信号ＴＥｏは、まだＨＩＧＨでなくてもよい。従って、データ保持時間ｔ１経過後に、プリチャージゲート電圧ＰＣＧがＬＯＷの場合は、ＨＩＧＨとしてプリチャージが行われる。

参照電圧供給部１８からは、端子１８ａには、プリチャージする電位として、ＨＩＧＨとＬＯＷの中間電位の参照電圧Ｖｒｅｆが印加されている。よって、所定の画素データの書き込み後、ソース線Ｓ（ｏｄｄ）、端子ｓｅ及び端子ｓｏは、中間電位の状態となっている。

そして、データ保持時間ｔ１経過後、プリチャージ状態を解除するために、プリチャージゲート電圧ＰＣＧをＬＯＷにするが、このとき、テスト回路接続信号ＴＥｏは、ＨＩＧＨであり、かつ、第１の駆動パルス電源ＳＡｐ−ｃｈと第２の駆動パルス電源ＳＡｎ−ｃｈの電位を中間電位としておくことにより、各差動増幅器４ａを動作していない状態とする。

プリチャージゲート電圧ＰＣＧをＬＯＷにした直後、ゲート線Ｇ１をオンすると、ゲート線Ｇ１に接続された各画素から一斉にデータが出てくる。具体的にはコンデンサＣｓに書き込まれて保持された電荷が、対応するソース線Ｓ（ｏｄｄ）に一斉に移動する。図１５に示すように、各ソース線Ｓ（ｏｄｄ）の電位がわずかに上昇する。もしも、コンデンサＣｓのリークがあって、各画素のデータがＬＯＷに変化していると、各ソース線Ｓ（ｏｄｄ）の電位は、点線で示したようにわずかに下降する。このとき、テスト回路接続信号ＴＥｅはＬＯＷであるため、偶数列ソース線Ｓ（ｅｖｅｎ）の電位は無視できる。

ゲート線Ｇ１を開いた後、所定時間経過してから、各差動増幅器４ａを動作させるために、まず、第２の駆動パルス電源ＳＡｎ−ｃｈの電位を中間電位からＬＯＷに変化させる。第２の駆動パルス電源ＳＡｎ−ｃｈの電位のＬＯＷへ変化の瞬間と同時あるいはその瞬間の前後にテスト回路接続信号ＴＥｏをＬＯＷにし、接続ゲート部１７のトランジスタ１７ｂをオフにすることによって、わずかに上昇した奇数列ソース線Ｓ（ｏｄｄ）の電位の情報を差動増幅器４ａ内に閉じ込める。

ＳＡｎ−ｃｈ駆動パルス電源がＬＯＷになることで、端子ｓｏと端子ｓｅのうち僅かに低い側の電位がＬＯＷに変化する。よって、各差動増幅器４ａは、外部から印加された中間電位である参照電圧Ｖｒｅｆと、各奇数列ソース線Ｓ（ｏｄｄ）の電圧を比較する。画素が正常であれば、奇数列ソース線Ｓ（ｏｄｄ）の電位は中間電位よりも僅かに高いので、各差動増幅器４ａの端子ｓｅの方が、端子ｓｏよりも電位が低い側となる。そのため、図１５に示すように、端子ｓｅの電位が低下する。このとき、端子ｓｏの電位はそのまま保持となる。

次に、ＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨ になることによって、差動増幅器４ａのＰチャネル型トランジスタ２１，２２を動作させる。すなわち、ＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨになることで、端子ｓｏと端子ｓｅのうち僅かに高い側の電位がＨＩＧＨに変化する。画素が正常であれば、奇数列ソース線Ｓ（ｏｄｄ）の電位は中間電位よりも僅かに高いので、各差動増幅器４ａの端子ｓｏの方が、端子ｓｅよりも電位が高い側となる。そのため、図１５に示すように、端子ｓｏの電位が上昇する。
画素に不良があれば、例えば、コンデンサＣｓのリークがあって、各画素のデータがＬＯＷに変化していると、各奇数列ソース線Ｓ（ｏｄｄ）の電位は、図１５に点線で示したようにわずかに下降する。その場合は、ＳＡｎ−ｃｈ駆動パルス電源がＬＯＷになると、図１５に点線で示すように、端子ｓｏの電位が下降する。さらに、ＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨ になると、図１５に点線で示すように、端子ｓｅの電位が上昇する。
この場合、テスト回路接続信号ＴＥｏとＴＥｅをオフしているため、負荷となるソース線Ｓの容量の影響を受けなくなり、高速動作が可能になる。また、参照電圧Ｖｒｅｆが画素に書き込まれた電位ではないため、ある画素の不良はその画素の不良として検出される。すなわち、１画素の不良として特定できるため、詳細不良特性分類が可能となる。

差動増幅器４ａの端子ｓｅと端子ｓｏにおける論理が、ＨＩＧＨとＬＯＷのいずれかに確定したら、テスト回路接続信号ＴＥｏをＨＩＧＨにし、確定した論理データを奇数列ソース線Ｓ（ｏｄｄ）に書き戻す。ゲート線Ｇ１に接続された各画素の電位が、対応する奇数列ソース線Ｓ（ｏｄｄ）に読み出されるので、トランスミッションゲート部６の各トランジスタのｏｄｄ側ゲートをＴＧ１・ＴＧ３・ＴＧ５と順番に最後のＴＧｎ（あるいはＴＧｎ−１）まで開き（ＨＩＧＨにし）、画像信号線７から順番に第１行目の各画素の画素データを読み出し、出力端子ｏｕｔｏ（この場合outeへのデータ出力はなされない）に出力させる。

ゲート線Ｇ１に接続されたすべての画素のデータが読み出されたら、ゲート線Ｇ１をＬＯＷにし、ＳＡｎ−ｃｈ駆動パルス電源とＳＡｐ−ｃｈ駆動パルス電源を中間電位にして差動増幅器４ａを動作停止させる。続いて、プリチャージゲート電圧ＰＣＧをＨＩＧＨにして、全ソース線Ｓをプリチャージする。

以降、上述した動作を繰り返すことによって、ゲート線Ｇ２からＧｍの各ラインについて順番に検査が行われる。

以上、奇数列の全画素にＨＩＧＨのデータを書き込んで行う検査の動作が終了すると、次に、奇数列の全画素にＬＯＷのデータを書き込み、同一の検査を実施することで奇数列の全画素についての検査はすべて終了となる。
さらに続いて、検査対象画素を偶数列に変更する。すなわち、テスト回路接続信号ＴＥｏをＬＯＷに固定し、奇数列の画素について行った検査と同一の検査を、テスト回路接続信号ＴＥｅを変化させながら、偶数列の画素にＨＩＧＨのデータを書き込んだ場合と、ＬＯＷのデータを書き込んだ場合とで行う。

図１２の装置は、１本のソース線に対して１つの差動増幅器４ａが必要であったが、図１４の装置では、２本のソース線に対して１つの差動増幅器４ａでよいため、基板上における回路規模が小さくなるため、差動増幅器４ａ内のトランジスタのサイズを大きくできる。その結果、差動増幅器４ａ内のトランジスタの非対称性の低減、駆動能力の向上等を図ることができるので、安定した感度の高い差動増幅器４ａを実現することができる。

さらに図１６は、図１４の接続ゲート部１７を改良した形態を示す回路図である。接続ゲート部１７では、図１４に示すように、各差動増幅器４ａの一方の端子ｓｏは、接続ゲート部１７の一方のトランジスタ１７ｂを介して、奇数列ソース線Ｓ （ｏｄｄ）に接続されている。各差動増幅器４ａの他方の端子ｓｅは、接続ゲート部１７の他方のトランジスタ１７ｃを介して、偶数列ソース線Ｓ（ｅｖｅｎ）に接続されている。図１６では、トランジスタ１７ｂのゲートは、テスト回路接続用のゲート選択端子１７ａ１１に接続される同時に、インバータとゲートイネーブル端子１７ａ２１にゲートが接続されたトランジスタ１７ｄとを介して、トランジスタ１７ｃのゲートに接続されている。ゲート選択端子１７ａ１１にはテスト回路接続ゲート選択信号ＴＧＳ（Ｔｅｓｔ Ｇａｔｅ Ｓｅｌｅｃｔ）、ゲートイネーブル端子１７ａ２１にはテスト回路接続信号ＴＥ（Ｔｅｓｔ Ｅｎａｂｌｅ）が供給される。

従って、ゲートイネーブル端子１７ａ２１をＨＩＧＨにすることで、トランジスタ１７ｂと１７ｃのどちらか一方がＯＮし、１つの差動増幅器４ａで奇数列ソース線Ｓ（ｏｄｄ）の画素、及び偶数列ソース線Ｓ（ｅｖｅｎ）の画素のいずれか一方のみのデータを読み出すことができる。テスト回路接続ゲート選択信号ＴＧＳがＨＩＧＨのときトランジスタ１７ｂがＯＮ、トランジスタ１７ｃがＯＦＦし、奇数列ソース線Ｓ（ｏｄｄ）の画素のデータを読み出すことができる。一方、テスト回路接続ゲート選択信号ＴＧＳがＬＯＷのときトランジスタ１７ｃがＯＮ、トランジスタ１７ｂがＯＦＦし、偶数列ソース線Ｓ（ｅｖｅｎ）の画素のデータを読み出すことができる。ゲート選択端子１７ａ１１とゲートイネーブル端子１７ａ２１に電圧信号が印加されていない状態、すなわちフローティング状態では、トランジスタ１７ｂと１７ｃは共にＯＦＦで、テスト回路は切り離された状態となる。

このようにトランジスタ１７ｂと１７ｃのゲート間にインバータを挿入することによって、奇数列ソース線Ｓ（ｏｄｄ）と偶数列ソース線Ｓ（ｅｖｅｎ）が同時に差動増幅器４ａに接続されることを防ぎ、誤動作を未然に防止することができる。

（第１の実施の形態における基板構成）
図１７は図１４の基板の第３の例に適用した第１の実施の形態を示している。本実施の形態は、図１４に示す電気光学装置用基板の検査回路の占有面積を低減させるものである。もしくは、検査回路を構成する差動増幅器1個あたりの占有面積を拡大し，検査回路の高性能化を図るものである。図１７において図１４と同一の構成要素には同一符号を付して説明を省略する。

図１４の装置においては、奇数列及び偶数列の２本ソース線に夫々対応させて差動増幅器４ａを配置した。しかし、一般的に、差動増幅器を構成するために半導体基板上に比較的広い面積を必要とする。そこで、本実施の形態においては、１個の差動増幅器４ａに複数本のソース線を対応させることで、基板上の差動増幅器４ａの数を少なくして、差動増幅器１個あたりの基板占有面積を確保している．
本実施の形態に係る電気光学装置用基板である素子基板４０は、１個の差動増幅器４ａに３本以上のソース線を対応させると共に、接続ゲート部１７に代えて接続手段としての接続ゲート部４５を採用した点が図１４の電気光学装置用基板と異なる。

図１４の例では、差動増幅器４ａの端子ｓｏ，ｓｅは、接続ゲート部１７の各トランジスタ１７ｂ，１７ｃによって、夫々１本のソース線に接続されていた。本実施の形態は、差動増幅器４ａの端子ｓｏ，ｓｅを、３個以上のトランジスタを用いて、３本以上のソース線に接続している。なお、図１７では、端子ｓｏ，ｓｅを夫々２本ずつのソース線に接続した例を示している。

図１７の例では、差動増幅器４ａは、４本のソース線毎に設けられている。差動増幅器４ａの端子ｓｏに接続された信号線は２つに分岐されて、トランジスタ４６ａ，４６ｂを介して夫々第（４ｕ＋１）（ｕ＝０，１，２，…）列のソース線又は第（４ｕ＋２）列のソース線に接続される。同様に、差動増幅器４ａの端子ｓｅに接続された信号線は２つに分岐されて、トランジスタ４６ｃ，４６ｄを介して夫々第（４ｕ＋３）列のソース線又は第（４ｕ＋４）列のソース線に接続される。

なお、トランジスタ４６ａ〜４６ｄは、差動増幅器４ａの端子ｓｏ，ｓｅからの距離が等しくなるように配置される。

ソース線４本おきに設けられるトランジスタ４６ａのゲートは、トランスファゲート５２ａの出力端に接続されたゲート信号線に共通接続される。このゲート信号線の他端にはプルダウン回路５５ａが接続される。同様に、ソース線４本おきに設けられるトランジスタ４６ｂのゲートは、トランスファゲート５２ｂの出力端に接続されたゲート信号線に共通接続され、このゲート信号線の他端にはプルダウン回路５５ｂが接続される。また、トランジスタ４６ｃのゲートは、トランスファゲート５２ｃの出力端に接続されたゲート信号線に共通接続され、ゲート信号線の他端にはプルダウン回路５５ｃが接続される。また、トランジスタ４６ｄのゲートは、トランスファゲート５２ｄの出力端に接続されたゲート信号線に共通接続され、このゲート信号線の他端にはプルダウン回路５５ｄが接続される。

トランスファゲート５２ａ〜５２ｄは、ｎチャネルトランジスタ及びｐチャネルトランジスタが相補的に接続されて構成されており、入力端には、ゲートデコード回路４７の出力ＴＥ１〜ＴＥ４がそれぞれ供給される。トランスファゲート５２ａ〜５２ｄは、ｎチャネルトランジスタのゲートにテスト回路接続ゲート端子５４からの信号が入力される。インバータ５３は、テスト回路接続ゲート端子５４の出力を反転させて、トランスファゲート５２ａ〜５２ｄのｐチャネルトランジスタのゲートに与える。テスト回路接続ゲート端子５４にはプルダウン回路が接続されている。このプルダウン回路によって、テスト回路接続ゲート端子５４に入力がない場合にはインバータ５３の入力側をＬＯＷにして、トランスファゲート５２ａ〜５２ｄを非導通状態にするようになっている。トランスファゲート５２ａ〜５２ｄは、テスト回路接続ゲート端子５４にＨＩＧＨの接続ゲート信号ＴＥが入力されることで、ゲートデコード回路４７からのテスト回路接続信号ＴＥ１〜ＴＥ４を対応するゲート信号線に伝達するようになっている。

ゲートデコード回路４７は、端子４８ａ，４８ｂに入力される選択情報Ａ０，Ａ１が入力されるインバータ４９ａ，４９ｂを有している。インバータ４９ａ，４９ｂは入力された選択情報Ａ０，Ａ１を反転させる。ＮＡＮＤ回路５０ａは、インバータ４９ａ，４９ｂの出力に対するナンド演算を行う。ＮＡＮＤ回路５０ｂはインバータ４９ａの出力と選択情報Ａ１とのナンド演算を行う。ＮＡＮＤ回路５０ｃは、インバータ４９ｂの出力と選択情報Ａ０とのナンド演算を行う。ＮＡＮＤ回路５０ｄは、選択情報Ａ０，Ａ１のナンド演算を行う。ＮＡＮＤ回路５０ａ〜５０ｄの出力は夫々インバータ５１ａ乃至５１ｄに与えられる。インバータ５１ａ乃至５１ｄの出力がテスト回路接続信号ＴＥ１〜ＴＥ４として夫々トランスファゲート５２ａ〜５２ｄに出力されるようになっている。

図１８はゲートデコード回路４７の真理値表を示している。図１８に示すように、選択情報Ａ０，Ａ１を適宜設定することによって、テスト回路接続信号ＴＥ１〜ＴＥ４のいずれか１つを選択的にＨＩＧＨとすることができる。

なお、図１４ではプリチャージ用のトランジスタとイコライズ用のトランジスタとを共用した例を示している。これに対し、本実施の形態においては、イコライズ用のトランジスタ４２と、プリチャージ用のトランジスタ１６ｂ，１６ｃとを別々に設けている。これにより、プリチャージ期間とイコライズ期間とを独立に制御可能である。

次に、このように構成された実施の形態の検査方法について図１９のタイミングチャートを参照して説明する。図１９は図１７の回路における読み出し動作を説明するためのタイミングチャートである。画素の検査は、４本おきのソース線毎に行う。図１９の例はソース線Ｓ１，Ｓ５，…に接続された画素のみについての検査を示している。検査の方法は、検査するソース線を接続ゲート部４５によって選択する方法が図１５と異なるのみである。図１９に示すタイミングのための信号は、テスト装置３１によって生成されて各端子に供給される。

先ず、素子アレイ部２の全ての走査線Ｇをオンして、４本列おきの全ての画素にＨＩＧＨを書き込む。なお、全画素にＨＩＧＨを書き込んでもよい。なお、各画素にＨＩＧＨが書き込まれた場合で説明するが、ＬＯＷを書き込んでも同様に検査可能である。書き込み後、走査線Ｇのゲートはオフにされる。

次に、検査を行う画素の列（ソース線）を選択する。例えば、ソース線Ｓ１，Ｓ５，…を選択する。この場合には、端子４８ａ，４８ｂに選択情報Ａ０，Ａ１として、（０，０）を与える。ゲートデコード回路４７は、図１８に示すように、選択情報（０，０）に基づいて、テスト回路接続信号ＴＥ１のみをＨＩＧＨにし、他のテスト回路接続信号ＴＥ２〜ＴＥ４をＬＯＷにする。一方、テスト時にはおいては、端子５４にはＨＩＧＨの接続ゲート信号ＴＥが入力されており、トランスファゲート５２ａ〜５２ｄは、ゲートデコード回路４７の出力を各ゲート信号線に伝達するようになっている。

これにより、トランジスタ４６ａのゲートにＨＩＧＨの信号が供給されてオンとなり、４本おきのソース線Ｓ１，Ｓ５，…と差動増幅器４ａの端子ｓｏに接続された信号線とが接続される。

テスト回路接続信号ＴＥ２〜ＴＥ４がＬＯＷであるので、他のトランジスタ４６ｂ〜４６ｄはオフであり、他のソース線Ｓ２〜Ｓ４，Ｓ６〜Ｓ８，…は、差動増幅器４ａの端子ｓｏ，ｓｅには接続されず、これらのソース線を介した表示素子アレイ部２からの電位の影響は、差動増幅器４ａに伝達されない。

図１９に示すように、４列おきの画素へ上述した所定の画素データ（ここではＨＩＧＨ）の書き込み後、データ保持時間ｔ１を確保するために、プリチャージ回路部１６の端子１６ａに供給されるプリチャージゲート電圧ＰＣＧがＨＩＧＨとなり、トランジスタ１６ｂ、１６ｃは、所定時間だけオンとなる。これにより、差動増幅器４ａの端子ｓｏ，ｓｅには、参照電圧供給部１８の端子１８ａからのプリチャージ電圧Ｖｐｒｅが供給される。なお、この場合には、端子４１に印加するイコライズゲート電圧ＥＱをハイレベルにして、端子ｓｏ，ｓｅを同電位にする。ここではＰＣＧとＥＱは同一波形のため、図１９には1つの波形図で示している．
参照電圧供給部１８からは、端子１８ａには、プリチャージ電位として、ＨＩＧＨとＬＯＷの中間電位のプリチャージ電圧Ｖｐｒｅが印加されている。よって、所定の画素データの書き込み後、端子ｓｅ及び端子ｓｏは、中間電位の状態となっている。

データ保持時間ｔ１経過後に、画素データの読み出しが開始される。即ち、データ保持時間ｔ１経過後、プリチャージ状態を解除するために、プリチャージゲート電圧ＰＣＧをＬＯＷにする。このとき、テスト回路接続信号ＴＥ１は、ＨＩＧＨであり、かつ、第１の駆動パルス電源ＳＡｐ−ｃｈと第２の駆動パルス電源ＳＡｎ−ｃｈの電位を中間電位としておくことにより、各差動増幅器４ａを動作していない状態とする。

プリチャージゲート電圧ＰＣＧをＬＯＷにした直後、ゲート線Ｇ１をオンすると、ゲート線Ｇ１に接続された各画素から一斉にデータが出てくる。具体的にはコンデンサＣｓに書き込まれて保持された電荷が、対応するソース線Ｓ１，Ｓ５，…に一斉に移動する。図１９に示すように、各ソース線Ｓ１，Ｓ５，…の電位がわずかに上昇する。もしも、コンデンサＣｓのリークがあって、各画素のデータがＬＯＷに変化していると、各ソース線Ｓ１，Ｓ５，…の電位は、点線で示したようにわずかに下降する。このとき、テスト回路接続信号ＴＥ２〜ＴＥ４はＬＯＷであり、トランジスタ４６ｂ〜４６ｄはオフであるので、他のソース線Ｓ２〜Ｓ４，Ｓ６〜Ｓ８，…の電位は無視できる。

ゲート線Ｇ１を開いた後、所定時間経過してから、各差動増幅器４ａを動作させるために、まず、第２の駆動パルス電源ＳＡｎ−ｃｈの電位を中間電位からＬＯＷに変化させる。第２の駆動パルス電源ＳＡｎ−ｃｈの電位のＬＯＷへ変化の瞬間と同時あるいはその瞬間の前後にテスト回路接続信号ＴＥ１をＬＯＷにし、接続ゲート部１７のトランジスタ４６ａをオフにすることによって、わずかに上昇したソース線Ｓ１，Ｓ５，…の電位の情報を各差動増幅器４ａ内に閉じ込める。

ＳＡｎ−ｃｈ駆動パルス電源がＬＯＷになることで、端子ｓｏと端子ｓｅのうち僅かに低い側の電位がＬＯＷに変化する。よって、各差動増幅器４ａは、外部から印加された中間電位であるプリチャージ電圧Ｖｐｒｅと、ソース線Ｓ１，Ｓ５，…の電圧を比較する。画素が正常であれば、各ソース線Ｓ１，Ｓ５，…の電位は中間電位よりも僅かに高いので、各差動増幅器４ａの端子ｓｅの方が、端子ｓｏよりも電位が低い側となる。そのため、図１９に示すように、端子ｓｅの電位が低下する。このとき、端子ｓｏの電位はそのまま保持となる。

次に、ＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨ になることによって、差動増幅器４ａのＰチャネル型トランジスタ２１，２２を動作させる。すなわち、ＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨになることで、端子ｓｏと端子ｓｅのうち僅かに高い側の電位がＨＩＧＨに変化する。画素が正常であれば、ソース線Ｓ１，Ｓ５，…の電位は中間電位よりも僅かに高いので、各差動増幅器４ａの端子ｓｏの方が、端子ｓｅよりも電位が高い側となる。そのため、図１９に示すように、端子ｓｏの電位が上昇する。
画素に不良があれば、例えば、コンデンサＣｓのリークがあって、各画素のデータがＬＯＷに変化していると、各ソース線Ｓ１，Ｓ５，…の電位は、図１９に点線で示したようにわずかに下降する。その場合は、ＳＡｎ−ｃｈ駆動パルス電源がＬＯＷになると、図１９に点線で示すように、端子soの電位が下降する。さらに、ＳＡｐ−ｃｈ駆動パルス電源がＨＩＧＨ になると、図１９に点線で示すように、端子seの電位が上昇する。
この場合、テスト回路接続信号ＴＥ１〜ＴＥ４をＬＯＷにしてトランジスタ４６ａ〜４６ｄをオフさせているため、負荷となるソース線Ｓの容量の影響を受けなくなり、高速動作が可能になる。また、プリチャージ電圧Ｖｐｒｅは画素への書込み電位によって得られるものではないことから、ある画素の不良はその画素の不良として検出され、詳細不良特性分類が可能となる。

差動増幅器４ａの端子ｓｅと端子ｓｏにおける論理が、ＨＩＧＨとＬＯＷのいずれかに確定したら、テスト回路接続信号ＴＥ１をＨＩＧＨにし、確定した論理データを各ソース線Ｓ１，Ｓ５，…に書き戻す。ゲート線Ｇ１に接続された各画素の電位が、対応するソース線Ｓ１，Ｓ５，…に読み出されるので、トランスミッションゲート部６の各トランジスタのゲートをＴＧ１・ＴＧ５・ＴＧ９と順番に最後のＴＧｎ（あるいはＴＧｎ−１）まで開き（ＨＩＧＨにし）、画像信号線７から順番に第１行目の各画素の画素データを読み出し、出力端子ｏｕｔｏに出力させる。

ゲート線Ｇ１に接続されたすべての画素のデータが読み出されたら、ゲート線Ｇ１をＬＯＷにし、ＳＡｎ−ｃｈ駆動パルス電源とＳＡｐ−ｃｈ駆動パルス電源を中間電位にして差動増幅器４ａを動作停止させる。次いで、プリチャージゲート電圧ＰＣＧをＨＩＧＨにして、全ソース線Ｓをプリチャージする。

以降、上述した動作を繰り返すことによって、ゲート線Ｇ２からＧｍの各ラインについて順番に検査が行われる。

以上、４本おきの１列目の全画素にＨＩＧＨのデータを書き込んで行う検査の動作が終了すると、次に、４本おきの２列目の全画素にＬＯＷのデータを書き込み、同一の検査を実施することで４本おきの２列目の全画素についての検査が行われる。即ち、この場合には、テスト回路接続信号ＴＥ２をＨＩＧＨ又はＬＯＷにし、他のテスト回路接続信号ＴＥ１，ＴＥ３，ＴＥ４をＬＯＷにすることで、４本おきの２列目の全画素についての検査を行う。

さらに次に、検査対象画素を差動増幅器４ａの端子ｓｅ側に変更する。すなわち、先ず、テスト回路接続信号ＴＥ１，ＴＥ２，ＴＥ４をＬＯＷに固定し、テスト回路接続信号ＴＥ３をＨＩＧＨ又はＬＯＷにすることで、４本おきの３列目の画素について検査を行う。更に次いで、テスト回路接続信号ＴＥ１〜ＴＥ３をＬＯＷに固定し、テスト回路接続信号ＴＥ４をＨＩＧＨ又はＬＯＷにすることで、４本おきの４列目の画素について検査を行う。こうして、全画素の検査を完了させる。

このように本実施の形態においては、図１４の装置は偶数列と奇数列との２本のソース線に対して１つの差動増幅器４ａが必要であったが、図１７の装置では、４本のソース線に対して１つの差動増幅器４ａでよいため、差動増幅器４ａの総数が占める基板上の面積を低減することができる。これによって基板上における各差動増幅器４ａのトランジスタのサイズを大きくすることが可能であり、差動増幅器４ａ内のトランジスタの非対称性の低減、駆動能力の向上等を図ることができるので、安定した感度の高い差動増幅器４ａを実現することができる。

図２０は本発明の第２の実施の形態を示す回路図である。図２０において図１７と同一の構成要素には同一符号を付して説明を省略する。

本実施の形態は接続ゲート部４５に代えて接続ゲート部４５'を採用した点が第１の実施の形態と異なる。接続ゲート部４５'は、トランスファゲート５２ａ〜５２ｄに代えてトランスファゲート６１ａ〜６１ｄを採用した点が接続ゲート部４５と異なる。

トランスファゲート６１ａ〜６１ｄは、いずれもｐチャネルトランジスタによって構成されており、各ｐチャネルトランジスタのゲートにインバータ５３の出力が与えられるようになっている。インバータ５３は端子５４からの接続ゲート信号ＴＥを反転させてトランスファゲート６１ａ〜６１ｄのゲートに与える。トランスファゲート６１ａ〜６１ｄは、端子５４にＨＩＧＨの接続ゲート信号ＴＥが入力されることによって導通して、ゲートデコード回路４７の出力を各ゲート信号線に供給するようになっている。

このように構成された実施の形態においては、ゲートデコード回路４７からのテスト回路接続信号ＴＥ１〜ＴＥ４は、夫々トランスファゲート６１ａ〜６１ｄを介して対応する各ゲート信号線に伝達される。他の作用は第１の実施の形態と同様である。

本実施の形態においては、トランジスタ４６ａ〜４６ｄをオンさせるためのテスト回路接続信号ＴＥ１〜ＴＥ４はＨＩＧＨである。このＨＩＧＨ信号をｐチャネルトランジスタで構成されたトランスファゲート６１ａ〜６１ｄで伝達する．一方トランスファゲート４６ａ〜４６ｂをオフするためのＬｏｗ信号の伝達は、ＨＩＧＨ信号が伝達されないとき、トランスファゲート４６ａ〜４６ｂのゲート電位がプルダウン回路５５ａ〜５５ｄによってＬｏｗに保持されることによって実現される。このため、相補型のトランスファゲートを用いることなく、ｐチャネルで構成したトランスファゲート６１ａ〜６１ｄによって、テスト回路接続信号ＴＥ１〜ＴＥ４を確実にトランジスタ４６ａ〜４６ｄのゲートに伝達することができる。

図２１は本発明の第３の実施の形態を示す回路図である。図２１において図２０と同一の構成要素には同一符号を付して説明を省略する。

上述したように、１個の差動増幅器４ａに３個以上のソース線を対応させることができる。本実施の形態は、１個の差動増幅器４ａに８本のソース線を対応させた例を示している。

本実施の形態に係る電気光学装置用基板である素子基板７０は、接続ゲート部４５に代えて接続ゲート部７１を採用した点が図２０の電気光学装置用基板と異なる。

本実施の形態は、差動増幅器４ａの端子ｓｏ，ｓｅを、８個のトランジスタ４６ａ〜４６ｈを用いて、８本のソース線に接続している。即ち、差動増幅器４ａは、８本のソース線毎に設けられている。差動増幅器４ａの端子ｓｏに接続された信号線は４つに分岐されて、トランジスタ４６ａ〜４６ｄを介して夫々第（８ｕ＋１）列のソース線、第（８ｕ＋２）列のソース線、第（８ｕ＋３）列のソース線又は第（８ｕ＋４）列のソース線に接続される。同様に、差動増幅器４ａの端子ｓｅに接続された信号線は４つに分岐されて、トランジスタ４６ｅ〜４６ｈを介して夫々第（８ｕ＋５）列のソース線、第（８ｕ＋６）列のソース線、第（８ｕ＋７）列のソース線又は第（８ｕ＋８）列のソース線に接続される。

ソース線８本おきに設けられるトランジスタ４６ａのゲートは、トランスファゲート６１ａの出力端に接続されたゲート信号線に共通接続される。このゲート信号線の他端にはプルダウン回路５５ａが接続される。同様に、トランスファゲート６１ｂ〜６１ｈの出力端は、７本のゲート信号線に接続され、これらの７本のゲート信号線には、夫々ソース線８本おきに設けられるトランジスタ４６ｂ〜４６ｈのゲートが共通接続される。また、これらの７本のゲート信号線の他端には夫々プルダウン回路５５ｂ〜５５ｈが接続される。

トランスファゲート６１ａ〜６１ｈは、ｐチャネルトランジスタによって構成されており、入力端には、ゲートデコード回路７２の出力ＴＥ１〜ＴＥ８がそれぞれ供給される。トランスファゲート６１ａ〜６１ｈは、ｐチャネルトランジスタのゲートにインバータ５３の出力が与えられる。トランスファゲート６１ａ〜６１ｈは、テスト回路接続ゲート端子５４にＨＩＧＨの接続ゲート信号ＴＥが入力されることで、ゲートデコード回路７２からのテスト回路接続信号ＴＥ１〜ＴＥ８を対応するゲート信号線に伝達する。

ゲートデコード回路７２は、端子４８ａ〜４８ｃに入力される選択情報Ａ０〜Ａ２に基づいて、テスト回路接続信号ＴＥ１〜ＴＥ８を生成する。なお、ゲートデコード回路７２が生成するテスト回路接続信号ＴＥ１〜ＴＥ８は、いずれか１つが選択的にＨＩＧＨで、他はＬＯＷとなるようになっている。

他の構成は図２０と同様である。

このように構成された実施の形態においても第２の実施の形態と同様の検査方法が採用される。即ち、本実施の形態においても図１９と同様のタイミングチャートに基づく検査が実施される。即ち、本実施の形態における画素の検査は、８本おきのソース線毎に行う。例えば、最初に、ソース線Ｓ１，Ｓ９，…に接続された画素のみについての検査が行われる。この場合には、選択情報Ａ０〜Ａ２を適宜設定して、ゲートデコード回路７２からのテスト回路接続信号ＴＥ１をＨＩＧＨ又はＬＯＷにし、他のテスト回路接続信号ＴＥ２〜ＴＥ８をＬＯＷにすることで、８本おきの１列目の全画素についての検査を行う。

８本おきの１列目の全画素にＨＩＧＨのデータを書き込んで行う検査の動作が終了すると、次に、８本おきの２列目の全画素にＬＯＷのデータを書き込み、同一の検査を実施することで８本おきの２列目の全画素についての検査を行う。即ち、この場合には、テスト回路接続信号ＴＥ２をＨＩＧＨ又はＬＯＷにし、他のテスト回路接続信号ＴＥ１，ＴＥ３〜ＴＥ８をＬＯＷにする。以後同様にして、テスト回路接続信号ＴＥ３〜ＴＥ８を順次ＨＩＧＨにすることで、８本おきの３列目から８列目の全画素について検査を行う。

他の作用は、第２の実施の形態と同様である。

このように本実施の形態においては、８本のソース線に対して１つの差動増幅器４ａでよいため、差動増幅器４ａ１個が占有する面積をより一層拡大することができる．
ところで、上記各実施の形態においては、差動増幅器４ａに供給する第１の駆動パルス電源ＳＡｐ−ｃｈと第２の駆動パルス電源ＳＡｎ−ｃｈとして、例えば電源電圧Ｖｄｄ、接地電位を用いた。しかし、電源電圧レベルの駆動パルス電源をスイッチングして差動増幅器４ａを駆動した場合には、十分な駆動力が得られないことが考えられる。そこで、一般的には、図２２に示す構成を採用することが考えられる。

図２２においては、表示データ読み出し回路部４'は、端子４ｂ'を介して第１の駆動パルスをトランジスタ４ｄのゲートに供給し、端子４ｃ'を介して第２の駆動パルスをトランジスタ４ｅのゲートに供給する。これにより、トランジスタ４ｄ，４ｅはオン，オフする。トランジスタ４ｄはソースが電源端子Ｖｄｄに接続され、ドレインが差動増幅器４ａの端子ｓｐに接続される。また、トランジスタ４ｅはドレインが差動増幅器４ａの端子ｓｎに接続され、ソースが基準電位点に接続される。

第２の駆動パルスがＨＩＧＨとなることによって、差動増幅器４ａ端子ｓｎの電位が基準電位点の電位となり、第１の駆動パルスがＬｏｗとなることによって、差動増幅器４ａ端子ｓｐの電位が電源電圧Ｖｄｄとなる。電源電圧Ｖｄｄ及び基準電位点の電位を変動させる必要が無く、差動増幅器４ａを確実に駆動することができる。

図２３乃至図２５は変形例を示す回路図である。図２３乃至図２５において図１７と同一の構成要素には同一符号を付して説明を省略する。

上記各実施の形態においては、差動増幅器４ａに接続されるソース線の数に相当するトランスファゲート５２ａ〜５２ｄを用いた例を説明した。これに対し、図２３の変形例では、２系統のトランスファゲート５２ａ，５２ｂを用いた例を示している。

即ち、図２３においては、各端子ｓｏ，ｓｅと奇数列の各ソース線とを接続するトランジスタ４６ａを共通のトランスファゲート５２ａを介して制御し、各端子ｓｏ，ｓｅと偶数列の各ソース線とを接続するトランジスタ４６ａを共通のトランスファゲート５２ｂを介して制御するようになっている。

このように構成された変形例においては、トランスファゲート５２ａによってゲート信号線がＨＩＧＨになると、奇数列のソース線Ｓ１，Ｓ３，…が差動増幅器４ａの端子ｓｏ，ｓｅに接続される。また、トランスファゲート５２ｂによってゲート信号線がＨＩＧＨになると、偶数列のソース線Ｓ２，Ｓ４，…が差動増幅器４ａの端子ｓｏ，ｓｅに接続される。こうして、対応するソース線同士が、夫々各差動増幅器の端子ｓｏ，ｓｅに接続されることになる。

他の作用及び効果は上記各実施の形態と同様である。

また、上記各実施の形態においては、差動増幅器４ａの端子ｓｏ，ｓｅがいずれもソース線に接続される例を示した。これに対し、図２４の変形例では、基板の第２の例に対応させて、一方の端子ｓｏのみをソース線に接続するようにしたものである。

即ち、図２４においては、差動増幅器４ａの各端子ｓｏは、トランジスタ４６ａ乃至４６ｄを介して４本のソース線に接続される。一方、各差動増幅器４ａの各端子ｓｅは、トランジスタ１６ｃを介して端子１８ａに接続される。なお、端子ｓｅをソース線に接続し、端子ｓｏを端子１８ａに接続するようにしてもよい。

このように構成された変形例においても、トランスファゲート５２ａ〜５２ｄを介してＨＩＧＨの信号をゲート信号線に供給することによって、４本おきのソース線と差動増幅器４ａの端子ｓｏとを接続することができる。

他の作用及び効果は上記各実施の形態と同様である。

更に、図２５は図２４の変形例からイコライズ用のトランジスタを省略した例を示している。

図２５においては、トランジスタ４６ａ，４６ｂを省略すると共に、トランジスタ１８ｂを付加した点が図２４の変形例と異なる。トランジスタ１８ｂは、ゲート端子１６ａの出力が与えられて、差動増幅器４ａの端子ｓｅと端子１８ａとを接続するようになっている。トランジスタ４２，１８ｂが同時にオンとなることによって、差動増幅器４ａの端子ｓｏ，ｓｅに接続された信号線を端子１８ａのレベルにイコライズすることができる。即ち、端子ｓｅに印加する参照電圧をトランジスタ１８ｂを介して端子ｓｏに伝達することができる。これにより、図２４の変形例に比してトランジスタ数を低減させることができる。

他の作用は上記各実施の形態と同様である。

以上のように、上記３つの実施の形態では、本発明の電気光学装置用基板について、アクティブマトリックス型表示装置用基板を例にとって説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

例えば、表示部に光学センサーを設けることで、入力機能を備えた表示装置用基板にも適用することが可能である。また、上記各実施の形態においては、差動増幅器の２つの端子に同数のソース線を接続する例を説明したが、相互に異なる数のソース線を接続するようにしてもよい。

また、本発明の電気光学装置用基板を用いた電気光学装置も本発明に含まれる。
例えば、一対の基板間に電気光学物質を挟持してなる電気光学装置であって、一対の基板の一方に本発明の電気光学装置用基板を用いたものである。

また、上述の電気光学装置を用いた電子機器も本発明に含まれる。図２６乃至図２８は、電子機器の例を示す図である。図２６は、１つの例に係るパーソナルコンピュータの外観図である。図２７は、１つの例に係る携帯電話の外観図である。

図２６に示すように、電子機器としてのパーソナルコンピュータ１００の表示部１０１に、上述した電気光学装置、例えば液晶表示装置が用いられる。図２７に示すように、電子機器として携帯電話２００の表示部２０１に、上述した電気光学装置、例えば液晶表示装置が用いられる。
図２８は、上述した電気光学装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の説明図である。

図２８において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置を含む液晶モジュールを３個用意し、それぞれＲＧＢ用のライトパルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロックミラー１１０８によって、ＲＧＢの三原色に対応する光成分Ｒ、Ｇ及びＢに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。この際特に、Ｂ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。

さらに、電子機器としては、他にも、テレビジョンや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、本発明に係る表示パネルが適用可能なのは言うまでもない。

本発明は、以上説明したＴＦＴを含む液晶表示装置に限られことはなく、アクティブマトリックス駆動の表示装置に適用できるものである。

検査回路を有する電気光学装置用基板である液晶表示装置の素子基板の回路図。 図１中の画素２ａの等価回路図。 表示データ読み出し回路部４の差動増幅器４ａの具体的な回路図。 検査システムの構成図。 検査の全体の流れを説明フローチャート。 検査の手法を説明するための説明図。 読出し動作を説明するためのタイミングチャート。 ＨＩＧＨ固定不良の有無の検査を説明するためのタイミングチャート。 基準側の画素にＨＩＧＨとＬＯＷの中間電位を書き込んで行う検査を説明するためのタイミングチャート。 検査の方法を説明するための説明図。 図１に示す素子基板の回路の変形例を示す回路図。 検査回路を有する電気光学装置用基板である液晶表示装置の素子基板の回路図。 画素データの読み出し動作を説明するためのタイミングチャート。 検査回路を有する電気光学装置用基板である液晶表示装置の素子基板の回路図。 図１４に示す回路の動作を説明するためのタイミングチャート。 図１４の回路の接続ゲート部１７を改良した形態を示す回路図。 図１４の基板に適用した第１の実施の形態を示す回路図。 ゲートデコード回路４７の真理値表を示す説明図。 図１７の回路における読み出し動作を説明するためのタイミングチャート。 本発明の第２の実施の形態を示す回路図。 本発明の第３の実施の形態を示す回路図。 表示データ読み出し回路部の他の例を示す回路図。 変形例を示す回路図。 変形例を示す回路図。 変形例を示す回路図。 本発明が適用される電子機器の例としてのパーソナルコンピュータの外観図。 本発明が適用される電子機器の例としての携帯電話の外観図。 本発明が適用される電子機器の例としての携帯電話の外観図。

符号の説明

４０ 素子基板、２ 表示素子アレイ部、４ 表示データ読み出し回路部、４ａ 差動増幅器、７ 画像信号線、４５ 接続ゲート部。

Claims (6)

1. 互いに交差する複数の走査線及び複数の信号線と、
   前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素電極と、
   前記信号線に電気的に接続され、前記画素電極に供給された第１の電位信号が入力される第１の端子と、参照電位としての第２の電位信号が入力される第２の端子とを具備し、前記第１の電位信号と前記第２の電位信号との電位を比較して、前記第１の電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の電位信号が高い場合には前記第１の端子の電位をより高くして出力するとともに、前記第１及び第２の端子に各々、前記複数の信号線のうち、２本以上、且つ相互に同数の信号線が互いに対応するように設けられた増幅器と、
   前記対応させた２本以上の信号線のうちの１本の信号線を選択する選択手段と、
   前記増幅器の前記第１及び第２の端子の少なくとも一方に、当該選択された信号線を電気的に接続する接続手段と、
   を具備したことを特徴とする電気光学装置用基板。
2. 前記増幅手段において、前記第２の端子には、前記第２の電位信号を供給するための供給線が電気的に接続されていることを特徴とする請求項１に記載の電気光学装置用基板。
3. 前記選択手段は、選択情報に基づいて前記増幅器の第１又は第２の端子に接続する信号線を決定するための出力信号を生成するデコード回路を有することを特徴とする請求項１に記載の電気光学装置用基板。
4. 一対の基板間に電気光学物質を挟持してなる電気光学装置において、前記一対の基板の一方に請求項１から請求項３のいずれか一項に記載の電気光学装置用基板を用いたことを特徴とする電気光学装置。
5. 請求項４に記載の電気光学装置を用いたことを特徴とする電子機器。
6. 互いに交差する複数の走査線及び複数の信号線と、前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素とを有する電気光学装置用基板の検査方法であって、
   前記信号線に電気的に接続され、前記画素電極に供給された第１の電位信号が入力される第１の端子と、参照電位としての第２の電位信号が入力される第２の端子とを具備し、前記第１及び第２の端子に各々、前記複数の信号線のうち、２本以上、且つ相互に同数の信号線が互いに対応するように設けられた増幅器において、
   前記対応させた２本以上の複数の信号線のうちの１本の信号線を選択する選択ステップと、
   当該選択された１本の信号線を対応する前記第１又は第２の端子に電気的に接続するステップと、
   前記第１又は第２の端子の一方に電気的に接続された信号線を介して画素に供給された第１の電位信号を供給し、他方に前記第２の電位信号を供給するステップと、
   前記第１の電位信号と前記第２の電位信号とを比較して、前記第１の電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の電位信号が高い場合には前記第１の端子の電位をより高くして出力するステップと、
   を具備したことを特徴とする電気光学装置用基板の検査方法。

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