JP3783500B2

JP3783500B2 - Electro-optical device and projection display device

Info

Publication number: JP3783500B2
Application number: JP37530799A
Authority: JP
Inventors: 良一米山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2006-06-07
Anticipated expiration: 2019-12-28
Also published as: JP2001188253A

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス駆動方式の液晶装置等の電気光学装置及びこの電気光学装置を用いた投射型表示装置に関するものである。さらに詳しくは、電気光学装置において、画素電極と画素スイッチング用の薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：以下適宜、ＴＦＴと称す）とを電気的に接続するための構造技術に関するものである。
【０００２】
【従来の技術】
各種の電気光学装置のうち、ＴＦＴ駆動によるアクティブマトリクス駆動方式の液晶装置においては、図１に示すように、縦横に夫々配列された多数の走査線３ａ１及びデータ線６ａと、これらの信号線の各交点に対応する多数の画素スイッチング用のＴＦＴ３０とがＴＦＴアレイ基板上に設けられている。ここで、走査線３ａはＴＦＴ３０のゲートに電気的に接続されている。また、データ線６ａは、ＴＦＴ３０のソースに電気的に接続され、画素電極９ａはＴＦＴ３０のドレインに電気的に接続されている。
【０００３】
このＴＦＴ３０においては、図１４に示すように、ソース領域１ｄ、ドレイン領域１ｅ、及びこれらの間に位置するチャネル領域１ａ′は、ＴＦＴアレイ基板１０上に形成された半導体層１ａから構成される。画素電極９ａは、多層構造をなす走査線３ａ、容量線３ｂ、データ線３ａ等の配線を電気的絶縁するための複数の層間絶縁膜４、７に開孔されたコンタクトホール８９を介して半導体層１ａのドレイン領域１ｅに接続されている。
【０００４】
ここで、ＴＦＴアレイ基板１０上に形成された半導体層１ａの上にゲート電極（走査線３ａ）が設けられるトップゲート構造を有する正スタガ型またはコプラナー型のポリシリコンＴＦＴの場合では特に、積層構造における半導体層１ａから画素電極９ａまでの層間距離が例えば１０００ｎｍ程度、またはそれ以上と長いため、両者を電気的接続するためのコンタクトホール８９を理想的な形態で開孔するのが困難となる。例えば、コンタクトホール８９をエッチング形成する際に、エッチングが進行するにつれてエッチング精度が低下し、目標とする半導体層１ａを突き抜けて開孔してしまう可能性がある。このため、ドライエッチングのみでこのような深いコンタクトホール８９を開孔することが極めて困難である。従って、ドライエッチングにウエットエッチングを組み合わせることがあるが、このようなエッチング方法では、ウエットエッチングによりコンタクトホール８９の径が大きくなってしまい、限られた領域内に配線や電極を必要なだけレイアウトするのが困難となる。
【０００５】
そこで最近では、図１５に示すように、走査線３ａ上に形成された層間絶縁膜４に対して、ソース領域１ｄに至るコンタクトホール５を開孔してデータ線６ａとソース領域１ｄとの電気的な接続を図る際に、層間絶縁膜４に対してドレイン領域１ｅに至る第１のコンタクトホール８８ａを開孔すると共に、データ線６ａと同一層からなるアルミニウム膜などといったバリア層と称される中継用導電膜８７を形成しておき、その後、データ線６ａ及びこの中継用導電膜８７上に形成された層間絶縁膜７に対して、画素電極９ａから中継用導電膜８７に至る第２のコンタクトホール８８ｂを第１のコンタクトホール８８ａに対して平面的に重ならない位置に開孔することにより、画素電極９ａとドレイン領域１ｅとを電気的に接続する技術が開発されている。
【０００６】
【発明が解決しようとする課題】
この種の液晶装置（電気光学装置）においては、表示画像の高品位化という要請が強く、このためには、画像表示領域の高精細化、画素ピッチの微細化及び高画素開口率化が極めて重要となる。本願明細書において、画素開口率とは、各画素において、表示光が透過しない非画素開口領域に対する、表示光が透過する画素開口領域の比率のことをいい、高画素開口率化とは、各画素において、表示光が透過しない非画素開口領域に対する、表示光が透過する画素開口領域の比率を高めることをいう。
【０００７】
但し、画素ピッチの微細化を進めようにも電極サイズ、配線幅、更にコンタクトホール径などには製造技術面で微細化に限界があるため、画素ピッチの微細化を進めると、相対的にこれらの配線や電極等、表示に直接関与しない部分が画像表示領域において占有する面積比率が高まる結果、画素開口率が低くなる。このため、従来と同一の構造のままで、画素ピッチの微細化を進めると、表示の品位が低下してしまうという問題点がある。
【０００８】
例えば図１５に示したように、各画素において中継用導電膜８７を用いてドレイン領域１ｅから画素電極９ａへの電気的接続をとるには、少なくとも２個のコンタクトホール８８ａ、８８ｂを開孔する必要があるが、これらの２個のコンタクトホール８８ａ、８８ｂを形成するのに十分な領域を非開口領域に確保するとなると、その分、画素開口率が低下することになる。
【０００９】
また、コンタクトホール８８ａ、８８ｂを形成した位置では、その凹凸が画素電極９ａの表面に段差や凹凸として反映されやすく、その結果、画素電極９ａの表面側に形成した配向膜１６にラビング処理を行なった際、コンタクトホール８８ａ、８８ｂによって凹凸が生じた領域周辺は配向不良領域となりやすい。しかるに従来の構成では、２つのコンタクトホール８８ａ、８８ｂを位置をずらして形成しているため、配向不良領域が少なくとも２箇所発生することになり、このような配向不良領域の周りの全てを対向基板２０上の遮光膜２３等により覆い隠すと、今度は各画素における開口領域が非常に小さくなってしまうという問題点が生じる。
【００１０】
一方、液晶装置を３枚用意して夫々をＲ（赤）用、Ｇ（緑）用、Ｂ（青）用のライトバルブとして用いた複板方式のカラープロジェクタが開発され、このカラープロジェクタにおいても表示品位の向上が望まれている。この複板方式を採用すると、例えば図１６に示すように、３枚の液晶装置５００Ｒ、５００Ｇ、５００Ｂにより別々に光変調された３色光は、プリズム５０２により一つの投射光に合成された後、スクリーン上に投射される。このように、プリズム５０２で合成すると、プリズム５０２で反射するＲ光及びＢ光と比べて、Ｇ光は、プリズム５０２で反射されないので、光の反転回数が一回だけＧ光について少なくなる。この現象は、もちろんＧ光の代わりに、Ｒ光またはＢ光がプリズムで反射されないように光学系を構成しても同じであり、更に、プリズム５０２に代えてダイクロイックミラー等を用いて３色光を合成した場合にも同様に起こる。従って、このような場合、Ｇ用の液晶装置５００Ｇは、画像信号が何等かの形で左右に反転され、液晶装置５００Ｒ、５００Ｂと比べて走査方向が逆転した駆動形式で使用され、逆転した画像が表示される。しかるに、本願発明者による実験及び研究によれば、ＴＮ液晶を用いた液晶装置を製造する際に、ラビング処理を走査線及びデータ線に沿って行なうと、対向基板側から見て右回りに回転するＴＮ液晶の場合では、画素電極表面の凹凸形状に応じて各画素の開口領域内において右隅で配向不良の度合いが大きくなり、逆に左回りのＴＮ液晶を用いた場合に、画素電極表面の凹凸形状に応じて各画素の開口領域内において左隅で配向不良の度合いが大きくなるなど、各画素単位における画素電極表面の凹凸形状に応じて指向性のある配向不良が発生してしまう。特にこのような指向性のある配向不良は、単一の液晶装置の場合には視認できないような程度であっても、前述のように３個の液晶装置を用いて複板方式のカラープロジェクタを構成した場合に、視認されてしまい、３個の液晶装置全てを欠陥品として扱わねばならないことがある。
【００１１】
より具体的には、各画素における配向不良の傾向が同じである２枚の電気光学装置（図１６における液晶装置５００Ｒ、５００Ｂ）と、各画素における配向不良の傾向が逆転している１枚の電気光学装置（図１６における液晶装置５００Ｇ）とで夫々変調された３色の光を一つに合成すると、各画素における配向不良が局所的に相互に増長されて、視覚上非常に目立つという現象が生じる。特に画素ピッチを微細化した３枚の液晶装置を用いて複板方式のカラープロジェクタを構成する場合には、液晶装置における装置欠陥率が非常に高くなってしまうという問題がある。しかも、特に画素ピッチを微細化した３枚の液晶装置を用いて複板方式のカラープロジェクタを構成する場合には、画素電極表面の凹凸に起因した配向不良による画像劣化が激しく、高品位の画像表示を行うのが極めて困難であるという問題がある。
【００１２】
以上の問題点に鑑みて、本発明の課題は、半導体層と画素電極とを中継用導電膜を介して電気的に接続する構成を採用しても、コンタクトホールの存在に起因する画素電極表面における凹凸による弊害を抑えることにより、画素開口率が高い電気光学装置及び投射型表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は上記課題を解決するために、基板上に、画素スイッチング用のＴＦＴのチャネル領域にゲート絶縁膜を介して対峙する走査線、前記ＴＦＴのソース領域に電気的に接続されたデータ線、及び前記ＴＦＴのドレイン領域に電気的に接続された画素電極が絶縁膜を介して多層に形成された電気光学装置において、前記ドレイン領域と前記画素電極との層間には、前記ドレイン領域との層間に介在する絶縁膜の第１のコンタクトホールを介して当該ドレイン領域に接する中継用導電膜を有するとともに、該中継用導電膜は、前記画素電極との層間に介在する絶縁膜の第２のコンタクトホールを介して当該画素電極に接し、当該第２のコンタクトホールは、少なくとも一部が前記第１のコンタクトホールに対して平面的に重なる位置に形成されていることを特徴とする。
また、本発明は上記課題を解決するために、基板上に、画素スイッチング用の薄膜トランジスタのチャネル領域にゲート絶縁膜を介して対峙するゲート電極、前記薄膜トランジスタのソース領域に電気的に接続されたデータ線、及び前記薄膜トランジスタのドレイン領域に電気的に接続された画素電極が絶縁膜を介して形成された電気光学装置において、
前記ドレイン領域と前記画素電極との層間には、前記ドレイン領域と前記画素電極との層間に介在する絶縁膜の第１のコンタクトホールを介して前記ドレイン領域に接する中継用導電膜を有するとともに、前記中継用導電膜は、前記画素電極と前記中継用導電膜との層間に介在する絶縁膜の第２のコンタクトホールを介して前記画素電極に接し、
前記第２のコンタクトホールは、少なくとも一部が前記第１のコンタクトホールに対して前記基板上の重なる領域に形成され、
前記中継用導電膜は、前記データ線と前記ゲート電極との間の層に形成され、
前記ゲート電極と同一層である容量電極と、前記中継用導電膜から同一層で延長された導電膜との間に誘電体膜が設けられた蓄積容量が形成されていることを特徴とする。
【００１４】
本発明では、ＴＦＴのドレイン領域と画素電極とを中継用導電膜を介して電気的に接続したため、この電気的な接続に少なくとも２個のコンタクトホールを開孔する必要があるが、これら２個のコンタクトホールは、少なくとも一部が平面的に重なった位置に形成されている。このため、ＴＦＴのドレイン領域と画素電極とを電気的に接続するためのコンタクトホールとしては、平面的には、非開口領域に実質１個分を形成すればよい。それ故、中継用導電膜を用いて画素電極をＴＦＴのドレイン領域に電気的に接続する構成であっても、非開口領域を拡張する必要がないので、画素開口率が低下することはない。また、ＴＦＴのドレイン領域と画素電極とを電気的に接続するためのコンタクトホールに起因する画素電極表面の凹凸は、実質１箇所に形成されるだけであるため、このような凹凸に起因して配向不良領域が発生したとしても、配向不良領域が発生するのは実質１箇所だけである。それ故、配向不良領域周辺を対向基板上の遮光膜等により覆い隠したとしても、画素開口領域が低下することはない。
【００１５】
本発明において、前記基板上には、前記中継用導電膜と同一層の導電膜によって、蓄積容量を構成するための蓄積容量電極が形成されていることが好ましい。すなわち、電気光学装置においては、画素電極に対して蓄積容量を形成する場合があり、この蓄積容量を構成する電極については中継用導電膜の一部を用いることが好ましい。このような形態であれば、前記中継用導電膜及び前記蓄積容量電極を形成する導電膜としては、例えば、導電性ポリシリコン膜を用いることができる。
【００１６】
本発明において、前記中継用導電膜は、遮光性導電膜から形成されているとともに、前記基板上には、前記中継用導電膜と同一層の遮光性導電膜によって、画素の開口領域の少なくとも一部を規定する遮光膜が形成されている構成であってもよい。すなわち、電気光学装置においては、非開口領域を遮光するための膜をＴＦＴのドレイン領域と画素電極との層間に形成する場合があり、このような遮光膜については中継用導電膜の一部を利用することが好ましい。このような形態であれば、前記中継用導電膜及び前記遮光膜を形成する遮光性導電膜としては、例えば、高融点金属のシリサイド膜からなる層を用いることができる。
【００１７】
また、前記中継用導電膜及び前記遮光膜を形成する遮光性導電膜としては、タングステン、タンタル、モリブデン、チタン、バナジウムなどといった高融点金属のシリサイド膜と導電性ポリシリコン膜との積層構造を備えていることが好ましい。このような多層構造の導電膜であれば、電気抵抗の小さな導電性ポリシリコン膜が、シリサイド膜の電気抵抗が大きいという欠点を補ってくれるとともに、導電性ポリシリコン膜単独では遮光性が著しく低いという欠点をシリサイド膜が補ってくれる。それ故、遮光性が大きくて電気抵抗の小さい導電膜によって、中継用導電膜及び遮光膜を形成することができる。
【００１８】
本発明において、前記第１のコンタクトホールまたは前記第２のコンタクトホールは、開口径が上層側で大きいテーパ構造を備えていることが好ましい。このようなテーパ構造のコンタクトホールは、ドライエッチング後にウエットエッチングを施すことによって形成できる。また、絶縁膜として、シリコンの熱酸化膜（シリコン酸化膜）と、この熱酸化膜の上層にＣＶＤ法などによって形成したシリコン酸化膜とが積層されている場合にウエットエッチングを行なえば、熱酸化膜はＣＶＤ膜などに比較してエッチング速度が遅いので、開口径が上層側で大きいテーパ構造をもつコンタクトホールを形成できる。
【００１９】
本発明において、前記第１のコンタクトホール及び前記第２のコンタクトホールは、相隣接する前記データ線に挟まれた領域の略中央位置に形成されていることが好ましい。コンタクトホールに起因して画素電極に表面に凹凸が生じた個所は、例えば、画素電極上に形成された配向膜に対してラビング処理等を行った後の電気光学物質の配向不良などの原因となるが、本形態では、ＴＦＴのドレイン領域と画素電極とを電気的に接続する第１のコントタクトホール及び第２のコンタクトホールは、相隣接するデータ線に挟まれた領域の略中央位置、すなわち相隣接する２本のデータ線に対して対称な位置に形成されているため、第１のコンタクトホール及び第２のコンタクトホールに対応する画素電極表面の窪みや凹凸は、各画素毎に相隣接する２本のデータ線に対して対称な位置に発生する。従って、例えば、画素電極上に形成された配向膜に対してラビング処理を右回り方向のＴＮ液晶用に行った場合と左回りのＴＮ液晶用に行った場合とを考えると、このような画素電極表面の窪みや凹凸に起因した電気光学物質の不良は、どちらの場合にも各画素に同様の傾向で発生することになる。この結果、明視方向が異なる複数の電気光学装置を組み合わせて複板方式のカラープロジェクタ等用に使用した場合に、特定個所における不良が、これらの電気光学装置を複数、組み合わせたことに起因して増長されるという事態を防ぐことができる。また、本発明を適用した電気光学装置を直視型の表示装置として用いた場合には、各画素単位で第１のコンタクトホール及び第２のコンタクトホールに起因する画素電極表面の凹凸が走査線に沿ったどちらの方向にも偏っていないため、画像表示領域全体では、走査線に沿って指向性を持つ表示むらが生じないで済む。
【００２０】
本発明を適用した電気光学装置は、画素開口率が高いので、品位の高い画像を表示できる。従って、本発明を適用した電気光学装置は、画像が拡大投射されるという性質上、特に品位が高いことが要求される投射型表示装置の光変調手段として用いることが好ましい。この投射型表示装置では、光源と、該光源から出射された光を前記電気光学装置によって光変調する光変調手段と、該光変調手段で光変調された光を投射する投射光学系とが設けられる。
【００２１】
【発明の実施の形態】
図面に基いて、本発明の実施の形態を説明する。なお、以下の説明では、代表的な電気光学装置である液晶装置に本発明を適用した例を説明する。
【００２２】
［第１実施形態］
（全体構成）
図１は、液晶装置の画像表示領域において、マトリクス状に形成された複数の画素の各々に形成された各種素子、配線等の等価回路である。図２及び図３はそれぞれ、本発明を適用した液晶装置において、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図、及び図２のＡ−Ａ′線に相当する位置で液晶装置を切断したときの断面図である。なお、図３においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２３】
図１において、液晶装置１００（電気光学装置）の画像表示領域において、マトリクス状に形成された複数の画素の各々には、画素電極９ａを制御するためのＴＦＴ３０がマトリクス状に複数形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００２４】
画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として液晶装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、保持特性は更に改善され、コントラスト比の高い液晶装置１００を実現できる。
【００２５】
（画素の構成）
図２において、液晶装置のＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ′により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５を介してポリシリコン膜等からなる半導体層１ａのうち後述するソース領域に電気的に接続されている。
【００２６】
画素電極９ａは、詳しくは後述するが、図中右下がりの斜線で示した領域に島状に形成された中継用導電膜８０を中継して半導体層１ａのうち、後述するドレイン領域に電気的接続されている。
【００２７】
また、半導体層１ａのうちチャネル領域１ａ′に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ′に走査線３ａがゲート電極として対向配置されたＴＦＴ３０が設けられている。
【００２８】
容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中、上向き）に突出した突出部とを有する。
【００２９】
このように構成したＴＦＴアレイ基板１０は、図３に示すように、透明な対向基板２０と対向した状態に配置される。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、その表面に下地保護膜１２が形成されている。下地絶縁膜１２は、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のＴＦＴ３０の特性の劣化を防止する機能を有する。下地絶縁膜１２は、例えば、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラスまたは、酸化シリコン膜、窒化シリコン膜等からなる。対向基板２０は、例えばガラス基板や石英基板からなる。
【００３０】
ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは、例えばＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜などの透明導電性薄膜からなる。配向膜１６は、例えばポリイミド薄膜などの有機薄膜からなる。
【００３１】
対向基板２０には、その全面に渡って対向電極（共通電極）２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、例えばＩＴＯ膜などの透明導電性薄膜からなる。配向膜２２は、ポリイミド薄膜などの有機薄膜からなる。
【００３２】
ＴＦＴアレイ基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用のＴＦＴ３０が設けられている。
【００３３】
対向基板２０には、更に、各画素の非開口領域にブラックマスク或いはブラックマトリクスと称される遮光膜２３が設けられている。このため、対向基板２０の側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ′やソース側ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域１ｂ及びドレイン側ＬＤＤ領域１ｃに侵入することはない。更に、遮光膜２３は、コントラストの向上、カラーフィルタを形成した場合における色材の混色防止などの機能を有する。
【００３４】
このようにして、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６、２２により所定の配向状態をとる。液晶層５０は、例えば一種または数種類のネマティック液晶を混合した液晶からなる。シール材は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材（スペーサ）が混入されている。
【００３５】
本実施形態では、半導体層１ａを高濃度ドレイン領域１ｅから延設して第１蓄積容量電極１ｆとし、これに対向する容量線３ｂの一部を第２蓄積容量電極とし、ゲート絶縁膜２を走査線３ａに対向する位置から延設してこれらの電極間に挟持された第１誘電体膜とすることにより、第１蓄積容量７０ａが構成されている。
【００３６】
更に、容量線３ｂの一部（第２蓄積容量電極）と対向する中継用導電膜８０の一部を第３蓄積容量電極８０ａとし、これらの電極間に絶縁膜８１を誘電体膜として設けることにより、第２蓄積容量７０ｂが形成されている。そして、第１蓄積容量７０ａ及び第２蓄積容量７０ｂが並列接続されて蓄積容量７０が構成されている。
【００３７】
ここで、第１蓄積容量７０ａの誘電体膜は、高温酸化によりポリシリコン膜上に形成されるＴＦＴ３０のゲート絶縁膜２であるので、薄くて、且つ、高耐圧の絶縁膜とすることができ、第１蓄積容量７０ａは比較的小面積で大容量の蓄積容量として構成できる。また、第２蓄積容量７０ｂの絶縁膜８１（誘電体膜）も、ゲート絶縁膜２と同様、或いはゲート絶縁膜２よりも薄く形成することができるので、第２蓄積容量７０ｂを大容量に構成できる。このようにして、第１蓄積容量７０ａ及び第２蓄積容量７０ｂから形成される蓄積容量７０は、データ線６ａ下の領域及び走査線３ａに沿って液晶のディスクリネーションが発生する領域（即ち、容量線３ｂが形成された領域）という画素開口領域を外れたスペースを有効に利用して、小面積で大容量の蓄積容量を形成することができる。
【００３８】
このような第２蓄積容量７０ｂを構成する絶縁膜８１（誘電体膜）は、酸化シリコン膜、窒化シリコン膜等でもよいし、多層膜から構成してもよい。一般にゲート絶縁膜２を形成するのに用いられる各種の公知技術（減圧ＣＶＤ法、プラズマＣＶＤ法、熱酸化法、常圧ＣＶＤ法、スパッタリング法、ＥＣＲプラズマ法、リモートプラズマ法等）により、絶縁膜８１を形成可能である。
【００３９】
本形態において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ′、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。
【００４０】
低濃度ソース領域１ｂ、高濃度ソース領域１ｄ、低濃度ドレイン領域１ｃ及び高濃度ドレイン領域１ｅは、後述のように、半導体層１ａに対し、ｎ型またはｐ型のチャネルを形成するかに応じて所定濃度のｎ型用またはｐ型用のドーパントをドープすることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素のスイッチング素子である画素スイッチング用ＴＦＴ３０として用いられることが多い。本実施形態では特に、データ線６ａは、アルミニウム等の低抵抗な金属膜や金属シリサイド等の合金膜などの遮光性、かつ、導電性を有する薄膜から構成されている。
【００４１】
尚、画素スイッチング用ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を持ってよいし、ゲート電極３ａをマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するセルフアライン型のＴＦＴであってもよい。
【００４２】
また本実施形態では、走査線３ａの一部からなるゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、更にオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００４３】
（電気的な接続構造）
本形態において、走査線３ａの上には第１層間絶縁膜４及び第２層間絶縁膜７が形成されている。これらの層間絶縁膜４、７のうち、第１層間絶縁膜４には、高濃度ソース領域１ｄへ通じるコンタクトホール５が形成され、第１層間絶縁膜４の表面に形成されたデータ線６ａは、コンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続している。
【００４４】
これに対して、ＴＦＴ３０のドレイン側では、高濃度ドレイン領域１ｅに対して、複数の画素電極９ａのうちの対応する一つが島状の中継用導電膜８０を中継して接続されている。この中継用導電膜８０は、導電性の遮光膜からなる。例えば、中継用導電膜８０は、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｖ（バナジウム）等の高融点金属のシリサイド膜から構成される。
【００４５】
このような接続を行なうにあたって、本形態では、ゲート絶縁膜２及び絶縁膜８１に対して、高濃度ドレイン領域１ｅに通じる第１のコンタクトホール８ａが形成され、絶縁膜８１の表面に形成された中継用導電膜８０は、第１のコンタクトホール８ａを介して高濃度ドレイン領域１ｅに電気的に接続している。また、第１層間絶縁膜４及び第２層間絶縁膜７には、これらの層間絶縁膜を貫通して中継用導電膜８０へ通じるコンタクトホール８ｂが形成され、第２層間絶縁膜７の表面に形成された画素電極９ａは、第２のコンタクトホール８ｂを介して中継用導電膜８０に電気的に接続している。
【００４６】
ここで、第１のコンタクトホール８ａと第２のコンタクトホール８ｂは、図２からわかるように、走査線３ａと容量線３ｂとの間に相当する位置において、互いに完全に重なるように形成されている。また、第１のコンタクトホール８ａと第２のコンタクトホール８ｂは、隣接するデータ線６ａの間の略中央に形成されている。
【００４７】
（本形態の効果）
このように、本形態の液晶装置１００では、高濃度ドレイン領域１ｅと画素電極９ａとを第１のコンタクトホール８ａ、第２のコンタクトホール８ｂ及び中継用導電膜８０を利用して電気的接続するので、画素電極９ａから高濃度ドレイン領域１ｅまで一つのコンタクトホールを開孔する場合と比較して、径の小さな第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂによって高濃度ドレイン領域１ｅと画素電極９ａとを電気的に接続することができる。即ち、一つのコンタクトホールを開孔する場合には、コンタクトホールを深く開孔する程、エッチング精度が落ちるため、例えば５０ｎｍ程度の非常に薄い半導体層１ａにおける突き抜けを防止するためには、コンタクトホールの径を小さくできるドライエッチングを途中で停止して、最終的にウエットエッチングで半導体層１ａまで開孔するように工程を組まねばならないが、本実施形態では、画素電極９ａ及び高濃度ドレイン領域１ｅを２つの直列な第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂにより接続すればよいので、これら第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂを夫々、ドライエッチングにより開孔することが可能である。また、エッチングの最終時点でウエットエッチングを行なうときでも、このウエットエッチングにより開孔する距離を短くすることができる。それ故、径の小さなコンタクトホール（第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂ）によって、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続することができる。
【００４８】
また、第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂをそれぞれずれた位置に形成した構成と違って、本実施形態では、第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂを平面的に重なる位置に形成したので、これらのコンタクトホールが非開口領域で占める面積が小さくて済む。それ故、中継用導電膜８０を用いて画素電極９ａをＴＦＴ３０の高濃度ドレイン領域１ｅに電気的に接続する構成であっても、画素開口率が低下することはない。
【００４９】
また、本実施形態によれば、第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂの径を夫々小さくできるので、画素電極９ａの表面において第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂと重なる位置に形成される凹凸が小さくて済む。また、第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂに起因する画素電極９ａ表面の凹凸は、実質１箇所に形成されるだけであるため、このような凹凸に起因して配向不良領域が発生したとしても、配向不良領域が発生するのは実質１箇所だけである。それ故、配向不良領域周辺を対向基板２０上の遮光膜２３等により覆い隠したとしても、画素開口領域が低下することはない。
【００５０】
更に、中継用導電膜８０は、高融点金属のシリサイド膜から形成されているので、遮光性を有する。従って、中継用導電膜８０により、各画素開口領域を少なくとも部分的に規定することが可能となる。すなわち、本形態では、画素開口領域については、データ線６ａ及び中継用導電膜８０により周囲を規定することが可能である。その結果、対向基板２０に対して遮光膜２３を省略することができるため、工程を削減することが可能である。また、対向基板２０から遮光膜２３を省略した場合には、対向基板２０とＴＦＴアレイ基板１０とのアライメントずれによる画素開口率の低下やばらつきを防ぐことができる。すなわち、対向基板２０に遮光膜２３を設けた場合は、ＴＦＴアレイ基板１０とのアライメントずれを考慮して遮光膜２３を太めに形成するが、ＴＦＴアレイ基板１０に形成したデータ線６ａ及び中継用導電膜８０を遮光膜として利用するのであれば、画素開口部を精度よく規定することができるので、対向基板２０の遮光膜２３によって画素開口部を規定する場合に比べて開口率を向上させることができる。
【００５１】
しかも、高融点金属のシリサイド膜は、アルミニウム膜などと比較して、画素電極９ａを構成するＩＴＯ膜とのコンタクト抵抗は低いため、中継用導電膜８０と画素電極９ａとの間で良好なコンタクトがとれる。
【００５２】
更にまた、本実施形態では、半導体層１ａから延設されてなる第１蓄積容量電極１ｆと容量線３ｂとの間にゲート絶縁膜２を介在させて第１蓄積容量７０ａを形成したのに加えて、中継用導電膜８０を容量線３ｂに重なる領域まで延設し、かつ、この中継用導電膜８０と容量線３ｂとの間に絶縁膜８１を形成して第２蓄積容量７０ｂを形成しているため、狭い領域内に容量の大きな蓄積容量７０を形成することができる。
【００５３】
また、本実施形態では、第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂは、相隣接する２本のデータ線６ａの間の略中央位置に形成されている。すなわち、データ線６ａを挟んで相隣接する画素において、第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂは、データ線６ａに対してほぼ対称な位置に開孔されている。ここで、第２のコンタクトホール８ｂは、画素電極９ａに至るが故に、画素電極９ａの表面に凹凸を形成し、このような凹凸が生じた個所は、画素電極９ａ上に形成された配向膜１６に対してラビング処理等を行った後の液晶の配向不良を引き起こす。しかるに本実施形態では、第２のコンタクトホール８ｂは、データ線６ａに対してほぼ対称な位置に開孔されているので、第２のコンタクトホール８ｂに対応する画素電極９ａの表面の凹凸は、データ線６ａを挟んで相隣接する画素においてほぼ対称な位置に発生する。従って、配向膜１６に対するラビング処理を、対向基板２０側から見て右回りに回転するＴＮ液晶用に行った場合と、逆に左回りに回転するＴＮ液晶用に行った場合とを考えると、このような画素電極９ａの表面の凹凸に起因した液晶の配向不良は、どちらの場合にも各画素に同様の傾向で発生する。この結果、明視方向の異なる複数の液晶装置を複数枚、組み合わせて複板方式のカラープロジェクタ等を構成した場合でも、図１６を参照して説明したような不具合が発生しない。
【００５４】
また、本実施形態では中継用導電膜８０についても、非開口領域内において相隣接する２本のデータ線６ａに対してほぼ対称な平面形状を有しているため、中継用導電膜８０の膜厚に起因した画素電極９ａにおける凹凸も、相隣接する２本のデータ線６ａに対して対称となる。従って、どちらの方向からラビング処理を施しても、その悪影響が各画素毎に非対称となることはない。また、中継用導電膜８０は各画素単位毎に島状に形成されているため、中継用導電膜８０を形成する膜の応力の影響を受けることがない。
【００５５】
また、図２に示すように、走査線３ａと容量線３ｂは、非開口領域のうち走査線３ａに沿った領域内において、平面的に見て一本ずつ対をなしてほぼ横並びに配置されており、第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂは、非開口領域のうち走査線３ａに沿った領域内において、走査線３ａ及び容量線３ｂの間に開孔されている。従って、走査線３ａや容量線３ｂと高濃度ドレイン領域１ｅとがショートすることがない。
【００５６】
しかも、第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂの存在に起因して画素電極９ａの表面に生じる凹凸を、非開口領域のうち走査線３ａと容量線３ｂとの間にある中央寄りの領域に位置させることが可能となる。すなわち、第１のコンタクトホール８ａ及び第２のコンタクトホール８ｂの存在に起因して画素電極９ａの表面に生じた凹凸は、画素開口領域からみると、走査線３ａや容量線３ｂの幅に応じた分だけ離れた位置に形成されるので、画素電極９ａ表面の凹凸による悪影響が、開口領域に及びにくい。
【００５７】
また、図２に示すように、第１のコンタクトホール８ａの存在により走査線３ａや容量線３ｂの線幅が全体的に細くならないように、走査線３ａ及び容量線３ｂの平面形状については第１のコンタクトホール８ａの形成領域の周りで、第１のコンタクトホール８ａを避けるように部分的にくびれさせ、かつ、この領域のみにおいて、走査線３ａを開口領域に向けて少しだけ張り出させてある。それ故、画素開口率を高くできるという利点がある。
【００５８】
更に、中継用導電膜８０は第１層間絶縁膜４の下層側に形成され、データ線６ａは第１層間絶縁膜４よりも上層側に形成されているので、中継用導電膜８０とデータ線６ａがショートするおそれがない。それ故、中継用導電膜８０については、遮光膜として機能させるのに十分な領域に形成することができる。
【００５９】
（製造方法）
図２及び図３を参照して説明した液晶装置の製造方法を、図４から図７を参照して説明する。尚、図４から図７はいずれも、各工程におけるＴＦＴアレイ基板１０側の各層を、図３と同様、図２のＡ−Ａ′断面に対応させて示す工程図である。
【００６０】
まず、図４（ａ）に示すように、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ₂（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前にＴＦＴアレイ基板１０を同じ温度かそれ以上の温度で熱処理しておく。
【００６１】
次に、例えば、常圧または減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。この下地絶縁膜１２の膜厚は、例えば、約５００〜２０００ｎｍとする。
【００６２】
次に図４（ｂ）に示すように、下地絶縁膜１２の上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜１を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Rapid Thermal Anneal)を使ったアニール処理でも良いし、エキシマレーザー等を用いたレーザーアニールでも良い。
【００６３】
この際、図３に示した画素スイッチング用のＴＦＴ３０として、ｎチャネル型のＴＦＴを形成する場合には、当該チャネル領域にＳｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素のドーパントを僅かにイオン注入等によりドープしても良い。また、画素スイッチング用ＴＦＴ３０をｐチャネル型とする場合には、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などのＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしても良い。尚、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜１を直接形成しても良い。或いは、減圧ＣＶＤ法等により堆積したポリシリコン膜にシリコンイオンを打ち込んで一旦非晶質化し、その後アニール処理等により再結晶化させてポリシリコン膜１を形成しても良い。
【００６４】
次に図４（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、図２に示した如き第１蓄積容量電極１ｆを含む所定パターンを有する半導体層１ａを形成する。
【００６５】
次に図４（ｄ）に示すように、画素スイッチング用のＴＦＴ３０を構成する半導体層１ａと共に第１蓄積容量電極１ｆを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化することにより、約３０ｎｍの比較的薄い厚さの熱酸化シリコン膜２ａを形成する。
【００６６】
次に図４（ｅ）に示すように、減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる絶縁膜２ｂを約５０ｎｍの比較的薄い厚さに堆積し、熱酸化シリコン膜２ａ及び絶縁膜２ｂを含む多層構造を有するゲート絶縁膜２を形成するともに、蓄積容量形成用の誘電体膜を形成する。この結果、第１蓄積容量電極１ｆの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、ゲート絶縁膜２及び誘電体膜の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。このように高温熱酸化時間を短くすることにより、特に８インチ程度の大型基板を使用する場合に熱によるそりを防止することができる。但し、ポリシリコン膜１を熱酸化することのみにより、単一層構造を持つゲート絶縁膜２を形成してもよい。
【００６７】
次に図４（ｆ）に示すように、フォトリソグラフィ工程、エッチング工程等によりレジスト層５００を第１蓄積容量電極１ｆとなる部分を除く半導体層１ａ上に形成した後、、例えばＰイオンをドーズ量約３×１０¹²／ｃｍ²でドープして、第１蓄積容量電極１ｆを低抵抗化する。
【００６８】
次に図４（ｇ）に示すように、レジスト層５００を除去した後、減圧ＣＶＤ法等によりポリシリコン膜３を堆積し、更にリン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。または、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープドシリコン膜を用いてもよい。ポリシリコン膜３の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに体積する。
【００６９】
次に図５（ａ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に、容量線３ｂを形成する。走査線３ａ及び容量線３ｂは、高融点金属や金属シリサイド等の金属合金膜で形成しても良いし、ポリシリコン膜等と組み合わせた多層配線としても良い。
【００７０】
次に図５（ｂ）に示すように、図３に示した画素スイッチング用のＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａの一部からなるゲート電極をマスクとして、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０¹³／ｃｍ²のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ′となる。この不純物のドープにより容量線３ｂ及び走査線３ａも低抵抗化される。
【００７１】
次に図５（ｃ）に示すように、画素スイッチング用のＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジスト層６００を走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０¹⁵／ｃｍ²のドーズ量にて）ドープする。また、画素スイッチング用のＴＦＴ３０をｐチャネル型とする場合には、半導体層１ａに、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ＢなどのＩＩＩ族元素のドーパントを用いてドープする。
【００７２】
尚、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより容量線３ｂ及び走査線３ａも更に低抵抗化される。
【００７３】
尚、これらのＴＦＴ３０の素子形成工程と並行して、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴから構成される相補型構造を持つデータ線駆動回路、走査線駆動回路等の周辺回路をＴＦＴアレイ基板１０上の周辺部に形成してもよい。このように、本実施形態において画素スイッチング用ＴＦＴ３０を構成する半導体層１ａをポリシリコン膜で形成すれば、画素スイッチング用ＴＦＴ３０の形成時にほぼ同一工程で、周辺回路を形成することができ、製造上有利である。
【００７４】
次に図５（ｄ）に示すように、レジスト層６００を除去した後、容量線３ｂ及び走査線３ａ並びにゲート絶縁膜２上に、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる絶縁膜８１を約２００ｎｍ以下の比較的薄い厚さに堆積する。但し、前述のように、絶縁膜８１は、多層膜から構成してもよく、一般にＴＦＴのゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。
【００７５】
次に図５（ｅ）に示すように、後で形成する中継用導電膜８０と高濃度ドレイン領域１ｅとを電気的接続するための第１のコンタクトホール８ａを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。このようなドライエッチングは、指向性が高いため、小さな径の第１のコンタクトホール８ａを開孔可能である。或いは、第１のコンタクトホール８ａが半導体層１ａを突き抜けるのを防止するのに有利なウエットエッチングを併用してもよい。このウエットエッチングは、第１のコンタクトホール８ａに対し、より良好なコンタクトをとるためのテーパを付与する観点からも有効である。
【００７６】
次に図５（ｆ）に示すように、絶縁膜８１及び第１のコンタクトホール８ａを介して覗く高濃度ドレイン領域１ｅの全面に、Ｗ、Ｔａ、Ｍｏ、Ｔｉ、Ｖ等の高融点金属のシリサイド膜をスパッタ処理により堆積して、５０〜５００ｎｍ程度の膜厚の導電膜８０′を形成する。この導電膜８０′は、５０ｎｍ程度の厚みがあれば、後に第２のコンタクトホール８ｂを開孔する時に突き抜ける可能性は殆どない。尚、この導電膜８０′上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成しても良い。
【００７７】
次に図６（ａ）に示すように、導電膜８０′上にフォトリソグラフィにより中継用導電膜８０のパターン（図２参照）に対応するレジストマスクを形成し、該レジストマスクを介して導電膜８０′に対しエッチングを行うことにより、蓄積容量電極８０ａを含む中継用導電膜８０を形成する。
【００７８】
次に図６（ｂ）に示すように、絶縁膜８１及び中継用導電膜８０を覆うように、例えば、常圧または減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４を形成する。第１層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましい。第１層間絶縁膜４の膜厚が５００ｎｍ以上あれば、データ線６ａ及び走査線３ａ間における寄生容量は余りまたは殆ど問題とならない。
【００７９】
次に図６（ｃ）の段階で、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約１０００℃のアニール処理を２０分程度行った後、データ線６ａに対するコンタクトホール５を開孔する。また、走査線３ａや容量線３ｂを基板周辺領域において図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第１層間絶縁膜４に開孔することができる。
【００８０】
次に図６（ｄ）に示すように、第１層間絶縁膜４の上に、スパッタリング処理等により、遮光性のアルミニウム膜等を金属膜６として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。
【００８１】
次に図６（ｅ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【００８２】
次に図７（ａ）に示すように、データ線６ａ上を覆うように、例えば、常圧または減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜７を形成する。第２層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましい。
【００８３】
次に図７（ｂ）に示すように、画素電極９ａと中継用導電膜８０とを電気的接続するための第２のコンタクトホール８ｂを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。テーパー状にするためにウェットエッチングを追加しても良い。
【００８４】
次に図７（ｃ）に示すように、第２層間絶縁膜７の上に、スパッタリング処理等により、ＩＴＯ膜等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積する。
【００８５】
次に図７（ｄ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【００８６】
続いて、図３に示すように、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６が形成される。
【００８７】
他方、図３に示した対向基板２０については、ガラス基板等が先ず用意され、遮光膜２３、及び後述する額縁としての遮光膜（図１３及び図１４参照して後述する）が、例えば金属クロムをスパッタした後、フォトリソグラフィ工程、エッチング工程を経て形成される。尚、これらの遮光膜は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。尚、ＴＦＴアレイ基板１０上で、データ線６ａ及び中継用導電膜８０等で遮光領域を規定すれば、対向基板２０上の遮光膜２３等を省くことができる。
【００８８】
その後、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【００８９】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するようにシール材（図１３及び図１４参照して後述する）により貼り合わされ、真空吸引等により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【００９０】
［第２実施形態］
本発明の第２実施形態に係る液晶装置の構成について、図８を参照して説明する。図８は、本実施形態に係る液晶装置を、図２のＡ−Ａ′線に相当する位置で切断したときの断面図である。尚、本形態の液晶装置は、その基本的な構成が、第１実施形態に係る液晶装置と共通するので、共通する構成要素については、同一の符号を付して図示するとともに、それらの説明は省略する。
【００９１】
第１実施形態に係る液晶装置では、ＴＦＴ３０の高濃度ドレイン領域１ｅと画素電極９ａとの間に形成された複数層の絶縁膜のうち、絶縁膜８１の表面に中継用導電膜８０が形成されていたので、中継用導電膜８０は、絶縁膜８１及びゲート絶縁膜２を貫通する第１のコンタクトホール８ａを介して高濃度ドレイン領域１ｅに電気的に接続していたが、本実施形態では、図８に示すように、絶縁膜８１が形成されておらず、中継用導電膜８０は、第１層間絶縁膜４の表面に形成されている。
【００９２】
このため、本実施形態では、第１層間絶縁膜４及びゲート絶縁膜２に第１のコンタクトホール８ａが形成され、この第１のコンタクトホール８ａを介して、中継用導電膜８０は、ＴＦＴ３０の高濃度ドレイン領域１ｅに電気的に接続している。また、本実施形態では、第２の層間絶縁膜７に第２のコンタクトホール８ｂが形成され、この第２のコンタクトホール８ｂを介して、画素電極９ａは中継用導電膜８０に電気的に接続している。本実施形態でも、第１のコンタクトホール８ａと第２のコンタクトホール８ｂとは、第１実施形態と同様、平面的に完全に重なった位置に形成されている。
【００９３】
また、本形態でも、中継用導電膜８０は、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｖ（バナジウム）などの高融点金属のシリサイド膜から構成され、遮光性を有している。
【００９４】
その他の構成は第１実施形態と略同様であるため、説明を省略する。
【００９５】
このように、本実施形態でも、第１実施形態と同様、ＴＦＴ３０の高濃度ドレイン領域１ｅと画素電極９ａとを電気的に接続するにあたって、中継用導電膜８０を用いたため、２個のコンタクトホール８ａ、８ｂを開孔する必要があるが、これら２個のコンタクトホール８ａ、８ｂは、平面的に重なった位置に形成されている。従って、ＴＦＴ３０の高濃度ドレイン領域１ｅと画素電極９ａとを電気的に接続するためのコンタクトホール８ａ、８ｂは、各画素の非開口領域において、実質１個分の面積を占有するだけである。それ故、中継用導電膜８０を用いて画素電極９ａをＴＦＴ３０の高濃度ドレイン領域１ｅに電気的に接続する構成であっても、画素開口率が低下することはない。
【００９６】
また、ＴＦＴ３０の高濃度ドレイン領域１ｅと画素電極９ａとを電気的に接続するためのコンタクトホール８ａ、８ｂに起因する画素電極９ａ表面の凹凸は、実質１箇所に形成されるだけであるため、このような凹凸に起因して配向不良領域が発生したとしても、配向不良領域が発生するのは実質１箇所だけである。それ故、配向不良領域周辺を対向基板２０上の遮光膜２３等により覆い隠したとしても、画素開口領域が低下することはない。
【００９７】
更に、中継用導電膜８０を構成する高融点金属のシリサイド膜は、アルミニウム膜などと比較して、画素電極９ａを構成するＩＴＯ膜とのコンタクト抵抗は低いため、中継用導電膜８０と画素電極９ａとの間で良好なコンタクトがとれる。しかも、中継用導電膜８０を構成する高融点金属のシリサイド膜は、遮光性を有するので、この中継用導電膜８０を遮光膜として利用すれば、各画素開口領域を規定することが可能である。
【００９８】
［第３実施形態］
本発明の第３実施形態に係る液晶装置の構成について、図９を参照して説明する。図９は、本実施形態に係る液晶装置を、図２のＡ−Ａ′線に相当する位置で切断したときの断面図である。尚、本形態の液晶装置は、その基本的な構成が、第１実施形態に係る液晶装置と共通するので、共通する構成要素については、同一の符号を付して図示するとともに、それらの説明は省略する。
【００９９】
第１実施形態に係る液晶装置では、ＴＦＴ３０の高濃度ドレイン領域１ｅと画素電極９ａとの間に形成された複数層の絶縁膜のうち、絶縁膜８１の表面に中継用導電膜８０が形成されていたので、中継用導電膜８０は、絶縁膜８１及びゲート絶縁膜２を貫通する第１のコンタクトホール８ａを介して高濃度ドレイン領域１ｅに電気的に接続していたが、本実施形態では、図９に示すように、絶縁膜８１が形成されていない代わりに、データ線６ａの表面側に絶縁膜８２が形成され、中継用導電膜８０は、この絶縁膜８２の表面に形成されている。
【０１００】
このため、本実施形態では、絶縁膜８２、第１層間絶縁膜４及びゲート絶縁膜２に第１のコンタクトホール８ａが形成され、この第１のコンタクトホール８ａを介して、中継用導電膜８０は、ＴＦＴ３０の高濃度ドレイン領域１ｅに電気的に接続している。また、第２の層間絶縁膜７に第２のコンタクトホール８ｂが形成され、この第２のコンタクトホール８ｂを介して、画素電極９ａは、中継用導電膜８０に電気的に接続している。
【０１０１】
本実施形態でも、第１のコンタクトホール８ａと第２のコンタクトホール８ｂとは、第１実施形態と同様、平面的に完全に重なった位置に形成されている。
【０１０２】
また、本形態でも、中継用導電膜８０は、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｖ（バナジウム）などの高融点金属のシリサイド膜から構成され、遮光性を有している。
【０１０３】
その他の構成は第１実施形態と略同様であるため、説明を省略する。
【０１０４】
このように、本実施形態でも、第１実施形態と同様、ＴＦＴ３０の高濃度ドレイン領域１ｅと画素電極９ａとを電気的に接続するにあたって、中継用導電膜８０を用いたため、２個のコンタクトホール８ａ、８ｂを開孔する必要があるが、これら２個のコンタクトホール８ａ、８ｂは、平面的に重なった位置に形成されている。従って、ＴＦＴ３０の高濃度ドレイン領域１ｅと画素電極９ａとを電気的に接続するためのコンタクトホール８ａ、８ｂは、各画素の非開口領域において、実質１個分の面積を占有するだけである。それ故、中継用導電膜８０を用いて画素電極９ａをＴＦＴ３０の高濃度ドレイン領域１ｅに電気的に接続する構成であっても、画素開口率が低下することはない。
【０１０５】
また、ＴＦＴ３０の高濃度ドレイン領域１ｅと画素電極９ａとを電気的に接続するためのコンタクトホール８ａ、８ｂに起因する画素電極９ａ表面の凹凸は、実質１箇所に形成されるだけであるため、このような凹凸に起因して配向不良領域が発生したとしても、配向不良領域が発生するのは実質１箇所だけである。それ故、配向不良領域周辺を対向基板２０上の遮光膜２３等により覆い隠したとしても、画素開口領域が低下することはない。
【０１０６】
更に、中継用導電膜８０を構成する高融点金属のシリサイド膜は、アルミニウム膜などと比較して、画素電極９ａを構成するＩＴＯ膜とのコンタクト抵抗は低いため、中継用導電膜８０と画素電極９ａとの間で良好なコンタクトがとれる。しかも、中継用導電膜８０を構成する高融点金属のシリサイド膜は、遮光性を有するので、この中継用導電膜８０を遮光膜として利用すれば、各画素開口領域を規定することが可能である。
【０１０７】
更にまた、中継用導電膜８０は絶縁膜８２の上層側に形成され、データ線６ａは絶縁膜８２の下層側に形成されているので、中継用導電膜８０とデータ線６ａがショートするおそれがない。それ故、中継用導電膜８０については、遮光膜として機能させるのに十分な領域に形成することができる。
【０１０８】
［その他の実施形態］
上記の実施形態では、中継用導電膜８０が導電性の遮光膜からなるため、様々な利点が得られるが、中継用導電膜８０を遮光膜として利用しないのであれば、中継用導電膜８０については、高融点金属のシリサイド膜ではなく、例えば、リン等をドープした低抵抗ドープドポリシリコンなどの導電性のポリシリコン膜から構成してもよい。このような導電膜を用いた場合に、中継用導電膜８０は、遮光膜としての機能は発揮しないが、蓄積容量７０を増加させる機能、及びバリア層本来の中継機能は十分に発揮し得る。
【０１０９】
また、中継用導電膜８０としては、タングステン、タンタル、モリブデン、チタン、バナジウムなどといった高融点金属のシリサイド膜と導電性ポリシリコン膜との積層構造を備えていることが好ましい。このような多層構造の導電膜であれば、電気抵抗の小さな導電性ポリシリコン膜が、シリサイド膜の電気抵抗が大きいという欠点を補ってくれるとともに、導電性ポリシリコン膜単独では遮光性が著しく低いという欠点をシリサイド膜が補ってくれる。それ故、遮光性が大きくて電気抵抗の小さい導電膜によって、中継用導電膜８０を形成することができる。
【０１１０】
更に、第１のコンタクトホール８ａと第２のコンタクトホール８ｂとの重なり具合に関して、上記実施形態では、図１０（ａ）に示すように、第１のコンタクトホール８ａと第２のコンタクトホール８ｂとが完全に重なっている構成であったが、図１０（ｂ）に示すように、同じ大きさの第１のコンタクトホール８ａと第２のコンタクトホール８ｂとが多少ずれて一部のみが重なっている構成であってもよい。また、図１０（ｃ）に示すように、大きな第１のコンタクトホール８ａが形成されている領域内に小さな第２のコンタクトホール８ｂの形成領域が完全に含まれている構成でもよく、その逆に、図１０（ｄ）に示すように、大きな第２のコンタクトホール８ｂが形成されている領域内に小さな第１のコンタクトホール８ａの形成領域が完全に含まれている構成でもよい。
【０１１１】
また、各コンタクトホールの平面形状は、円形や四角形、或いはその他の多角形状等でもよいが、円形は特にコンタクトホールの周囲の層間絶縁膜等におけるクラック防止に役立つ。そして、良好なコンタクトを得るためにドライエッチング後にウエットエッチングを行って、これらのコンタクトホールに夫々若干のテーパをつけることが好ましい。また、絶縁膜として、シリコンの熱酸化膜（シリコン酸化膜）と、この熱酸化膜の上層にＣＶＤ法などによって形成したシリコン酸化膜とが積層されている場合にウエットエッチングを行なえば、熱酸化膜はＣＶＤ膜などに比較してエッチング速度が遅いので、開口径が上層側で大きいテーパ構造をもつコンタクトホールを形成できる。
【０１１２】
［電気光学装置の全体構成］
以上のように構成された各実施形態における液晶装置の全体構成を図１１及び図１２を参照して説明する。図１１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１２は、図１１のＨ−Ｈ′断面図である。
【０１１３】
図１１に示す液晶装置１００において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、対向基板２０の側には、遮光膜２３と同じ或いは異なる材料から成る画像表示領域の周辺を規定する額縁としての遮光膜５３が設けられている。
【０１１４】
シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１及び実装端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【０１１５】
ＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、図１２に示すように、図１１に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【０１１６】
ＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。尚、本実施形態によれば、対向基板２０上の遮光膜２３については、液晶装置の用途により省略することができる。
【０１１７】
また、液晶装置１００では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated bonding)基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。更に、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ(Vertically Aligned)モード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１１８】
尚、以上説明した各実施形態における液晶装置は、カラー液晶プロジェクタに適用されるため、３枚の液晶装置がＲＧＢ用のライトバルブとして各々用いられ、各パネルには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、遮光膜２３の形成されていない領域のうち、画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に対向基板２０上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施形態における液晶装置を適用できる。更に、対向基板２０上に１画素１個対応するようにマイクロレンズを形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、入射光の集光効率を向上することにより、明るい液晶装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー液晶装置が実現できる。
【０１１９】
以上説明した各実施形態における液晶装置１００では、従来と同様に入射光を対向基板２０の側から入射することとしたが、ＴＦＴアレイ基板１０の側から入射光を入射し、対向基板２０の側から出射するようにしても良い。このような構成の場合には、ＴＦＴアレイ基板１０の側には、半導体層１ａのチャネル領域１ａ′及びソース側ＬＤＤ領域１ｂやドレイン側ＬＤＤ領域１ｃの下層側に遮光膜を形成することにより、これらの領域に光が入射することを防止すればよい。また、従来であれば、ＴＦＴアレイ基板１０の裏面側での反射を防止するために、反射防止用のＡＲ（ＡｎｔｉＲｅｆｌｅｃｔｉｏｎ）被膜された偏光板を別途配置したり、ＡＲフィルムを貼り付ける必要があったが、ＴＦＴアレイ基板１０の裏面と半導体層１ａの少なくともチャネル領域１ａ′及びソース側ＬＤＤ領域１ｂやドレイン側ＬＤＤ領域１ｃとの間に遮光膜を形成しておくのであれば、このようなＡＲ被膜された偏光板やＡＲフィルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ処理した基板を使用する必要が無くなる。従って、各実施形態によれば、材料コストを削減でき、また偏光板貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。
【０１２０】
また、各画素に設けられるスイッチング素子としては、正スタガ型またはコプラナー型のポリシリコンＴＦＴであるとして説明したが、逆スタガ型のＴＦＴやアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに対しても、各実施形態は有効である。
【０１２１】
［透過型投射型表示装置への適用例］
図１３は、本発明を適用した透過型の電気光学装置１を用いた投射型表示装置の概略構成図である。
【０１２２】
図１３に示す投射型表示装置１１００は、カラー画像を拡大投射するもので、透過型の電気光学装置１、偏光板及び位相差板などを含む液晶モジュールを３個準備し、各電気光学装置１をＲ（赤）、Ｇ（緑）、Ｂ（青）用の透過型のライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（光変調手段）として用いる。従って、このタイプの表示装置に用いる電気光学装置１には、カラーフィルタが形成されていない。この投射型表示装置１１００において、メタルハライドランプなどの白色光源のランプユニット１１２０から光が出射されると、この光は、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離された後、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂに各々導かれる。この際に、青色光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ１１１４（投射光学系）を介してスクリーン１１２０などにカラー画像として投射される。
【０１２３】
【発明の効果】
以上説明したように、本発明では、中継用導電膜を用いたため、ＴＦＴのドレイン領域と画素電極とを電気的に接続するにあたっては２個のコンタクトホールを開孔する必要があるが、これら２個のコンタクトホールは、少なくとも一部が平面的に重なった位置に形成されている。このため、ＴＦＴのドレイン領域と画素電極とを電気的に接続するためのコンタクトホールは、非開口領域において、実質１個分の面積を占有するだけである。それ故、中継用導電膜を用いて画素電極をＴＦＴのドレイン領域に電気的に接続する構成であっても、画素開口率が低下することはない。また、ＴＦＴのドレイン領域と画素電極とを電気的に接続するためのコンタクトホールに起因する画素電極表面の凹凸は、実質１箇所に形成されるだけであるため、このような凹凸に起因して配向不良領域が発生したとしても、配向不良領域が発生するのは実質１箇所だけである。それ故、配向不良領域周辺を対向基板上の遮光膜等により覆い隠したとしても、画素開口領域が低下することはない。
【図面の簡単な説明】
【図１】アクティブマトリクス型の液晶装置（電気光学装置）の画像表示領域において、マトリクス状に形成された複数の画素の各々に設けられた各種素子、配線等の等価回路である。
【図２】本発明の第１実施形態に係る液晶装置におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】図２のＡ−Ａ′断面図である。
【図４】図２に示す液晶装置の製造方法を示す工程断面図である。
【図５】図２に示す液晶装置の製造方法において、図４に示す工程に続いて行なう各工程の工程断面図である。
【図６】図２に示す液晶装置の製造方法において、図５に示す工程に続いて行なう各工程の工程断面図である。
【図７】図２に示す液晶装置の製造方法において、図６に示す工程に続いて行なう各工程の工程断面図である。
【図８】本発明の第２実施形態に係る液晶装置の断面図である。
【図９】本発明の第３実施形態に係る液晶装置の断面図である。
【図１０】（ａ）〜（ｄ）はそれぞれ、本発明を適用した液晶装置における第１のコンタクトホールと第２のコンタクトホールとの平面的な位置関係を示す説明図である。
【図１１】液晶装置に用いたＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１２】図１１のＨ−Ｈ′断面図である。
【図１３】透過型の液晶装置を用いた投射型表示装置の光学系の構成を示す模式的に示す説明図である。
【図１４】従来の液晶装置の断面図である。
【図１５】別の従来の液晶装置の断面図である。
【図１６】複板方式のカラープロジェクタにおける光合成の原理を示す概念図である。
【符号の説明】
１ａ半導体層
１ａ′ チャネル領域
１ｂ低濃度ソース領域（ソース側ＬＤＤ領域）
１ｃ低濃度ドレイン領域（ドレイン側ＬＤＤ領域）
１ｄ高濃度ソース領域
１ｅ高濃度ドレイン領域
１ｆ第１蓄積容量電極
２ゲート絶縁膜
３ａ走査線
３ｂ容量線（第２蓄積容量電極）
４第１層間絶縁膜
５コンタクトホール
６ａデータ線
７第２層間絶縁膜
８ａ第１のコンタクトホール
８ｂ第２のコンタクトホール
９ａ画素電極
１０ＴＦＴアレイ基板
１２下地絶縁膜
１６、２２配向膜
２０対向基板
２１対向電極
２２配向膜
２３遮光膜
３０画素スイッチング用ＴＦＴ
５０液晶層
７０蓄積容量
７０ａ第１蓄積容量
７０ｂ第２蓄積容量
８０中継用導電膜
８１、８２絶縁膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electro-optical device such as an active matrix driving type liquid crystal device and a projection display device using the electro-optical device. More particularly, the present invention relates to a structural technique for electrically connecting a pixel electrode and a thin film transistor for pixel switching (hereinafter referred to as “TFT” as appropriate) in an electro-optical device.
[0002]
[Prior art]
Among the various electro-optical devices, in the active matrix driving type liquid crystal device by TFT driving, as shown in FIG. 1, a large number of scanning lines 3a1 and data lines 6a arranged vertically and horizontally, and the signal lines A large number of pixel switching TFTs 30 corresponding to the respective intersections are provided on the TFT array substrate. Here, the scanning line 3 a is electrically connected to the gate of the TFT 30. Further, the data line 6 a is electrically connected to the source of the TFT 30, and the pixel electrode 9 a is electrically connected to the drain of the TFT 30.
[0003]
In the TFT 30, as shown in FIG. 14, a source region 1d, a drain region 1e, and a channel region 1a 'located between them are configured by a semiconductor layer 1a formed on the TFT array substrate 10. The pixel electrode 9a is a semiconductor through contact holes 89 formed in a plurality of interlayer insulating films 4 and 7 for electrically insulating wiring such as scanning lines 3a, capacitor lines 3b, and data lines 3a having a multilayer structure. It is connected to the drain region 1e of the layer 1a.
[0004]
Here, particularly in the case of a positive stagger type or coplanar type polysilicon TFT having a top gate structure in which a gate electrode (scanning line 3a) is provided on a semiconductor layer 1a formed on the TFT array substrate 10, a laminated structure is used. Since the interlayer distance from the semiconductor layer 1a to the pixel electrode 9a is as long as, for example, about 1000 nm or more, it is difficult to form a contact hole 89 for electrically connecting the two in an ideal form. For example, when the contact hole 89 is formed by etching, the etching accuracy decreases as the etching progresses, and there is a possibility that the target semiconductor layer 1a may be penetrated and opened. For this reason, it is extremely difficult to open such a deep contact hole 89 only by dry etching. Therefore, wet etching may be combined with dry etching. However, in such an etching method, the diameter of the contact hole 89 is increased by wet etching, and wiring and electrodes are laid out in a limited area as necessary. It becomes difficult.
[0005]
Therefore, recently, as shown in FIG. 15, a contact hole 5 reaching the source region 1d is formed in the interlayer insulating film 4 formed on the scanning line 3a, and the electrical connection between the data line 6a and the source region 1d is performed. In order to achieve a proper connection, the first contact hole 88a reaching the drain region 1e is opened in the interlayer insulating film 4, and the barrier layer such as an aluminum film made of the same layer as the data line 6a is called. A relay conductive film 87 is formed, and then a second line from the pixel electrode 9a to the relay conductive film 87 is formed on the data line 6a and the interlayer insulating film 7 formed on the relay conductive film 87. A technology has been developed to electrically connect the pixel electrode 9a and the drain region 1e by opening the contact hole 88b at a position that does not overlap the first contact hole 88a in plan view. It has been.
[0006]
[Problems to be solved by the invention]
In this type of liquid crystal device (electro-optical device), there is a strong demand for high-quality display images. For this purpose, high-resolution image display areas, fine pixel pitches, and high pixel aperture ratios are extremely important. It becomes important. In the specification of the present application, the pixel aperture ratio refers to the ratio of the pixel aperture area through which the display light is transmitted to the non-pixel aperture area through which the display light is not transmitted in each pixel. In the pixel, the ratio of the pixel opening region through which the display light is transmitted to the non-pixel opening region through which the display light is not transmitted is increased.
[0007]
However, there is a limit to miniaturization in terms of manufacturing technology in terms of electrode size, wiring width, contact hole diameter, etc. in order to advance pixel pitch miniaturization. As a result of an increase in the area ratio occupied in the image display area by portions that are not directly related to display, such as the wiring and electrodes, the pixel aperture ratio is lowered. For this reason, there is a problem that the display quality deteriorates when the pixel pitch is made finer with the same structure as the conventional one.
[0008]
For example, as shown in FIG. 15, in order to establish electrical connection from the drain region 1e to the pixel electrode 9a using the relay conductive film 87 in each pixel, at least two contact holes 88a and 88b are opened. Although it is necessary, if a sufficient area for forming these two contact holes 88a and 88b is secured in the non-opening area, the pixel aperture ratio is lowered accordingly.
[0009]
Further, at the positions where the contact holes 88a and 88b are formed, the unevenness is easily reflected as a step or unevenness on the surface of the pixel electrode 9a. As a result, the alignment film 16 formed on the surface side of the pixel electrode 9a is rubbed. In this case, the periphery of the region where the unevenness is caused by the contact holes 88a and 88b tends to be a poorly aligned region. However, in the conventional configuration, since the two contact holes 88a and 88b are formed by shifting the positions, at least two misalignment regions are generated, and all of the periphery of such misalignment regions is formed on the counter substrate. If it is covered with the light shielding film 23 or the like on 20, this causes a problem that the opening area in each pixel becomes very small.
[0010]
On the other hand, a multi-plate color projector was developed in which three liquid crystal devices were prepared and used as light valves for R (red), G (green), and B (blue), respectively. Improvement of display quality is desired. When this double plate method is adopted, for example, as shown in FIG. 16, the three color lights separately modulated by the three liquid crystal devices 500R, 500G, and 500B are combined into one projection light by the prism 502, and then Projected on the screen. As described above, when combined by the prism 502, the G light is not reflected by the prism 502 as compared with the R light and B light reflected by the prism 502, so that the number of inversions of the light is reduced for the G light only once. Of course, this phenomenon is the same even if the optical system is configured such that R light or B light is not reflected by the prism instead of G light, and three-color light is emitted using a dichroic mirror or the like instead of the prism 502. The same occurs when synthesized. Therefore, in such a case, the liquid crystal device 500G for G is used in a drive format in which the image signal is reversed left and right in some form and the scanning direction is reversed compared to the liquid crystal devices 500R and 500B. Is displayed. However, according to experiments and research by the inventors of the present application, when a rubbing process is performed along scanning lines and data lines when manufacturing a liquid crystal device using TN liquid crystal, it rotates clockwise as viewed from the counter substrate side. In the case of TN liquid crystal, the degree of alignment failure increases at the right corner in the opening area of each pixel according to the uneven shape on the surface of the pixel electrode. Conversely, when the counterclockwise TN liquid crystal is used, the surface of the pixel electrode Depending on the concavo-convex shape of the pixel, the degree of alignment failure is increased at the left corner in the opening area of each pixel, and a directional alignment failure with directivity occurs depending on the concavo-convex shape of the pixel electrode surface in each pixel unit. In particular, even if such orientation defects with directivity are invisible to a single liquid crystal device, a multi-plate type color projector using three liquid crystal devices as described above is used. When configured, it may be visually recognized, and all three liquid crystal devices may have to be handled as defective products.
[0011]
More specifically, two electro-optical devices (liquid crystal devices 500R and 500B in FIG. 16) in which the tendency of alignment failure in each pixel is the same, and one sheet in which the tendency of alignment failure in each pixel is reversed. When the three colors of light modulated by the electro-optical device (the liquid crystal device 500G in FIG. 16) are combined into one, alignment defects in each pixel are locally increased with respect to each other, and are visually noticeable. Occurs. In particular, when a multi-plate color projector is configured using three liquid crystal devices with a fine pixel pitch, there is a problem that the device defect rate in the liquid crystal device becomes very high. In addition, when a multi-plate type color projector is configured using three liquid crystal devices with a finer pixel pitch, image deterioration due to alignment failure due to irregularities on the surface of the pixel electrode is severe, and high-quality images are obtained. There is a problem that display is extremely difficult.
[0012]
In view of the above problems, the problem of the present invention is that the surface of the pixel electrode is caused by the presence of the contact hole even when a configuration in which the semiconductor layer and the pixel electrode are electrically connected via the relay conductive film is employed. It is an object of the present invention to provide an electro-optical device and a projection display device having a high pixel aperture ratio by suppressing adverse effects caused by unevenness.
[0013]
[Means for Solving the Problems]
  In order to solve the above problems, the present invention provides a substrate on which a scanning line facing a channel region of a pixel switching TFT through a gate insulating film, a data line electrically connected to the source region of the TFT, In addition, in the electro-optical device in which pixel electrodes electrically connected to the drain region of the TFT are formed in multiple layers via an insulating film, an interlayer between the drain region and the pixel electrode is provided between the drain region and the pixel electrode. A relay conductive film in contact with the drain region through a first contact hole of the insulating film interposed between the pixel electrode and the relay conductive film, the second contact of the insulating film interposed between the pixel electrode and the interlayer electrode. The second contact hole is in contact with the pixel electrode through a hole, and at least a part of the second contact hole is formed in a position overlapping the first contact hole in a planar manner. And wherein the are.
In order to solve the above problems, the present invention faces a channel region of a thin film transistor for pixel switching on a substrate through a gate insulating film.Gate electrodeIn the electro-optical device, the data line electrically connected to the source region of the thin film transistor and the pixel electrode electrically connected to the drain region of the thin film transistor are formed through an insulating film.
  Between the drain region and the pixel electrode, the drain region andThe pixel electrode;A relay conductive film in contact with the drain region through the first contact hole of the insulating film interposed between the layers,SaidThe relay conductive film is connected to the pixel electrode.The relay conductive film;Through the second contact hole of the insulating film interposed between the two layersSaidIn contact with the pixel electrode,
  At least a part of the second contact hole is relative to the first contact hole.Overlapping area on the substrateFormed into
  The relay conductive film is formed in a layer between the data line and the gate electrode,
  A storage capacitor in which a dielectric film is provided is formed between a capacitor electrode that is the same layer as the gate electrode and a conductive film that is extended from the relay conductive film in the same layer.It is characterized by that.
[0014]
In the present invention, since the drain region of the TFT and the pixel electrode are electrically connected through the relay conductive film, it is necessary to open at least two contact holes for this electrical connection. The contact hole is formed at a position where at least part of the contact hole overlaps in a plane. For this reason, as a contact hole for electrically connecting the drain region of the TFT and the pixel electrode, substantially one contact hole may be formed in the non-opening region in plan view. Therefore, even if the pixel electrode is electrically connected to the drain region of the TFT using the relay conductive film, it is not necessary to expand the non-opening region, so that the pixel aperture ratio does not decrease. In addition, the unevenness on the surface of the pixel electrode caused by the contact hole for electrically connecting the drain region of the TFT and the pixel electrode is formed only at one location. Even if a misalignment region is generated, the misalignment region is generated only at one location. Therefore, even if the periphery of the poor alignment region is covered with a light shielding film or the like on the counter substrate, the pixel opening region does not decrease.
[0015]
In the present invention, it is preferable that a storage capacitor electrode for forming a storage capacitor is formed on the substrate by a conductive film in the same layer as the relay conductive film. That is, in the electro-optical device, a storage capacitor may be formed with respect to the pixel electrode, and it is preferable to use a part of the relay conductive film for the electrode constituting the storage capacitor. In such a form, for example, a conductive polysilicon film can be used as the conductive film for forming the relay conductive film and the storage capacitor electrode.
[0016]
In the present invention, the relay conductive film is formed of a light-shielding conductive film, and at least one of the opening regions of the pixel is formed on the substrate by the light-shielding conductive film that is the same layer as the relay conductive film. The structure in which the light shielding film which prescribes | regulates a part may be formed. That is, in the electro-optical device, a film for shielding the non-opening region may be formed between the drain region of the TFT and the pixel electrode. For such a shielding film, a part of the relay conductive film is formed. It is preferable to use it. In such a form, for example, a layer made of a refractory metal silicide film can be used as the light-shielding conductive film for forming the relay conductive film and the light-shielding film.
[0017]
Further, the light-shielding conductive film for forming the relay conductive film and the light-shielding film has a laminated structure of a silicide film of a refractory metal such as tungsten, tantalum, molybdenum, titanium, vanadium and a conductive polysilicon film. It is preferable. In such a multi-layered conductive film, the conductive polysilicon film having a low electric resistance compensates for the disadvantage that the silicide film has a high electric resistance, and the conductive polysilicon film alone has a significantly low light shielding property. The silicide film compensates for this drawback. Therefore, the conductive film for relay and the light shielding film can be formed using a conductive film having a large light shielding property and a small electric resistance.
[0018]
In the present invention, it is preferable that the first contact hole or the second contact hole has a tapered structure having a large opening diameter on the upper layer side. Such a tapered contact hole can be formed by wet etching after dry etching. Further, if a silicon thermal oxide film (silicon oxide film) and a silicon oxide film formed by a CVD method or the like are laminated on the thermal oxide film as an insulating film, if wet etching is performed, thermal oxidation is performed. Since the film has a slower etching rate than a CVD film or the like, it is possible to form a contact hole having a tapered structure with a large opening diameter on the upper layer side.
[0019]
In the present invention, it is preferable that the first contact hole and the second contact hole are formed at a substantially central position of a region sandwiched between the adjacent data lines. The location where the surface of the pixel electrode is uneven due to the contact hole is caused by, for example, the alignment failure of the electro-optic material after the rubbing process or the like is performed on the alignment film formed on the pixel electrode. However, in this embodiment, the first contact hole and the second contact hole that electrically connect the drain region of the TFT and the pixel electrode are located at substantially the center position of the region sandwiched between the adjacent data lines, In other words, since it is formed symmetrically with respect to two adjacent data lines, the depressions and irregularities on the surface of the pixel electrode corresponding to the first contact hole and the second contact hole are different for each pixel. It occurs at a symmetrical position with respect to two adjacent data lines. Therefore, for example, considering the case where the rubbing process is performed for the clockwise TN liquid crystal and the case of the counterclockwise TN liquid crystal for the alignment film formed on the pixel electrode, The defect of the electro-optical material due to the depressions or irregularities on the electrode surface occurs in each pixel with the same tendency in either case. As a result, when a plurality of electro-optical devices having different clear vision directions are combined and used for a multi-plate type color projector or the like, a defect at a specific location is caused by a combination of a plurality of these electro-optical devices. Can be prevented from being increased. In addition, when the electro-optical device to which the present invention is applied is used as a direct-view display device, the unevenness of the surface of the pixel electrode caused by the first contact hole and the second contact hole in each pixel unit becomes a scanning line. Since there is no bias in any direction along the line, display unevenness having directivity along the scanning line does not occur in the entire image display region.
[0020]
Since the electro-optical device to which the present invention is applied has a high pixel aperture ratio, it can display a high-quality image. Therefore, the electro-optical device to which the present invention is applied is preferably used as a light modulation unit of a projection display device that is particularly required to have high quality because of the property that an image is enlarged and projected. In the projection display device, a light source, a light modulation unit that modulates light emitted from the light source by the electro-optical device, and a projection optical system that projects light modulated by the light modulation unit are provided. It is done.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings. In the following description, an example in which the present invention is applied to a liquid crystal device which is a typical electro-optical device will be described.
[0022]
[First Embodiment]
(overall structure)
FIG. 1 is an equivalent circuit of various elements and wirings formed in each of a plurality of pixels formed in a matrix in the image display region of the liquid crystal device. 2 and 3 are a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which a data line, a scanning line, a pixel electrode, a light shielding film and the like are formed in a liquid crystal device to which the present invention is applied. It is sectional drawing when a liquid crystal device is cut | disconnected in the position corresponded to the AA 'line of 2. FIG. In FIG. 3, the scales are different for each layer and each member so that each layer and each member have a size that can be recognized on the drawing.
[0023]
In FIG. 1, in the image display region of the liquid crystal device 100 (electro-optical device), a plurality of TFTs 30 for controlling the pixel electrodes 9a are formed in a matrix in each of a plurality of pixels formed in a matrix. The data line 6a to which the image signal is supplied is electrically connected to the source of the TFT 30. The image signals S1, S2,..., Sn written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. good. Further, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulse-sequential manner in this order at a predetermined timing. It is configured. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is obtained by closing the switch of the TFT 30 as a switching element for a certain period. Write at a predetermined timing.
[0024]
Image signals S1, S2,..., Sn written to the liquid crystal via the pixel electrode 9a are held for a certain period with a counter electrode (described later) formed on a counter substrate (described later). . The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. In the normally white mode, incident light cannot pass through the liquid crystal part according to the applied voltage. In the normally black mode, incident light passes through the liquid crystal part according to the applied voltage. Through the liquid crystal device as a whole, light having a contrast according to the image signal is emitted. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. For example, the voltage of the pixel electrode 9a is held by the storage capacitor 70 for a time that is three orders of magnitude longer than the time when the source voltage is applied. Thereby, the holding characteristics are further improved, and the liquid crystal device 100 having a high contrast ratio can be realized.
[0025]
(Pixel configuration)
In FIG. 2, on the TFT array substrate 10 of the liquid crystal device, a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a ') are provided in a matrix, and the vertical and horizontal directions of the pixel electrodes 9a are provided. A data line 6a, a scanning line 3a, and a capacitor line 3b are provided along each boundary. The data line 6a is electrically connected through a contact hole 5 to a source region described later in the semiconductor layer 1a made of a polysilicon film or the like.
[0026]
Although described later in detail, the pixel electrode 9a is electrically connected to a drain region, which will be described later, of the semiconductor layer 1a by relaying a relay conductive film 80 formed in an island shape in a region indicated by a slanting line in the lower right in the drawing. It is connected.
[0027]
In addition, the scanning line 3a is disposed so as to face the channel region 1a ′ in the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode. As described above, the TFT 30 in which the scanning line 3a is disposed as a gate electrode in the channel region 1a ′ is provided at each intersection of the scanning line 3a and the data line 6a.
[0028]
Capacitor line 3b has a main line portion extending substantially linearly along scanning line 3a, and a protruding portion protruding upward (in the drawing, upward) along data line 6a from a location intersecting data line 6a. .
[0029]
As shown in FIG. 3, the TFT array substrate 10 configured as described above is disposed in a state of facing the transparent counter substrate 20. The TFT array substrate 10 is made of, for example, a quartz substrate, a glass substrate, or a silicon substrate, and a base protective film 12 is formed on the surface thereof. The base insulating film 12 has a function of preventing deterioration of the characteristics of the pixel switching TFT 30 due to roughness during polishing of the surface of the TFT array substrate 10 or dirt remaining after cleaning. The base insulating film 12 is made of, for example, highly insulating glass such as NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), a silicon oxide film, or nitride. It consists of a silicon film or the like. The counter substrate 20 is made of, for example, a glass substrate or a quartz substrate.
[0030]
A pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 16 that has been subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive thin film such as an ITO (Indium Tin Oxide) film. The alignment film 16 is made of an organic thin film such as a polyimide thin film.
[0031]
The counter substrate 20 is provided with a counter electrode (common electrode) 21 over its entire surface, and an alignment film 22 that has been subjected to a predetermined alignment process such as a rubbing process is provided below it. . The counter electrode 21 is made of a transparent conductive thin film such as an ITO film. The alignment film 22 is made of an organic thin film such as a polyimide thin film.
[0032]
The TFT array substrate 10 is provided with a pixel switching TFT 30 that controls switching of each pixel electrode 9a at a position adjacent to each pixel electrode 9a.
[0033]
The counter substrate 20 is further provided with a light shielding film 23 called a black mask or a black matrix in a non-opening region of each pixel. Therefore, incident light does not enter the channel region 1a ′, the source side LDD (Lightly Doped Drain) region 1b, and the drain side LDD region 1c of the semiconductor layer 1a of the pixel switching TFT 30 from the counter substrate 20 side. Further, the light shielding film 23 has functions such as improving contrast and preventing color mixture of color materials when a color filter is formed.
[0034]
In this way, an example of an electro-optical material is placed in a space surrounded by a seal material described later between the TFT array substrate 10 and the counter substrate 20 arranged so that the pixel electrode 9a and the counter electrode 21 face each other. A liquid crystal layer 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material is an adhesive made of, for example, a photo-curing resin or a thermosetting resin for bonding the TFT array substrate 10 and the counter substrate 20 around them, and the distance between the two substrates is set to a predetermined value. Gap materials (spacers) such as glass fibers or glass beads are mixed.
[0035]
In the present embodiment, the semiconductor layer 1a extends from the high-concentration drain region 1e to serve as the first storage capacitor electrode 1f, a part of the capacitor line 3b facing the second storage capacitor electrode serves as the second storage capacitor electrode, and the gate insulating film 2 is formed. A first storage capacitor 70a is configured by forming a first dielectric film extending from a position facing the scanning line 3a and sandwiched between these electrodes.
[0036]
Further, a part of the relay conductive film 80 facing a part of the capacitor line 3b (second storage capacitor electrode) serves as a third storage capacitor electrode 80a, and an insulating film 81 is provided as a dielectric film between these electrodes. Thus, the second storage capacitor 70b is formed. The first storage capacitor 70a and the second storage capacitor 70b are connected in parallel to form the storage capacitor 70.
[0037]
Here, since the dielectric film of the first storage capacitor 70a is the gate insulating film 2 of the TFT 30 formed on the polysilicon film by high-temperature oxidation, it can be a thin and high withstand voltage insulating film. The first storage capacitor 70a can be configured as a storage capacitor having a relatively small area and a large capacity. Further, since the insulating film 81 (dielectric film) of the second storage capacitor 70b can be formed in the same manner as the gate insulating film 2 or thinner than the gate insulating film 2, the second storage capacitor 70b has a large capacity. it can. In this way, the storage capacitor 70 formed from the first storage capacitor 70a and the second storage capacitor 70b has a region under the data line 6a and a region where liquid crystal disclination occurs along the scanning line 3a (that is, the storage capacitor 70). By effectively utilizing a space outside the pixel opening region (region where the capacitor line 3b is formed), a large-capacity storage capacitor can be formed with a small area.
[0038]
The insulating film 81 (dielectric film) that constitutes the second storage capacitor 70b may be a silicon oxide film, a silicon nitride film, or the like, or may be a multilayer film. Insulating film by various known techniques (low pressure CVD method, plasma CVD method, thermal oxidation method, atmospheric pressure CVD method, sputtering method, ECR plasma method, remote plasma method, etc.) generally used for forming gate insulating film 2 81 can be formed.
[0039]
In this embodiment, the pixel switching TFT 30 has an LDD structure, and includes a scanning line 3a, a channel region 1a 'of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a, the scanning line 3a and the semiconductor layer. Gate insulating film 2 that insulates 1a, data line 6a, low concentration source region (source side LDD region) 1b and low concentration drain region (drain side LDD region) 1c of semiconductor layer 1a, high concentration source region of semiconductor layer 1a 1d and a high concentration drain region 1e.
[0040]
The low concentration source region 1b, the high concentration source region 1d, the low concentration drain region 1c, and the high concentration drain region 1e depend on whether an n-type or p-type channel is formed in the semiconductor layer 1a, as will be described later. It is formed by doping a predetermined concentration of n-type or p-type dopant. An n-type channel TFT has an advantage of high operating speed, and is often used as a pixel switching TFT 30 which is a pixel switching element. Particularly in the present embodiment, the data line 6a is formed of a light-shielding and conductive thin film such as a low-resistance metal film such as aluminum or an alloy film such as metal silicide.
[0041]
The pixel switching TFT 30 preferably has an LDD structure as described above, but may have an offset structure in which impurity ions are not implanted into the low concentration source region 1b and the low concentration drain region 1c, or the gate electrode 3a. It may be a self-aligned TFT in which impurity ions are implanted at a high concentration using as a mask to form the high concentration source region 1d and the high concentration drain region 1e in a self-aligning manner.
[0042]
In the present embodiment, a single gate structure in which only one gate electrode formed of a part of the scanning line 3a is disposed between the high concentration source region 1d and the high concentration drain region 1e is used. A gate electrode may be disposed. At this time, the same signal is applied to each gate electrode. If the TFT is configured with dual gates or triple gates or more in this way, leakage current at the junction between the channel and the source-drain region can be prevented, and the off-time current can be reduced. If at least one of these gate electrodes has an LDD structure or an offset structure, the off-current can be further reduced and a stable switching element can be obtained.
[0043]
(Electrical connection structure)
In this embodiment, a first interlayer insulating film 4 and a second interlayer insulating film 7 are formed on the scanning line 3a. Of these interlayer insulating films 4 and 7, the first interlayer insulating film 4 has a contact hole 5 leading to the high-concentration source region 1d, and the data line 6a formed on the surface of the first interlayer insulating film 4 has Are electrically connected to the high concentration source region 1d through the contact hole 5.
[0044]
On the other hand, on the drain side of the TFT 30, a corresponding one of the plurality of pixel electrodes 9 a is connected to the high-concentration drain region 1 e through the island-shaped relay conductive film 80. The relay conductive film 80 is made of a conductive light shielding film. For example, the relay conductive film 80 is made of a silicide film of a refractory metal such as W (tungsten), Ta (tantalum), Mo (molybdenum), Ti (titanium), or V (vanadium).
[0045]
In making this connection, in the present embodiment, the first contact hole 8a leading to the high concentration drain region 1e is formed in the gate insulating film 2 and the insulating film 81, and is formed on the surface of the insulating film 81. The relay conductive film 80 is electrically connected to the high-concentration drain region 1e through the first contact hole 8a. Further, the first interlayer insulating film 4 and the second interlayer insulating film 7 are formed with contact holes 8b penetrating through these interlayer insulating films and leading to the relay conductive film 80 on the surface of the second interlayer insulating film 7. The formed pixel electrode 9a is electrically connected to the relay conductive film 80 through the second contact hole 8b.
[0046]
Here, as can be seen from FIG. 2, the first contact hole 8a and the second contact hole 8b are formed so as to completely overlap each other at a position corresponding to between the scanning line 3a and the capacitor line 3b. Yes. In addition, the first contact hole 8a and the second contact hole 8b are formed at substantially the center between the adjacent data lines 6a.
[0047]
(Effect of this embodiment)
As described above, in the liquid crystal device 100 of the present embodiment, the high-concentration drain region 1e and the pixel electrode 9a are electrically connected using the first contact hole 8a, the second contact hole 8b, and the relay conductive film 80. Therefore, compared with the case where one contact hole is opened from the pixel electrode 9a to the high concentration drain region 1e, the high concentration drain region 1e and the pixel are formed by the first contact hole 8a and the second contact hole 8b having a small diameter. The electrode 9a can be electrically connected. That is, in the case of opening one contact hole, the etching accuracy decreases as the contact hole is opened deeper. For example, in order to prevent penetration in a very thin semiconductor layer 1a of about 50 nm, the contact hole However, in this embodiment, the pixel electrode 9a and the high-concentration drain region 1e are formed by stopping the dry etching that can reduce the diameter of the substrate and stopping the dry etching. Can be connected by two serial first contact holes 8a and second contact holes 8b, the first contact hole 8a and the second contact hole 8b can be opened by dry etching, respectively. Is possible. In addition, even when wet etching is performed at the end of etching, the distance for opening holes can be shortened by this wet etching. Therefore, the pixel electrode 9a and the high-concentration drain region 1e can be electrically connected by the contact holes having the small diameter (the first contact hole 8a and the second contact hole 8b).
[0048]
Unlike the configuration in which the first contact hole 8a and the second contact hole 8b are formed at different positions, in the present embodiment, the first contact hole 8a and the second contact hole 8b are planarly arranged. Since they are formed at overlapping positions, the area occupied by these contact holes in the non-opening region can be small. Therefore, even if the pixel electrode 9a is electrically connected to the high concentration drain region 1e of the TFT 30 using the relay conductive film 80, the pixel aperture ratio does not decrease.
[0049]
Further, according to the present embodiment, since the diameters of the first contact hole 8a and the second contact hole 8b can be reduced, respectively, the first contact hole 8a and the second contact hole 8b on the surface of the pixel electrode 9a The unevenness formed at the overlapping position can be small. Further, since the unevenness on the surface of the pixel electrode 9a due to the first contact hole 8a and the second contact hole 8b is formed only in one place, an alignment failure region is caused by such unevenness. Even if it occurs, a poorly aligned region is generated only in one place. Therefore, even if the periphery of the poor alignment region is covered with the light shielding film 23 or the like on the counter substrate 20, the pixel opening region does not decrease.
[0050]
Furthermore, since the relay conductive film 80 is formed of a refractory metal silicide film, it has a light shielding property. Therefore, each pixel opening region can be at least partially defined by the relay conductive film 80. That is, in this embodiment, the periphery of the pixel opening region can be defined by the data line 6a and the relay conductive film 80. As a result, since the light shielding film 23 can be omitted with respect to the counter substrate 20, the number of steps can be reduced. Further, when the light shielding film 23 is omitted from the counter substrate 20, it is possible to prevent a decrease in pixel aperture ratio and variations due to misalignment between the counter substrate 20 and the TFT array substrate 10. That is, when the light-shielding film 23 is provided on the counter substrate 20, the light-shielding film 23 is formed thicker in consideration of misalignment with the TFT array substrate 10. However, the data line 6a formed on the TFT array substrate 10 and the relay line are used. If the conductive film 80 is used as a light-shielding film, the pixel opening can be accurately defined, and therefore the aperture ratio can be improved as compared with the case where the pixel opening is defined by the light-shielding film 23 of the counter substrate 20. Can do.
[0051]
In addition, since the refractory metal silicide film has a lower contact resistance with the ITO film constituting the pixel electrode 9a than the aluminum film or the like, a good contact is provided between the relay conductive film 80 and the pixel electrode 9a. I can take it.
[0052]
In the present embodiment, the first storage capacitor 70a is formed by interposing the gate insulating film 2 between the first storage capacitor electrode 1f extending from the semiconductor layer 1a and the capacitor line 3b. Thus, the relay conductive film 80 is extended to a region overlapping the capacitor line 3b, and an insulating film 81 is formed between the relay conductive film 80 and the capacitor line 3b to form the second storage capacitor 70b. Therefore, a large storage capacitor 70 can be formed in a narrow region.
[0053]
In the present embodiment, the first contact hole 8a and the second contact hole 8b are formed at a substantially central position between the two adjacent data lines 6a. That is, in the pixels adjacent to each other with the data line 6a interposed therebetween, the first contact hole 8a and the second contact hole 8b are opened at substantially symmetrical positions with respect to the data line 6a. Here, since the second contact hole 8b reaches the pixel electrode 9a, irregularities are formed on the surface of the pixel electrode 9a, and the portion where such irregularities are formed is an alignment film formed on the pixel electrode 9a. The alignment defect of the liquid crystal after performing the rubbing process etc. with respect to 16 is caused. However, in the present embodiment, since the second contact hole 8b is opened at a position almost symmetrical with respect to the data line 6a, the unevenness of the surface of the pixel electrode 9a corresponding to the second contact hole 8b is It occurs at almost symmetrical positions in adjacent pixels across the data line 6a. Therefore, when the rubbing process for the alignment film 16 is performed for the TN liquid crystal that rotates clockwise as viewed from the counter substrate 20 side, and the case that it is performed for the TN liquid crystal that rotates counterclockwise, Such misalignment of the liquid crystal due to the unevenness of the surface of the pixel electrode 9a occurs in the same tendency in each pixel in either case. As a result, even when a plurality of liquid crystal devices having different clear viewing directions are combined to form a multi-plate type color projector or the like, the problem described with reference to FIG. 16 does not occur.
[0054]
In the present embodiment, the relay conductive film 80 also has a substantially symmetrical plane shape with respect to the two adjacent data lines 6a in the non-opening region. The unevenness in the pixel electrode 9a due to the thickness is also symmetric with respect to the two adjacent data lines 6a. Therefore, no matter which direction the rubbing process is performed, the adverse effect does not become asymmetric for each pixel. Further, since the relay conductive film 80 is formed in an island shape for each pixel unit, it is not affected by the stress of the film forming the relay conductive film 80.
[0055]
In addition, as shown in FIG. 2, the scanning lines 3a and the capacitor lines 3b are arranged substantially side by side in pairs in a non-opening area along the scanning lines 3a, as viewed in plan. The first contact hole 8a and the second contact hole 8b are opened between the scanning line 3a and the capacitor line 3b in the non-opening region along the scanning line 3a. Therefore, there is no short circuit between the scanning line 3a or the capacitor line 3b and the high concentration drain region 1e.
[0056]
In addition, the unevenness generated on the surface of the pixel electrode 9a due to the presence of the first contact hole 8a and the second contact hole 8b is closer to the center between the scanning line 3a and the capacitor line 3b in the non-opening region. It is possible to locate in the area. That is, the unevenness generated on the surface of the pixel electrode 9a due to the presence of the first contact hole 8a and the second contact hole 8b depends on the width of the scanning line 3a and the capacitance line 3b when viewed from the pixel opening region. Since they are formed at positions that are separated from each other, the adverse effect due to the irregularities on the surface of the pixel electrode 9a is unlikely to reach the opening region.
[0057]
Further, as shown in FIG. 2, the planar shapes of the scanning lines 3a and the capacitor lines 3b are the first so that the line widths of the scanning lines 3a and the capacitor lines 3b do not become thin overall due to the presence of the first contact holes 8a. Around the region where one contact hole 8a is formed, the first contact hole 8a is partially constricted, and only in this region, the scanning line 3a extends slightly toward the opening region. is there. Therefore, there is an advantage that the pixel aperture ratio can be increased.
[0058]
Further, since the relay conductive film 80 is formed on the lower layer side of the first interlayer insulating film 4 and the data line 6a is formed on the upper layer side of the first interlayer insulating film 4, the relay conductive film 80 and the data line are formed. There is no risk of shorting 6a. Therefore, the relay conductive film 80 can be formed in a region sufficient to function as a light shielding film.
[0059]
(Production method)
A method of manufacturing the liquid crystal device described with reference to FIGS. 2 and 3 will be described with reference to FIGS. 4 to 7 are process diagrams showing the respective layers on the TFT array substrate 10 side in each process corresponding to the AA ′ cross section of FIG. 2, as in FIG.
[0060]
First, as shown in FIG. 4A, a TFT array substrate 10 such as a quartz substrate, hard glass, or silicon substrate is prepared. Where preferably N₂Annealing is performed in an inert gas atmosphere such as (nitrogen) and at a high temperature of about 900 to 1300 ° C., and pretreatment is performed so as to reduce distortion generated in the TFT array substrate 10 in a high-temperature process to be performed later. That is, the TFT array substrate 10 is heat-treated in advance at the same temperature or higher in accordance with the temperature at which the high temperature treatment is performed at the maximum temperature in the manufacturing process.
[0061]
Next, for example, TEOS (tetra-ethyl ortho-silicate) gas, TEB (tetra-ethyl boatate) gas, TMOP (tetra-methyl oxy-phosphate) gas, etc. by atmospheric pressure or low pressure CVD method etc. Then, a base insulating film 12 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed. The film thickness of the base insulating film 12 is, for example, about 500 to 2000 nm.
[0062]
Next, as shown in FIG. 4B, a monosilane gas and a disilane gas having a flow rate of about 400 to 600 cc / min are formed on the base insulating film 12 in a relatively low temperature environment of about 450 to 550 ° C., preferably about 500 ° C. An amorphous silicon film is formed by low-pressure CVD using, for example, CVD at a pressure of about 20 to 40 Pa. Thereafter, an annealing process is performed in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours, preferably 4 to 6 hours, so that the polysilicon film 1 has a thickness of about 50 to 200 nm, preferably Is solid-phase grown to a thickness of about 100 nm. As a method for solid phase growth, annealing using RTA (Rapid Thermal Anneal) may be used, or laser annealing using an excimer laser or the like may be used.
[0063]
At this time, when an n-channel TFT is formed as the pixel switching TFT 30 shown in FIG. 3, a group V element such as Sb (antimony), As (arsenic), or P (phosphorus) is formed in the channel region. The dopant may be slightly doped by ion implantation or the like. When the pixel switching TFT 30 is a p-channel type, a dopant of a group III element such as B (boron), Ga (gallium), or In (indium) may be slightly doped by ion implantation or the like. Note that the polysilicon film 1 may be directly formed by a low pressure CVD method or the like without going through an amorphous silicon film. Alternatively, the polysilicon film 1 may be formed by implanting silicon ions into a polysilicon film deposited by a low pressure CVD method or the like to make it amorphous and then recrystallizing it by annealing or the like.
[0064]
Next, as shown in FIG. 4C, a semiconductor layer 1a having a predetermined pattern including the first storage capacitor electrode 1f as shown in FIG. 2 is formed by a photolithography process, an etching process, or the like.
[0065]
Next, as shown in FIG. 4D, the first storage capacitor electrode 1f together with the semiconductor layer 1a constituting the pixel switching TFT 30 is thermally oxidized at a temperature of about 900 to 1300 ° C., preferably about 1000 ° C. As a result, a thermal silicon oxide film 2a having a relatively thin thickness of about 30 nm is formed.
[0066]
Next, as shown in FIG. 4E, an insulating film 2b made of a high temperature silicon oxide film (HTO film) or a silicon nitride film is deposited to a relatively thin thickness of about 50 nm by a low pressure CVD method or the like. A gate insulating film 2 having a multilayer structure including the film 2a and the insulating film 2b is formed, and a dielectric film for forming a storage capacitor is formed. As a result, the thickness of the first storage capacitor electrode 1f is about 30 to 150 nm, preferably about 35 to 50 nm, and the thickness of the gate insulating film 2 and the dielectric film is about 20 to 150 nm. The thickness is preferably about 30 to 100 nm. By shortening the high-temperature thermal oxidation time in this way, it is possible to prevent warpage due to heat, particularly when a large substrate of about 8 inches is used. However, the gate insulating film 2 having a single layer structure may be formed only by thermally oxidizing the polysilicon film 1.
[0067]
Next, as shown in FIG. 4F, after a resist layer 500 is formed on the semiconductor layer 1a excluding the portion to be the first storage capacitor electrode 1f by a photolithography process, an etching process, etc., for example, P ions are then dosed. About 3 × 10¹²/ Cm²To lower the resistance of the first storage capacitor electrode 1f.
[0068]
Next, as shown in FIG. 4G, after removing the resist layer 500, a polysilicon film 3 is deposited by a low pressure CVD method or the like, and phosphorus (P) is further thermally diffused to make the polysilicon film 3 conductive. To do. Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used. The thickness of the polysilicon film 3 is about 100 to 500 nm, preferably about 300 nm.
[0069]
Next, as shown in FIG. 5A, the capacitor line 3b is formed together with the scanning line 3a having a predetermined pattern as shown in FIG. 2 by a photolithography process, an etching process, etc. using a resist mask. The scanning line 3a and the capacitor line 3b may be formed of a metal alloy film such as a refractory metal or metal silicide, or may be a multilayer wiring combined with a polysilicon film or the like.
[0070]
Next, as shown in FIG. 5B, when the pixel switching TFT 30 shown in FIG. 3 is an n-channel TFT having an LDD structure, first, a low concentration source region 1b and a low concentration are formed in the semiconductor layer 1a. In order to form the drain region 1c, a gate electrode composed of a part of the scanning line 3a is used as a mask, and a dopant of a group V element such as P is formed at a low concentration (for example, P ions are added to 1 to 3 × 10 5¹³/ Cm²Dope). As a result, the semiconductor layer 1a under the scanning line 3a becomes a channel region 1a '. The resistance of the capacitor line 3b and the scanning line 3a is also reduced by this impurity doping.
[0071]
Next, as shown in FIG. 5C, in order to form the high concentration source region 1d and the high concentration drain region 1e constituting the TFT 30 for pixel switching, the resist layer 600 is used with a mask wider than the scanning line 3a. Is formed on the scanning line 3a, and a dopant of a group V element such as P is also formed at a high concentration (for example, P ions are added to 1 to 3 × 10¹⁵/ Cm²Dope). When the pixel switching TFT 30 is a p-channel type, in order to form the low concentration source region 1b and the low concentration drain region 1c, the high concentration source region 1d and the high concentration drain region 1e in the semiconductor layer 1a. , B is doped with a group III element dopant such as B.
[0072]
For example, an TFT having an offset structure may be used without doping at a low concentration, or a self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like using the scanning line 3a as a mask. The resistance of the capacitor line 3b and the scanning line 3a is further reduced by doping the impurities.
[0073]
In parallel with the element forming process of these TFTs 30, peripheral circuits such as a data line driving circuit and a scanning line driving circuit having a complementary structure composed of an n-channel TFT and a p-channel TFT are arranged on the TFT array substrate 10. You may form in the upper peripheral part. As described above, if the semiconductor layer 1a constituting the pixel switching TFT 30 is formed of a polysilicon film in this embodiment, a peripheral circuit can be formed in almost the same process when the pixel switching TFT 30 is formed. It is advantageous.
[0074]
Next, as shown in FIG. 5D, after removing the resist layer 600, a high-temperature silicon oxide film (HTO) is formed on the capacitor line 3b, the scanning line 3a, and the gate insulating film 2 by a low pressure CVD method, a plasma CVD method or the like. Film) or a silicon nitride film is deposited to a relatively thin thickness of about 200 nm or less. However, as described above, the insulating film 81 may be composed of a multilayer film, and can be formed by various known techniques generally used for forming a gate insulating film of a TFT.
[0075]
Next, as shown in FIG. 5E, the first contact hole 8a for electrically connecting the relay conductive film 80 to be formed later and the high-concentration drain region 1e is formed by reactive ion etching, reactivity. It is formed by dry etching such as ion beam etching. Since such dry etching has high directivity, the first contact hole 8a having a small diameter can be formed. Alternatively, wet etching that is advantageous for preventing the first contact hole 8a from penetrating the semiconductor layer 1a may be used in combination. This wet etching is also effective from the viewpoint of imparting a taper for making a better contact to the first contact hole 8a.
[0076]
Next, as shown in FIG. 5F, refractory metal such as W, Ta, Mo, Ti, V, etc. is formed on the entire surface of the high-concentration drain region 1e viewed through the insulating film 81 and the first contact hole 8a. A silicide film is deposited by a sputtering process to form a conductive film 80 'having a thickness of about 50 to 500 nm. If the conductive film 80 ′ has a thickness of about 50 nm, there is almost no possibility of penetrating through the second contact hole 8 b later. An antireflection film such as a polysilicon film may be formed on the conductive film 80 'in order to reduce surface reflection.
[0077]
Next, as shown in FIG. 6A, a resist mask corresponding to the pattern of the relay conductive film 80 (see FIG. 2) is formed on the conductive film 80 ′ by photolithography, and the conductive film is interposed through the resist mask. The relay conductive film 80 including the storage capacitor electrode 80a is formed by etching 80 '.
[0078]
Next, as shown in FIG. 6B, for example, NSG, PSG, BSG, BPSG, etc. are used to cover the insulating film 81 and the relay conductive film 80 by using, for example, normal pressure or low pressure CVD, TEOS gas, or the like. A first interlayer insulating film 4 made of a silicate glass film, a silicon nitride film, a silicon oxide film or the like is formed. The film thickness of the first interlayer insulating film 4 is preferably about 500 to 1500 nm. If the film thickness of the first interlayer insulating film 4 is 500 nm or more, the parasitic capacitance between the data line 6a and the scanning line 3a does not become a problem or hardly.
[0079]
Next, in the step of FIG. 6C, annealing is performed at about 1000 ° C. for about 20 minutes in order to activate the high concentration source region 1d and the high concentration drain region 1e, and then the contact hole 5 for the data line 6a is formed. Open a hole. In addition, contact holes for connecting the scanning lines 3 a and the capacitor lines 3 b to wirings (not shown) in the peripheral region of the substrate can be formed in the first interlayer insulating film 4 by the same process as the contact holes 5.
[0080]
Next, as shown in FIG. 6D, a light-shielding aluminum film or the like is formed on the first interlayer insulating film 4 as a metal film 6 by sputtering or the like, and has a thickness of about 100 to 500 nm, preferably about Deposit at 300 nm.
[0081]
Next, as shown in FIG. 6E, the data line 6a is formed by a photolithography process, an etching process, or the like.
[0082]
Next, as shown in FIG. 7A, a silicate glass film such as NSG, PSG, BSG, or BPSG is formed using, for example, atmospheric pressure or reduced pressure CVD method or TEOS gas so as to cover the data line 6a. A second interlayer insulating film 7 made of a silicon nitride film, a silicon oxide film or the like is formed. The film thickness of the second interlayer insulating film 7 is preferably about 500 to 1500 nm.
[0083]
Next, as shown in FIG. 7B, the second contact hole 8b for electrically connecting the pixel electrode 9a and the relay conductive film 80 is formed in a dry state such as reactive ion etching or reactive ion beam etching. It is formed by etching. Wet etching may be added to form a taper.
[0084]
Next, as shown in FIG. 7C, a transparent conductive thin film 9 such as an ITO film is deposited on the second interlayer insulating film 7 to a thickness of about 50 to 200 nm by sputtering or the like.
[0085]
Next, as shown in FIG. 7D, the pixel electrode 9a is formed by a photolithography process, an etching process, or the like. When the liquid crystal device is used for a reflective liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
[0086]
Subsequently, as shown in FIG. 3, after applying a polyimide-based alignment film coating solution on the pixel electrode 9a, the alignment is performed by rubbing in a predetermined direction so as to have a predetermined pretilt angle. A film 16 is formed.
[0087]
On the other hand, for the counter substrate 20 shown in FIG. 3, a glass substrate or the like is first prepared, and a light shielding film 23 and a light shielding film as a frame described later (described later with reference to FIGS. 13 and 14) are, for example, metallic chromium. After sputtering, the film is formed through a photolithography process and an etching process. In addition, these light shielding films may be formed of a material such as resin black in which carbon or Ti is dispersed in a photoresist in addition to a metal material such as Cr, Ni, or Al. If the light shielding region is defined on the TFT array substrate 10 by the data line 6a, the relay conductive film 80, and the like, the light shielding film 23 and the like on the counter substrate 20 can be omitted.
[0088]
Then, the counter electrode 21 is formed by depositing a transparent conductive thin film such as ITO to a thickness of about 50 to 200 nm by sputtering or the like on the entire surface of the counter substrate 20. Further, the alignment film 22 is formed by applying a polyimide-based alignment film coating solution over the entire surface of the counter electrode 21 and then performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle.
[0089]
Finally, the TFT array substrate 10 on which each layer is formed as described above and the counter substrate 20 are bonded together with a sealing material (described later with reference to FIGS. 13 and 14) so that the alignment films 16 and 22 face each other. The liquid crystal layer 50 having a predetermined thickness is formed by sucking, for example, a liquid crystal formed by mixing a plurality of types of nematic liquid crystals into the space between the substrates by vacuum suction or the like.
[0090]
[Second Embodiment]
The configuration of the liquid crystal device according to the second embodiment of the present invention will be described with reference to FIG. FIG. 8 is a cross-sectional view of the liquid crystal device according to the present embodiment cut at a position corresponding to the line AA ′ in FIG. The basic configuration of the liquid crystal device of the present embodiment is the same as that of the liquid crystal device according to the first embodiment, and therefore, common constituent elements are illustrated with the same reference numerals and descriptions thereof. Is omitted.
[0091]
In the liquid crystal device according to the first embodiment, the relay conductive film 80 is formed on the surface of the insulating film 81 among the multiple layers of insulating films formed between the high-concentration drain region 1e of the TFT 30 and the pixel electrode 9a. Therefore, the relay conductive film 80 is electrically connected to the high-concentration drain region 1e through the first contact hole 8a penetrating the insulating film 81 and the gate insulating film 2, but in this embodiment, As shown in FIG. 8, the insulating film 81 is not formed, and the relay conductive film 80 is formed on the surface of the first interlayer insulating film 4.
[0092]
For this reason, in this embodiment, the first contact hole 8a is formed in the first interlayer insulating film 4 and the gate insulating film 2, and the relay conductive film 80 is connected to the TFT 30 via the first contact hole 8a. It is electrically connected to the high concentration drain region 1e. In the present embodiment, the second contact hole 8b is formed in the second interlayer insulating film 7, and the pixel electrode 9a is electrically connected to the relay conductive film 80 through the second contact hole 8b. is doing. Also in the present embodiment, the first contact hole 8a and the second contact hole 8b are formed at positions where they are completely overlapped in a plane, as in the first embodiment.
[0093]
Also in this embodiment, the relay conductive film 80 is composed of a silicide film of a refractory metal such as W (tungsten), Ta (tantalum), Mo (molybdenum), Ti (titanium), V (vanadium), and the like. It has sex.
[0094]
Since other configurations are substantially the same as those of the first embodiment, description thereof is omitted.
[0095]
As described above, in this embodiment as well, as in the first embodiment, the relay conductive film 80 is used to electrically connect the high-concentration drain region 1e of the TFT 30 and the pixel electrode 9a. Although it is necessary to open 8a and 8b, these two contact holes 8a and 8b are formed in the position which overlap | superposed planarly. Accordingly, the contact holes 8a and 8b for electrically connecting the high concentration drain region 1e of the TFT 30 and the pixel electrode 9a only occupy substantially one area in the non-opening region of each pixel. Therefore, even if the pixel electrode 9a is electrically connected to the high concentration drain region 1e of the TFT 30 using the relay conductive film 80, the pixel aperture ratio does not decrease.
[0096]
In addition, the unevenness on the surface of the pixel electrode 9a due to the contact holes 8a and 8b for electrically connecting the high-concentration drain region 1e of the TFT 30 and the pixel electrode 9a is formed only at substantially one place. Even if a misalignment region is generated due to such unevenness, the misalignment region is generated only in one place. Therefore, even if the periphery of the poor alignment region is covered with the light shielding film 23 or the like on the counter substrate 20, the pixel opening region does not decrease.
[0097]
Further, since the refractory metal silicide film constituting the relay conductive film 80 has a lower contact resistance with the ITO film constituting the pixel electrode 9a than the aluminum film or the like, the relay conductive film 80 and the pixel electrode Good contact can be made with 9a. In addition, since the refractory metal silicide film constituting the relay conductive film 80 has light shielding properties, each pixel opening region can be defined by using the relay conductive film 80 as a light shielding film. .
[0098]
[Third Embodiment]
The configuration of the liquid crystal device according to the third embodiment of the present invention will be described with reference to FIG. FIG. 9 is a cross-sectional view of the liquid crystal device according to the present embodiment cut at a position corresponding to the line AA ′ in FIG. The basic configuration of the liquid crystal device of the present embodiment is the same as that of the liquid crystal device according to the first embodiment, and therefore, common constituent elements are illustrated with the same reference numerals and descriptions thereof. Is omitted.
[0099]
In the liquid crystal device according to the first embodiment, the relay conductive film 80 is formed on the surface of the insulating film 81 among the multiple layers of insulating films formed between the high-concentration drain region 1e of the TFT 30 and the pixel electrode 9a. Therefore, the relay conductive film 80 is electrically connected to the high-concentration drain region 1e through the first contact hole 8a penetrating the insulating film 81 and the gate insulating film 2, but in this embodiment, As shown in FIG. 9, instead of the insulating film 81 being formed, an insulating film 82 is formed on the surface side of the data line 6 a, and the relay conductive film 80 is formed on the surface of the insulating film 82. Yes.
[0100]
Therefore, in the present embodiment, the first contact hole 8a is formed in the insulating film 82, the first interlayer insulating film 4, and the gate insulating film 2, and the relay conductive film 80 is formed via the first contact hole 8a. Are electrically connected to the high concentration drain region 1 e of the TFT 30. A second contact hole 8b is formed in the second interlayer insulating film 7, and the pixel electrode 9a is electrically connected to the relay conductive film 80 through the second contact hole 8b.
[0101]
Also in the present embodiment, the first contact hole 8a and the second contact hole 8b are formed at positions where they are completely overlapped in a plane, as in the first embodiment.
[0102]
Also in this embodiment, the relay conductive film 80 is composed of a silicide film of a refractory metal such as W (tungsten), Ta (tantalum), Mo (molybdenum), Ti (titanium), V (vanadium), and the like. It has sex.
[0103]
Since other configurations are substantially the same as those of the first embodiment, description thereof is omitted.
[0104]
As described above, in this embodiment as well, as in the first embodiment, the relay conductive film 80 is used to electrically connect the high-concentration drain region 1e of the TFT 30 and the pixel electrode 9a. Although it is necessary to open 8a and 8b, these two contact holes 8a and 8b are formed in the position which overlap | superposed planarly. Accordingly, the contact holes 8a and 8b for electrically connecting the high concentration drain region 1e of the TFT 30 and the pixel electrode 9a only occupy substantially one area in the non-opening region of each pixel. Therefore, even if the pixel electrode 9a is electrically connected to the high concentration drain region 1e of the TFT 30 using the relay conductive film 80, the pixel aperture ratio does not decrease.
[0105]
In addition, the unevenness on the surface of the pixel electrode 9a due to the contact holes 8a and 8b for electrically connecting the high-concentration drain region 1e of the TFT 30 and the pixel electrode 9a is formed only at substantially one place. Even if a misalignment region is generated due to such unevenness, the misalignment region is generated only in one place. Therefore, even if the periphery of the poor alignment region is covered with the light shielding film 23 or the like on the counter substrate 20, the pixel opening region does not decrease.
[0106]
Further, since the refractory metal silicide film constituting the relay conductive film 80 has a lower contact resistance with the ITO film constituting the pixel electrode 9a than the aluminum film or the like, the relay conductive film 80 and the pixel electrode Good contact can be made with 9a. In addition, since the refractory metal silicide film constituting the relay conductive film 80 has a light shielding property, each pixel opening region can be defined by using the relay conductive film 80 as a light shielding film. .
[0107]
Furthermore, since the relay conductive film 80 is formed on the upper layer side of the insulating film 82 and the data line 6a is formed on the lower layer side of the insulating film 82, the relay conductive film 80 and the data line 6a may be short-circuited. Absent. Therefore, the relay conductive film 80 can be formed in a region sufficient to function as a light shielding film.
[0108]
[Other Embodiments]
In the above embodiment, since the relay conductive film 80 is made of a conductive light shielding film, various advantages can be obtained. However, if the relay conductive film 80 is not used as the light shielding film, the relay conductive film 80 may be used. May be composed of, for example, a conductive polysilicon film such as low-resistance doped polysilicon doped with phosphorus or the like, instead of a refractory metal silicide film. When such a conductive film is used, the relay conductive film 80 does not function as a light shielding film, but can sufficiently exhibit the function of increasing the storage capacity 70 and the inherent relay function of the barrier layer.
[0109]
The relay conductive film 80 preferably has a laminated structure of a silicide film of a refractory metal such as tungsten, tantalum, molybdenum, titanium, and vanadium and a conductive polysilicon film. In such a multi-layered conductive film, the conductive polysilicon film having a low electric resistance compensates for the disadvantage that the silicide film has a high electric resistance, and the conductive polysilicon film alone has a significantly low light shielding property. The silicide film compensates for this drawback. Therefore, the relay conductive film 80 can be formed of a conductive film having a large light shielding property and a low electrical resistance.
[0110]
Furthermore, regarding the overlapping state of the first contact hole 8a and the second contact hole 8b, in the above embodiment, as shown in FIG. 10A, the first contact hole 8a and the second contact hole 8b However, as shown in FIG. 10 (b), the first contact hole 8a and the second contact hole 8b having the same size are slightly shifted from each other and only partially overlap. It may be a configuration. Further, as shown in FIG. 10C, the region in which the small second contact hole 8b is completely included in the region in which the large first contact hole 8a is formed, and vice versa. In addition, as shown in FIG. 10D, the region where the small first contact hole 8a is completely included in the region where the large second contact hole 8b is formed may be used.
[0111]
Further, the planar shape of each contact hole may be a circle, a quadrangle, or other polygonal shapes, but the circle is particularly useful for preventing cracks in the interlayer insulating film around the contact hole. In order to obtain a good contact, it is preferable that wet etching is performed after dry etching to slightly taper these contact holes. Further, if a silicon thermal oxide film (silicon oxide film) and a silicon oxide film formed by a CVD method or the like are laminated on the thermal oxide film as an insulating film, if wet etching is performed, thermal oxidation is performed. Since the film has a slower etching rate than a CVD film or the like, it is possible to form a contact hole having a tapered structure with a large opening diameter on the upper layer side.
[0112]
[Overall configuration of electro-optical device]
The overall configuration of the liquid crystal device in each embodiment configured as described above will be described with reference to FIGS. FIG. 11 is a plan view of the TFT array substrate 10 as viewed from the counter substrate 20 side together with the components formed thereon, and FIG. 12 is a cross-sectional view taken along line HH ′ of FIG.
[0113]
In the liquid crystal device 100 shown in FIG. 11, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof, and on the opposite substrate 20 side in parallel with the inner side of the sealing material 52. A light shielding film 53 is provided as a frame that defines the periphery of the image display region made of the same or different material.
[0114]
In a region outside the sealing material 52, a data line driving circuit 101 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing and a mounting terminal 102 are provided along one side of the TFT array substrate 10. A scanning line driving circuit 104 for driving the scanning line 3a by supplying a scanning signal to the scanning line 3a at a predetermined timing is provided along two sides adjacent to the one side. Needless to say, if the delay of the scanning signal supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be provided on only one side. Further, the data line driving circuit 101 may be arranged on both sides along the side of the image display area. For example, the odd-numbered data lines 6a supply an image signal from a data line driving circuit arranged along one side of the image display area, and the even-numbered data lines extend along the opposite side of the image display area. Alternatively, an image signal may be supplied from a data line driving circuit arranged in this manner. If the data lines 6a are driven in a comb-like shape in this way, the area occupied by the data line driving circuit can be expanded, so that a complicated circuit can be configured.
[0115]
On the remaining side of the TFT array substrate 10, a plurality of wirings 105 are provided for connecting between the scanning line driving circuits 104 provided on both sides of the image display area. Further, at least one corner portion of the counter substrate 20 is provided with a conductive material 106 for electrical conduction between the TFT array substrate 10 and the counter substrate 20. As shown in FIG. 12, the counter substrate 20 having substantially the same contour as the sealing material 52 shown in FIG. 11 is fixed to the TFT array substrate 10 by the sealing material 52.
[0116]
On the TFT array substrate 10, in addition to the data line driving circuit 101, the scanning line driving circuit 104, etc., a sampling circuit that applies image signals to the plurality of data lines 6a at a predetermined timing, and a plurality of data lines 6a A precharge circuit that supplies a precharge signal of a predetermined voltage level in advance of the image signal, an inspection circuit for inspecting the quality, defects, etc. of the liquid crystal device during manufacture or at the time of shipment may be formed. According to the present embodiment, the light shielding film 23 on the counter substrate 20 can be omitted depending on the use of the liquid crystal device.
[0117]
In the liquid crystal device 100, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, a TFT array is mounted on a driving LSI mounted on a TAB (Tape Automated Bonding) substrate. You may make it connect electrically and mechanically via the anisotropic conductive film provided in the peripheral part of the board | substrate 10. FIG. Further, for example, a TN (Twisted Nematic) mode, a VA (Vertically Aligned) mode, and a PDLC (Polymer Dispersed Liquid Crystal) are respectively provided on the side on which the projection light of the counter substrate 20 enters and the side on which the outgoing light of the TFT array substrate 10 exits. ) Mode or the like, or a normally white mode / normally black mode, a polarizing film, a retardation film, a polarizing plate and the like are arranged in a predetermined direction.
[0118]
Since the liquid crystal device in each embodiment described above is applied to a color liquid crystal projector, three liquid crystal devices are used as RGB light valves, and each panel has a dichroic mirror for RGB color separation. The light of each color decomposed through the light is incident as projection light. Therefore, in each embodiment, the counter substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the counter substrate 20 together with the protective film in a predetermined region facing the pixel electrode 9a in the region where the light shielding film 23 is not formed. In this way, the liquid crystal device according to each embodiment can be applied to a color liquid crystal device such as a direct-view type or reflective color liquid crystal television other than the liquid crystal projector. Furthermore, a microlens may be formed on the counter substrate 20 so as to correspond to one pixel. Alternatively, it is also possible to form a color filter layer with a color resist or the like under the pixel electrodes 9 a facing RGB on the TFT array substrate 10. In this way, a bright liquid crystal device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that produces RGB colors by using interference of light may be formed by depositing several layers of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color liquid crystal device can be realized.
[0119]
In the liquid crystal device 100 in each of the embodiments described above, incident light is incident from the counter substrate 20 side as in the conventional case. However, incident light is incident from the TFT array substrate 10 side, and the counter substrate 20 side. You may make it radiate | emit from. In the case of such a configuration, a light shielding film is formed on the TFT array substrate 10 side on the lower layer side of the channel region 1a ′ of the semiconductor layer 1a and the source side LDD region 1b and the drain side LDD region 1c, What is necessary is just to prevent light from entering these regions. Further, conventionally, in order to prevent reflection on the back surface side of the TFT array substrate 10, it is necessary to separately arrange an antireflection AR (Anti Reflection) -coated polarizing plate or attach an AR film. However, if a light shielding film is formed between the back surface of the TFT array substrate 10 and at least the channel region 1a ′ of the semiconductor layer 1a and the source side LDD region 1b and the drain side LDD region 1c, It is not necessary to use an AR-coated polarizing plate or AR film, or to use a substrate in which the TFT array substrate 10 itself is subjected to AR treatment. Therefore, according to each embodiment, the material cost can be reduced, and it is very advantageous that the yield is not lowered due to dust, scratches, or the like when the polarizing plate is attached. In addition, since the light resistance is excellent, even when a bright light source is used or polarization conversion is performed by a polarization beam splitter to improve light use efficiency, image quality degradation such as crosstalk due to light does not occur.
[0120]
In addition, the switching element provided in each pixel has been described as a normal stagger type or coplanar type polysilicon TFT. However, other types of TFTs such as an inverted stagger type TFT and an amorphous silicon TFT are also used. Each embodiment is effective.
[0121]
[Application example to transmissive projection display]
FIG. 13 is a schematic configuration diagram of a projection display device using the transmissive electro-optical device 1 to which the present invention is applied.
[0122]
A projection type display device 1100 shown in FIG. 13 enlarges and projects a color image. The projection type display device 1100 prepares three liquid crystal modules including a transmission type electro-optical device 1, a polarizing plate, a retardation plate, and the like. Are used as transmission type light valves 100R, 100G, and 100B (light modulation means) for R (red), G (green), and B (blue). Therefore, no color filter is formed in the electro-optical device 1 used in this type of display device. In the projection display device 1100, when light is emitted from a lamp unit 1120 of a white light source such as a metal halide lamp, the light is output by three mirrors 1106 and two dichroic mirrors 1108 to three of R, G, and B. After the light components R, G, and B corresponding to the primary colors are separated, they are guided to the corresponding light valves 100R, 100G, and 100B, respectively. At this time, since the optical path of the blue light component B is long, the blue light component B is guided through a relay lens system 1121 including an incident lens 1122, a relay lens 1123, and an exit lens 1124 in order to prevent light loss. The light components R, G, and B corresponding to the three primary colors modulated by the light valves 100R, 100G, and 100B are incident on the dichroic prism 1112 (light combining unit) from three directions and are combined again, and then the projection lens. A color image is projected on a screen 1120 or the like via 1114 (projection optical system).
[0123]
【The invention's effect】
As described above, since the relay conductive film is used in the present invention, it is necessary to open two contact holes to electrically connect the drain region of the TFT and the pixel electrode. Each of the contact holes is formed at a position where at least a part thereof overlaps in plan view. Therefore, the contact hole for electrically connecting the drain region of the TFT and the pixel electrode only occupies substantially one area in the non-opening region. Therefore, even if the pixel electrode is electrically connected to the drain region of the TFT using the relay conductive film, the pixel aperture ratio does not decrease. In addition, the unevenness on the surface of the pixel electrode caused by the contact hole for electrically connecting the drain region of the TFT and the pixel electrode is formed only at one location. Even if a misalignment region is generated, the misalignment region is generated only at one location. Therefore, even if the periphery of the poor alignment region is covered with a light shielding film or the like on the counter substrate, the pixel opening region does not decrease.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit of various elements and wirings provided in each of a plurality of pixels formed in a matrix in an image display region of an active matrix liquid crystal device (electro-optical device).
FIG. 2 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films and the like are formed in the liquid crystal device according to the first embodiment of the present invention.
3 is a cross-sectional view taken along the line AA ′ of FIG.
4 is a process cross-sectional view illustrating a method for manufacturing the liquid crystal device illustrated in FIG. 2. FIG.
5 is a process cross-sectional view of each step performed following the step shown in FIG. 4 in the method for manufacturing the liquid crystal device shown in FIG. 2. FIG.
6 is a process cross-sectional view of each step performed following the step shown in FIG. 5 in the method for manufacturing the liquid crystal device shown in FIG. 2. FIG.
7 is a process cross-sectional view of each step performed following the step shown in FIG. 6 in the method for manufacturing the liquid crystal device shown in FIG. 2. FIG.
FIG. 8 is a cross-sectional view of a liquid crystal device according to a second embodiment of the present invention.
FIG. 9 is a cross-sectional view of a liquid crystal device according to a third embodiment of the present invention.
FIGS. 10A to 10D are explanatory views showing a planar positional relationship between a first contact hole and a second contact hole in a liquid crystal device to which the present invention is applied, respectively.
FIG. 11 is a plan view of a TFT array substrate used in a liquid crystal device, as viewed from the counter substrate side, together with the components formed thereon.
12 is a cross-sectional view taken along the line HH ′ of FIG. 11. FIG.
FIG. 13 is an explanatory diagram schematically showing a configuration of an optical system of a projection display device using a transmissive liquid crystal device.
FIG. 14 is a cross-sectional view of a conventional liquid crystal device.
FIG. 15 is a cross-sectional view of another conventional liquid crystal device.
FIG. 16 is a conceptual diagram illustrating the principle of photosynthesis in a multi-plate color projector.
[Explanation of symbols]
1a Semiconductor layer
1a 'channel region
1b Low concentration source region (source side LDD region)
1c Low concentration drain region (drain side LDD region)
1d high concentration source region
1e High concentration drain region
1f First storage capacitor electrode
2 Gate insulation film
3a Scan line
3b Capacitance line (second storage capacitor electrode)
4 First interlayer insulating film
5 Contact hole
6a Data line
7 Second interlayer insulating film
8a First contact hole
8b Second contact hole
9a Pixel electrode
10 TFT array substrate
12 Underlying insulating film
16, 22 Alignment film
20 Counter substrate
21 Counter electrode
22 Alignment film
23 Shading film
30 Pixel switching TFT
50 Liquid crystal layer
70 storage capacity
70a First storage capacity
70b Second storage capacity
80 Conductive film for relay
81, 82 Insulating film

Claims

A gate electrode facing a channel region of a thin film transistor for pixel switching via a gate insulating film on a substrate, a data line electrically connected to a source region of the thin film transistor, and an electrically connected to a drain region of the thin film transistor In the electro-optical device in which the pixel electrode formed is formed through an insulating film,
Between the drain region and the pixel electrode, and having a relay conductive film in contact with the drain region through a first contact hole of an insulating film interposed between the drain region and the pixel electrode , the relay conductive film is in contact with the pixel electrode through the second contact hole of the insulating film interposed between the layers of said relay conductive film as the pixel electrode,
The second contact hole is formed in a region overlapping at least part of the first contact hole on the substrate ,
The relay conductive film is formed in a layer between the data line and the gate electrode,
A storage capacitor in which a dielectric film is provided is formed between a capacitor electrode that is the same layer as the gate electrode and a conductive film that is extended from the relay conductive film in the same layer. Optical device.

2. The electro-optical device according to claim 1, wherein a storage capacitor electrode for forming a storage capacitor is formed on the substrate by a conductive film in the same layer as the relay conductive film.

3. The electro-optical device according to claim 2, wherein the conductive film for forming the relay conductive film and the storage capacitor electrode is formed of a conductive polysilicon film.

3. The pixel opening region according to claim 1, wherein the relay conductive film is formed of a light-shielding conductive film, and is formed on the substrate by a light-shielding conductive film that is the same layer as the relay conductive film. An electro-optical device, wherein a light shielding film that defines at least a part of the light shielding film is formed.

5. The electro-optical device according to claim 4, wherein the light-shielding conductive film forming the relay conductive film and the light-shielding film includes a layer made of a refractory metal silicide film.

5. The electro-optic according to claim 4, wherein the light-shielding conductive film forming the relay conductive film and the light-shielding film has a laminated structure of a refractory metal silicide film and a conductive polysilicon film. apparatus.

7. The electro-optical device according to claim 5, wherein the refractory metal is any one of tungsten, tantalum, molybdenum, titanium, and vanadium.

8. The electro-optic according to claim 1, wherein at least one of the first contact hole and the second contact hole has a tapered structure having a large opening diameter on the upper layer side. apparatus.

9. The method according to claim 1, wherein the first contact hole and the second contact hole are formed at a substantially central position of a region sandwiched between the adjacent data lines. Electro-optic device.

A projection type display device using the electro-optical device defined in any one of claims 1 to 9, wherein a light source, a light modulation unit that modulates light emitted from the light source by the electro-optical device, And a projection optical system that projects light modulated by the light modulation means.