JP4139530B2

JP4139530B2 - Electro-optical device and electronic apparatus

Info

Publication number: JP4139530B2
Application number: JP24656099A
Authority: JP
Inventors: 秀和加藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-08-31
Filing date: 1999-08-31
Publication date: 2008-08-27
Anticipated expiration: 2019-08-31
Also published as: JP2001075123A

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス駆動方式の電気光学装置及びその製造方法に関し、特にブラックマトリクスと呼ばれる遮光膜により画素開口部の少なくとも一部が規定される電気光学装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、薄膜トランジスタ（Thin Film Transistor:以下適宜、ＴＦＴと称す）などのスイッチング素子によるアクティブマトリクス駆動方式の電気光学装置においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板上に設けられている。各ＴＦＴは、走査線にゲート電極が接続され、データ線に半導体層のソース領域が接続され、画素電極に半導体層のドレイン領域が接続されている。ここで特に画素電極は、ＴＦＴや配線を構成する各種の層や当該画素電極を相互に絶縁するための層間絶縁膜上に設けられているため、層間絶縁膜に開孔されたコンタクトホールを介してＴＦＴを構成する半導体層のドレイン領域に接続されている。そして、ＴＦＴのゲート電極に走査線を介して走査信号が供給されると、ＴＦＴはオン状態とされ、半導体層のソース領域にデータ線を介して供給される画像信号が当該ＴＦＴのソース−ドレイン間を介して画素電極に供給される。このような画像信号の供給は、各ＴＦＴを介して画素電極毎に極めて短時間しか行われない。このため、極短時間だけオン状態とされたＴＦＴを介して供給される画像信号の電圧を、このオン状態とされた時間よりも遥かに長時間に亘って保持するために、各画素電極には液晶容量と並列に蓄積容量が形成されるのが一般的である。他方、この種の電気光学装置においては、ＴＦＴアレイ基板上に形成された半導体層から、画素スイッチング用ＴＦＴのソース領域及びドレイン領域並びにこれらの間にあるチャネル領域が構成される。画素電極は、積層構造をなす走査線、容量線、データ線等の配線及びこれらを相互に電気的絶縁するための複数の層間絶縁膜を介して、半導体層のドレイン領域と接続される必要がある。
【０００３】
ここで、ＴＦＴアレイ基板側から見て半導体層の上にゲート電極が設けられるトップゲート構造を有する正スタガ型又はコプレナー型のポリシリコンＴＦＴの場合などは特に、積層構造における半導体層から画素電極までの層間距離が例えば１０００ｎｍ程度又はそれ以上に長くなると、両者を電気的接続するためのコンタクトホールを開孔するのが困難となる。より具体的には、エッチングを深く行うにつれてエッチング精度が低下して、目標とする半導体層を突き抜けて開孔してしまう可能性が出て来るため、ドライエッチングのみで、このような深いコンタクトホールを開孔することが極めて困難となる。このため層間距離を小さくしようとすると、層間絶縁膜の下層や内部の構造に起因して層間絶縁膜の表面に凹凸が生じるという問題がある。層間絶縁膜表面に凹凸があると液晶層の配向不良が生じ、このためコントラストが低下するなど表示品質が低下するなどの問題となる。
【０００４】
そこで最近では、走査線上に形成される層間絶縁膜に対して、半導体層のソース領域に至るコンタクトホールを開孔してデータ線とソース領域との電気的接続をとる際に、半導体層のドレイン領域に至るコンタクトホールを開孔してこの層間絶縁膜上にデータ線と同一層からなるバリア層と称される中継用の導電層を形成しておき、その後、データ線及びこのバリア層上に形成された層間絶縁膜に対して、画素電極からこのバリア層に至るコンタクトホールを開孔する技術が開発されている。このようにデータ線と同一層からなるバリア層を中継して画素電極からドレイン領域への電気的接続をとるように構成すれば、画素電極から一挙に半導体層に至るコンタクトホールを開孔するよりも、コンタクトホールの開孔工程等が容易となり、各コンタクトホールの径も小さくて済む。
【０００５】
しかしながらこのようなバリア層などの導電層を形成する場合でも、形成した導電層に起因して層間絶縁膜の表面に凹凸が生じるという問題がある。層間絶縁膜表面に凹凸があると液晶層の配向不良が生じ、このためコントラストが低下するなど表示品質が低下するなどの問題となる。
【０００６】
このように電気光学装置には層間絶縁膜の下層や内部の構造に起因して層間絶縁膜の表面に凹凸が生じるという問題がある。層間絶縁膜表面に凹凸があると液晶層の配向不良が生じ、このためコントラストが低下するなど表示品質が低下するなどの問題となる。
【０００７】
【発明が解決しようとする課題】
この種の電気光学装置においては、表示画像の高品位化という一般的な要請が強く、このためには、画像表示領域の高精細化或いは画素ピッチの微細化及び高画素開口率化（即ち、各画素において、表示光が透過しない非画素開口領域に対する、表示光が透過する画素開口領域の比率を高めること）が極めて重要となる。
【０００８】
しかしながら、画素ピッチの微細化が進むと、電極サイズや配線幅、更にコンタクトホール径などには製造技術により本質的な微細化の限界があるため、相対的にこれらの配線や電極等が画像表示領域を占有する比率が高まるため、画素開口率が低くなってしまうという問題点がある。
【０００９】
更に、このように画素ピッチの微細化が進むと、限られた基板上領域に作り込まねばならない前述の蓄積容量を充分な大きさとすることが困難となる。ここで特に、前述したバリア層を用いる技術によれば、バリア層は、データ線と同一のＡｌ等からなる導電膜から構成されているため、当該バリア層の位置や材質に起因して、コンタクトホールを開孔する際の自由度に乏しく、また当該バリア層を例えば蓄積容量を増大させるといった中継機能以外の用途に用いることは極めて困難であり、特に微細化された積層構造内において各層を最大限に利用して装置構成の単純化や製造プロセスの効率化を図ることが出来ない。更に、この技術によれば、バリア層を構成するＡｌ膜と画素電極を構成するＩＴＯ膜が接触することにより化学反応が生じ、イオン化しやすいＡｌ膜が腐食する。これにより、バリア層と画素電極の間の電気的接続が損なわれるため、Ａｌ膜からなる第１のバリア層の他にＩＴＯ膜との間で良好な電気的接続が得られるＴｉ（チタン）膜等の高融点金属薄膜を第２のバリア層として用いる必要があり、層構造及びその製造プロセスの複雑化を招くという問題点も抱えている。
【００１０】
さらに例えばバリア層、データ線、ＴＦＴなどに起因して、層間絶縁膜に凹凸が生じると液晶層の配向不良が生じ、このためコントラストが低下するなど表示品質が低下するなどの問題となる。
【００１１】
本発明は上述の問題点に鑑みなされたものであり、層間絶縁膜に生じる凹凸に起因する表示品質の低下を防止することができ、高品位の画像表示が可能な電気光学装置を提供することを課題とする。
【００１２】
【課題を解決するための手段】
本発明の電気光学装置は上記課題を解決するために、基板と、前記基板上に配置された複数のスイッチング素子と、前記スイッチング素子に電気的に接続されたデータ線と、前記複数のスイッチング素子より上層に設けられ、当該複数のスイッチング素子に電気的に接続された複数の導電層と、前記複数の導電層と電気的に接続された複数の画素電極と、互いに隣接する前記画素電極の間隙、及び前記画素電極の端部と重なり合うように配置されるとともに、前記導電層と同一層に形成された島状の遮光膜と、前記画素電極の電圧を保持する蓄積容量を形成する容量電極とを備え、前記データ線、前記遮光膜及び前記容量電極は互いに重なるように配置され、前記遮光膜は、前記データ線と前記容量電極との間の層に形成されるとともに、コンタクトホールを介して前記容量電極に電気的に接続されていることを特徴とする。
【００１３】
本発明のこのような構成によれば、電気光学装置としての液晶装置に適用した場合に、データ線を挟んで隣り合う画素電極間領域に生じる液晶の配向不良を、遮光膜により隠すことができ、表示品位を向上させることができるという効果を有する。例えば、遮光膜は、不透明な高融点金属であるＴｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）及びＰｂ（鉛）のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。
【００１４】
また、本発明の電気光学装置は、基板と、前記基板上に配置されたスイッチング素子と、前記スイッチング素子に電気的に接続されたデータ線と、前記スイッチング素子より上層に設けられ、当該スイッチング素子に電気的に接続された導電層と、前記導電層と電気的に接続された画素電極と、前記データ線より下層において当該データ線と重なるように配置されるとともに、前記導電層と同一層に形成された島状の遮光膜とを具備することを特徴とする。
【００１５】
また、前記遮光膜の幅は、前記凹部の幅より広いことを特徴とする。このような構成とすることにより、凹部近傍で生じる液晶の配向不良を遮光膜により確実に隠すことができ、更に表示品位を向上させることができるという効果を有する。
【００１６】
また、前記半導体層と前記画素電極との間に介在し、前記半導体層と電気的に接続され且つ前記画素電極と電気的に接続された、前記遮光膜と同一膜からなる導電層とを更に具備することを特徴とする。このような構成によれば、画素電極と半導体層との間に導電層を設けることにより、画素電極と半導体層とを１つのコンタクトホールにより直接接続する場合と比べ、コンタクトホール形成時に半導体層を突き破ることを防止できるという効果を有する。更に、この導電層を遮光膜と同一膜で形成することにより製造工程を削減できる。また、導電層を半導体層と重なり合うように形成することにより、電気光学装置に入射する光が半導体層に入射しないためバリア層として、導電層を用いることができる。また、導電層と平面的に重なりあうように絶縁膜を介して別の導電層を配置することにより、蓄積容量を設けることもできる。
【００１７】
また、本発明の電子機器は上述の電気光学装置を有することを特徴とする。電子機器の形態は一例として、プロジェクタが挙げられる。
【００１８】
また、本発明の電気光学装置の製造方法は、基板上に複数のスイッチング素子を形成する工程と、前記スイッチング素子より上層に遮光膜及び該遮光膜と同一層からなる導電膜を形成する工程と、前記遮光膜上に第１絶縁膜を形成し、平坦化する工程と、前記第１絶縁膜上にデータ線を形成する工程と、前記データ線上に第２絶縁膜を形成する工程と、前記第２絶縁膜に形成されたコンタクトホール及び前記導電層を介して前記複数のスイッチング素子に電気的に接続されるように複数の画素電極を形成する工程とを有し、前記遮光膜は少なくとも互いに隣接する前記画素電極の間隙と重なるように島状に形成されてなることを特徴とする。
【００１９】
本発明では、データ線が第１絶縁膜の凹部内に埋め込まれるように形成してもよい。従って、たとえデータ線上に画素電極の端部が重なるように配置されたとしても、データ線が凹部に形成されているため、データ線が突出することを防ぎ、画素電極の端部はデータ線上でも凹凸を緩和させることができる。従って、本発明を液晶装置に適用した場合、画素電極の端部での液晶の配向不良を抑えることができる。また、遮光膜が凹部に対向して形成されているため、画素電極の端部の液晶の配向不良を遮光膜で隠すことができ、表示品位を向上させることができる。
【００２０】
また、本発明の電気光学装置の製造方法は、前記第１絶縁膜は、ＣＭＰ法（ケミカルメカニカルポリッシング法）により形成されてなることを特徴とする。
【００２１】
本発明のかかる構成によれば、第１絶縁膜はＣＭＰ法により平坦度の高い絶縁膜を形成することができる。
【００２２】
本発明の電気光学装置の製造方法は、前記遮光膜を、前記凹部の幅よりも広い幅で形成することを特徴とする。
【００２３】
本発明のかかる構成によれば、前記凹部の上に形成される画素電極の端部を遮光膜で覆うことができる。従って、たとえば本発明を液晶装置に適応した場合、端部の液晶の配向不良を遮光膜で覆うことが可能となり、表示品位を向上させることができる。
【００２４】
本発明の電気光学装置の製造方法は、前記第２絶縁膜を平坦化する工程を有することを特徴とする。
【００２５】
本発明のかかる構成によれば、第２絶縁膜も平坦化膜からなるため、その上に形成される画素電極をさらに平坦に形成することができ、画素電極の段差に起因する配向不良を抑えることができ、表示品位を向上させることができる。
【００２６】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにする。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２８】
（電気光学装置の第１実施形態）
本発明による電気光学装置の第１実施形態である液晶装置の構成について、図１から図５を参照して説明する。図１は、液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路であり、図２は、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図３は、図２のＡ−Ａ’断面図であり、図４は図２のＢ−Ｂ’断面図である。尚、図３、図４においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２９】
図１において、本実施形態における液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極９ａを制御するためのＴＦＴ３０がマトリクス状に複数形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、保持特性は更に改善され、コントラスト比の高い液晶装置が実現できる。
【００３０】
図２において、液晶装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５を介してポリシリコン膜等からなる半導体層１ａのうち後述のソース領域に電気的接続されており、画素電極９ａは、図中右上がりの斜線で示した領域に夫々形成されておりバッファとして機能する導電層８０（以下、バリア層と称す。）を中継して、第１コンタクトホール８ａ及び第２コンタクトホール８ｂを介して半導体層１ａのうち後述のドレイン領域に電気的接続されている。また、半導体層１ａのうちチャネル領域１ａ’（図中右下りの斜線の領域）に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａがゲート電極として対向配置されたＴＦＴ３０が設けられている。
【００３１】
容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中、上向き）に突出した突出部とを有する。
【００３２】
また、図中太線で示した領域には夫々、走査線３ａ、容量線３ｂ及びＴＦＴ３０の下側を通るように、第１遮光膜１１ａが設けられている。より具体的には図２において、第1遮光膜１１ａは夫々、走査線３ａに沿って縞状に形成されていると共に、データ線６ａと交差する箇所が図中下方に幅広に形成されており、この幅広の部分により各ＴＦＴのチャネル領域１ａ’をＴＦＴアレイ基板側から見て夫々覆う位置に設けられている。
【００３３】
そしてこの液晶装置は、隣接する画素電極９ａ間でデータ線６ａを覆うように第３遮光膜２４が配設されている。この第３遮光膜２４は、バリア層８０と同層から形成される。第３遮光膜２４及びバリア層の一部は蓄積容量用電極として機能する。
【００３４】
次に図３の断面図に示すように、液晶装置は、透明な一方の基板の一例を構成するＴＦＴアレイ基板１０と、これに対向配置される透明な他方の基板の一例を構成する対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性薄膜からなる。また配向膜１６は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００３５】
他方、対向基板２０には、その全面に渡って対向電極（共通電極）２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２２は、ポリイミド薄膜などの有機薄膜からなる。
【００３６】
ＴＦＴアレイ基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００３７】
対向基板２０には、更に図３に示すように、各画素の非開口領域に、ブラックマスク或いはブラックマトリクスと称される第２遮光膜２３を設けても良い。このため、対向基板２０の側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’やソース側ＬＤＤ領域１ｂ及びドレイン側ＬＤＤ領域１ｃに侵入することはない。更に、第２遮光膜２３は、コントラストの向上、カラーフィルタを形成した場合における色材の混色防止などの機能を有する。
【００３８】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材５２（図１３及び図１４参照）により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材（スペーサ）が混入されている。
【００３９】
更に図３に示すように、画素スイッチング用ＴＦＴ３０に各々対向する位置においてＴＦＴアレイ基板１０と各画素スイッチング用ＴＦＴ３０との間には、第１遮光膜１１ａが設けられている。第１遮光膜１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。このような材料から構成すれば、ＴＦＴアレイ基板１０上の第１遮光膜１１ａの形成工程の後に行われる画素スイッチング用ＴＦＴ３０の形成工程における高温処理により、第１遮光膜１１ａが破壊されたり溶融しないようにできる。第１遮光膜１１ａが形成されているので、ＴＦＴアレイ基板１０の側からの反射光（戻り光）等が光に対して励起しやすい画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’やソース側ＬＤＤ領域１ｂ、ドレイン側ＬＤＤ１ｃに入射する事態を未然に防ぐことができ、これに起因した光電流の発生により画素スイッチング用ＴＦＴ３０の特性が劣化することはない。
【００４０】
更に、第１遮光膜１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを第１遮光膜１１ａから電気的絶縁するために設けられるものである。更に、下地絶縁膜１２は、ＴＦＴアレイ基板１０の全面に形成されることにより、画素スイッチング用ＴＦＴ３０のための下地膜としての機能をも有する。即ち、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防止する機能を有する。
【００４１】
本実施形態では、半導体層１ａを高濃度ドレイン領域１ｅから延設して第１蓄積容量電極１ｆとし、これに対向する容量線３ｂの一部を第２蓄積容量電極とし、ゲート絶縁膜２を走査線３ａに対向する位置から延設してこれらの電極間に挟持された第１誘電体膜とすることにより、第１蓄積容量７０ａが構成されている。更に、この第２蓄積容量電極と対向するバリア層８０の一部を第３蓄積容量電極８０ｂとし、これらの電極間に第１層間絶縁膜８１を設ける。第１層間絶縁膜８１は第２誘電体膜としても機能し、第２蓄積容量７０ｂが形成されている。そして、これら第１及び第２蓄積容量７０ａ及び７０ｂが第１コンタクトホール８ａを介して並列接続されて蓄積容量７０が構成されている。バリア層８０は、容量線３ｂにほぼ沿って形成されている。
【００４２】
より詳細には、半導体層１ａの高濃度ドレイン領域１ｅが、データ線６ａ及び走査線３ａの下に延設されて画素スイッチング用ＴＦＴ３０を形成し、同じくデータ線６ａ及び走査線３ａに沿って伸びる容量線３ｂ部分に第１誘電体膜２を介して対向配置されて、第１蓄積容量電極１ｆとされる。特に第１誘電体膜２は、高温酸化等によりポリシリコン膜上に形成されるＴＦＴ３０のゲート絶縁膜２に他ならないので、薄く且つ高耐圧の絶縁膜とすることができ、第１蓄積容量７０ａは比較的小面積で大容量の蓄積容量として構成できる。また、第２誘電体膜８１も、ゲート絶縁膜２と同様に薄く形成することが可能なので、図２に示したように相隣接するデータ線間の領域を利用して、第２蓄積容量７０ｂは比較的小面積で大容量の蓄積容量として構成できる。従って、これら第１及び第２蓄積容量７０ａ及び７０ｂから立体的に構成される蓄積容量７０は、データ線６ａ下の領域や走査線３ａに沿って液晶のディスクリネーションが発生する領域（即ち、容量線３ｂが形成された領域）という画素開口領域を外れたスペースを有効に利用して、小面積で大容量の蓄積容量とされる。
【００４３】
図３において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つがバリア層８０を中継して接続されている。ソース領域１ｂ及び１ｄ並びにドレイン領域１ｃ及び１ｅは後述のように、半導体層１ａに対し、ｎ型又はｐ型のチャネルを形成するかに応じて所定濃度のｎ型用又はｐ型用のドーパントをドープすることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素のスイッチング素子である画素スイッチング用ＴＦＴ３０として用いられることが多い。本実施形態では特にデータ線６ａは、Ａｌ等の低抵抗な金属膜や金属シリサイド等の合金膜などの遮光性且つ導電性の薄膜から構成されている。また、バリア層８０及び第２誘電体膜（第１層間絶縁膜）８１の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５及びバリア層８０へ通じるコンタクトホール８ｂが各々形成された第２層間絶縁膜４が形成されている。この高濃度ソース領域１ｄへのコンタクトホール５を介して、データ線６ａは高濃度ソース領域１ｄに電気的接続されている。更に、データ線６ａ及び第２層間絶縁膜４の上には、バリア層８０へのコンタクトホール８ｂが形成された第３層間絶縁膜７が形成されている。このコンタクトホール８ｂを介して、画素電極９ａはバリア層８０に電気的接続されており、更にバリア層８０を中継してコンタクトホール８ａを介して高濃度ドレイン領域１ｅに電気的接続されている。前述の画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００４４】
画素スイッチング用ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を持ってよいし、ゲート電極３ａをマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。
【００４５】
図３、図４に示すように、本実施形態の液晶装置ではデータ線６ａは第２層間絶縁膜４と第３層間絶縁膜７との間に配設されている。この例では第２層間絶縁膜４は例えばＣＭＰ法（ケミカルメカニカルポリッシング法）などにより平坦化処理され、データ線６ａはこの平坦化された第２層間絶縁膜上に形成されている。第３層間絶縁膜７はこのデータ線６ａなどの導電層に起因して凹凸を有し、この凹凸上に配設される画素電極９ａ、配向膜１６も、第３層間絶縁膜７の形状に追随した凹凸を有している。例えば、配向膜１６の凹凸領域１６ｂおよびこの近傍領域は、ラビング不良となりやすく液晶層５０の配向不良が生じることになる。
【００４６】
本発明の液晶装置では、第３遮光膜２４は、この配向膜１６の凹凸領域１６ｂおよびこの近傍領域と対向するように配設されている。したがって本発明の液晶装置では、この領域に配設された画素電極や配向膜により液晶層に配向異常が生じたとしても、配向異常の部分は遮光膜により遮光することができる。すなわち液晶の配向不良領域が第３遮光膜２４に覆われるので、光抜けなどによるコントラストの低下を防止し、表示品質を向上することができる。また、第３遮光膜２４は、データ線に沿って島状に形成され、データ線６ａを挟んで隣り合う画素電極９ａ間領域に配置されている。そして、第３遮光膜２４の端部と画素電極９ａの端部とは平面的に重なりあうように配置される。更に、第３遮光膜２４はコンタクトホール８ｃにより容量線３ｂと電気的に接続され、第３遮光膜２４は、バリア層８０の一部が第３蓄積容量用電極８０ｂとして機能するのと同様に、第３蓄積容量電極として機能する。
【００４７】
なお第３遮光膜についても、例えば不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等の遮光性物質から構成するようにすればよい。
【００４８】
また、図２及び図３に示すように、本実施形態の液晶装置では、ＴＦＴアレイ基板１０上には、データ線６ａ及び走査線３ｂが第２層間絶縁膜４を介して立体的に相交差するように設けられている。そして、バリア層８０は、半導体層１ａと画素電極９ａとの間に介在しており、高濃度ドレイン領域１ｅと画素電極９ａとを第１及び第２コンタクトホール８ａ及び８ｂを経由して電気的接続する。
【００４９】
このため、画素電極９ａから半導体層１ａのドレイン領域まで一つのコンタクトホールを開孔する場合と比較して、第１及び第２コンタクトホール８ａ及び８ｂの径を夫々小さくできる。即ち、一つのコンタクトホールを開孔する場合には、エッチング時の選択比が低いとコンタクトホールを深く開孔する程エッチング精度は落ちるため、例えば５０ｎｍ程度の非常に薄い半導体層１ａにおける突き抜けを防止するためには、コンタクトホールの径を小さくできるドライエッチングを途中で停止して、最終的にウエットエッチングで半導体層１ａまで開孔するように工程を組まねばならない。或いは、ドライエッチングによる突き抜け防止用のポリシリコン膜を別途設けたりする必要が生じてしまうのである。
【００５０】
これに対して本実施形態では、画素電極９ａ及び高濃度ドレイン領域１ｅを２つの直列な第１及び第２コンタクトホール８ａ及び８ｂにより接続すればよいので、これら第１及び第２コンタクトホール８ａ及び８ｂを夫々、ドライエッチングにより開孔することが可能となるのである。或いは、少なくともウエットエッチングにより開孔する距離を短くすることが可能となるのである。但し、第１及び第２コンタクトホール８ａ及び８ｂに夫々、若干のテーパを付けるために、ドライエッチング後に敢えて比較的短時間のウエットエッチングを行うようにしてもよい。
【００５１】
以上のように本実施形態によれば、第１及び第２コンタクトホール８ａ及び８ｂの径を夫々小さくでき、第１コンタクトホール８ａにおけるバリア層８０の表面に形成される窪みや凹凸も小さくて済むので、その上方に位置する画素電極９ａの部分における平坦化が促進される。更に、第２コンタクトホール８ｂにおける画素電極９ａの表面に形成される窪みや凹凸も小さくて済むので、この画素電極９ａの部分における平坦化が促進される。これらの結果、画素電極９ａの表面の窪みや凹凸に起因する液晶層５０におけるディスクリネーション（配向不良）が低減され、最終的には当該液晶装置により高品位の画像表示が可能となる。例えば、バリア層８０と画素電極９ａとの間に介在する第２層間絶縁膜４及び第３層間絶縁膜１２の合計膜厚を数百ｎｍ程度に抑えておけば、上述した画素電極９ａの表面における窪みや凹凸に、より直接的に影響する第２コンタクトホール８ｂの径を非常に小さくできる。
【００５２】
尚、本実施形態では、バリア層８０は高融点金属膜やその合金膜から構成されているので、金属膜と層間絶縁膜とのエッチングにおける選択比が大きく異なるため、前述の如きドライエッチングによるバリア層８０の突き抜けの可能性は殆ど無い。
【００５３】
本実施形態では特に、バリア層８０を中央にして立体的に構成された蓄積容量７０における、第１誘電体膜２及び第２誘電体膜８１は、いずれも、立体的に相交差するデータ線６ａと走査線３ｂとの間に介在する第２層間絶縁膜４とは異なる誘電体膜である。
【００５４】
他方、バリア層８０の膜厚は、例えば５０ｎｍ以上５００ｎｍ以下程度とするのが好ましい。５０ｎｍ程度の厚みがあれば、製造プロセスにおける第２コンタクトホール８ｂの開孔時に突き抜ける可能性は低くなり、また５００ｎｍ程度であれば画素電極９ａの表面の凹凸は問題とならないか或いは比較的容易に平坦化可能だからである。
【００５５】
更に本実施形態では、このように第１層間絶縁膜（第２誘電体膜）８１を薄く形成することにより、第１コンタクトホール８ａの径を更に小さく出来るので、前述した第１コンタクトホール８ａにおけるバリア層８０の窪みや凹凸が更に小さくて済み、その上方に位置する画素電極９ａにおける平坦化が更に促進される。従って、画素電極９ａにおける窪みや凹凸に起因した液晶のディスクネーションが低減され、最終的には当該液晶装置により一層高品位の画像表示が可能となる。
【００５６】
尚、本実施形態の液晶装置の構成においても、従来同様に、走査線３ｂとデータ線６ａとの間に介在する第２層間絶縁膜４については、両配線間における寄生容量が問題とならない程度の厚み（例えば、８００ｎｍ程度の厚み）が必要とされる。
【００５７】
以上のように構成された本実施形態においては特に、縞状に形成された第１遮光膜１１ａは、走査線３ａ下に延設されて、定電位源又は大容量部分に電気的接続されてもよい。このように構成すれば、第１遮光膜１１ａに対向配置される画素スイッチング用ＴＦＴ３０に対し第１遮光膜１１ａの電位変動が悪影響を及ぼすことはない。この場合、定電位源としては、当該液晶装置を駆動するための周辺回路（例えば、走査線駆動回路、データ線駆動回路等）に供給される負電源、正電源等の定電位源、接地電源、対向電極２１に供給される定電位源等が挙げられる。
【００５８】
また、容量線３ｂと走査線３ａとは、同一のポリシリコン膜からなり、第１の蓄積容量７０ａの第１誘電体膜２と画素スイッチング用ＴＦＴ３０のゲート絶縁膜２とは、同一の高温酸化膜等からなり、第１蓄積容量電極１ｆと画素スイッチング用ＴＦＴ３０のチャネル形成領域１ａ’、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅ等とは、同一の半導体層１ａからなる。このため、ＴＦＴアレイ基板１０上に形成される積層構造を単純化でき、更に、後述の電気光学装置の製造方法において、同一の薄膜形成工程で容量線３ｂ及び走査線３ａを同時に形成でき、蓄積容量７０ａの第１誘電体膜及びゲート絶縁膜２を同時に形成できる。
【００５９】
本実施形態では特に、バリア層８０は、導電性の遮光膜からなる。従って、バリア層８０により、各画素開口領域を少なくとも部分的に規定することが可能となる。また、バリア層８０により、あるいは第３遮光膜２４との組み合わせで画素開口部を規定することにより、対向基板２０側の第２遮光膜を省略することも可能である。対向基板２０上の第２遮光膜２３ではなく、ＴＦＴアレイ基板１０上に内蔵遮光膜としてバリア層８０設ける構成は、製造プロセスにおけるＴＦＴアレイ基板１０と対向基板２０との位置ずれによって画素開口率の低下を招かない点で極めて有利である。
【００６０】
遮光膜からなるバリア層８０は、例えば、不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。このように構成すれば、バリア層８０形成工程の後に行われる高温処理により、バリア層８０が破壊されたり溶融しないようにできる。
【００６１】
更に、これらの高融点金属と画素電極９ａを構成するＩＴＯ膜とが接触しても高融点金属が腐食することはないため、第２コンタクトホール８ｂを介してバリア層８０及び画素電極９ａ間で良好なコンタクトがとれる。
【００６２】
また本実施形態では特に、遮光膜からなるバリア層８０は、図２に示すように、ＴＦＴアレイ基板１０上における平面形状が相隣接するデータ線６ａ間を走査線３ａに沿って伸び、各画素単位毎に島状に構成されている。これにより、遮光膜による応力の緩和を図ることができる。また、画素開口領域の走査線３ａに沿った辺の一部又は全部をバリア層８０により規定することも可能である。ここで具体的な回路設計に応じて走査線３ａ及びバリア層８０間の寄生容量が問題となる場合は、本実施形態のように、走査線３ａ上にはバリア層８０を設けることなく、容量線３ｂと画素電極９ａとが隣接する側における画素開口領域の走査線３ａに沿った辺をバリア層８０により規定するのが好ましい。或いは、具体的な回路設計に応じて走査線３ａ及びバリア層８０間の寄生容量が問題とならないのであれば、バリア層８０は、第２誘電体膜８１を介して走査線３ａに対向する位置にも形成されてよい。このように構成すれば、走査線３ａ及び容量線３ｂの両者を夫々少なくとも部分的に覆う遮光性のバリア層８０により、画素開口領域の走査線３ａに沿った辺のより多くの部分を規定することが可能となる。言い換えれば、このように構成する場合には、走査線３ａ及びバリア層８０の寄生容量が問題とならない程度に第２誘電体膜８１を厚く構成するのが好ましい。或いは、この寄生容量を小さく抑えるためには、バリア層８０により、走査線３ａを画素開口領域を規定するのに必要な領域だけ覆うのが好ましい。
【００６３】
尚、走査線３ａと画素電極９ａとが隣接する側（図２で下側）における画素開口領域の走査線３ａに沿った辺については、第１遮光膜１１ａや第２遮光膜２３により規定すればよい。また、画素開口領域のデータ線６ａに沿った辺については、Ａｌ等からなるデータ線６ａ或いは第１遮光膜１１ａや第２遮光膜２３により規定すればよい。
【００６４】
更に図２に示したようにデータ線６ａに沿って形成された島状の第３遮光膜２４の各端部と、画素電極９ａとは、平面的に見て若干重なるように構成するのが好ましい。このように構成すれば、両者間に入射光が透過するような隙間が生じないで済み、この部分における白抜け等の表示不良を防止できる。ここで、データ線６ａと、第３遮光膜２４と、バリア層８０と、第１遮光膜１１ａあるいは、データ線６ａとバリア層８０等の遮光性を有する膜により画素開口部を規定することが可能である。このような場合、対向基板２０に第２遮光膜２３を形成しなくて済むため、対向基板２０に第２遮光膜２３を形成する工程を削減することが可能である。さらに、対向基板２０とＴＦＴアレイ基板１０とのアライメントずれによる画素開口率の低下やばらつきを防ぐことができる。また、対向基板２０に第２遮光膜２３を設ける場合は、ＴＦＴアレイ基板１０とのアライメントずれを考慮して大きめに形成するが上述のようにデータ線６ａ、バリア層８０等のＴＦＴアレイ基板１０側に形成された遮光性の膜により画素開口部を規定するため、精度よく画素開口部を規定することができ、対向基板２０により画素開口部を決める場合に比べて開口率を向上させることができる。
【００６５】
以上説明したように本実施形態では特に、バリア層８０が導電性の遮光膜からなるため様々な利点が得られるが、バリア層８０を、高融点金属膜ではなく、低抵抗なドープドポリシリコン（例えば、リン等をドープしたポリシリコン）などの導電性のポリシリコン膜から構成してもよい。このように構成すれば、バリア層８０は、遮光膜としての機能は発揮しないが、蓄積容量７０を増加させる機能及びバリア層本来の中継機能は十分に発揮し得る。更に、第２層間絶縁膜４との間で熱等によるストレスが発生しにくくなるので、バリア層８０及びその周辺におけるクラック防止に役立つ。他方、画素開口領域を規定するための遮光については、第１遮光膜１１ａや第２遮光膜２３により別途行えばよい。
【００６６】
本実施形態では特に、第２図及び第３図に示されるように第１コンタクトホール８ａと第２コンタクトホール８ｂとは、ＴＦＴアレイ基板１０上における相異なった平面位置に開孔されている。従って、これら第１及び第２コンタクトホール８ａ及び８ｂが開孔された平面位置に発生する凹凸が、相重なって凹凸が増幅する事態を回避できる。よって、これらのコンタクトホールにおける良好なコンタクトが期待できる。
【００６７】
尚、コンタクトホール８ａ、８ｂ及び５の平面形状は、円形や四角形或いはその他の多角形状等でもよいが、円形は特にコンタクトホールの周囲の層間絶縁膜等におけるクラック防止に役立つ。そして、良好なコンタクトを得るために、ドライエッチング後にウエットエッチングを行って、これらのコンタクトホール８ａ、８ｂ及び５に夫々若干のテーパをつけることが好ましい。
【００６８】
（電気光学装置の第１実施形態における製造プロセス）
次に、以上のような構成を持つ実施形態における液晶装置の製造プロセスについて、図５から図８を参照して説明する。尚、図５から図８は各工程におけるＴＦＴアレイ基板側の各層を、図３と同様に図２のＡ−Ａ’断面に対応させて示す工程図である。
【００６９】
先ず図５の工程（１）に示すように、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ_２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前にＴＦＴアレイ基板１０を同じ温度かそれ以上の温度で熱処理しておく。そして、このように処理されたＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜１１を形成する。尚、遮光膜１１上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成しても良い。
【００７０】
次に工程（２）に示すように、該形成された遮光膜１１上にフォトリソグラフィにより第１遮光膜１１ａのパターン（図２参照）に対応するレジストマスクを形成し、該レジストマスクを介して遮光膜１１に対しエッチングを行うことにより、第１遮光膜１１ａを形成する。
【００７１】
次に工程（３）に示すように、第１遮光膜１１ａの上に、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。この下地絶縁膜１２の膜厚は、例えば、約５００〜２０００ｎｍとする。尚、ＴＦＴアレイ基板１０裏面からの戻り光が問題にならない場合は、第１遮光膜１１ａを形成する必要はない。
【００７２】
次に工程（４）に示すように、下地絶縁膜１２の上に、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜１を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。
【００７３】
尚、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜１を直接形成しても良い。或いは、減圧ＣＶＤ法等により堆積したポリシリコン膜にシリコンイオンを打ち込んで一旦非晶質化（アモルファス化）し、その後アニール処理等により再結晶化させてポリシリコン膜１を形成しても良い。
【００７４】
次に工程（５）に示すように、フォトリソグラフィ工程、エッチング工程等により、図２に示した如き第1蓄積容量電極１ｆを含む所定パターンを有する半導体層１ａを形成する。
【００７５】
次に工程（６）に示すように、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａと共に第１蓄積容量電極１ｆを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化することにより、約３０ｎｍの比較的薄い厚さの熱酸化シリコン膜２ａを形成し、更に工程（７）に示すように、減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる絶縁膜２ｂを約５０ｎｍの比較的薄い厚さに堆積し、熱酸化シリコン膜２ａ及び絶縁膜２ｂを含む多層構造を持つ画素スイッチング用ＴＦＴ３０のゲート絶縁膜２と共に蓄積容量形成用の第１誘電体膜２を同時に形成する。この結果、第１蓄積容量電極１ｆの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、ゲート絶縁膜２（第1誘電体膜）の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。このように高温熱酸化時間を短くすることにより、特に８インチ程度の大型基板を使用する場合に熱によるそりを防止することができる。但し、ポリシリコン膜１を熱酸化することのみにより、単一層構造を持つゲート絶縁膜２を形成してもよい。
【００７６】
次に工程（８）に示すように、フォトリソグラフィ工程、エッチング工程等によりレジスト層５００を第１蓄積容量電極１ｆとなる部分を除く半導体層１ａ上に形成した後、例えばＰイオンをドーズ量約３×１０^１２／ｃｍ^２でドープして、第1蓄積容量電極１ｆを低抵抗化しても良い。
【００７７】
次に工程（９）に示すように、レジスト層５００を除去した後、減圧ＣＶＤ法等によりポリシリコン膜３を堆積し、更にリン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。ポリシリコン膜３の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。
【００７８】
次に図６の工程（１０）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に容量線３ｂを形成する。走査線３ａ及び容量線３ｂは、高融点金属や金属シリサイド等の金属合金膜で形成しても良いし、ポリシリコン膜等と組み合わせた多層配線としても良い。
【００７９】
次に工程（１１）に示すように、図３に示した画素スイッチング用ＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａ（ゲート電極）をマスクとして、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０^１３／ｃｍ^２のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。この不純物のドープにより容量線３ｂ及び走査線３ａも低抵抗化される。
【００８０】
次に工程（１２）に示すように、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジスト層６００を走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０^１５／ｃｍ^２のドーズ量にて）ドープする。尚、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより容量線３ｂ及び走査線３ａも更に低抵抗化される。
【００８１】
尚、これらのＴＦＴ３０の素子形成工程と並行して、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴから構成される相補型構造を持つデータ線駆動回路、走査線駆動回路等の周辺回路をＴＦＴアレイ基板１０上の周辺部に形成してもよい。このように、本実施形態において画素スイッチング用ＴＦＴ３０を構成する半導体層１ａをポリシリコンで形成すれば、画素スイッチング用ＴＦＴ３０の形成時にほぼ同一工程で、周辺回路を形成することができ、製造上有利である。
【００８２】
次に工程（１３）に示すように、レジスト層６００を除去した後、容量線３ｂ及び走査線３ａ並びにゲート絶縁膜２（第１誘電体膜）上に、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる第１層間絶縁膜８１を１０ｎｍ以上２００ｎｍ以下の比較的薄い厚さに堆積する。但し、前述のように、第１層間絶縁膜８１は、多層膜から構成してもよいし、一般にＴＦＴのゲート絶縁膜を形成するのに用いられる各種の公知技術により、第１層間絶縁膜８１を形成可能である。第１層間絶縁膜８１の場合には、第２層間絶縁膜４の場合のように余り薄くするとデータ線６ａ及び走査線３ａ間の寄生容量が大きくなってしまうことはなく、またＴＦＴ３０におけるゲート絶縁膜２のように余り薄く構成するとトンネル効果等の特異現象が発生することもない。また、第１層間絶縁膜８１は、第２蓄積容量電極３ｂとバリア層８０の間で、第２誘電体膜として機能する。そして、第２誘電体膜８１を薄くする程、第２蓄積容量７０ｂは大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、ゲート絶縁膜２よりも薄い５０ｎｍ以下の厚みを持つ極薄い絶縁膜となるように第２誘電体膜８１を形成すると本実施形態の効果を増大させることができる。
【００８３】
次に工程（１４）に示すように、バリア層８０と高濃度ドレイン領域１ｅとを電気的接続するためのコンタクトホール８ａ、遮光膜２４と容量線３ｂとを電気的に接続するためのコンタクトホール８ｃを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。このようなドライエッチングは、指向性が高いため、小さな径のコンタクトホール８ａを開孔可能である。或いは、コンタクトホール８ａが半導体層１ａを突き抜けるのを防止するのに有利なウエットエッチングを併用してもよい。このウエットエッチングは、コンタクトホール８ａに対し、より良好なコンタクトをとるためのテーパを付与する観点からも有効である。
【００８４】
次に工程（１５）に示すように、第１層間絶縁膜８１及びコンタクトホール８ａ、８ｃを介して覗く高濃度ドレイン領域１ｅの全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜をスパッタ処理により堆積して、５０〜５００ｎｍ程度の膜厚の導電膜８０’を形成する。５０ｎｍ程度の厚みがあれば、後に第２コンタクトホール８ｂを開孔する時に突き抜ける可能性は殆どない。尚、この導電膜８０’上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成しても良い。また、導電膜８０’は応力緩和のためにドープトポリシリコン膜等を用いても良い。
【００８５】
次に図７の工程（１６）に示すように、該形成された導電膜８０’上にフォトリソグラフィによりバリア層８０及び遮光膜２４のパターン（図２参照）に対応するレジストマスクを形成し、該レジストマスクを介して導電膜８０’に対しエッチングを行うことにより、第３蓄積容量電極８０ｂを含むバリア層８０及び第３蓄積容量電極としても機能する遮光膜２４を形成する。
【００８６】
次に工程（１７）に示すように、第１層間絶縁膜８１及びバリア層８０を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成し、例えばＣＭＰ法などにより表面を平坦化処理する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましい。第２層間絶縁膜４の膜厚が５００ｎｍ以上あれば、データ線６ａ及び走査線３ａ間における寄生容量は余り又は殆ど問題とならない。
【００８７】
次に工程（１８）の段階で、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約１０００℃のアニール処理を２０分程度行った後、データ線６ａに対するコンタクトホール５を開孔する。また、走査線３ａや容量線３ｂを基板周辺領域において図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔することができる。
【００８８】
次に、工程（１９）に示すように、第２層間絶縁膜４の上に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。
【００８９】
次に工程（２０）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【００９０】
次に図８の工程（２１）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましい。
【００９１】
次に工程（２２）に示すように、画素電極９ａとバリア層８０とを電気的接続するためのコンタクトホール８ｂを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。また、テーパ状にするためにウェットエッチングを用いても良い。
【００９２】
次に工程（２３）に示すように、第３層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積し、更に工程（２４）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【００９３】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図３参照）が形成される。
【００９４】
他方、図３に示した対向基板２０については、ガラス基板等が先ず用意され、第２遮光膜２３及び額縁としての第４遮光膜５３（図１３及び図１４参照）が、例えば金属クロムをスパッタした後、フォトリソグラフィ工程、エッチング工程を経て形成される。尚、これらの第２及び第４遮光膜は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。尚、ＴＦＴアレイ基板１０上で、データ線６ａ、バリア層８０、第１遮光膜１１ａ等で遮光領域を規定すれば、対向基板２０上の第２遮光膜２３や第４遮光膜を省くことができる。
【００９５】
その後、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２（図３参照）が形成される。
【００９６】
このとき、例えば、走査線３ａ、容量線３ｂ上に対応して形成される配向膜１６の凹凸領域１６ｂおよびこの近傍領域は、ラビング不良となりやすく液晶層５０の配向不良が生じることになる。本発明の液晶装置では。第３遮光膜２４は、この配向膜１６の第２の領域（凹凸領域１６ｂおよびこの近傍領域）と対向するようにパターニングされている。したがって本発明の液晶装置では、この領域に配設された画素電極や配向膜により液晶層に配向異常が生じたとしても、配向異常の部分は遮光膜により遮光することができ、光抜けなどによるコントラストの低下を防止し、表示品質を向上することができる。特に、第３遮光膜２４は、データ線６ａに沿って形成されるとともに、画素電極の端部に重なるように配置されているため、画素電極の端部の段差を第３遮光膜２４で覆うことが可能となり、段差に起因する配向不良を第３遮光膜２４で隠すことが可能である。
【００９７】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するようにシール材５２（図１３及び図１４参照）により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【００９８】
（電気光学装置の第２実施形態）
本発明による電気光学装置の第２実施形態である液晶装置の構成について、図９、図１０を参照して説明する。液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路であり、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図については第１実施形態と同様である（図１、図２参照）。
【００９９】
第２実施形態では、走査線３ａ、容量線３ｂが第２層間絶縁膜４上でなく、ＣＭＰ法等により形成された平坦化膜からなる第２層間絶縁膜４に凹部としての溝（トレンチ）に形成されている点が第１実施例と異なっている。以下、第１実施形態と異なる構成についてのみ説明し、第１実施形態と同様の構成については説明を省略する。
【０１００】
図９は、図２のＡ−Ａ’断面図であり、図１０は図２のＢ−Ｂ’断面図である。尚、図９、図１０においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【０１０１】
図９、図１０の断面図に示すように、データ線６ａは第２層間絶縁膜４と第３層間絶縁膜７との間に配設されている。この例では第２層間絶縁膜４の表面は、データ線６ａに沿った形状に溝が形成され、データ線６ａはこの溝内に配置されている。第３層間絶縁膜７はこの溝の端部領域に起因して凹凸を有し、この凹凸上に配設される画素電極９ａ、配向膜１６も、第３層間絶縁膜７の形状に追随した凹凸を有している。例えば、配向膜１６の凹領域１６ｃおよびこの近傍領域は、ラビング不良となりやすく液晶層５０の配向不良が生じることになる。
【０１０２】
本発明の液晶装置では、第３遮光膜２４は、この配向膜１６の凹領域１６ｃ及びこの近傍領域）と対向するように配設され、更に、データ線６ａを境に隣り合う画素電極９ａのそれぞれの端部と重なっている。したがって本発明の液晶装置では、この領域に配設された画素電極や配向膜により液晶層に配向異常が生じたとしても、配向異常の部分は遮光膜により遮光することができる。すなわち液晶の配向不良領域が第３遮光膜２４に覆われるので、光抜けなどによるコントラストの低下を防止し、表示品質を向上することができる。更に、本実施形態においては、データ線６ａが溝内に形成されるため、第３層間絶縁膜７の表面の凹凸の割合を低減し、配向不良の発生を第１実施形態と比較し、更に低減することができる。
【０１０３】
（電気光学装置の第２実施形態における製造プロセス）
次に、以上のような構成を持つ実施形態における液晶装置の製造プロセスについて、図１１、図１２を参照して説明する。尚、第１実施形態と同じ製造プロセス部分の図及び説明については一部省略する。図１１、図１２は各工程におけるＴＦＴアレイ基板側の各層を、図９と同様に図２のＡ−Ａ’断面に対応させて示す工程図である。
【０１０４】
上述の第１実施形態の製造プロセス図５（１）〜図７（１６）の同様の工程を経て、第３遮光膜２４及びバリア層８０まで形成された図１１（１６）に示す基板を製造する。
【０１０５】
次に工程（１７）に示すように、第３遮光膜２４及びバリア層８０を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成し、例えばＣＭＰ法などにより表面を平坦化処理する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましい。第２層間絶縁膜４の膜厚が５００ｎｍ以上あれば、データ線６ａ及び走査線３ａ間における寄生容量は余り又は殆ど問題とならない。
【０１０６】
次に工程（１８）の段階で、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約１０００℃のアニール処理を２０分程度行った後、データ線６ａに対するコンタクトホール５を開孔する。また、走査線３ａや容量線３ｂを基板周辺領域において図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔することができる。また、走査線３ａや容量線３ｂを配設するための溝もフォトエッチングプロセスにより形成しておく。
【０１０７】
次に、工程（１９）に示すように、第２層間絶縁膜４に配設した溝（トレンチ）に、スパッタリング等により、あるいは遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。
【０１０８】
次に工程（２０）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【０１０９】
次に図１４の工程（２１）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましい。
【０１１０】
次に工程（２２）に示すように、画素電極９ａとバリア層８０とを電気的接続するためのコンタクトホール８ｂを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。また、テーパ状にするためにウェットエッチングを用いても良い。
【０１１１】
次に工程（２３）に示すように、第３層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積し、更に工程（２４）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【０１１２】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図９参照）が形成される。
【０１１３】
（電気光学装置の全体構成）
以上のように構成された各実施形態における液晶装置の全体構成を図１３及び図１５を参照して説明する。尚、図１３は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１４は、図１３のＨ−Ｈ’断面図である。
【０１１４】
図１３において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、例えば第２遮光膜２３と同じ或いは異なる材料から成る画像表示領域の周辺を規定する額縁としての第４遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１及び実装端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、図１４に示すように、図１３に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。尚、ＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。尚、本実施の形態によれば、対向基板２０上の第２遮光膜２３はＴＦＴアレイ基板１０の遮光領域よりも小さく形成すれば良い。また、液晶装置の用途により、第２遮光膜２３は容易に取り除くことができる。
【０１１５】
以上図１から図１４を参照して説明した各実施形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated Bonding)基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ(Vertically Aligned)モード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１１６】
以上説明した各実施形態における液晶装置は、カラー液晶プロジェクタに適用されるため、３枚の液晶装置がＲ（赤）Ｇ（緑）Ｂ（青）用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、第２遮光膜２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施形態における液晶装置を適用できる。更に、対向基板２０上に１画素1個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー液晶装置が実現できる。
【０１１７】
以上説明した各実施形態における液晶装置では、従来と同様に入射光を対向基板２０の側から入射することとしたが、第１遮光膜１１ａを設けているので、ＴＦＴアレイ基板１０の側から入射光を入射し、対向基板２０の側から出射するようにしても良い。即ち、このように液晶装置を液晶プロジェクタに取り付けても、半導体層１ａのチャネル領域１ａ’及びソース側ＬＤＤ領域１ｂ、ドレイン側ＬＤＤ領域１ｃに光が入射することを防ぐことが出来、高画質の画像を表示することが可能である。ここで、従来は、ＴＦＴアレイ基板１０の裏面側での反射を防止するために、反射防止用のＡＲ（Anti Reflection)被膜された偏光板を別途配置したり、ＡＲフィルムを貼り付ける必要があったが、各実施形態では、ＴＦＴアレイ基板１０の表面と半導体層１ａの少なくともチャネル領域１ａ’及びソース側ＬＤＤ領域１ｂ、ドレイン側ＬＤＤ領域１ｃとの間に第１遮光膜１１ａが形成されているため、このようなＡＲ被膜された偏光板やＡＲフィルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ処理した基板を使用する必要が無くなる。従って、各実施形態によれば、材料コストを削減でき、また偏光板貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。
【０１１８】
また、各画素に設けられるスイッチング素子としては、正スタガ型又はコプラナー型のポリシリコンＴＦＴであるとして説明したが、逆スタガ型のＴＦＴやアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに対しても、各実施形態は有効である。
【０１１９】
（電子機器）
次に、以上詳細に説明した液晶装置１００を備えた電子機器の実施の形態について図１５から図１７を参照して説明する。
【０１２０】
先ず図１５に、このように液晶装置１００を備えた電子機器の概略構成を示す。
【０１２１】
図１５において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、シリアル−パラレル変換回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に駆動回路１００４に出力する。駆動回路１００４は、液晶装置１００を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。尚、液晶装置１００を構成するＴＦＴアレイ基板の上に、駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。
【０１２２】
次に図１６から図１７に、このように構成された電子機器の具体例を各々示す。
【０１２３】
図１６において、電子機器の一例たる液晶プロジェクタ１１００は、上述した駆動回路１００４がＴＦＴアレイ基板上に搭載された液晶装置１００を含む液晶表示モジュールを３個用意し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに各々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより各々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１２４】
図１７において、電子機器の他の例たるマルチメディア対応のラップトップ型のパーソナルコンピュータ（ＰＣ）１２００は、上述した液晶装置１００がトップカバーケース内に設けられており、更にＣＰＵ、メモリ、モデム等を収容すると共にキーボード１２０２が組み込まれた本体１２０４を備えている。
【０１２５】
以上図１６から図１７を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、エンジニアリング・ワークステーション（ＥＷＳ）、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが図１５に示した電子機器の例として挙げられる。
【０１２６】
以上説明したように、本実施の形態によれば、製造効率が高く高品位の画像表示が可能な液晶装置を備えた各種の電子機器を実現できる。
【図面の簡単な説明】
【図１】電気光学装置の第１実施形態である液晶装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図２】第１実施形態の液晶装置におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】図２のＢ−Ｂ’断面図である。
【図５】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その１）である。
【図６】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その２）である。
【図７】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その３）である。
【図８】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その４）である。
【図９】図２のＡ−Ａ’断面図である。
【図１０】図２のＢ−Ｂ’断面図である。
【図１１】第２実施形態の液晶装置の製造プロセスを順を追って示す工程図（その１）である。
【図１２】第２実施形態の液晶装置の製造プロセスを順を追って示す工程図（その２）である。
【図１３】各実施形態の液晶装置におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１４】図１３のＨ−Ｈ’断面図である。
【図１５】本発明による電子機器の実施の形態の概略構成を示すブロック図である。
【図１６】電子機器の一例として液晶プロジェクタを示す断面図である。
【図１７】電子機器の他の例としてのパーソナルコンピュータを示す正面図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域（ソース側ＬＤＤ領域）
１ｃ…低濃度ドレイン領域（ドレイン側ＬＤＤ領域）
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
１ｆ…第１蓄積容量電極
２…ゲート絶縁膜（第１誘電体膜）
３ａ…走査線
３ｂ…容量線（第２蓄積容量電極）
４…第２層間絶縁膜
５…コンタクトホール
６ａ…データ線
７…第３層間絶縁膜
８ａ…第１コンタクトホール
８ｂ…第２コンタクトホール
９ａ…画素電極
１０…ＴＦＴアレイ基板
１１ａ、１１ｂ…第１遮光膜
１２…下地絶縁膜
１５…コンタクトホール
１６…配向膜
１６ｂ…配向膜（配向不良領域）
１６ｃ…配向膜（配向不良領域）
２０…対向基板
２１…対向電極
２２…配向膜
２３…第２遮光膜
２４…第３遮光膜
３０…画素スイッチング用ＴＦＴ
５０…液晶層
５２…シール材
５３…第４遮光膜
７０…蓄積容量
７０ａ…第１蓄積容量
７０ｂ…第２蓄積容量
８０…バリア層
８１…第１層間絶縁膜（第２誘電体膜）
１０１…データ線駆動回路
１０４…走査線駆動回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix driving type electro-optical device and a manufacturing method thereof, and more particularly to an electro-optical device in which at least a part of a pixel opening is defined by a light shielding film called a black matrix and a manufacturing method thereof.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in an active matrix drive type electro-optical device using a switching element such as a thin film transistor (hereinafter referred to as a TFT), a large number of scanning lines and data lines arranged vertically and horizontally and their intersections are arranged. Correspondingly, a large number of TFTs are provided on the TFT array substrate. In each TFT, the gate electrode is connected to the scanning line, the source region of the semiconductor layer is connected to the data line, and the drain region of the semiconductor layer is connected to the pixel electrode. Here, in particular, the pixel electrode is provided on various layers constituting the TFT and wiring and on the interlayer insulating film for insulating the pixel electrode from each other. Therefore, the pixel electrode is interposed through a contact hole opened in the interlayer insulating film. Connected to the drain region of the semiconductor layer constituting the TFT. When the scanning signal is supplied to the gate electrode of the TFT via the scanning line, the TFT is turned on, and the image signal supplied to the source region of the semiconductor layer via the data line is supplied to the source-drain of the TFT. It is supplied to the pixel electrode through the gap. Such an image signal is supplied for only a very short time for each pixel electrode through each TFT. For this reason, in order to hold the voltage of the image signal supplied through the TFT that is turned on for only a very short time for a much longer time than the time that is turned on, each pixel electrode has In general, a storage capacitor is formed in parallel with a liquid crystal capacitor. On the other hand, in this type of electro-optical device, a source region and a drain region of a pixel switching TFT and a channel region therebetween are formed from a semiconductor layer formed on the TFT array substrate. The pixel electrode needs to be connected to the drain region of the semiconductor layer through wirings such as a scanning line, a capacitor line, and a data line having a laminated structure and a plurality of interlayer insulating films for electrically insulating them from each other. is there.
[0003]
Here, especially in the case of a positive stagger type or coplanar type polysilicon TFT having a top gate structure in which a gate electrode is provided on a semiconductor layer as viewed from the TFT array substrate side, from the semiconductor layer to the pixel electrode in the laminated structure. If the interlayer distance becomes longer, for example, about 1000 nm or more, it becomes difficult to form a contact hole for electrically connecting the two. More specifically, as the etching depth increases, the etching accuracy decreases, and there is a possibility that the target semiconductor layer may be penetrated and opened. Therefore, such a deep contact hole can be obtained only by dry etching. It is extremely difficult to open the holes. For this reason, when it is attempted to reduce the interlayer distance, there is a problem that the surface of the interlayer insulating film becomes uneven due to the lower layer of the interlayer insulating film and the internal structure. If there are irregularities on the surface of the interlayer insulating film, the alignment of the liquid crystal layer will be poor, and this will cause problems such as a reduction in display quality such as a reduction in contrast.
[0004]
Therefore, recently, when the interlayer insulating film formed on the scanning line is opened with a contact hole reaching the source region of the semiconductor layer to establish electrical connection between the data line and the source region, the drain of the semiconductor layer is formed. A contact hole reaching the region is opened and a relay conductive layer called a barrier layer made of the same layer as the data line is formed on the interlayer insulating film, and then the data line and the barrier layer are formed on the data line and the barrier layer. A technique has been developed for opening a contact hole from the pixel electrode to the barrier layer in the formed interlayer insulating film. In this way, if the barrier layer made of the same layer as the data line is relayed to establish an electrical connection from the pixel electrode to the drain region, a contact hole from the pixel electrode to the semiconductor layer is opened at once. However, the contact hole opening process is facilitated, and the diameter of each contact hole can be reduced.
[0005]
However, even when such a conductive layer such as a barrier layer is formed, there is a problem that unevenness occurs on the surface of the interlayer insulating film due to the formed conductive layer. If there are irregularities on the surface of the interlayer insulating film, the alignment of the liquid crystal layer will be poor, and this will cause problems such as a reduction in display quality such as a reduction in contrast.
[0006]
As described above, the electro-optical device has a problem that unevenness is generated on the surface of the interlayer insulating film due to the lower layer and the internal structure of the interlayer insulating film. If there are irregularities on the surface of the interlayer insulating film, the alignment of the liquid crystal layer will be poor, and this will cause problems such as a reduction in display quality such as a reduction in contrast.
[0007]
[Problems to be solved by the invention]
In this type of electro-optical device, there is a strong general demand for high-quality display images. To this end, high-definition of the image display area or finer pixel pitch and higher pixel aperture ratio (that is, higher pixel aperture ratio) In each pixel, it is extremely important to increase the ratio of the pixel opening area through which the display light is transmitted to the non-pixel opening area through which the display light is not transmitted.
[0008]
However, as the pixel pitch becomes finer, the electrode size, wiring width, and contact hole diameter, etc., have inherent miniaturization limitations due to manufacturing technology. Since the ratio of occupying the region is increased, there is a problem that the pixel aperture ratio is lowered.
[0009]
Furthermore, when the pixel pitch is miniaturized as described above, it becomes difficult to make the above-described storage capacity that must be built in a limited area on the substrate sufficiently large. Here, in particular, according to the technique using the barrier layer described above, the barrier layer is made of the same conductive film made of Al or the like as the data line. Therefore, the contact is caused by the position and material of the barrier layer. The degree of freedom when opening holes is poor, and it is extremely difficult to use the barrier layer for applications other than the relay function, for example, to increase the storage capacity. Therefore, it is impossible to simplify the device configuration and increase the efficiency of the manufacturing process. Furthermore, according to this technique, when the Al film constituting the barrier layer and the ITO film constituting the pixel electrode come into contact with each other, a chemical reaction occurs, and the easily ionized Al film is corroded. Thereby, since the electrical connection between the barrier layer and the pixel electrode is impaired, a Ti (titanium) film that can provide a good electrical connection with the ITO film in addition to the first barrier layer made of the Al film. It is necessary to use a refractory metal thin film such as the second barrier layer, and there is a problem that the layer structure and the manufacturing process thereof are complicated.
[0010]
Further, when unevenness occurs in the interlayer insulating film due to, for example, a barrier layer, a data line, a TFT, or the like, a liquid crystal layer alignment failure occurs, which causes a problem such as a reduction in display quality such as a decrease in contrast.
[0011]
The present invention has been made in view of the above-described problems, and provides an electro-optical device capable of preventing a deterioration in display quality due to unevenness generated in an interlayer insulating film and capable of displaying a high-quality image. Is an issue.
[0012]
[Means for Solving the Problems]
In order to solve the above problems, an electro-optical device according to an aspect of the invention includes a substrate, a plurality of switching elements disposed on the substrate, a data line electrically connected to the switching elements, and the plurality of switching elements. A plurality of conductive layers provided in a higher layer and electrically connected to the plurality of switching elements, a plurality of pixel electrodes electrically connected to the plurality of conductive layers, and a gap between the pixel electrodes adjacent to each other And an island-shaped light-shielding film formed on the same layer as the conductive layer, and a capacitor electrode forming a storage capacitor for holding the voltage of the pixel electrode The data line, the light shielding film, and the capacitor electrode are arranged so as to overlap each other, and the light shielding film is formed in a layer between the data line and the capacitor electrode. Characterized in that it is electrically connected to the capacitor electrode through a contact hole.
[0013]
According to such a configuration of the present invention, when applied to a liquid crystal device as an electro-optical device, it is possible to hide a liquid crystal alignment defect that occurs in a region between adjacent pixel electrodes across a data line by a light shielding film. The display quality can be improved. For example, the light shielding film includes at least one of Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum), and Pb (lead), which are opaque high melting point metals. , Metal simple substance, alloy, metal silicide and the like.
[0014]
The electro-optical device of the present invention includes a substrate, a switching element disposed on the substrate, a data line electrically connected to the switching element, and an upper layer above the switching element. A conductive layer electrically connected to the conductive layer; a pixel electrode electrically connected to the conductive layer; and a data layer disposed below the data line so as to overlap the data line, and in the same layer as the conductive layer. And an island-shaped light-shielding film formed.
[0015]
The width of the light-shielding film is wider than the width of the recess. By adopting such a configuration, it is possible to reliably hide a liquid crystal alignment defect occurring in the vicinity of the recess by the light shielding film, and to further improve display quality.
[0016]
A conductive layer that is interposed between the semiconductor layer and the pixel electrode, is electrically connected to the semiconductor layer and is electrically connected to the pixel electrode; It is characterized by comprising. According to such a configuration, by providing a conductive layer between the pixel electrode and the semiconductor layer, the semiconductor layer can be formed at the time of forming the contact hole, compared to the case where the pixel electrode and the semiconductor layer are directly connected by one contact hole. This has the effect of preventing breakthrough. Further, the manufacturing process can be reduced by forming the conductive layer with the same film as the light shielding film. Further, by forming the conductive layer so as to overlap the semiconductor layer, light incident on the electro-optical device does not enter the semiconductor layer, so that the conductive layer can be used as the barrier layer. In addition, a storage capacitor can be provided by disposing another conductive layer through an insulating film so as to overlap the conductive layer in a plan view.
[0017]
According to another aspect of the invention, there is provided an electronic apparatus including the above-described electro-optical device. As an example of the form of the electronic device, a projector can be given.
[0018]
The method of manufacturing the electro-optical device of the present invention includes a step of forming a plurality of switching elements on a substrate, a step of forming a light shielding film and a conductive film made of the same layer as the light shielding film above the switching elements, Forming a first insulating film on the light shielding film and planarizing; forming a data line on the first insulating film; forming a second insulating film on the data line; Forming a plurality of pixel electrodes so as to be electrically connected to the plurality of switching elements through the contact hole formed in the second insulating film and the conductive layer, and the light shielding films are at least mutually connected It is formed in an island shape so as to overlap a gap between adjacent pixel electrodes.
[0019]
In the present invention, the data line may be formed so as to be embedded in the recess of the first insulating film. Therefore, even if the end of the pixel electrode is arranged so as to overlap the data line, the data line is formed in the recess, so that the data line is prevented from protruding, and the end of the pixel electrode is also on the data line. Unevenness can be relaxed. Therefore, when the present invention is applied to the liquid crystal device, it is possible to suppress the alignment defect of the liquid crystal at the end of the pixel electrode. Further, since the light shielding film is formed so as to face the concave portion, the alignment defect of the liquid crystal at the end of the pixel electrode can be hidden by the light shielding film, and the display quality can be improved.
[0020]
In addition, the method of manufacturing the electro-optical device according to the invention provides the first method. Complete The edge film is formed by a CMP method (chemical mechanical polishing method).
[0021]
According to this configuration of the present invention, the first Complete As the edge film, an insulating film with high flatness can be formed by CMP.
[0022]
The manufacturing method of the electro-optical device of the present invention includes: The light shielding film, Than the width of the recess Form with wide width It is characterized by that.
[0023]
According to this configuration of the present invention, the end portion of the pixel electrode formed on the concave portion can be covered with the light shielding film. Therefore, for example, when the present invention is applied to a liquid crystal device, it is possible to cover the alignment defect of the liquid crystal at the end portion with the light shielding film, and the display quality can be improved.
[0024]
The method for manufacturing an electro-optical device according to the present invention includes 2 Rim A step of flattening It is characterized by that.
[0025]
According to this configuration of the present invention, the first 2 Since the edge film is also made of a planarizing film, the pixel electrode formed thereon can be further flattened, alignment failure due to the step of the pixel electrode can be suppressed, and display quality can be improved. it can.
[0026]
Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0028]
(First embodiment of electro-optical device)
A configuration of a liquid crystal device, which is a first embodiment of an electro-optical device according to the present invention, will be described with reference to FIGS. FIG. 1 is an equivalent circuit of various elements and wirings in a plurality of pixels formed in a matrix that constitutes an image display area of the liquid crystal device, and FIG. 2 is a data line, a scanning line, a pixel electrode, a light shielding film, and the like. 3 is a plan view of a plurality of adjacent pixel groups of the TFT array substrate on which is formed, FIG. 3 is a cross-sectional view taken along line AA ′ of FIG. 2, and FIG. 4 is a cross-sectional view taken along line BB ′ of FIG. is there. In FIGS. 3 and 4, the scale of each layer and each member is different in order to make each layer and each member large enough to be recognized on the drawing.
[0029]
In FIG. 1, a plurality of pixels formed in a matrix that forms an image display area of the liquid crystal device according to the present embodiment includes a plurality of TFTs 30 for controlling the pixel electrode 9 a in a matrix, and an image signal is transmitted. The supplied data line 6 a is electrically connected to the source of the TFT 30. The image signals S1, S2,..., Sn written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. good. Further, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulse-sequential manner in this order at a predetermined timing. It is configured. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is obtained by closing the switch of the TFT 30 as a switching element for a certain period. Write at a predetermined timing. Image signals S1, S2,..., Sn written to the liquid crystal via the pixel electrode 9a are held for a certain period with a counter electrode (described later) formed on a counter substrate (described later). . The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. For example, the voltage of the pixel electrode 9a is held by the storage capacitor 70 for a time that is three orders of magnitude longer than the time when the source voltage is applied. Thereby, the holding characteristics are further improved, and a liquid crystal device with a high contrast ratio can be realized.
[0030]
In FIG. 2, on the TFT array substrate of the liquid crystal device, a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a ′) are provided in a matrix, and the vertical and horizontal boundaries of the pixel electrodes 9a are provided. A data line 6a, a scanning line 3a, and a capacitor line 3b are provided along each line. The data line 6a is electrically connected to a source region to be described later in the semiconductor layer 1a made of a polysilicon film or the like through the contact hole 5, and the pixel electrode 9a is in a region indicated by a diagonal line rising to the right in the drawing. The conductive layer 80 (hereinafter referred to as a barrier layer) that is formed and functions as a buffer is relayed to the drain region to be described later in the semiconductor layer 1a via the first contact hole 8a and the second contact hole 8b. Electrical connection. In addition, the scanning line 3a is disposed so as to face the channel region 1a ′ (the hatched region in the lower right in the drawing) of the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode. As described above, the TFTs 30 in which the scanning lines 3a are arranged to face each other as the gate electrodes are provided in the channel region 1a ′ at the intersections between the scanning lines 3a and the data lines 6a.
[0031]
Capacitor line 3b has a main line portion extending substantially linearly along scanning line 3a, and a protruding portion protruding upward (in the drawing, upward) along data line 6a from a location intersecting data line 6a. .
[0032]
Further, the first light-shielding film 11a is provided so as to pass through the lower side of the scanning line 3a, the capacitor line 3b, and the TFT 30, respectively, in the region indicated by the thick line in the drawing. More specifically, in FIG. 2, each of the first light shielding films 11a is formed in a stripe shape along the scanning line 3a, and a portion intersecting with the data line 6a is formed wide in the lower part in the figure. These wide portions are provided at positions covering channel regions 1a ′ of the respective TFTs as viewed from the TFT array substrate side.
[0033]
In the liquid crystal device, the third light shielding film 24 is disposed so as to cover the data line 6a between the adjacent pixel electrodes 9a. The third light shielding film 24 is formed from the same layer as the barrier layer 80. The third light shielding film 24 and a part of the barrier layer function as storage capacitor electrodes.
[0034]
Next, as shown in the cross-sectional view of FIG. 3, the liquid crystal device includes a TFT array substrate 10 that constitutes an example of one transparent substrate, and a counter substrate that constitutes an example of the other transparent substrate disposed opposite thereto. 20. The TFT array substrate 10 is made of, for example, a quartz substrate, and the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate. A pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 16 that has been subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive thin film such as an ITO (Indium Tin Oxide) film. The alignment film 16 is made of an organic thin film such as a polyimide thin film.
[0035]
On the other hand, the counter substrate 20 is provided with a counter electrode (common electrode) 21 over the entire surface thereof, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 20. ing. The counter electrode 21 is made of a transparent conductive thin film such as an ITO film. The alignment film 22 is made of an organic thin film such as a polyimide thin film.
[0036]
The TFT array substrate 10 is provided with a pixel switching TFT 30 that controls switching of each pixel electrode 9a at a position adjacent to each pixel electrode 9a.
[0037]
Further, as shown in FIG. 3, the counter substrate 20 may be provided with a second light shielding film 23 called a black mask or a black matrix in a non-opening region of each pixel. Therefore, incident light does not enter the channel region 1a ′, the source side LDD region 1b, and the drain side LDD region 1c of the semiconductor layer 1a of the pixel switching TFT 30 from the counter substrate 20 side. Furthermore, the second light-shielding film 23 has functions of improving contrast and preventing color mixture of color materials when a color filter is formed.
[0038]
A sealing material 52 (see FIGS. 13 and 14), which will be described later, is formed between the TFT array substrate 10 and the counter substrate 20 that are configured in this manner and are arranged so that the pixel electrode 9a and the counter electrode 21 face each other. Liquid crystal, which is an example of an electro-optical material, is sealed in the enclosed space, and the liquid crystal layer 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material is an adhesive made of, for example, a photo-curing resin or a thermosetting resin for bonding the TFT array substrate 10 and the counter substrate 20 around them, and the distance between the two substrates is set to a predetermined value. Gap materials (spacers) such as glass fibers or glass beads are mixed.
[0039]
Further, as shown in FIG. 3, a first light shielding film 11 a is provided between the TFT array substrate 10 and each pixel switching TFT 30 at a position facing each pixel switching TFT 30. The first light-shielding film 11a is preferably made of a single metal, an alloy, a metal silicide, or the like containing at least one of Ti, Cr, W, Ta, Mo, and Pb, which are preferably opaque high melting point metals. If comprised from such a material, the 1st light shielding film 11a will not be destroyed or melt | dissolved by the high temperature process in the formation process of the pixel switching TFT30 performed after the formation process of the 1st light shielding film 11a on the TFT array substrate 10 You can Since the first light-shielding film 11a is formed, the channel region 1a ′ of the pixel switching TFT 30 and the source-side LDD region 1b in which reflected light (return light) from the TFT array substrate 10 side easily excites the light. The incident on the drain side LDD 1c can be prevented in advance, and the characteristics of the pixel switching TFT 30 are not deteriorated by the generation of the photocurrent resulting from this.
[0040]
Further, a base insulating film 12 is provided between the first light shielding film 11 a and the plurality of pixel switching TFTs 30. The base insulating film 12 is provided to electrically insulate the semiconductor layer 1a constituting the pixel switching TFT 30 from the first light shielding film 11a. Further, the base insulating film 12 has a function as a base film for the pixel switching TFT 30 by being formed on the entire surface of the TFT array substrate 10. That is, the TFT array substrate 10 has a function of preventing deterioration of the characteristics of the pixel switching TFT 30 due to roughness during polishing of the surface of the TFT array substrate 10 and dirt remaining after cleaning.
[0041]
In the present embodiment, the semiconductor layer 1a extends from the high-concentration drain region 1e to serve as the first storage capacitor electrode 1f, a part of the capacitor line 3b facing the second storage capacitor electrode serves as the second storage capacitor electrode, and the gate insulating film 2 is formed. A first storage capacitor 70a is configured by forming a first dielectric film extending from a position facing the scanning line 3a and sandwiched between these electrodes. Further, a part of the barrier layer 80 facing the second storage capacitor electrode is a third storage capacitor electrode 80b, and a first interlayer insulating film 81 is provided between these electrodes. The first interlayer insulating film 81 also functions as a second dielectric film, and a second storage capacitor 70b is formed. The first and second storage capacitors 70a and 70b are connected in parallel through the first contact hole 8a to form the storage capacitor 70. The barrier layer 80 is formed substantially along the capacitor line 3b.
[0042]
More specifically, the high-concentration drain region 1e of the semiconductor layer 1a extends below the data line 6a and the scanning line 3a to form a pixel switching TFT 30, and also extends along the data line 6a and the scanning line 3a. The first storage capacitor electrode 1f is disposed opposite to the capacitor line 3b via the first dielectric film 2. In particular, since the first dielectric film 2 is nothing but the gate insulating film 2 of the TFT 30 formed on the polysilicon film by high temperature oxidation or the like, the first dielectric film 2 can be a thin and high withstand voltage insulating film, and the first storage capacitor 70a. Can be configured as a large storage capacity with a relatively small area. Also, since the second dielectric film 81 can be formed as thin as the gate insulating film 2, the second storage capacitor 70b is utilized by utilizing the area between adjacent data lines as shown in FIG. Can be configured as a large storage capacity with a relatively small area. Accordingly, the storage capacitor 70 configured in a three-dimensional manner from the first and second storage capacitors 70a and 70b has a region under the data line 6a and a region where liquid crystal disclination occurs along the scanning line 3a (that is, By effectively utilizing a space outside the pixel opening region (region where the capacitor line 3b is formed), a storage capacitor having a small area and a large capacity is obtained.
[0043]
In FIG. 3, the pixel switching TFT 30 has an LDD structure, and includes a scanning line 3a, a channel region 1a ′ of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a, the scanning line 3a and the semiconductor layer. Gate insulating film 2 that insulates 1a, data line 6a, low concentration source region (source side LDD region) 1b and low concentration drain region (drain side LDD region) 1c of semiconductor layer 1a, high concentration source region of semiconductor layer 1a 1d and a high concentration drain region 1e. A corresponding one of the plurality of pixel electrodes 9 a is connected to the high concentration drain region 1 e through the barrier layer 80. As will be described later, the source regions 1b and 1d and the drain regions 1c and 1e are doped with n-type or p-type dopants with a predetermined concentration depending on whether an n-type or p-type channel is formed in the semiconductor layer 1a. It is formed by doping. An n-type channel TFT has an advantage of high operating speed, and is often used as a pixel switching TFT 30 which is a pixel switching element. In this embodiment, in particular, the data line 6a is composed of a light-shielding and conductive thin film such as a low-resistance metal film such as Al or an alloy film such as metal silicide. A second contact hole 5 leading to the high-concentration source region 1d and a contact hole 8b leading to the barrier layer 80 are formed on the barrier layer 80 and the second dielectric film (first interlayer insulating film) 81, respectively. An interlayer insulating film 4 is formed. The data line 6a is electrically connected to the high concentration source region 1d through the contact hole 5 to the high concentration source region 1d. Further, on the data line 6 a and the second interlayer insulating film 4, a third interlayer insulating film 7 in which a contact hole 8 b to the barrier layer 80 is formed is formed. The pixel electrode 9a is electrically connected to the barrier layer 80 via the contact hole 8b, and is further electrically connected to the high-concentration drain region 1e via the contact hole 8a via the barrier layer 80. The above-described pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 7 thus configured.
[0044]
The pixel switching TFT 30 preferably has an LDD structure as described above, but may have an offset structure in which impurity ions are not implanted into the low concentration source region 1b and the low concentration drain region 1c, and the gate electrode 3a is masked. Alternatively, a self-aligned TFT in which impurity ions are implanted at a high concentration to form high concentration source and drain regions in a self-aligning manner may be used.
[0045]
As shown in FIGS. 3 and 4, in the liquid crystal device of this embodiment, the data line 6 a is disposed between the second interlayer insulating film 4 and the third interlayer insulating film 7. In this example, the second interlayer insulating film 4 is planarized by, for example, a CMP method (chemical mechanical polishing method), and the data line 6a is planarized. 2 It is formed on the interlayer insulating film. The third interlayer insulating film 7 has unevenness due to the conductive layer such as the data line 6 a, and the pixel electrode 9 a and the alignment film 16 disposed on the unevenness also have the shape of the third interlayer insulating film 7. It has following irregularities. For example, the uneven region 16b of the alignment film 16 and the vicinity thereof are likely to have a rubbing failure, resulting in an alignment failure of the liquid crystal layer 50.
[0046]
In the liquid crystal device of the present invention, the third light-shielding film 24 is disposed so as to face the uneven region 16b of the alignment film 16 and the vicinity thereof. Therefore, in the liquid crystal device of the present invention, even if an alignment abnormality occurs in the liquid crystal layer due to the pixel electrode or the alignment film disposed in this region, the alignment abnormality portion can be shielded by the light shielding film. That is, since the alignment defect region of the liquid crystal is covered with the third light shielding film 24, it is possible to prevent a decrease in contrast due to light leakage and improve display quality. The third light-shielding film 24 is formed in an island shape along the data line, and is disposed in a region between adjacent pixel electrodes 9a with the data line 6a interposed therebetween. Then, the end portion of the third light shielding film 24 and the end portion of the pixel electrode 9a are arranged so as to overlap in a plane. Further, the third light-shielding film 24 is electrically connected to the capacitor line 3b through the contact hole 8c, and the third light-shielding film 24 is similar to the case where a part of the barrier layer 80 functions as the third storage capacitor electrode 80b. , Function as a third storage capacitor electrode.
[0047]
The third light-shielding film is also composed of a light-shielding substance such as a simple metal, an alloy, or a metal silicide containing at least one of Ti, Cr, W, Ta, Mo, and Pb, which are opaque high melting point metals. You just have to do it.
[0048]
As shown in FIGS. 2 and 3, in the liquid crystal device of the present embodiment, the data lines 6 a and the scanning lines 3 b are three-dimensionally crossed via the second interlayer insulating film 4 on the TFT array substrate 10. It is provided to do. The barrier layer 80 is interposed between the semiconductor layer 1a and the pixel electrode 9a, and electrically connects the high-concentration drain region 1e and the pixel electrode 9a via the first and second contact holes 8a and 8b. Connecting.
[0049]
Therefore, the diameters of the first and second contact holes 8a and 8b can be reduced as compared with the case where one contact hole is opened from the pixel electrode 9a to the drain region of the semiconductor layer 1a. That is, in the case of opening one contact hole, the etching accuracy decreases as the contact hole is opened deeper if the selection ratio at the time of etching is low. For example, the penetration in a very thin semiconductor layer 1a of about 50 nm is prevented. In order to achieve this, it is necessary to assemble a process in which dry etching capable of reducing the diameter of the contact hole is stopped halfway and finally the semiconductor layer 1a is opened by wet etching. Alternatively, it becomes necessary to separately provide a polysilicon film for preventing penetration by dry etching.
[0050]
On the other hand, in the present embodiment, the pixel electrode 9a and the high concentration drain region 1e may be connected by two serial first and second contact holes 8a and 8b, so that the first and second contact holes 8a and 8e This makes it possible to open the holes 8b by dry etching. Alternatively, it is possible to reduce the distance for opening at least by wet etching. However, in order to slightly taper the first and second contact holes 8a and 8b, wet etching may be performed for a relatively short time after dry etching.
[0051]
As described above, according to the present embodiment, the diameters of the first and second contact holes 8a and 8b can be reduced, and the depressions and irregularities formed on the surface of the barrier layer 80 in the first contact hole 8a can be reduced. Therefore, flattening is promoted in the portion of the pixel electrode 9a located above the pixel electrode 9a. Furthermore, since the depressions and irregularities formed on the surface of the pixel electrode 9a in the second contact hole 8b can be small, flattening of the pixel electrode 9a is promoted. As a result, the disclination (orientation failure) in the liquid crystal layer 50 due to the depressions or irregularities on the surface of the pixel electrode 9a is reduced, and finally the liquid crystal device can display a high-quality image. For example, if the total film thickness of the second interlayer insulating film 4 and the third interlayer insulating film 12 interposed between the barrier layer 80 and the pixel electrode 9a is suppressed to about several hundred nm, the surface of the pixel electrode 9a described above. The diameter of the second contact hole 8b that directly affects the depressions and irregularities in can be made very small.
[0052]
In this embodiment, since the barrier layer 80 is made of a refractory metal film or an alloy film thereof, the etching selectivity between the metal film and the interlayer insulating film is greatly different. Therefore, the barrier by dry etching as described above is used. There is little possibility of penetration of layer 80.
[0053]
In the present embodiment, in particular, the first dielectric film 2 and the second dielectric film 81 in the storage capacitor 70 that is three-dimensionally configured with the barrier layer 80 at the center are both data lines that cross three-dimensionally. It is a dielectric film different from the second interlayer insulating film 4 interposed between 6a and the scanning line 3b.
[0054]
On the other hand, the film thickness of the barrier layer 80 is preferably about 50 nm to 500 nm, for example. If the thickness is about 50 nm, the possibility of penetrating through the second contact hole 8b in the manufacturing process is low, and if the thickness is about 500 nm, the unevenness of the surface of the pixel electrode 9a is not a problem or relatively easy. This is because flattening is possible.
[0055]
Furthermore, in this embodiment, the diameter of the first contact hole 8a can be further reduced by thinly forming the first interlayer insulating film (second dielectric film) 81 in this way. The depressions and irregularities of the barrier layer 80 can be further reduced, and the planarization of the pixel electrode 9a located above the depression is further promoted. Therefore, the discnation of the liquid crystal due to the depressions and irregularities in the pixel electrode 9a is reduced, and finally, the liquid crystal device can display a higher quality image.
[0056]
In the configuration of the liquid crystal device according to the present embodiment, as in the prior art, the second interlayer insulating film 4 interposed between the scanning line 3b and the data line 6a is such that parasitic capacitance between the two lines does not become a problem. (For example, a thickness of about 800 nm) is required.
[0057]
Particularly in the present embodiment configured as described above, the first light-shielding film 11a formed in a stripe shape extends under the scanning line 3a and is electrically connected to a constant potential source or a large capacity portion. Also good. With this configuration, the potential fluctuation of the first light shielding film 11a does not adversely affect the pixel switching TFT 30 disposed opposite to the first light shielding film 11a. In this case, the constant potential source includes a negative power source supplied to a peripheral circuit for driving the liquid crystal device (for example, a scanning line driving circuit, a data line driving circuit, etc.), a constant potential source such as a positive power source, and a ground power source. And a constant potential source supplied to the counter electrode 21.
[0058]
The capacitor line 3b and the scanning line 3a are made of the same polysilicon film, and the first dielectric film 2 of the first storage capacitor 70a and the gate insulating film 2 of the pixel switching TFT 30 are the same high-temperature oxidation. The first storage capacitor electrode 1f and the channel forming region 1a ′ of the pixel switching TFT 30, the low concentration source region 1b, the low concentration drain region 1c, the high concentration source region 1d, the high concentration drain region 1e, etc. It consists of the same semiconductor layer 1a. For this reason, the laminated structure formed on the TFT array substrate 10 can be simplified. Further, in the electro-optical device manufacturing method described later, the capacitor line 3b and the scanning line 3a can be simultaneously formed in the same thin film forming process, and accumulated. The first dielectric film and the gate insulating film 2 of the capacitor 70a can be formed simultaneously.
[0059]
Particularly in the present embodiment, the barrier layer 80 is made of a conductive light shielding film. Accordingly, each pixel opening region can be at least partially defined by the barrier layer 80. Further, by defining the pixel opening with the barrier layer 80 or in combination with the third light shielding film 24, the second light shielding film on the counter substrate 20 side can be omitted. The configuration in which the barrier layer 80 is provided as the built-in light shielding film on the TFT array substrate 10 instead of the second light shielding film 23 on the counter substrate 20 is that the pixel aperture ratio is reduced by the positional deviation between the TFT array substrate 10 and the counter substrate 20 in the manufacturing process. This is extremely advantageous in that it does not cause a decrease.
[0060]
The barrier layer 80 made of a light shielding film is made of, for example, a simple metal, an alloy, a metal silicide, or the like containing at least one of opaque high melting point metals Ti, Cr, W, Ta, Mo, and Pb. . If comprised in this way, it can prevent that the barrier layer 80 is destroyed or melt | dissolved by the high temperature process performed after the barrier layer 80 formation process.
[0061]
Further, even if these refractory metals and the ITO film constituting the pixel electrode 9a come into contact with each other, the refractory metal does not corrode, and therefore, between the barrier layer 80 and the pixel electrode 9a via the second contact hole 8b. Good contact.
[0062]
In this embodiment, in particular, as shown in FIG. 2, the barrier layer 80 made of a light-shielding film extends along the scanning line 3a between the adjacent data lines 6a on the TFT array substrate 10 so that each pixel Each unit has an island shape. Thereby, the stress by the light shielding film can be relieved. It is also possible to define a part or all of the side along the scanning line 3a of the pixel opening region by the barrier layer 80. Here, when the parasitic capacitance between the scanning line 3a and the barrier layer 80 becomes a problem according to the specific circuit design, the capacitance is not provided on the scanning line 3a as in the present embodiment. The side along the scanning line 3a of the pixel opening region on the side where the line 3b and the pixel electrode 9a are adjacent to each other is preferably defined by the barrier layer 80. Alternatively, if the parasitic capacitance between the scanning line 3a and the barrier layer 80 does not matter according to the specific circuit design, the barrier layer 80 is located at a position facing the scanning line 3a via the second dielectric film 81. May also be formed. With this configuration, the light-shielding barrier layer 80 that at least partially covers both the scanning line 3a and the capacitor line 3b defines a larger part of the side along the scanning line 3a in the pixel opening region. It becomes possible. In other words, in the case of such a configuration, it is preferable that the second dielectric film 81 is formed thick enough that the parasitic capacitance of the scanning line 3a and the barrier layer 80 does not become a problem. Alternatively, in order to keep the parasitic capacitance small, it is preferable that the barrier layer 80 covers the scanning line 3a only in an area necessary for defining the pixel opening area.
[0063]
The side along the scanning line 3a of the pixel opening region on the side where the scanning line 3a and the pixel electrode 9a are adjacent (lower side in FIG. 2) is defined by the first light shielding film 11a and the second light shielding film 23. That's fine. Further, the side of the pixel opening area along the data line 6 a may be defined by the data line 6 a made of Al or the like, or the first light shielding film 11 a or the second light shielding film 23.
[0064]
Further, as shown in FIG. 2, each end of the island-shaped third light-shielding film 24 formed along the data line 6a and the pixel electrode 9a are configured so as to slightly overlap in plan view. preferable. With this configuration, it is not necessary to create a gap through which incident light is transmitted, and display defects such as white spots in this portion can be prevented. Here, the pixel opening may be defined by the data line 6a, the third light-shielding film 24, the barrier layer 80, the first light-shielding film 11a, or the light-shielding film such as the data line 6a and the barrier layer 80. Is possible. In such a case, since it is not necessary to form the second light shielding film 23 on the counter substrate 20, it is possible to reduce the step of forming the second light shielding film 23 on the counter substrate 20. Further, it is possible to prevent a decrease or variation in pixel aperture ratio due to misalignment between the counter substrate 20 and the TFT array substrate 10. When the second light-shielding film 23 is provided on the counter substrate 20, the second light-shielding film 23 is formed in a large size in consideration of misalignment with the TFT array substrate 10. Since the pixel opening is defined by the light-shielding film formed on the side, the pixel opening can be accurately defined, and the aperture ratio can be improved as compared with the case where the pixel opening is determined by the counter substrate 20. it can.
[0065]
As described above, in this embodiment, various advantages can be obtained because the barrier layer 80 is made of a conductive light shielding film. However, the barrier layer 80 is not a refractory metal film but a low-resistance doped polysilicon. You may comprise from electroconductive polysilicon films, such as (For example, the polysilicon which doped phosphorus etc.). With this configuration, the barrier layer 80 does not exhibit the function as a light shielding film, but can sufficiently exhibit the function of increasing the storage capacity 70 and the original relay function of the barrier layer. Furthermore, since stress due to heat or the like is less likely to occur between the second interlayer insulating film 4, it is useful for preventing cracks in the barrier layer 80 and its surroundings. On the other hand, light shielding for defining the pixel opening region may be performed separately by the first light shielding film 11a and the second light shielding film 23.
[0066]
Particularly in this embodiment, as shown in FIGS. 2 and 3, the first contact hole 8 a and the second contact hole 8 b are opened at different planar positions on the TFT array substrate 10. Therefore, it is possible to avoid a situation where the unevenness generated at the planar position where the first and second contact holes 8a and 8b are opened overlaps and the unevenness is amplified. Therefore, good contact in these contact holes can be expected.
[0067]
The planar shape of the contact holes 8a, 8b and 5 may be a circle, a rectangle or other polygonal shapes, but the circle is particularly useful for preventing cracks in the interlayer insulating film around the contact hole. In order to obtain a good contact, it is preferable that wet etching is performed after dry etching to slightly taper these contact holes 8a, 8b and 5.
[0068]
(Manufacturing process in the first embodiment of the electro-optical device)
Next, a manufacturing process of the liquid crystal device in the embodiment having the above configuration will be described with reference to FIGS. 5 to 8 are process diagrams showing the respective layers on the TFT array substrate side in each process corresponding to the AA ′ cross section of FIG. 2 as in FIG.
[0069]
First, as shown in step (1) of FIG. 5, a TFT array substrate 10 such as a quartz substrate, hard glass, or silicon substrate is prepared. Where preferably N ₂ Annealing is performed in an inert gas atmosphere such as (nitrogen) and at a high temperature of about 900 to 1300 ° C., and pretreatment is performed so as to reduce distortion generated in the TFT array substrate 10 in a high-temperature process to be performed later. That is, the TFT array substrate 10 is heat-treated in advance at the same temperature or higher in accordance with the temperature at which the high temperature treatment is performed at the maximum temperature in the manufacturing process. Then, a metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo, and Pb, or a metal silicide is sputtered on the entire surface of the TFT array substrate 10 processed in this manner to a thickness of about 100 to 500 nm. Preferably, the light shielding film 11 having a thickness of about 200 nm is formed. An antireflection film such as a polysilicon film may be formed on the light shielding film 11 in order to reduce surface reflection.
[0070]
Next, as shown in step (2), a resist mask corresponding to the pattern of the first light shielding film 11a (see FIG. 2) is formed on the formed light shielding film 11 by photolithography, and the resist mask is interposed through the resist mask. By etching the light shielding film 11, the first light shielding film 11a is formed.
[0071]
Next, as shown in step (3), a base insulating film 12 made of a silicon nitride film, a silicon oxide film, or the like is formed on the first light shielding film 11a. The film thickness of the base insulating film 12 is, for example, about 500 to 2000 nm. If the return light from the back surface of the TFT array substrate 10 does not matter, the first light shielding film 11a need not be formed.
[0072]
Next, as shown in step (4), an amorphous silicon film is formed on the base insulating film 12. Thereafter, an annealing process is performed in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours, preferably 4 to 6 hours, so that the polysilicon film 1 has a thickness of about 50 to 200 nm, preferably Is solid-phase grown to a thickness of about 100 nm.
[0073]
Note that the polysilicon film 1 may be directly formed by a low pressure CVD method or the like without going through an amorphous silicon film. Alternatively, the polysilicon film 1 may be formed by implanting silicon ions into a polysilicon film deposited by a low pressure CVD method or the like to make it amorphous (amorphized) and then recrystallizing it by annealing or the like.
[0074]
Next, as shown in step (5), a semiconductor layer 1a having a predetermined pattern including the first storage capacitor electrode 1f as shown in FIG. 2 is formed by a photolithography process, an etching process, or the like.
[0075]
Next, as shown in step (6), by thermally oxidizing the first storage capacitor electrode 1f together with the semiconductor layer 1a constituting the pixel switching TFT 30 at a temperature of about 900 to 1300 ° C., preferably about 1000 ° C. Then, a thermal silicon oxide film 2a having a relatively thin thickness of about 30 nm is formed, and as shown in step (7), an insulating film made of a high temperature silicon oxide film (HTO film) or a silicon nitride film by a low pressure CVD method or the like 2b is deposited to a relatively thin thickness of about 50 nm, and the first dielectric film 2 for forming the storage capacitor is formed together with the gate insulating film 2 of the pixel switching TFT 30 having a multilayer structure including the thermal silicon oxide film 2a and the insulating film 2b. Are formed at the same time. As a result, the first storage capacitor electrode 1f has a thickness of about 30 to 150 nm, preferably about 35 to 50 nm, and the gate insulating film 2 (first dielectric film) has a thickness of about 30 to 150 nm. The thickness is 20 to 150 nm, preferably about 30 to 100 nm. By shortening the high-temperature thermal oxidation time in this way, it is possible to prevent warpage due to heat, particularly when a large substrate of about 8 inches is used. However, the gate insulating film 2 having a single layer structure may be formed only by thermally oxidizing the polysilicon film 1.
[0076]
Next, as shown in step (8), after a resist layer 500 is formed on the semiconductor layer 1a excluding a portion that becomes the first storage capacitor electrode 1f by a photolithography process, an etching process, etc., for example, a dose of P ions is reduced to about 3 × 10 ¹² / Cm ² The resistance of the first storage capacitor electrode 1f may be reduced by doping.
[0077]
Next, as shown in step (9), after removing the resist layer 500, a polysilicon film 3 is deposited by a low pressure CVD method or the like, and phosphorus (P) is further thermally diffused to make the polysilicon film 3 conductive. . Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used. The polysilicon film 3 is deposited to a thickness of about 100 to 500 nm, preferably about 300 nm.
[0078]
Next, as shown in step (10) of FIG. 6, the capacitor line 3b is formed together with the scanning line 3a having a predetermined pattern as shown in FIG. 2 by a photolithography process, an etching process, etc. using a resist mask. The scanning line 3a and the capacitor line 3b may be formed of a metal alloy film such as a refractory metal or metal silicide, or may be a multilayer wiring combined with a polysilicon film or the like.
[0079]
Next, as shown in step (11), when the pixel switching TFT 30 shown in FIG. 3 is an n-channel TFT having an LDD structure, the low concentration source region 1b and the low concentration drain region are first formed in the semiconductor layer 1a. In order to form 1c, the scanning line 3a (gate electrode) is used as a mask and a dopant of a group V element such as P is formed at a low concentration (for example, P ions are added to 1 to 3 × 10 6 ¹³ / Cm ² Dope). Thereby, the semiconductor layer 1a under the scanning line 3a becomes the channel region 1a ′. The resistance of the capacitor line 3b and the scanning line 3a is also reduced by this impurity doping.
[0080]
Next, as shown in step (12), in order to form the high concentration source region 1d and the high concentration drain region 1e constituting the pixel switching TFT 30, the resist layer 600 is scanned with a mask wider than the scanning line 3a. After forming on the line 3a, a dopant of a group V element such as P is also used at a high concentration (for example, P ions are added to 1 to 3 × 10 ¹⁵ / Cm ² Dope). For example, an TFT having an offset structure may be used without doping at a low concentration, or a self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like using the scanning line 3a as a mask. The resistance of the capacitor line 3b and the scanning line 3a is further reduced by doping the impurities.
[0081]
In parallel with the element forming process of these TFTs 30, peripheral circuits such as a data line driving circuit and a scanning line driving circuit having a complementary structure composed of an n-channel TFT and a p-channel TFT are arranged on the TFT array substrate 10. You may form in the upper peripheral part. Thus, if the semiconductor layer 1a constituting the pixel switching TFT 30 is formed of polysilicon in this embodiment, the peripheral circuit can be formed in almost the same process when the pixel switching TFT 30 is formed, which is advantageous in manufacturing. It is.
[0082]
Next, as shown in step (13), after removing the resist layer 600, the capacitor line 3b, the scanning line 3a, and the gate insulating film 2 (first dielectric film) are formed by a low pressure CVD method, a plasma CVD method, or the like. A first interlayer insulating film 81 made of a high temperature silicon oxide film (HTO film) or a silicon nitride film is deposited to a relatively thin thickness of 10 nm to 200 nm. However, as described above, the first interlayer insulating film 81 may be formed of a multilayer film, and the first interlayer insulating film 81 is generally formed by various known techniques used for forming a gate insulating film of a TFT. Can be formed. In the case of the first interlayer insulating film 81, if it is made too thin as in the case of the second interlayer insulating film 4, the parasitic capacitance between the data line 6a and the scanning line 3a will not increase, and the gate insulation in the TFT 30 will not occur. When the film 2 is made too thin, a unique phenomenon such as a tunnel effect does not occur. The first interlayer insulating film 81 functions as a second dielectric film between the second storage capacitor electrode 3b and the barrier layer 80. As the second dielectric film 81 is made thinner, the second storage capacitor 70b becomes larger. Therefore, on the condition that defects such as film breakage do not occur after all, the thickness is 50 nm or less thinner than the gate insulating film 2. If the second dielectric film 81 is formed so as to have an extremely thin insulating film, the effect of this embodiment can be increased.
[0083]
Next, as shown in step (14), a contact hole 8a for electrically connecting the barrier layer 80 and the high concentration drain region 1e, and a contact hole for electrically connecting the light shielding film 24 and the capacitor line 3b. 8c is formed by dry etching such as reactive ion etching or reactive ion beam etching. Since such dry etching has high directivity, a contact hole 8a having a small diameter can be opened. Alternatively, wet etching advantageous for preventing the contact hole 8a from penetrating the semiconductor layer 1a may be used in combination. This wet etching is also effective from the viewpoint of providing a taper for making a better contact with the contact hole 8a.
[0084]
Next, as shown in step (15), a metal such as Ti, Cr, W, Ta, Mo and Pb is formed on the entire surface of the high-concentration drain region 1e viewed through the first interlayer insulating film 81 and the contact holes 8a and 8c. Then, a metal alloy film such as metal silicide is deposited by a sputtering process to form a conductive film 80 ′ having a thickness of about 50 to 500 nm. If the thickness is about 50 nm, there is almost no possibility of penetrating through the second contact hole 8b later. An antireflection film such as a polysilicon film may be formed on the conductive film 80 ′ in order to reduce surface reflection. The conductive film 80 ′ may be a doped polysilicon film or the like for stress relaxation.
[0085]
Next, as shown in step (16) in FIG. 7, a resist mask corresponding to the pattern of the barrier layer 80 and the light shielding film 24 (see FIG. 2) is formed on the formed conductive film 80 ′ by photolithography, By etching the conductive film 80 ′ through the resist mask, the barrier layer 80 including the third storage capacitor electrode 80b and the light shielding film 24 that also functions as the third storage capacitor electrode are formed.
[0086]
Next, as shown in step (17), NSG, PSG, BSG, BPSG, etc. are used to cover the first interlayer insulating film 81 and the barrier layer 80 by using, for example, atmospheric pressure or reduced pressure CVD, TEOS gas, or the like. A second interlayer insulating film 4 made of a silicate glass film, a silicon nitride film, a silicon oxide film, or the like is formed, and the surface is planarized by, eg, CMP. The film thickness of the second interlayer insulating film 4 is preferably about 500 to 1500 nm. If the thickness of the second interlayer insulating film 4 is 500 nm or more, the parasitic capacitance between the data line 6a and the scanning line 3a is not excessive or hardly causes a problem.
[0087]
Next, in step (18), annealing is performed at about 1000 ° C. for about 20 minutes in order to activate the high concentration source region 1d and the high concentration drain region 1e, and then the contact hole 5 for the data line 6a is opened. Make a hole. Further, contact holes for connecting the scanning lines 3 a and the capacitor lines 3 b to wirings (not shown) in the substrate peripheral region can be formed in the second interlayer insulating film 4 by the same process as the contact holes 5.
[0088]
Next, as shown in step (19), a low resistance metal such as light-shielding Al or a metal silicide or the like is formed on the second interlayer insulating film 4 by sputtering or the like as a metal film 6 to have a thickness of about 100 to 500 nm. Deposit to a thickness, preferably about 300 nm.
[0089]
Next, as shown in the step (20), the data line 6a is formed by a photolithography process, an etching process, or the like.
[0090]
Next, as shown in step (21) of FIG. 8, a silicate glass such as NSG, PSG, BSG, or BPSG is used so as to cover the data line 6a by using, for example, atmospheric pressure or reduced pressure CVD method or TEOS gas. A third interlayer insulating film 7 made of a film, a silicon nitride film, a silicon oxide film or the like is formed. The thickness of the third interlayer insulating film 7 is preferably about 500 to 1500 nm.
[0091]
Next, as shown in step (22), a contact hole 8b for electrically connecting the pixel electrode 9a and the barrier layer 80 is formed by dry etching such as reactive ion etching or reactive ion beam etching. Further, wet etching may be used to form a taper.
[0092]
Next, as shown in step (23), a transparent conductive thin film 9 such as an ITO film is deposited on the third interlayer insulating film 7 to a thickness of about 50 to 200 nm by sputtering or the like. As shown in (24), the pixel electrode 9a is formed by a photolithography process, an etching process, or the like. When the liquid crystal device is used for a reflective liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
[0093]
Subsequently, after applying a polyimide alignment film coating solution on the pixel electrode 9a, the alignment film 16 (see FIG. 3) is subjected to a rubbing process so as to have a predetermined pretilt angle and in a predetermined direction. Is formed.
[0094]
On the other hand, for the counter substrate 20 shown in FIG. 3, a glass substrate or the like is first prepared, and the second light shielding film 23 and the fourth light shielding film 53 (see FIGS. 13 and 14) as a frame are sputtered with, for example, metallic chromium. Then, it is formed through a photolithography process and an etching process. The second and fourth light shielding films may be formed of a material such as resin black in which carbon or Ti is dispersed in a photoresist in addition to a metal material such as Cr, Ni, or Al. If the light shielding region is defined by the data line 6a, the barrier layer 80, the first light shielding film 11a, etc. on the TFT array substrate 10, the second light shielding film 23 and the fourth light shielding film on the counter substrate 20 can be omitted. it can.
[0095]
Then, the counter electrode 21 is formed by depositing a transparent conductive thin film such as ITO to a thickness of about 50 to 200 nm by sputtering or the like on the entire surface of the counter substrate 20. Further, after applying a polyimide-based alignment film coating solution over the entire surface of the counter electrode 21, the alignment film 22 (see FIG. 3) is formed by performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle. It is formed.
[0096]
At this time, for example, the concavo-convex region 16b of the alignment film 16 formed in correspondence with the scanning line 3a and the capacitor line 3b and the vicinity region thereof are likely to have a rubbing defect, resulting in an alignment defect of the liquid crystal layer 50. In the liquid crystal device of the present invention. The third light-shielding film 24 is patterned so as to face the second region (uneven region 16b and its neighboring region) of the alignment film 16. Therefore, in the liquid crystal device of the present invention, even if an alignment abnormality occurs in the liquid crystal layer due to the pixel electrode or the alignment film disposed in this region, the alignment abnormality portion can be shielded by the light shielding film, and light is lost. A reduction in contrast can be prevented and display quality can be improved. In particular, the third light-shielding film 24 is formed along the data line 6 a and is disposed so as to overlap the end of the pixel electrode, so that the step at the end of the pixel electrode is covered with the third light-shielding film 24. This makes it possible to hide the alignment defect caused by the step by the third light shielding film 24.
[0097]
Finally, the TFT array substrate 10 on which the respective layers are formed as described above and the counter substrate 20 are bonded together by a sealing material 52 (see FIGS. 13 and 14) so that the alignment films 16 and 22 face each other, and vacuum suction is performed. For example, liquid crystal formed by mixing a plurality of types of nematic liquid crystals is sucked into the space between the two substrates to form the liquid crystal layer 50 having a predetermined thickness.
[0098]
(Second embodiment of electro-optical device)
A configuration of a liquid crystal device according to a second embodiment of the electro-optical device according to the invention will be described with reference to FIGS. This is an equivalent circuit of various elements and wirings in a plurality of pixels formed in a matrix that forms an image display area of a liquid crystal device, and is a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films, etc. are formed. A plan view of a plurality of adjacent pixel groups is the same as in the first embodiment (see FIGS. 1 and 2).
[0099]
In the second embodiment, the scanning line 3a and the capacitor line 3b are not formed on the second interlayer insulating film 4, but in the second interlayer insulating film 4 made of a planarizing film formed by CMP or the like, as a groove (trench). Is different from the first embodiment. Hereinafter, only the configuration different from the first embodiment will be described, and the description of the same configuration as the first embodiment will be omitted.
[0100]
9 is a cross-sectional view taken along the line AA ′ in FIG. 2, and FIG. 10 is a cross-sectional view taken along the line BB ′ in FIG. In FIGS. 9 and 10, the scales are different for each layer and each member so as to make each layer and each member recognizable on the drawings.
[0101]
As shown in the cross-sectional views of FIGS. 9 and 10, the data line 6 a is disposed between the second interlayer insulating film 4 and the third interlayer insulating film 7. In this example, a groove is formed on the surface of the second interlayer insulating film 4 in a shape along the data line 6a, and the data line 6a is disposed in this groove. The third interlayer insulating film 7 has unevenness due to the end region of the groove, and the pixel electrode 9a and the alignment film 16 disposed on the unevenness also follow the shape of the third interlayer insulating film 7. It has irregularities. For example, the concave region 16c of the alignment film 16 and the vicinity thereof are likely to have a rubbing failure, resulting in an alignment failure of the liquid crystal layer 50.
[0102]
In the liquid crystal device of the present invention, the third light-shielding film 24 is disposed so as to face the concave region 16c of the alignment film 16 and its neighboring region), and further, the pixel electrode 9a adjacent to the data line 6a serves as a boundary. It overlaps each end. Therefore, in the liquid crystal device of the present invention, even if an alignment abnormality occurs in the liquid crystal layer due to the pixel electrode or the alignment film disposed in this region, the alignment abnormality portion can be shielded by the light shielding film. That is, since the alignment defect region of the liquid crystal is covered with the third light shielding film 24, it is possible to prevent a decrease in contrast due to light leakage and improve display quality. Further, in the present embodiment, since the data line 6a is formed in the groove, the ratio of the unevenness on the surface of the third interlayer insulating film 7 is reduced, and the occurrence of orientation failure is compared with the first embodiment. Can be reduced.
[0103]
(Manufacturing process in the second embodiment of the electro-optical device)
Next, a manufacturing process of the liquid crystal device in the embodiment having the above-described configuration will be described with reference to FIGS. Note that some of the drawings and descriptions of the same manufacturing process as in the first embodiment are omitted. 11 and 12 are process diagrams showing each layer on the TFT array substrate side in each process in correspondence with the AA ′ cross section of FIG. 2 as in FIG.
[0104]
Manufacturing Process of the First Embodiment As described above, the substrate shown in FIG. 11 (16) in which the third light-shielding film 24 and the barrier layer 80 are formed through the same steps of FIGS. 5 (1) to 7 (16) is manufactured. To do.
[0105]
Next, as shown in step (17), NSG, PSG, BSG, BPSG, or the like is used to cover the third light-shielding film 24 and the barrier layer 80 by using, for example, normal pressure or reduced pressure CVD, TEOS gas, or the like. A second interlayer insulating film 4 made of a silicate glass film, a silicon nitride film, a silicon oxide film or the like is formed, and the surface is planarized by, for example, a CMP method. The film thickness of the second interlayer insulating film 4 is preferably about 500 to 1500 nm. If the thickness of the second interlayer insulating film 4 is 500 nm or more, the parasitic capacitance between the data line 6a and the scanning line 3a is not excessive or hardly causes a problem.
[0106]
Next, in step (18), annealing is performed at about 1000 ° C. for about 20 minutes in order to activate the high concentration source region 1d and the high concentration drain region 1e, and then the contact hole 5 for the data line 6a is opened. Make a hole. Further, contact holes for connecting the scanning lines 3 a and the capacitor lines 3 b to wirings (not shown) in the peripheral region of the substrate can be opened in the second interlayer insulating film 4 by the same process as the contact holes 5. Further, grooves for arranging the scanning lines 3a and the capacitor lines 3b are also formed by a photoetching process.
[0107]
Next, as shown in the step (19), the groove (trench) disposed in the second interlayer insulating film 4 is made of a metal film 6 with a low resistance metal such as light-shielding Al, metal silicide or the like by sputtering or the like. As about 100-500 nm thick, preferably about 300 nm.
[0108]
Next, as shown in the step (20), the data line 6a is formed by a photolithography process, an etching process, or the like.
[0109]
Next, as shown in step (21) of FIG. 14, a silicate glass such as NSG, PSG, BSG, or BPSG is used to cover the data line 6a by using, for example, atmospheric pressure or reduced pressure CVD method or TEOS gas. A third interlayer insulating film 7 made of a film, a silicon nitride film, a silicon oxide film or the like is formed. The thickness of the third interlayer insulating film 7 is preferably about 500 to 1500 nm.
[0110]
Next, as shown in step (22), a contact hole 8b for electrically connecting the pixel electrode 9a and the barrier layer 80 is formed by dry etching such as reactive ion etching or reactive ion beam etching. Further, wet etching may be used to form a taper.
[0111]
Next, as shown in step (23), a transparent conductive thin film 9 such as an ITO film is deposited on the third interlayer insulating film 7 to a thickness of about 50 to 200 nm by sputtering or the like. As shown in (24), the pixel electrode 9a is formed by a photolithography process, an etching process, or the like. When the liquid crystal device is used for a reflective liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
[0112]
Subsequently, after applying a polyimide alignment film coating solution onto the pixel electrode 9a, the alignment film 16 (see FIG. 9) is obtained by performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle. Is formed.
[0113]
(Overall configuration of electro-optical device)
The overall configuration of the liquid crystal device in each embodiment configured as described above will be described with reference to FIGS. FIG. 13 is a plan view of the TFT array substrate 10 as viewed from the counter substrate 20 side together with the components formed thereon, and FIG. 14 is a cross-sectional view taken along the line HH ′ of FIG.
[0114]
In FIG. 13, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof, and an image display region made of, for example, the same or different material as the second light-shielding film 23 in parallel with the inner side. A fourth light-shielding film 53 is provided as a frame that defines the periphery of. In a region outside the sealing material 52, a data line driving circuit 101 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing and a mounting terminal 102 are provided along one side of the TFT array substrate 10. A scanning line driving circuit 104 for driving the scanning line 3a by supplying a scanning signal to the scanning line 3a at a predetermined timing is provided along two sides adjacent to the one side. Needless to say, if the delay of the scanning signal supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be provided on only one side. Further, the data line driving circuit 101 may be arranged on both sides along the side of the image display area. For example, the odd-numbered data lines 6a supply an image signal from a data line driving circuit arranged along one side of the image display area, and the even-numbered data lines extend along the opposite side of the image display area. Alternatively, an image signal may be supplied from a data line driving circuit arranged in this manner. If the data lines 6a are driven in a comb-like shape in this way, the area occupied by the data line driving circuit can be expanded, so that a complicated circuit can be configured. Further, on the remaining side of the TFT array substrate 10, a plurality of wirings 105 are provided for connecting between the scanning line driving circuits 104 provided on both sides of the image display area. Further, at least one corner portion of the counter substrate 20 is provided with a conductive material 106 for electrical conduction between the TFT array substrate 10 and the counter substrate 20. As shown in FIG. 14, the counter substrate 20 having substantially the same outline as the sealing material 52 shown in FIG. 13 is fixed to the TFT array substrate 10 by the sealing material 52. On the TFT array substrate 10, in addition to the data line driving circuit 101, the scanning line driving circuit 104 and the like, a sampling circuit for applying an image signal to the plurality of data lines 6a at a predetermined timing, and a plurality of data lines A precharge circuit for supplying a precharge signal of a predetermined voltage level in advance to the image signal to 6a, an inspection circuit for inspecting the quality, defects, etc. of the liquid crystal device during manufacture or at the time of shipment may be formed. Good. According to the present embodiment, the second light shielding film 23 on the counter substrate 20 may be formed smaller than the light shielding region of the TFT array substrate 10. Further, the second light shielding film 23 can be easily removed depending on the use of the liquid crystal device.
[0115]
In each embodiment described above with reference to FIGS. 1 to 14, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, on a TAB (Tape Automated Bonding) substrate. The mounted LSI for driving may be electrically and mechanically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10. Further, for example, a TN (Twisted Nematic) mode, a VA (Vertically Aligned) mode, and a PDLC (Polymer Dispersed Liquid Crystal) are respectively provided on the side of the counter substrate 20 where the projection light is incident and the side of the TFT array substrate 10 where the emission light is emitted. ) Mode or the like, or a normally white mode / normally black mode, a polarizing film, a retardation film, a polarizing plate and the like are arranged in a predetermined direction.
[0116]
Since the liquid crystal device in each of the embodiments described above is applied to a color liquid crystal projector, three liquid crystal devices are used as light valves for R (red), G (green), and B (blue), respectively. Each color light separated through a dichroic mirror for RGB color separation is incident as projection light. Therefore, in each embodiment, the counter substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the counter substrate 20 together with the protective film in a predetermined region facing the pixel electrode 9a where the second light shielding film 23 is not formed. Alternatively, it is also possible to form a color filter layer with a color resist or the like under the pixel electrodes 9 a facing RGB on the TFT array substrate 10. In this way, the liquid crystal device according to each embodiment can be applied to a color liquid crystal device such as a direct-view type or a reflective type color liquid crystal television other than the liquid crystal projector. Furthermore, a microlens may be formed on the counter substrate 20 so as to correspond to one pixel. In this way, a bright liquid crystal device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that creates RGB colors using light interference may be formed by depositing multiple layers of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color liquid crystal device can be realized.
[0117]
In the liquid crystal device in each of the embodiments described above, incident light is incident from the counter substrate 20 side as in the conventional case. However, since the first light shielding film 11a is provided, the incident light is incident from the TFT array substrate 10 side. Light may be incident and emitted from the counter substrate 20 side. That is, even when the liquid crystal device is attached to the liquid crystal projector in this way, it is possible to prevent light from entering the channel region 1a ′, the source side LDD region 1b, and the drain side LDD region 1c of the semiconductor layer 1a. An image can be displayed. Here, conventionally, in order to prevent reflection on the back surface side of the TFT array substrate 10, it is necessary to separately arrange an AR (Anti Reflection) -coated polarizing plate for antireflection or to attach an AR film. However, in each embodiment, the first light-shielding film 11a is formed between the surface of the TFT array substrate 10 and at least the channel region 1a ′ of the semiconductor layer 1a, the source-side LDD region 1b, and the drain-side LDD region 1c. Therefore, there is no need to use such an AR-coated polarizing plate or AR film, or to use a substrate in which the TFT array substrate 10 itself is AR-treated. Therefore, according to each embodiment, the material cost can be reduced, and it is very advantageous that the yield is not lowered due to dust, scratches, etc. when the polarizing plate is attached. In addition, since the light resistance is excellent, even when a bright light source is used or polarization conversion is performed by a polarization beam splitter to improve light use efficiency, image quality degradation such as crosstalk due to light does not occur.
[0118]
In addition, the switching element provided in each pixel has been described as a normal staggered type or coplanar type polysilicon TFT, but other types of TFTs such as an inverted staggered type TFT and an amorphous silicon TFT are also used. Each embodiment is effective.
[0119]
(Electronics)
Next, an embodiment of an electronic device including the liquid crystal device 100 described in detail above will be described with reference to FIGS.
[0120]
First, FIG. 15 shows a schematic configuration of an electronic apparatus including the liquid crystal device 100 as described above.
[0121]
In FIG. 15, the electronic device includes a display information output source 1000, a display information processing circuit 1002, a drive circuit 1004, a liquid crystal device 100, a clock generation circuit 1008, and a power supply circuit 1010. The display information output source 1000 includes a ROM (Read Only Memory), a RAM (Random Access Memory), a memory such as an optical disk device, a tuning circuit that tunes and outputs an image signal, and the like. Based on this, display information such as an image signal in a predetermined format is output to the display information processing circuit 1002. The display information processing circuit 1002 includes various known processing circuits such as an amplification / polarity inversion circuit, a serial-parallel conversion circuit, a rotation circuit, a gamma correction circuit, and a clamp circuit, and is input based on a clock signal. Digital signals are sequentially generated from the displayed information and output to the drive circuit 1004 together with the clock signal CLK. The drive circuit 1004 drives the liquid crystal device 100. The power supply circuit 1010 supplies predetermined power to the above-described circuits. Note that the drive circuit 1004 may be mounted on the TFT array substrate constituting the liquid crystal device 100, and in addition to this, the display information processing circuit 1002 may be mounted.
[0122]
Next, FIGS. 16 to 17 show specific examples of the electronic apparatus configured as described above.
[0123]
In FIG. 16, a liquid crystal projector 1100 as an example of an electronic device prepares three liquid crystal display modules including the liquid crystal device 100 in which the drive circuit 1004 described above is mounted on a TFT array substrate. It is configured as a projector used as 100G and 100B. In the liquid crystal projector 1100, when projection light is emitted from a lamp unit 1102 of a white light source such as a metal halide lamp, light components R, G, and R corresponding to the three primary colors of RGB are obtained by three mirrors 1106 and two dichroic mirrors 1108. The light is divided into B and led to the light valves 100R, 100G, and 100B corresponding to the respective colors. At this time, in particular, the B light is guided through a relay lens system 1121 including an incident lens 1122, a relay lens 1123, and an exit lens 1124 in order to prevent light loss due to a long optical path. The light components corresponding to the three primary colors modulated by the light valves 100R, 100G, and 100B are synthesized again by the dichroic prism 1112 and then projected as a color image on the screen 1120 via the projection lens 1114.
[0124]
In FIG. 17, a laptop personal computer (PC) 1200 compatible with multimedia, which is another example of an electronic device, includes the above-described liquid crystal device 100 in a top cover case, and further includes a CPU, a memory, a modem, and the like. And a main body 1204 in which a keyboard 1202 is incorporated.
[0125]
In addition to the electronic devices described with reference to FIGS. 16 to 17, a liquid crystal television, a viewfinder type or a monitor direct-view type video tape recorder, a car navigation device, an electronic notebook, a calculator, a word processor, an engineering workstation ( EWS), a mobile phone, a video phone, a POS terminal, a device provided with a touch panel, and the like are examples of the electronic device shown in FIG.
[0126]
As described above, according to the present embodiment, it is possible to realize various electronic devices including a liquid crystal device capable of high-quality image display with high manufacturing efficiency.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit of various elements, wirings, and the like provided in a plurality of matrix pixels that form an image display region in a liquid crystal device that is a first embodiment of an electro-optical device.
FIG. 2 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films and the like are formed in the liquid crystal device of the first embodiment.
FIG. 3 is a cross-sectional view taken along the line AA ′ in FIG.
4 is a cross-sectional view taken along the line BB ′ of FIG.
FIG. 5 is a process diagram (part 1) for sequentially illustrating the manufacturing process of the liquid crystal device according to the first embodiment;
6 is a process diagram (part 2) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order. FIG.
7 is a process diagram (part 3) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order. FIG.
FIG. 8 is a process diagram (part 4) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order.
FIG. 9 is a cross-sectional view taken along the line AA ′ of FIG.
10 is a cross-sectional view taken along the line BB ′ of FIG.
FIG. 11 is a process diagram (part 1) illustrating a manufacturing process of the liquid crystal device according to the second embodiment in order.
FIG. 12 is a process diagram (part 2) illustrating the manufacturing process of the liquid crystal device according to the second embodiment in order.
FIG. 13 is a plan view of the TFT array substrate in the liquid crystal device according to each embodiment as viewed from the side of the counter substrate together with the components formed thereon.
14 is a cross-sectional view taken along the line HH ′ of FIG.
FIG. 15 is a block diagram showing a schematic configuration of an embodiment of an electronic apparatus according to the invention.
FIG. 16 is a cross-sectional view illustrating a liquid crystal projector as an example of an electronic apparatus.
FIG. 17 is a front view showing a personal computer as another example of an electronic apparatus.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... channel region
1b: low concentration source region (source side LDD region)
1c: Low concentration drain region (drain side LDD region)
1d ... High concentration source region
1e ... High concentration drain region
1f: first storage capacitor electrode
2 ... Gate insulating film (first dielectric film)
3a ... scan line
3b: Capacitance line (second storage capacitor electrode)
4. Second interlayer insulating film
5 ... Contact hole
6a ... Data line
7 ... Third interlayer insulating film
8a ... 1st contact hole
8b ... second contact hole
9a: Pixel electrode
10 ... TFT array substrate
11a, 11b ... 1st light shielding film
12 ... Underlying insulating film
15 ... Contact hole
16 ... Alignment film
16b ... Alignment film (Poor orientation region)
16c ... Alignment film (Poor orientation region)
20 ... Counter substrate
21 ... Counter electrode
22 ... Alignment film
23. Second light shielding film
24. Third light shielding film
30 ... TFT for pixel switching
50 ... Liquid crystal layer
52 ... Sealing material
53. Fourth light-shielding film
70 ... Storage capacity
70a ... first storage capacity
70b ... second storage capacity
80 ... Barrier layer
81... First interlayer insulating film (second dielectric film)
101: Data line driving circuit
104: Scanning line driving circuit

Claims

A substrate,
A plurality of switching elements disposed on the substrate;
A data line electrically connected to the switching element;
A plurality of conductive layers provided above the plurality of switching elements and electrically connected to the plurality of switching elements;
A plurality of pixel electrodes electrically connected to the plurality of conductive layers;
An island-shaped light-shielding film that is disposed so as to overlap a gap between the pixel electrodes adjacent to each other and an end of the pixel electrode, and is formed in the same layer as the conductive layer;
A capacitor electrode that forms a storage capacitor that holds the voltage of the pixel electrode;
The data line, the light shielding film, and the capacitive electrode are arranged to overlap each other,
The electro-optical device, wherein the light shielding film is formed in a layer between the data line and the capacitor electrode, and is electrically connected to the capacitor electrode through a contact hole.

A first insulating film provided on an upper layer of the switching element; a data line provided on the upper layer of the first insulating film; and a second insulation arranged to cover the data line and the first insulating film. And the first insulating film has a recess, the data line is disposed in the recess, and the surface of the data line and the surface of the first insulating film form the same plane. The electro-optical device according to claim 1.

The electro-optical device according to claim 2, wherein a width of the light shielding film is wider than a width of the concave portion.

The electro-optical device according to claim 1, wherein the contact hole is disposed so as to overlap the data line.

An electronic apparatus comprising the electro-optical device according to claim 1.