JP3773489B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
［発明の属する技術分野］
本発明は、インバ−タ等に配置される高耐圧半導体パワ−素子として機能する半導体装置に係り、特に、電流駆動能力と耐圧との向上対策に関するものである。
【０００２】
［従来の技術］
従来より、インバータ等に配置される半導体パワー素子として、半導体基板の上面側に絶縁ゲート電極及びソース電極を設け、下面側にドレイン電極を設けて、半導体基板の広い面積を利用して上下方向に大電流を流すようにしたものが知られている。
【０００３】
図４は、文献（Silicon Carbide; A Review of Fundamental Questions and Applications to Current Device Technology, edited by W.J.Choyke,H.Matsunami, and G.Pensl, Akademie Verlag 1997 Vol.II pp.369-388 ）に開示されているＤＭＯＳデバイスと呼ばれる半導体パワー素子の断面図である。
【０００４】
同図に示すように、半導体パワー素子は、高濃度のｎ型不純物を含むＳｉＣ基板１１１（６Ｈ−ＳｉＣ基板）と、ＳｉＣ基板１１１の上に形成されたエピタキシャル層内に設けられた低濃度のｎ型不純物を含むｎ−ＳｉＣ層１１２（ドリフト領域）と、エピタキシャル層の上に設けられたゲート絶縁膜１１６及びその上のゲート電極１１８と、エピタキシャル層の上でゲート電極１１８を囲むように設けられたソース電極１１９と、ＳｉＣ基板１１１の下面に設けられたドレイン電極１１７と、エピタキシャル層のうちソース電極１１９の下方に位置する領域からゲート電極１１８の端部下方に位置する領域にｐ型不純物をドープして形成されたｐ−ＳｉＣ層１１３と、エピタキシャル層のうちソース電極１１９の端部下方に位置する領域に高濃度のｎ型不純物をドープして形成されたｎ+ ＳｉＣ層１１４とを備えている。この半導体パワー素子において、ｎ+ ＳｉＣ層１１４がソース領域として機能し、ｐ−ＳｉＣ層１１３のうちゲート絶縁膜１１６との境界付近の領域がチャネル領域として機能し、ＳｉＣ基板１１１及びｎ−ＳｉＣ層１１２がドレイン領域として機能する。ただし、ｎ−ＳｉＣ層１１２は、キャリアがドリフト拡散により移動することから、一般にはドリフト領域と呼ばれている。半導体パワー素子をオンする時には、ゲート電極１１８に５Ｖ程度の電圧を印加して、ソース電極１１９を接地し、ドレイン電極１１７に数Ｖの電圧を印加する。このとき、通常のＭＯＳＦＥＴと同様の動作によって、ｎ−ＳｉＣ層１１２のうちゲート電極１１８の下方に位置する領域からｐ−ＳｉＣ層１１３を経てｎ+ ＳｉＣ層１１４に電流が流れる。
【０００５】
すなわち、この半導体パワー素子（ＤＭＯＳデバイス）は、ゲート電極１１８及びソース電極１１９のパターンをＳｉＣ基板１１１の広い範囲に亘って形成しておくことで、基板の広い領域を通って縦方向に大電流を流すことができるように構成されている。また、特に、ＳｉＣはバンドギャップが大きいので、この半導体パワー素子は、Ｓｉ基板を用いた半導体パワー素子に比べると高い耐圧特性を発揮することができる。
【０００６】
また、縦方向に電流を流すパワーデバイスとしてＩＧＢＴがある。ＩＧＢＴの基本構造は、ＤＭＯＳデバイスの基本構造とほぼ同じであるが、ドリフト領域と半導体基板とが互いに逆導電型である点だけが異なる。ＤＭＯＳデバイスにおいては、例えばｎ型基板上にｎ型エピタキシャル層を成長させるが、ＩＧＢＴの場合、例えばｐ型基板上にｎ型エピタキシャル層を成長させる。例えば、図４に示すＳｉＣ基板１１１をｎ型でなくｐ型基板を用いるとＩＧＢＴが形成される。
【０００７】
［発明が解決しようとする課題］
ところが、上記従来のＤＭＯＳデバイス、ＩＧＢＴなどの半導体パワー素子においては、以下のような不具合があった。
【０００８】
ＤＭＯＳデバイスまたはＩＧＢＴに逆バイアスが印加されると、図４の破線で示すように、ｎ−ＳｉＣ層１１２（ドリフト領域）において広い空乏層１１５が形成される。このとき、ｎ−ＳｉＣ層１１２のうちゲート電極１１８の下方に位置する表面部においては、空乏層１１５の幅が狭くなる。その結果、ドリフト層であるｎ−ＳｉＣ層１１２の表面部において空乏層１１５に印加される電界が大きくなり、この部分で絶縁破壊を起こし易くなる。
【０００９】
また、上記従来のＤＭＯＳまたはＩＧＢＴにおいて、耐圧性を向上させるにはｐ−ＳｉＣ層１１３の不純物濃度を高くする必要があるが、その場合にはチャネル抵抗が増大するので電流駆動力が低減する。すなわち、低抵抗化と高耐圧化とはトレードオフの関係があり、半導体パワーデバイスの性能の向上に限界があった。
【００１０】
本発明の目的は、低抵抗化と高耐圧化とのトレードオフを緩和することにより、電流駆動力の大きい、かつ、耐圧の大きい半導体パワー素子として機能する半導体装置を提供することにある。
【００１１】
［課題を解決するための手段］
本発明の半導体装置は、第１導電型である半導体基板と、上記半導体基板の主面上に設けられた第１導電型である化合物半導体層の一部から形成されるドリフト領域と、上記化合物半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記化合物半導体層の上で上記ゲート電極に囲まれるように設けられたソース電極と、上記半導体基板の裏面に設けられたドレイン電極と、上記化合物半導体層の一部から形成されており、上記ソース電極の一部に接しているとともに上記ソース電極の端部の下方から上記ゲート電極の端部下方に亘って設けられ第１導電型であるソース領域と、上記化合物半導体層の一部を構成するとともに、上記ゲート絶縁膜の下面に接しているとともに上記ソース領域を除く領域に設けられ第１導電型であるキャリア走行領域として機能する活性領域と、上記化合物半導体層の一部から形成されており、上記ソース電極の下方に位置する領域から上記ゲート電極の少なくとも端部下方に位置する領域に亘って、且つ上記ソース領域の下方を含む領域に設けられるとともに該ソース電極の一部に接し、第２導電型である逆ドープ領域とを備え、上記ドリフト領域は、第１導電型であって、上記半導体基板に接しているとともに上記化合物半導体層内において上記ゲート電極およびソース電極の下方に設けられるとともに上記ソース領域と上記活性領域と上記逆ドープ領域とを除いた領域であり、上記活性領域は、少なくとも２つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く量子効果による第１の半導体層へのキャリアの浸みだしが可能な少なくとも１つの第２の半導体層とを交互に積層して構成され、最上層と最下層には上記第１の半導体層が配置されている。
【００１２】
これにより、活性領域においては、量子効果によって第２の半導体層に量子準位が生じ、第２の半導体層中の局在するキャリアの波動関数はある程度の広がりを持つようになる。その結果、キャリアが第２の半導体層だけでなく第１の半導体層にも存在するような分布状態となる。すなわち量子効果によって第２の半導体層から第１の半導体層にキャリアが広がった状態になる。この状態で、活性領域のポテンシャルが高められると、第１，第２の半導体層に絶えずキャリアが供給される。そして、キャリアが不純物濃度の低い第１の半導体層を流れるので、不純物イオン散乱の低減により、高いチャネル移動度が得られる。一方、オフ状態では活性領域全体が空乏化され、活性領域にはキャリアが存在しなくなるので、不純物濃度の低い第１の半導体層によって耐圧が規定され、活性領域全体において高い耐圧値が得られることになる。よって、第１導電型の活性領域を利用してソース・ドレイン間に大電流を流すように構成された半導体装置において、高いチャネル移動度と、高い耐圧とを同時に実現することが可能になる。
【００１３】
上記半導体基板が第１導電型であることにより、ＡＣＣＵＦＥＴとして機能する半導体装置において、上述の作用効果が得られる。
【００１４】
上記半導体基板が第２導電型であることにより、ＩＧＢＴとして機能する半導体装置において、上述の作用効果が得られる。
【００１５】
上記活性領域が、上記第１の半導体層と第２の半導体層とを各々複数個積層して設けられていることにより、上述の効果を確実に発揮することができる。
【００１６】
上記第２の半導体層が炭化珪素層であり、上記第２の半導体層の厚みが１モノレイヤー以上で２０ｎｍ未満であることが好ましい。
【００１７】
上記第１の半導体層が炭化珪素層であり、上記第１の半導体層の厚みが１０ｎｍ以上で１００ｎｍ以下であることが好ましい。
【００１８】
上記ドリフト領域を横切って設けられ、上記ドリフト領域よりも高濃度の第１導電型不純物を含む少なくとも１つの高濃度ドープ層をさらに備えていることにより、横方向への空乏層の広がりを確保して、より耐圧の高い半導体装置を得ることができる。
【００１９】
上記ソース領域を貫通して上記逆ドープ領域に達する開口部をさらに備え、上記ソース電極は、上記開口部の壁面上に設けられて、上記ソース領域および上記逆ドープ領域の各一部に直接接触していることにより、欠陥の多い領域や表面の荒れた領域を回避してソース電極を設けることができるので、高い耐圧値などの特性が得られる。
【００２０】
本発明の半導体装置の製造方法は、第１導電型である半導体基板の主面上に、第１導電型の化合物半導体層を形成する工程（ａ）と、上記化合物半導体層の一部に第２導電型不純物を導入して逆ドープ領域を形成する工程（ｂ）と、上記化合物半導体層及び上記逆ドープ領域の上に、少なくとも２つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く量子効果による第１の半導体層へのキャリアの浸みだしが可能な少なくとも１つの第２の半導体層とを交互に積層して構成され、上記第１の半導体層を最上層と最下層に配置しているとともに第１導電型のキャリア走行領域として機能する活性領域を形成する工程（ｃ）と、上記活性領域のうち上記逆ドープ領域の上方に位置する領域に第１導電型不純物を導入して第１導電型のソース領域を形成する工程（ｄ）と、上記ソース領域のうち上記逆ドープ領域の上に位置する部分の一部を除去して、上記逆ドープ領域に達する深さを有する開口部を形成する工程（ｅ）と、上記活性領域の上と上記ソース領域の一部の上にゲート絶縁膜を形成する工程（ｆ）と、上記開口部内に露出するソース領域および上記逆ドープ領域の両方に接触しているとともに、上記ゲート電極に囲まれるように設けられたソース電極を少なくとも上記開口部の壁面上及び底面上に設ける工程（ｇ）と、上記ゲート絶縁膜上にゲート電極を形成する工程（ｈ）と、上記半導体基板の裏面にドレイン電極を形成する工程（ｉ）とを含んでいる。
【００２１】
この方法により、工程（ｅ）でソース領域に逆ドープと同じ導電型の不純物を注入しなくても、ソース電極と逆ドープ領域とを接触させることができるので、高性能のＡＣＣＵＦＥＴ又はＩＧＢＴとして機能する半導体装置が形成される。
【００２２】
上記工程（ａ）では、第１導電型不純物のドーピングを伴うエピタキシャル成長法により、上記化合物半導体層を形成することが好ましい。
【００２３】
上記工程（ａ）及び（ｃ）では、上記化合物半導体層及び上記活性領域として、ＳｉＣ層を形成することにより、バンドギャップが広く耐圧性の高いＳｉＣ層を利用したパワー素子として機能する半導体装置が形成される。その場合、ＳｉＣ層内ではイオン注入された不純物の活性化率が低いので、イオン注入によって形成された領域では欠陥が発生しやすいが、開口部にソース電極を形成することにより、欠陥を多く含む領域の発生を回避することができる。
【００２４】
［発明の実施の形態］
（第１の実施の形態）
図１は、本発明の第１の実施形態におけるＤＭＯＳデバイス単体の構造を示す断面図である。図２は、本実施形態のＤＭＯＳデバイスの上面図である。図１，図２に示すように、本実施形態のＤＭＯＳデバイスは、高濃度のｎ型不純物を含む主面が（ 0 0 0 1）オフ面であるＳｉＣ基板２（６Ｈ−ＳｉＣ基板）と、ＳｉＣ基板２の上に形成されたエピタキシャル層内に設けられた低濃度のｎ型不純物を含むｎ−ＳｉＣ層３（ドリフト領域）と、エピタキシャル層の上に設けられたゲート絶縁膜６及びその上のゲート電極７ａと、エピタキシャル層の上でゲート電極７ａに囲まれるように設けられたソース電極７ｂと、ＳｉＣ基板２の下面に設けられたドレイン電極７ｃと、エピタキシャル層のうちソース電極７ｂの下方に位置する領域からゲート電極７ａの端部下方に位置する領域にｐ型不純物をドープして形成されたｐ−ＳｉＣ層４と、エピタキシャル層のうちソース電極７ｂの端部下方からゲート電極７ａの端部下方に位置する領域に高濃度のｎ型不純物をドープして形成されたｎ+ ＳｉＣ層５とを備えている。
【００２５】
ここで、本実施形態の第１の特徴は、エピタキシャル層の表面部のうちｎ+ ＳｉＣ層５が形成されている部分を除く領域に多重δドープ層１０（活性領域）が設けられている点である。そして、これにより、本実施形態のＤＭＯＳデバイスは、いわゆるＡＣＣＵＦＥＴ（Accumulation Mode ＦＥＴ）として機能する。
【００２６】
一方、図１の下方に拡大して示すように、多重δドープ層１０は、高濃度（例えば１×１０18atoms ・ｃｍ-3）の窒素を含む厚みが約１０ｎｍのｎ型ドープ層１０ａの５層と、アンドープのＳｉＣ単結晶からなる厚さ約５０ｎｍのアンドープ層１０ｂの６層とを交互に積層し、最上層と最下層とをアンドープ層１０ｂにして構成されている。つまり、トータル厚みが約３５０ｎｍである。
【００２７】
そして、この半導体パワー素子において、ｎ+ ＳｉＣ層５がソース領域として機能し、多重δドープ層１０がチャネル領域として機能し、ＳｉＣ基板２及びｎ−ＳｉＣ層３がドレイン領域として機能する。
【００２８】
多重δドープ層１０においては、量子効果によってｎ型ドープ層１０ａに量子準位が生じ、ｎ型ドープ層１０ａ中の局在する電子の波動関数はある程度の広がりを持つようになる。その結果、電子がｎ型ドープ層１０ａだけでなくアンドープ層１０ｂにも存在するような分布状態となる。
【００２９】
この半導体パワー素子をオンする時には、ゲート電極７ａに５Ｖ程度の電圧を印加して、ソース電極７ｂを接地し、ドレイン電極７ｃに６００Ｖ程度の電圧を印加する。そのとき、多重δドープ層１０のポテンシャルが高められ、量子効果によってｎ型ドープ層１０ａからアンドープ層１０ｂに電子の波動関数が広がり、ｎ型ドープ層１０ａ，アンドープ層１０ｂに絶えず電子が供給される。そして、電子が不純物濃度の低いアンドープ層１０ｂを流れるので、不純物イオン散乱の低減により、高いチャネル移動度が得られる。なお、電流が流れると、ドレイン電圧は数Ｖにまで低下する。
【００３０】
特に、ＳｉＣ基板上にゲート酸化膜として熱酸化膜を形成する場合には、シリコン酸化膜中に炭素等の不純物が残留するので、ゲート酸化膜とＳｉＣチャネル領域（活性領域）との界面付近に界面準位が多く存在している。そのために、従来のＳｉＣ基板を利用した反転型ＭＯＳＦＥＴにおいては、活性領域内でゲート酸化膜に近い領域を走行するキャリアの移動度は低い。したがって、従来の反転型ＭＯＳＦＥＴの場合は、活性領域中の界面準位の多い領域，いわば劣悪な界面に近い領域に、キャリアが流れるチャネルが形成されるので、ＦＥＴの電流量は少ない。
【００３１】
ところが、本実施形態のＭＯＳＦＥＴにおける活性領域の場合、界面から離れたアンドープ層１０ｂを電子が走るので劣悪な界面の影響を受けにくく、電子の移動度を高くすることができ、ＦＥＴの電流量を大きくすることができる。
【００３２】
また、通常のＡＣＣＵＦＥＴでは、ソース・ドレイン領域を除く活性領域（本実施形態における多重δドープ層１０に相当する領域）全体がほぼ一様な不純物濃度を有している。その場合、不純物濃度を高くするほうが電子の供給量は増大するが、活性領域の不純物濃度を高くすると、電子が走行にするときに不純物によって散乱される確率が大きくなり、電子の移動度が低下する。つまり、ＦＥＴのチャネル抵抗が大きくなり、大電流及び高速動作が確保されない。そこで、具体的には、ソース・ドレイン領域を除く活性領域の不純物濃度は、約１×１０16ｃｍ-3から１×１０17ｃｍ-3となっている。
【００３３】
さらに、ソース・ドレイン領域を除く活性領域の不純物濃度を高くすると、耐圧は低下する。ところが、本実施形態のＡＣＣＵＦＥＴによれば、ソース・ドレイン領域を除く活性領域において、ドープ層は不純物濃度が高いが層厚がきわめて薄いので、層厚が厚く不純物濃度の低いアンドープ層によって耐圧の低下が抑制されている。なお、電流が流れると、ドレイン電圧は数Ｖにまで低下する。
【００３４】
また、このとき、ｎ−ＳｉＣ層３において、ゲート電極７ａの下方にある多重δドープ層１０全体を介して広い範囲に電流が流れる状態となり、特に高い電流値が得られる。この効果は、キャリアの電導のパスを広げる効果を有し、導通損を下げる効果があることも確認した。それに対し、従来の図４に示すＤＭＯＳデバイスにおいては、電流がｎ−ＳｉＣ層１１２の中で狭い範囲に絞られるので、それほど大きな電流値は得られない。
【００３５】
一方、本実施形態のデバイスにおいては、オフ状態では、多重δドープ層１０全体が空乏化され、多重δドープ層１０には電子が存在しなくなるので、不純物濃度の低いアンドープ層１０ｂによって耐圧が規定され、多重δドープ層１０全体において高い耐圧値が得られることになる。
【００３６】
よって、本実施形態では、多重δドープ層１０を利用してソース・ドレイン領域間に大電流を流すように構成されたＡＣＣＵＦＥＴにおいて、高いチャネル移動度と、高い耐圧とを同時に実現することが可能になる。
【００３７】
また、アンドープ層１０ｂにおける不純部濃度が低いことから、多重δドープ層１０をチャネル層として用いることにより、ゲート絶縁膜６やゲート絶縁膜−多重δドープ層間の界面付近にトラップされる電荷の低減によるチャネル移動度の向上と、不純物イオン散乱の低減によるチャネル移動度の向上と、耐圧性の向上とを図ることができる。
【００３８】
ＡＣＣＵＦＥＴは、飽和電流値が大きくオン抵抗が小さい点に特徴があるが、まだ実用化に至っていない大きな理由の１つとして、オフ状態における耐圧に乏しいという難点がある。ところが、本実施形態のＡＣＣＵＦＥＴでは、上述のようにδドープ層とアンドープ層との積層構造を利用することによって、電流駆動力をさらに向上させつつ、オフ状態における高い耐圧値を確保することができる。
【００３９】
なお、本実施形態においては、高濃度ドープ層（δドープ層）と低濃度ドープ層（アンドープ層）とを交互に積層してなる多重δドープ層１０を設けたが、１層の高濃度ドープ層と１層の低濃度ドープ層のみを有していてもよい。また、高濃度ドープ層と低濃度ドープ層のいずれを先に形成してもよい。１層の高濃度ドープ層の上下にそれぞれ１層の低濃度ドープ層（アンドープ層）を配置されていてもよい。つまり、高濃度ドープ層と低濃度ドープ層との数が異なっていてもよい。ゲート絶縁膜６と接する最上部はアンドープ層であることが好ましい。
【００４０】
本実施形態の第２の特徴は、ｎ−ＳｉＣ層３内において、高濃度（例えば１×１０18atoms ・ｃｍ-3）の窒素を含む厚みが約１００ｎｍの２つの高濃度ドープ層８ａ，８ｂが設けられている点である。そして、この２つの高濃度ドープ層８ａ，８ｂ間の間隔は、約５００ｎｍである。
【００４１】
図５は、図４に示す従来のＳｉＣ基板を用いたＤＭＯＳデバイスにおけるオフ時の空乏層の拡大状態を示す断面図である。同図に示すように、ゲート電極１１８にオフ電圧が印加され（例えば０Ｖ）、ソース電極１１９が接地された状態で、ドレイン電極１１７に６００Ｖ程度の電圧が印加されると、ｎ−ＳｉＣ層１１２内で空乏層１０９が縦方向及び横方向に広がる。このとき、図中矢印ｙで示す縦方向（厚み方向）への空乏層の広がりに比べて、図中矢印ｘで示す横方向への空乏層の広がりは小さい。つまり、縦方向における等電位面１０９ａ間の間隔よりも横方向における等電位面１０９ａ間の間隔が狭い。その結果、空乏層１０９内における電界は、ゲート電極１１８の下端面のエッジ付近でもっとも大きくなり、この部分で絶縁破壊（ブレークダウン）が生じやすくなる。
【００４２】
図３は、高濃度ドープ層をｎ−ＳｉＣ層１１２に設けてなる本実施形態のＤＭＯＳデバイスのセル単体におけるオフ時の空乏層の拡大状態を示す断面図である。ゲート電極７ａにオフ電圧が印加され（例えば０Ｖ）、ソース電極７ｂが接地された状態で、ドレイン電極７ｃに６００Ｖ程度の電圧が印加されると、ｎ−ＳｉＣ層３内で空乏層９が縦方向及び横方向に広がる。このとき、高濃度ドープ層は、あたかもドリフト領域（ここではｎ−ＳｉＣ層３）中に挿入した電極のように機能する。したがって、空乏層９が図中矢印ｙで示す縦方向（厚み方向）に広がって高濃度ドープ層８ａ，８ｂに接すると、空乏層９のさらに下方への広がりが高濃度ドープ層８ａ，８ｂによっていったん抑制されるので、縦方向への空乏層９の広がりに比べて、図中矢印ｘで示す横方向への空乏層９の広がりの方が大きくなる。つまり、縦方向における等電位面９ａ間の間隔よりも横方向における等電位面９ａ間の間隔が広くなる。その結果、空乏層９内において、ゲート電極７ａの下端面のエッジ付近での電界の集中がほとんどなくなる。また、空乏層９内における等電位線９ａは高濃度ドープ層８ａ，８ｂにほぼ平行に形成されるので、空乏層９内における縦方向の電界は局所的に集中することなく広い範囲に均一に生じる。よって、絶縁破壊（ブレークダウン）が生じにくくなる。よって、本発明のＤＭＯＳデバイスは、図４に示す従来のＤＭＯＳデバイスに比べて、高い耐圧値（少なくとも６００Ｖ程度）を有することになる。
【００４３】
なお、この効果は、多重δドープ層１０の有無とは無関係に得られる。したがって、本実施形態においては、多重δドープ層１０と、高濃度ドープ層８ａ，８ｂとを設けたが、いずれか一方のみを設けることによって、ＤＭＯＳデバイスの耐圧値を高めることができる。
【００４４】
特に、多重δドープ層１０を設けた場合には、ＡＣＣＵＦＥＴとして機能するので、飽和電流値の高い特性が得られる。
【００４５】
一方、多重δドープ層１０を設けずに、高濃度ドープ層８ａ，８ｂのみを設けた場合には、飽和電流値の向上という効果は期待できないが、耐圧値の向上を図ることができる。その場合、高濃度ドープ層は、本実施形態のごとく１層のみに限られるものではなく、１層のみでもよく、２層以上の多数層設けてもよい。一般的には、高濃度ドープ層の数が多いほど、ＤＭＯＳデバイスの耐圧値が大きいといえる。
【００４６】
次に、本実施形態のＤＭＯＳデバイスの製造工程について説明する。まず、主面が（ 0 0 0 1）面（Ｃ面）から数度ずれた方位を有するｎ+ 型のＳｉＣ基板２を準備する。ＳｉＣ基板２の直径は２５ｍｍである。まず、流量５（ｌ／min.）の酸素によってバブリングされた水蒸気雰囲気中で、ＳｉＣ基板２を１１００℃で３時間ほど熱酸化し、表面に厚みが約４０ｎｍの熱酸化膜を形成した後、バッファード弗酸（弗酸：フッ化アンモニウム水溶液＝１：７）により、その熱酸化膜を除去する。そして、ＣＶＤ装置のチャンバー内にＳｉＣ基板２を設置し、チャンバー内を１０-6Ｐａ程度（≒１０-8Torr）の真空度になるまで減圧する。次に、チャンバー内に希釈ガスとして流量２（ｌ／min.）の水素ガスと流量１（ｌ／min.）のアルゴンガスとを供給し、チャンバー内の圧力を０．０９３３ＭＰａとして、基板温度を約１６００℃に制御する。水素ガス及びアルゴンガスの流量は上述の一定値に保持しながら、原料ガスとして流量が２（ｍｌ／min.）のプロパンガスと、流量が３（ｍｌ／min.）のシランガスとをチャンバー内に導入する。原料ガスは流量５０（ｍｌ／min.）の水素ガスで希釈されている。このとき、ドーピングガス供給用のパルスバルブを開いて、窒素を導入することにより、ＳｉＣ基板２の主面の上に、低濃度（１×１０16atoms ・ｃｍ-3程度）の窒素を含むｎ型ＳｉＣ単結晶からなる厚み約１０μｍのｎＳｉＣ層３を形成する。その際、ｎ−ＳｉＣ層３の途中２カ所に、不純物濃度が例えば１×１０18atoms ・ｃｍ-3程度の２つの高濃度ドープ層８ａ，８ｂを形成する。
【００４７】
ただし、特許出願２０００−５８９６４号の明細書及び図面に記載されているように、ドーピングガスとして窒素を約１０％含む水素ガスを供給可能にするために、ドーピングガスを高圧ボンベに収納しておいて、高圧ボンベとドーピングガス供給用配管との間にパルスバルブが設けられている。
【００４８】
次に、ｎ−ＳｉＣ層３の一部に選択的にアルミニウム（Ａｌ）のイオン注入を行なって、深さが１０００ｎｍ程度のｐ−ＳｉＣ層４を形成する。その後、以下の手順により、多重δドープ層１０を形成する。
【００４９】
まず、上記ｎ−ＳｉＣ層３を形成した際の原料ガスや希釈ガスの供給量，温度などの条件は代えずに、パルスバルブを閉じることにより、ｎ−ＳｉＣ層３の上に、厚みが５０ｎｍのアンドープ層１０ｂ（不純物濃度が５×１０15ｃｍ-3程度であることが確認されている）を形成する。次に、チャンバー内への希釈ガス，原料ガスの供給量，温度などの条件は変えずに、パルスバルブを開いてｐ型不純物であるアルミニウムを含むガス（ドーピングガス）をパルス状に供給することにより、アンドープ層１０ｂの上に、厚み約１０ｎｍのｎ型ドープ層１０ａ（高濃度ドープ層）（不純物濃度が約１×１０18ｃｍ-3）を形成する。
【００５０】
このようにして、原料ガス及び希釈ガスを供給しながら同時にパルスバルブを開閉してドーピングガス（窒素）を導入することによるｎ型ドープ層１０ａの形成と、パルスバルブを閉じた状態にしてドーピングガスを供給しないで原料ガス及び希釈ガスのみの供給によるアンドープ層１０ｂの形成とを各々５回ずつ繰り返す。最後に、最上層には、厚みが５０ｎｍのアンドープ層１０ｂを形成する。これにより、厚みが約３５０ｎｍの多重δドープ層１０を形成する。
【００５１】
なお、多重δドープ層１０の最上層を占めているアンドープ層１０ｂの厚みを他のアンドープ層１０ｂよりも５０ｎｍ程度厚くしてもよい。ただし、この場合には、ＤＭＯＳデバイスのしきい値電圧が高くなるので、ゲート絶縁膜−多重δドープ層の界面の界面準位の悪影響によるチャネル移動度としきい値電圧とを所望の条件に調整するように、最上部のアンドープ層１０ｂの厚みを決めることができる。
【００５２】
次に、多重δドープ層１０の一部に高濃度の窒素イオンを注入することにより、多重δドープ層１０を貫通してｐ−ＳｉＣ層４の上部に達する深さ約４００ｎｍのｎ+ ＳｉＣ層５を形成する。また、ソース電極７ｂの下方の一部にｐ型不純物をイオン注入して、ｐ−ＳｉＣ層４の上部４ａを形成する。この工程は、ソース電極７ｂをｐ−ＳｉＣ層４に直接接触させることにより、逆ドープ領域のポテンシャルを制御するために、かつ、逆電流が流れたときのＤＭＯＳデバイスの破壊を防止するために必要である。後者に関して説明すると、通常、ＤＭＯＳデバイスの負荷は、誘導負荷（モーターのコイルなどいわゆるＬ成分を多く含む負荷）であることが多く、ＤＭＯＳデバイスのゲートをオフにした瞬間は電磁誘導によりソース・ドレイン間に逆電圧がかかる。すなわち、一瞬の間、ドレイン電位がソース電位より低くなるので、ｐ−ＳｉＣ層４とｎ−ＳｉＣ層３からなるＰＮダイオードに順方向に電圧が印加され、大電流がソース・ドレイン間に流れる。このとき、ソース電極７ｂとｐ−ＳｉＣ層４との間に、活性領域と同じｎ型の表面層があると、ｎ型表面層とｐ−ＳｉＣ層との間の表面ＰＮ接合部に逆バイアスが印加されるので、表面ＰＮ接合部が抵抗となり発熱してデバイスを破壊にいたらしめることがある。そこで、ソース電極７ｂの下方の一部にｐ−ＳｉＣ層４の上部４ａを形成することにより、表面ＰＮ接合部が生じないようにしている。
【００５３】
その後、基板上に、シリコン酸化膜などからなるゲート絶縁膜６を形成した後、真空蒸着法により形成されたＮｉ合金膜からなるソース電極７ｂ及びドレイン電極７ｃを形成する。さらに、ソース，ドレイン電極７ａ，７ｂと下地層とのオーミックコンタクトをとるために１０００℃で３分間アニールを行なう。続いて、ゲート絶縁膜６の上にＮｉを蒸着して、Ｎｉ膜からなるゲート長約５μｍのゲート電極７ａを形成する。
【００５４】
上述の工程によって形成されたＤＭＯＳデバイス（ＡＣＣＵＦＥＴ）について、電流−電圧特性（ドレイン電流とドレイン電圧との関係）のゲート電圧依存性を調べたところ、従来のＤＭＯＳデバイスに比べて、飽和電流量がさらに増大していることがわかった。さらに、ドレイン電圧が４００Ｖ以上においてもブレークダウンなしに安定なドレイン電流が得られ、オフ状態における絶縁破壊電圧は６００Ｖ以上であり、オン抵抗も１ｍΩ・ｃｍ2 という低い値が実現できた。
【００５５】
なお、ドープ層の厚さは、ドープ層からアンドープ層への電子の波動関数の浸み出しが効果的に行われば、必要以上に厚くする必要はない。実験例やシミュレーションデータなどを総合すると、ｎ型ドープ層１０ａ（高濃度ドープ層）の厚みは、ＳｉＣ層を用いる場合には、１モノレイヤー以上で２０ｎｍ未満であることが好ましいことがわかっている。また、アンドープ層１０ｂ（低濃度ドープ層）の厚みは、そのアンドープ層に接する上下のドープ層からの電子の波動関数の浸み出しがおよぶ範囲であればいいので、約１０ｎｍ以上で約１００ｎｍ以下であることが好ましい。
【００５６】
また、ＳｉＣ層以外の化合物半導体層を用いてもよい。例えばＧａＡｓ層，ＡｌＧａＡｓ層，ＧａＮ層，ＡｌＧａＮ層，ＳｉＧｅ層，ＳｉＧｅＣ層などの場合には、高濃度ドープ層（δドープ層）の厚みはその材料に応じて適正な厚みが定められる。例えば、ＧａＡｓ層を用いる場合には、１モノレイヤーのδドープ層を設けることができる。一般的には、キャリアの供給能力を適正に維持できさえすれば、同じ厚みで耐圧値を向上させるためには、高濃度ドープ層（δドープ層）の厚みは薄いほど好ましいといえる。
【００５７】
一方、多重δドープ層１０の最上層の一部は熱酸化によってゲート酸化膜となる。したがって、ゲート酸化膜中にドナーの窒素が大量に取りこまれるとＭＯＳ構造の閾値電圧に影響を与えたり、ゲート酸化膜自体の耐圧低下につながるので、多重δドープ層１０の最上層はアンドープ層であることが好ましく、その厚さは少なくとも酸化膜に変化する厚さ以上でなければならない。例えば、厚み４０ｎｍの熱酸化膜を形成するには、少なくとも厚み２０ｎｍ以上のアンドープ層が必要である。
【００５８】
なお、ＳｉＣ基板２として濃度１×１０18ｃｍ-3前後のｐ型不純物を含むｐ+ ＳｉＣ基板を用いれば、本実施形態と同様の製造方法によって、次の第２の実施形態で説明するようなＩＧＢＴ（図９（ｂ）参照）を試作することが可能である。その場合、ドレイン電極７ｃとして、ニッケルに代えて、ｐ型ＳｉＣ層に対してオーミック特性の得られる金属膜（例えばアルミニウム膜、アルミニウム膜とニッケル膜またはチタン膜との積層膜、アルミニウムとニッケルまたはチタンとの合金からなる合金膜など）を用いる。この製造方法によって得られたＩＧＢＴのオン抵抗はさらに低く０．７ｍΩ・ｃｍ2 であった。
【００５９】
−平面形状に関する変形例−
なお、本実施形態では、図２のように正方形のセルを配置しているが、本発明のＡＣＣＵＦＥＴのセルの平面的形状は必ずしも正方形に限定されるものではなく、各種の形状をとることができる。例えば、後述する第２の実施形態の変形例のように、ＡＣＣＵＦＥＴ（又はＩＧＢＴ）のセルの平面形状を六角形にすることができる。ＳｉＣ結晶は六方晶であるので、その結晶軸（Ａ軸）の方向に平行な６つの辺を有する六角形の平面形状を有するＡＣＣＵＦＥＴ（又はＩＧＢＴ）を形成することにより、キャリアの移動度の向上を図ることができる。
【００６０】
（第２の実施形態）
第１の実施形態では、ソース電極７ｂを逆ドープ領域であるｐ−ＳｉＣ層４に直接接触させるため、ｐ−ＳｉＣ層４の上に設けられた多重δドープ層１０またはｎ+ ＳｉＣ層５の一部にｐ型不純物をイオン注入して、ｐ−ＳｉＣ層４の上部４ａを形成している。そして、このようにｐ−ＳｉＣ層４を表面にまで広げた後、ｐ−ＳｉＣ層４に接触するソース電極７ｂを設けている。したがって、この方法によると、高濃度にドープされたｎ型層（ｎ型ドープ層１０ａやｎ+ ＳｉＣ層５）の導電型を反転させるために必要な高濃度のｐ型不純物をイオン注入しなければならない。ＳｉＣ層のｐ型不純物としてはアルミニウムやボロンなどが用いられるが、これらの不純物のイオン注入後における活性化率は、数％から数１０％であるので、極めて高い注入ドーズ量が必要となる。しかし、注入欠陥を回復するのが難しいＳｉＣ層において、このような高ドーズ量の不純物を含むイオン注入領域は、高抵抗領域となるので、この領域に電流が流れるときに大きな抵抗損失が生じる。また、イオン注入によってＳｉＣ層の表面も荒れるので、特性がさらに悪化する。そこで、本実施形態では、以上のような不具合のない諸特性の優れたＤＭＯＳデバイスの構造及びその製造方法について説明する。
【００６１】
図６は、本実施形態におけるＤＭＯＳデバイスの断面図である。本実施形態においても、ＤＭＯＳデバイスの平面形状は図２に示すとおりである。同図に示すように、本実施形態のＤＭＯＳデバイスは、高濃度のｎ型不純物を含む主面が（ 0 0 0 1）オフ面であるＳｉＣ基板２（６Ｈ−ＳｉＣ基板）と、ＳｉＣ基板２の上に形成されたエピタキシャル層内に設けられた低濃度のｎ型不純物を含むｎ−ＳｉＣ層３（ドリフト領域）と、エピタキシャル層の上に設けられたゲート絶縁膜６及びその上のゲート電極７ａと、エピタキシャル層の上でゲート電極７ａに囲まれるように設けられたソース電極７ｂと、ＳｉＣ基板２の下面に設けられたドレイン電極７ｃと、エピタキシャル層のうちソース電極７ｂの下方に位置する領域からゲート電極７ａの端部下方に位置する領域にｐ型不純物をドープして形成されたｐ−ＳｉＣ層４と、エピタキシャル層のうちソース電極７ｂの端部下方からゲート電極７ａの端部下方に位置する領域に高濃度のｎ型不純物をドープして形成されたｎ+ ＳｉＣ層５とを備えている。
【００６２】
ここで、本実施形態のＤＭＯＳデバイスの特徴は、第１の実施形態のＤＭＯＳデバイスとは異なり、多重δドープ層１０およびｎ+ ＳｉＣ層５の一部に開口部を設け、この開口部の底面にｐ−ＳｉＣ層４の一部を露出させて、ソース電極７ｂをｐ−ＳｉＣ層４の露出部に接触させている点である。
【００６３】
エピタキシャル層の表面部のうちｎ+ ＳｉＣ層５が形成されている部分を除く領域に多重δドープ層１０（活性領域）が設けられている点、これにより本実施形態のＤＭＯＳデバイスがＡＣＣＵＦＥＴ（Accumulation Mode ＦＥＴ）として機能する点は、第１の実施形態のＤＭＯＳデバイスと同じである。また、多重δドープ層１０の構造も、第１の実施形態のＤＭＯＳデバイス中の多重δドープ層１０と基本的には同じである。ただし、本実施形態の多重δドープ層１０は、厚みが４０ｎｍのアンドープ層１０ｂ（低濃度ドープ層）（不純物濃度が約５×１０15ｃｍ-3）と、厚みが約１０ｎｍのｎ型ドープ層１０ａ（高濃度ドープ層）（不純物濃度が約１×１０18ｃｍ-3）とを交互に４層ずつ積層した後、最上層に厚みが４０ｎｍのアンドープ層１０ｂを設けて構成されており、トータル厚みが約２４０ｎｍである。
【００６４】
そして、この半導体パワー素子において、ｎ+ ＳｉＣ層５がソース領域として機能し、多重δドープ層１０がチャネル領域として機能し、ＳｉＣ基板２及びｎ−ＳｉＣ層３がドレイン領域として機能する。
【００６５】
次に、本実施形態のＤＭＯＳデバイスの製造工程について、図７（ａ）〜（ｄ）及び図８（ａ）〜（ｄ）を参照しながら説明する。
【００６６】
まず、図７（ａ）に示す工程で、主面が（ 0 0 0 1）面（Ｃ面）から数度ずれた方位を有するｎ+ 型のＳｉＣ基板２を準備する。ＳｉＣ基板２の直径は５０ｍｍであり、ｎ型不純物の濃度は１×１０18ｃｍ-3である。流量５（ｌ／min.）の酸素によってバブリングされた水蒸気雰囲気中で、ＳｉＣ基板２を１１００℃で３時間ほど熱酸化し、表面に厚みが約４０ｎｍの熱酸化膜を形成した後、バッファード弗酸（弗酸：フッ化アンモニウム水溶液＝１：７）により、その熱酸化膜を除去する。その後、ＣＶＤ装置のチャンバー内にＳｉＣ基板２を設置し、チャンバー内を１０-6Ｐａ程度（≒１０-8Torr）の真空度になるまで減圧する。次に、チャンバー内に希釈ガスとして流量２（ｌ／min.）の水素ガスと流量１（ｌ／min.）のアルゴンガスとを供給し、チャンバー内の圧力を０．０９３３ＭＰａとして、基板温度を約１６００℃に制御する。水素ガス及びアルゴンガスの流量は上述の一定値に保持しながら、原料ガスとして流量が２（ｍｌ／min.）のプロパンガスと、流量が３（ｍｌ／min.）のシランガスとをチャンバー内に導入する。原料ガスは流量５０（ｍｌ／min.）の水素ガスで希釈されている。このとき、ドーピングガス供給用のパルスバルブを開いて、窒素をin-situ ドープすることにより、ＳｉＣ基板２の主面の上に、低濃度（１×１０16atoms ・ｃｍ-3程度）の窒素を含むｎ型ＳｉＣ単結晶からなる厚み約１２μｍのｎ−ＳｉＣ層３を形成する。
【００６７】
ただし、特許出願２０００−５８９６４号の明細書及び図面に記載されているように、ドーピングガスとして窒素を約１０％含む水素ガスを供給可能にするために、ドーピングガスを高圧ボンベに収納しておいて、高圧ボンベとドーピングガス供給用配管との間にパルスバルブが設けられている。
【００６８】
次に、図７（ｂ）に示す工程で、ｎ−ＳｉＣ層３の上にＳｉＯ2 からなる注入マスク（図示せず）を形成した後、ＳｉＣ基板２を５００℃以上の高温に保ちつつ、注入マスクの上方からｎ−ＳｉＣ層３内にｐ型不純物であるアルミニウム（Ａｌ）のイオン注入を行なう。その後、表面の未注入領域を反応性イオンエッチング（ＲＩＥ）によって除去したのち、アルゴンガス雰囲気中，温度１７００℃で活性化のためのアニールを行なって、逆ドープ領域であるｐ−ＳｉＣ層４を形成する。ここでは、ＲＩＥの後に活性化のためのアニールを行っているが、活性化のためのアニールを行なってからＲＩＥを行ってもよい。ただし、ＲＩＥを行なってから活性化のためのアニールを行なうことにより、ＲＩＥのイオン衝撃による欠陥が回復しやすく、ＲＩＥによって生じた表面の堆積物も除去することができる。
【００６９】
その後、図７（ｃ）に示す工程で、以下の手順により、多重δドープ層１０を形成する。
【００７０】
まず、上記ｎ−ＳｉＣ層３を形成した際の原料ガスや希釈ガスの供給量，温度などの条件は代えずに、パルスバルブを閉じることにより、ｎ−ＳｉＣ層３の上に、厚みが４０ｎｍのアンドープ層１０ｂ（不純物濃度が５×１０15ｃｍ-3程度であることが確認されている）を形成する。次に、チャンバー内への希釈ガス，原料ガスの供給量，温度などの条件は変えずに、パルスバルブを開いてｐ型不純物であるアルミニウムを含むガス（ドーピングガス）をパルス状に供給することにより、アンドープ層１０ｂの上に、厚み約１０ｎｍのｎ型ドープ層１０ａ（高濃度ドープ層）（不純物濃度が約１×１０18ｃｍ-3）を形成する。
【００７１】
このようにして、原料ガス及び希釈ガスを供給しながら同時にパルスバルブを開閉してドーピングガス（窒素）を導入することによるｎ型ドープ層１０ａの形成と、パルスバルブを閉じた状態にしてドーピングガスを供給しないで原料ガス及び希釈ガスのみの供給によるアンドープ層１０ｂの形成とを各々４回ずつ繰り返す。最後に、最上層には、厚みが４０ｎｍのアンドープ層１０ｂを形成する。これにより、厚みが約２４０ｎｍの多重δドープ層１０を形成する。
【００７２】
なお、多重δドープ層１０の最上層を占めているアンドープ層１０ｂの厚みを他のアンドープ層１０ｂよりも５０ｎｍ程度厚くしてもよい。ただし、この場合には、ＤＭＯＳデバイスのしきい値電圧が高くなるので、ゲート絶縁膜−多重δドープ層の界面の界面準位の悪影響によるチャネル移動度としきい値電圧とを所望の条件に調整するように、最上部のアンドープ層１０ｂの厚みを決めることができる。
【００７３】
次に、図７（ｄ）に示す工程で、基板上にＳｉＯ2 からなる注入マスク（図示せず）を形成した後、ＳｉＣ基板２を５００℃以上の高温に保ちつつ、注入マスクの上方から多重δドープ層１０内にｎ型不純物である高濃度の窒素（Ｎ）のイオン注入を、注入深さが３００ｎｍになるように行なう。その後、注入マスクを除去した後、ＳｉＣシャーレ中で１６００℃で活性化のためのアニールを行なってソース領域となるｎ+ ＳｉＣ層５を形成する。ｎ+ ＳｉＣ層５は多重δドープ層１０を貫通して、その下端はｐ−ＳｉＣ層４と接している。ソース領域であるｎ+ ＳｉＣ層５は、多重δドープ層１０の全ての半導体層に接触していることが好ましいので、ｎ+ ＳｉＣ層５の深さは、多重δドープ層１０の厚さよりも大きいことが好ましい。
【００７４】
次に、図８（ａ）に示す工程で、ｐ−ＳｉＣ層４の表面を露出するためにｎ+ ＳｉＣ層５（ソース領域）の一部を除去する。その後、基板上に、アルミニウム薄膜を蒸着によって堆積し、フォトリソグラフィー及びドライエッチングにより、アルミニウム薄膜をパターニングしてエッチングマスク（図示せず）を形成する。このエッチングマスクを用いて、ＣＦ4 とＯ2 との混合ガス（流量比 ＣＦ4 ：Ｏ2 ＝４：１）を用いたＲＩＥにより、ｎ+ ＳｉＣ層５を貫通してｐ−ＳｉＣ層４に達する深さ３５０ｎｍの開口部２０を形成する。これにより、開口２０の底面にはｐ−ＳｉＣ層４の一部の表面が露出した状態となる。このとき、開口部２０の深さは、少なくともｎ+ ＳｉＣ層５（ソース領域）の深さよりも深いことが必要である。
【００７５】
このとき、エッチングガスとしてＣＦ4 とＯ2 との混合ガスを用いた場合には、エッチレートは６７ｎｍ／min.であり、ｎ+ 層５をエッチングするときと、ｐ−ＳｉＣ層４をエッチングするときとでエッチレートはほとんど変わらず、ほぼ一定とみなせる。したがって、開口部２０の深さは、エッチング時間によって制御することができる。
【００７６】
次に、図８（ｂ）に示す工程で、基板上にゲート絶縁膜６となる熱酸化膜を形成した。ＳｉＣ基板２上の各層の表面領域を、流量２．５（ｌ／min.）の酸素によってバブリングされた水蒸気雰囲気中で、１１００℃で３時間の間熱酸化することにより、基板の表面上に厚みが約４０ｎｍの熱酸化膜を形成する。
【００７７】
次に、図８（ｃ）に示す工程で、ゲート絶縁膜６となる熱酸化膜の上に、開口部２０及びその周辺部を開口したレジストマスク（図示せず）を形成した後、バッファード弗酸によって、熱酸化膜のうちレジストマスクの開口部２０に位置する領域を除去する。これにより、開口部２０及びその周辺部において、ｐ−ＳｉＣ層４およびｎ+ ＳｉＣ層５（ソース領域）の各一部の表面を露出させる。その後、リフトオフ法により、露出しているｐ−ＳｉＣ層４およびｎ+ ＳｉＣ層５の各一部の表面上にソース電極７ｂを形成する。リフトオフ法によるソース電極７ｂの形成は以下の手順で行なう。まず、電子ビーム蒸着法により、基板上に厚みが約２００ｎｍのニッケル膜を堆積して、基板全体を有機溶剤に浸漬することにより、ニッケル膜のうち，ｐ−ＳｉＣ層４およびｎ+ ＳｉＣ層５の各一部に接触している部分のみを残して、他の部分を基板から剥離させる。
【００７８】
また、ＳｉＣ基板２の裏面上に、真空蒸着法により厚みが約２００ｎｍのＮｉ合金膜を堆積し、からなるドレイン電極７ｃを形成する。さらに、ソース，ドレイン電極７ｂ，７ｃと下地層とのオーミックコンタクトをとるために、Ｎ2 ガス中で温度１０００℃，３分間の条件でアニールを行なう。
【００７９】
次に、図８（ｄ）に示す工程で、電子ビーム蒸着法により、基板上に厚みが約２００ｎｍのアルミニウム膜（図示せず）を形成した後、フォトリソグラフィー及びドライエッチングにより、アルミニウム膜をパターニングして、ゲート長約１０μｍのゲート電極７ａを形成する。
【００８０】
図１１は、本実施形態のＤＭＯＳデバイス（ＡＣＣＵＦＥＴ）の電流（Ｉ）−電圧（Ｖ）特性を示す図である。同図に示すように、従来のＤＭＯＳデバイスに比べて、飽和電流量がさらに増大している。
【００８１】
本実施形態のＤＭＯＳデバイスによると、第１の実施形態のＤＭＯＳデバイスと基本的には同じ作用効果を発揮することができる。
【００８２】
加えて、本実施形態のＤＭＯＳデバイスにおいては、ソース電極７ｂがｎ+ ＳｉＣ層５に形成された開口部２０の上に形成されているので、高ドーズ量のイオン注入によって表面が荒らされた領域や、高ドーズ量のイオン注入による欠陥が多く存在する領域を生じることなく、ｐ−ＳｉＣ層４と接している。その結果、多重δドープ層１０に逆電流が流れたときのソース電極７ｂ下での抵抗が低く、第１の実施形態に比べて逆電流による抵抗損失が低いという利点がある。また、抵抗損失が小さいことから、逆電流が流れたときの温度上昇も小さいので、逆電流に起因するＤＭＯＳデバイスの破壊をさらに効果的に抑制することができる。
【００８３】
なお、ＳｉＣ基板２として濃度１×１０18ｃｍ-3前後のｐ型不純物を含むｐ＋ＳｉＣ基板を用いれば、本実施形態と同様の製造方法によってＩＧＢＴを試作することが可能である。その場合、ドレイン電極７ｃとして、ニッケルに代えて、ｐ型ＳｉＣ層に対してオーミック特性の得られる金属膜（例えばアルミニウム膜、アルミニウム膜とニッケル膜またはチタン膜との積層膜、アルミニウムとニッケルまたはチタンとの合金からなる合金膜など）を用いる。この製造方法によって得られたＩＧＢＴのオン抵抗はさらに低く０．７ｍΩ・ｃｍ2 であった。
【００８４】
図９（ａ），（ｂ）は、順に、ＤＭＯＳデバイス及びＩＧＢＴに流れる電流を比較して示す断面図である。図９（ａ）に示すように、ｎ型ＤＭＯＳデバイスでは、ＳｉＣ基板２およびドリフト領域（ｎ−ＳｉＣ層３）が、共にｎ型層であるために、ＤＭＯＳデバイスのオン時には電子電流だけが流れる。それに対し、図９（ｂ）に示すように、ＩＧＢＴでは、ＳｉＣ基板２がｐ型層でドリフト領域（ｎ−ＳｉＣ層３）がｎ型層であるために、ＩＧＢＴのオン時には電子電流のみならずｐ型のＳｉＣ基板２から正孔が供給されて、電子電流及び正孔電流の両方が流れるのでオン抵抗がさらに低くなる。ただし、ＩＧＢＴの場合、オフにしたときにｎ型エピタキシャル層に注入された正孔がｐ型基板に戻り、逆電流が流れるためにスイッチング速度はＤＭＯＳデバイスに比べて遅い。また、ＩＧＢＴでは、ＳｉＣ基板２とｎ−ＳｉＣ層３との間にＰＮ接合が形成されるために、数Ｖの電圧ロスが生じる。そのために、本実施形態のＩＧＢＴは、耐圧の設計値が数ｋＶ程度の高耐圧型デバイスに適した構造といえる。
【００８５】
−平面形状に関する変形例−
なお、本実施形態では、第１の実施形態と同様に、図２のように正方形のセルを配置しているが、本発明のＡＣＣＵＦＥＴのセルの平面的形状は必ずしも正方形に限定されるものではなく、各種の形状をとることができる。
【００８６】
図１０は、ＡＣＣＵＦＥＴ（又はＩＧＢＴ）のセルの平面形状を六角形にした本実施形態の変形例の平面図である。各セルは等間隔に配置され、ハニカム状のゲート電極７ａが設けられている。
【００８７】
ＡＣＣＵＦＥＴ（又はＩＧＢＴ）は相隣接するセルから延びる空乏層が互いにつながるほうが絶縁破壊が生じにくい。図２に示すごとく正方形のセルを等間隔に配置した場合、相隣接するセルの辺同士の距離に比べ、斜め方向に相隣接する頂点同士の距離が大きくなる。すなわち、相隣接するセルの辺同士間で空乏層がつながっても、頂点同士の間でつながらない領域が残ることがある。その結果、絶縁破壊が生じやすくなる。
【００８８】
それに対し、図１０に示す六角形のセルの場合、相隣接する辺同士の間で空乏層がつながる場合には、頂点同士の間でも空乏層がつながっている。そのため、六角形のセルの法が絶縁破壊が生じにくい。
【００８９】
また、本発明のＡＣＣＵＦＥＴ（又はＩＧＢＴ）のセルの平面的形状は必ずしも正方形や六角形に限定されるものではなく、各種の形状をとることができる。
【００９０】
また、上記第２の実施形態においては、ソース領域であるｎ+ ＳｉＣ層５の形成のためのイオン注入工程，開口部２０の形成工程，ソース電極７ｂの形成工程を行なった後に、ゲート電極７ａを形成したが、先にゲート電極７ａを形成することも可能である。その場合、まず、ゲート絶縁膜６となる熱酸化膜のうえに、ｎ+ ＳｉＣ層５を形成しようとする領域を開口したアルミニウム膜（この例では、ゲート電極と一致する）を形成し、このアルミニウム膜をマスクとしてｎ型不純物のイオン注入を行なう。その後、ｎ+ ＳｉＣ層５を貫通してｐ−ＳｉＣ層４に達する開口部の形成と、ソース電極７ｂの形成とを行なう。このような手順により、ゲート電極７ａと自己整合的にソース領域（ｎ+ ＳｉＣ層５）を形成することができるので、微細なＡＣＣＵＦＥＴ又はＩＧＢＴとして機能する半導体装置が得られる。ただし、その場合には、ゲート電極７ａを構成する材料として、ソース電極形成時の高温処理工程によって特性が劣化しないものを用いることが好ましい。
【００９１】
［発明の効果］
本発明の半導体装置によると、縦型構造のＡＣＣＵＦＥＴ又はＩＧＢＴとして機能する半導体装置において、ゲート電極下方のチャネル領域として機能する部分を、第１の半導体層と、第１の半導体層よりも高濃度のキャリア用不純物を含み第１の半導体層よりも膜厚が薄く量子効果による第１の半導体層へのキャリアの浸みだしが可能な第２の半導体層とを互いに接するように設けて構成した。高濃度不純物層を含む第２の半導体層からキャリアが供給され、不純物の少ない高品質の結晶性のよい第１の半導体層をキャリアが走行するので、高いチャネル移動度と、高い耐圧とを同時に実現することが可能になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態におけるＤＭＯＳデバイスの断面図である。
【図２】 本発明の第１の実施形態におけるＤＭＯＳデバイスのセル配置を示す上面図である。
【図３】 本発明の第１の実施形態のＤＭＯＳデバイスのセル単体におけるオフ時の空乏層の拡大状態を示す断面図である。
【図４】 従来の文献に開示されているＤＭＯＳデバイスの断面図である。
【図５】 図４に示す従来のＳｉＣ基板を用いたＤＭＯＳデバイスにおけるオフ時の空乏層の拡大状態を示す断面図である。
【図６】 本発明の第２の実施形態におけるＤＭＯＳデバイスの断面図である。
【図７】 （ａ）〜（ｄ）は、本発明の第２の実施形態におけるＤＭＯＳデバイスの製造工程のうちの前半部分を示す断面図である。
【図８】 （ａ）〜（ｄ）は、本発明の第２の実施形態におけるＤＭＯＳデバイスの製造工程のうちの後半部分を示す断面図である。
【図９】 （ａ），（ｂ）は、それぞれ順にＤＭＯＳデバイスとＩＧＢＴとの電流成分の違いを示す断面図である。
【図１０】 本発明の第２の実施形態の変形例におけるＤＭＯＳデバイスのセル配置を示す上面図である。
【図１１】 本発明の第２の実施形態のＤＭＯＳデバイスの電流（Ｉ）−電圧（Ｖ）特性を示す図である。
【符号の説明】
２ ＳｉＣ基板
３ ｎ−ＳｉＣ層
４ ｐ−ＳｉＣ層
５ ｎ+ ＳｉＣ層
６ ゲート絶縁膜
７ａ ゲート電極
７ｂ ソース電極
７ｃ ドレイン電極
８ａ，８ｂ 高濃度ドープ層
９ 空乏層
９ａ 電位面
１０ 多重δドープ層
１０ａ ｎ型ドープ層
１０ｂ アンドープ層
２０ 開口部
［発明の属する技術分野］
本発明は、インバ−タ等に配置される高耐圧半導体パワ−素子として機能する半導体装置に係り、特に、電流駆動能力と耐圧との向上対策に関するものである。
【０００２】
［従来の技術］
従来より、インバータ等に配置される半導体パワー素子として、半導体基板の上面側に絶縁ゲート電極及びソース電極を設け、下面側にドレイン電極を設けて、半導体基板の広い面積を利用して上下方向に大電流を流すようにしたものが知られている。
【０００３】
図４は、文献（Silicon Carbide; A Review of Fundamental Questions and Applications to Current Device Technology, edited by W.J.Choyke,H.Matsunami, and G.Pensl, Akademie Verlag 1997 Vol.II pp.369-388 ）に開示されているＤＭＯＳデバイスと呼ばれる半導体パワー素子の断面図である。
【０００４】
同図に示すように、半導体パワー素子は、高濃度のｎ型不純物を含むＳｉＣ基板１１１（６Ｈ−ＳｉＣ基板）と、ＳｉＣ基板１１１の上に形成されたエピタキシャル層内に設けられた低濃度のｎ型不純物を含むｎ−ＳｉＣ層１１２（ドリフト領域）と、エピタキシャル層の上に設けられたゲート絶縁膜１１６及びその上のゲート電極１１８と、エピタキシャル層の上でゲート電極１１８を囲むように設けられたソース電極１１９と、ＳｉＣ基板１１１の下面に設けられたドレイン電極１１７と、エピタキシャル層のうちソース電極１１９の下方に位置する領域からゲート電極１１８の端部下方に位置する領域にｐ型不純物をドープして形成されたｐ−ＳｉＣ層１１３と、エピタキシャル層のうちソース電極１１９の端部下方に位置する領域に高濃度のｎ型不純物をドープして形成されたｎ+ ＳｉＣ層１１４とを備えている。この半導体パワー素子において、ｎ+ ＳｉＣ層１１４がソース領域として機能し、ｐ−ＳｉＣ層１１３のうちゲート絶縁膜１１６との境界付近の領域がチャネル領域として機能し、ＳｉＣ基板１１１及びｎ−ＳｉＣ層１１２がドレイン領域として機能する。ただし、ｎ−ＳｉＣ層１１２は、キャリアがドリフト拡散により移動することから、一般にはドリフト領域と呼ばれている。半導体パワー素子をオンする時には、ゲート電極１１８に５Ｖ程度の電圧を印加して、ソース電極１１９を接地し、ドレイン電極１１７に数Ｖの電圧を印加する。このとき、通常のＭＯＳＦＥＴと同様の動作によって、ｎ−ＳｉＣ層１１２のうちゲート電極１１８の下方に位置する領域からｐ−ＳｉＣ層１１３を経てｎ+ ＳｉＣ層１１４に電流が流れる。
【０００５】
すなわち、この半導体パワー素子（ＤＭＯＳデバイス）は、ゲート電極１１８及びソース電極１１９のパターンをＳｉＣ基板１１１の広い範囲に亘って形成しておくことで、基板の広い領域を通って縦方向に大電流を流すことができるように構成されている。また、特に、ＳｉＣはバンドギャップが大きいので、この半導体パワー素子は、Ｓｉ基板を用いた半導体パワー素子に比べると高い耐圧特性を発揮することができる。
【０００６】
また、縦方向に電流を流すパワーデバイスとしてＩＧＢＴがある。ＩＧＢＴの基本構造は、ＤＭＯＳデバイスの基本構造とほぼ同じであるが、ドリフト領域と半導体基板とが互いに逆導電型である点だけが異なる。ＤＭＯＳデバイスにおいては、例えばｎ型基板上にｎ型エピタキシャル層を成長させるが、ＩＧＢＴの場合、例えばｐ型基板上にｎ型エピタキシャル層を成長させる。例えば、図４に示すＳｉＣ基板１１１をｎ型でなくｐ型基板を用いるとＩＧＢＴが形成される。
【０００７】
［発明が解決しようとする課題］
ところが、上記従来のＤＭＯＳデバイス、ＩＧＢＴなどの半導体パワー素子においては、以下のような不具合があった。
【０００８】
ＤＭＯＳデバイスまたはＩＧＢＴに逆バイアスが印加されると、図４の破線で示すように、ｎ−ＳｉＣ層１１２（ドリフト領域）において広い空乏層１１５が形成される。このとき、ｎ−ＳｉＣ層１１２のうちゲート電極１１８の下方に位置する表面部においては、空乏層１１５の幅が狭くなる。その結果、ドリフト層であるｎ−ＳｉＣ層１１２の表面部において空乏層１１５に印加される電界が大きくなり、この部分で絶縁破壊を起こし易くなる。
【０００９】
また、上記従来のＤＭＯＳまたはＩＧＢＴにおいて、耐圧性を向上させるにはｐ−ＳｉＣ層１１３の不純物濃度を高くする必要があるが、その場合にはチャネル抵抗が増大するので電流駆動力が低減する。すなわち、低抵抗化と高耐圧化とはトレードオフの関係があり、半導体パワーデバイスの性能の向上に限界があった。
【００１０】
本発明の目的は、低抵抗化と高耐圧化とのトレードオフを緩和することにより、電流駆動力の大きい、かつ、耐圧の大きい半導体パワー素子として機能する半導体装置を提供することにある。
【００１１】
［課題を解決するための手段］
本発明の半導体装置は、第１導電型である半導体基板と、上記半導体基板の主面上に設けられた第１導電型である化合物半導体層の一部から形成されるドリフト領域と、上記化合物半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記化合物半導体層の上で上記ゲート電極に囲まれるように設けられたソース電極と、上記半導体基板の裏面に設けられたドレイン電極と、上記化合物半導体層の一部から形成されており、上記ソース電極の一部に接しているとともに上記ソース電極の端部の下方から上記ゲート電極の端部下方に亘って設けられ第１導電型であるソース領域と、上記化合物半導体層の一部を構成するとともに、上記ゲート絶縁膜の下面に接しているとともに上記ソース領域を除く領域に設けられ第１導電型であるキャリア走行領域として機能する活性領域と、上記化合物半導体層の一部から形成されており、上記ソース電極の下方に位置する領域から上記ゲート電極の少なくとも端部下方に位置する領域に亘って、且つ上記ソース領域の下方を含む領域に設けられるとともに該ソース電極の一部に接し、第２導電型である逆ドープ領域とを備え、上記ドリフト領域は、第１導電型であって、上記半導体基板に接しているとともに上記化合物半導体層内において上記ゲート電極およびソース電極の下方に設けられるとともに上記ソース領域と上記活性領域と上記逆ドープ領域とを除いた領域であり、上記活性領域は、少なくとも２つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く量子効果による第１の半導体層へのキャリアの浸みだしが可能な少なくとも１つの第２の半導体層とを交互に積層して構成され、最上層と最下層には上記第１の半導体層が配置されている。
【００１２】
これにより、活性領域においては、量子効果によって第２の半導体層に量子準位が生じ、第２の半導体層中の局在するキャリアの波動関数はある程度の広がりを持つようになる。その結果、キャリアが第２の半導体層だけでなく第１の半導体層にも存在するような分布状態となる。すなわち量子効果によって第２の半導体層から第１の半導体層にキャリアが広がった状態になる。この状態で、活性領域のポテンシャルが高められると、第１，第２の半導体層に絶えずキャリアが供給される。そして、キャリアが不純物濃度の低い第１の半導体層を流れるので、不純物イオン散乱の低減により、高いチャネル移動度が得られる。一方、オフ状態では活性領域全体が空乏化され、活性領域にはキャリアが存在しなくなるので、不純物濃度の低い第１の半導体層によって耐圧が規定され、活性領域全体において高い耐圧値が得られることになる。よって、第１導電型の活性領域を利用してソース・ドレイン間に大電流を流すように構成された半導体装置において、高いチャネル移動度と、高い耐圧とを同時に実現することが可能になる。
【００１３】
上記半導体基板が第１導電型であることにより、ＡＣＣＵＦＥＴとして機能する半導体装置において、上述の作用効果が得られる。
【００１４】
上記半導体基板が第２導電型であることにより、ＩＧＢＴとして機能する半導体装置において、上述の作用効果が得られる。
【００１５】
上記活性領域が、上記第１の半導体層と第２の半導体層とを各々複数個積層して設けられていることにより、上述の効果を確実に発揮することができる。
【００１６】
上記第２の半導体層が炭化珪素層であり、上記第２の半導体層の厚みが１モノレイヤー以上で２０ｎｍ未満であることが好ましい。
【００１７】
上記第１の半導体層が炭化珪素層であり、上記第１の半導体層の厚みが１０ｎｍ以上で１００ｎｍ以下であることが好ましい。
【００１８】
上記ドリフト領域を横切って設けられ、上記ドリフト領域よりも高濃度の第１導電型不純物を含む少なくとも１つの高濃度ドープ層をさらに備えていることにより、横方向への空乏層の広がりを確保して、より耐圧の高い半導体装置を得ることができる。
【００１９】
上記ソース領域を貫通して上記逆ドープ領域に達する開口部をさらに備え、上記ソース電極は、上記開口部の壁面上に設けられて、上記ソース領域および上記逆ドープ領域の各一部に直接接触していることにより、欠陥の多い領域や表面の荒れた領域を回避してソース電極を設けることができるので、高い耐圧値などの特性が得られる。
【００２０】
本発明の半導体装置の製造方法は、第１導電型である半導体基板の主面上に、第１導電型の化合物半導体層を形成する工程（ａ）と、上記化合物半導体層の一部に第２導電型不純物を導入して逆ドープ領域を形成する工程（ｂ）と、上記化合物半導体層及び上記逆ドープ領域の上に、少なくとも２つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く量子効果による第１の半導体層へのキャリアの浸みだしが可能な少なくとも１つの第２の半導体層とを交互に積層して構成され、上記第１の半導体層を最上層と最下層に配置しているとともに第１導電型のキャリア走行領域として機能する活性領域を形成する工程（ｃ）と、上記活性領域のうち上記逆ドープ領域の上方に位置する領域に第１導電型不純物を導入して第１導電型のソース領域を形成する工程（ｄ）と、上記ソース領域のうち上記逆ドープ領域の上に位置する部分の一部を除去して、上記逆ドープ領域に達する深さを有する開口部を形成する工程（ｅ）と、上記活性領域の上と上記ソース領域の一部の上にゲート絶縁膜を形成する工程（ｆ）と、上記開口部内に露出するソース領域および上記逆ドープ領域の両方に接触しているとともに、上記ゲート電極に囲まれるように設けられたソース電極を少なくとも上記開口部の壁面上及び底面上に設ける工程（ｇ）と、上記ゲート絶縁膜上にゲート電極を形成する工程（ｈ）と、上記半導体基板の裏面にドレイン電極を形成する工程（ｉ）とを含んでいる。
【００２１】
この方法により、工程（ｅ）でソース領域に逆ドープと同じ導電型の不純物を注入しなくても、ソース電極と逆ドープ領域とを接触させることができるので、高性能のＡＣＣＵＦＥＴ又はＩＧＢＴとして機能する半導体装置が形成される。
【００２２】
上記工程（ａ）では、第１導電型不純物のドーピングを伴うエピタキシャル成長法により、上記化合物半導体層を形成することが好ましい。
【００２３】
上記工程（ａ）及び（ｃ）では、上記化合物半導体層及び上記活性領域として、ＳｉＣ層を形成することにより、バンドギャップが広く耐圧性の高いＳｉＣ層を利用したパワー素子として機能する半導体装置が形成される。その場合、ＳｉＣ層内ではイオン注入された不純物の活性化率が低いので、イオン注入によって形成された領域では欠陥が発生しやすいが、開口部にソース電極を形成することにより、欠陥を多く含む領域の発生を回避することができる。
【００２４】
［発明の実施の形態］
（第１の実施の形態）
図１は、本発明の第１の実施形態におけるＤＭＯＳデバイス単体の構造を示す断面図である。図２は、本実施形態のＤＭＯＳデバイスの上面図である。図１，図２に示すように、本実施形態のＤＭＯＳデバイスは、高濃度のｎ型不純物を含む主面が（ 0 0 0 1）オフ面であるＳｉＣ基板２（６Ｈ−ＳｉＣ基板）と、ＳｉＣ基板２の上に形成されたエピタキシャル層内に設けられた低濃度のｎ型不純物を含むｎ−ＳｉＣ層３（ドリフト領域）と、エピタキシャル層の上に設けられたゲート絶縁膜６及びその上のゲート電極７ａと、エピタキシャル層の上でゲート電極７ａに囲まれるように設けられたソース電極７ｂと、ＳｉＣ基板２の下面に設けられたドレイン電極７ｃと、エピタキシャル層のうちソース電極７ｂの下方に位置する領域からゲート電極７ａの端部下方に位置する領域にｐ型不純物をドープして形成されたｐ−ＳｉＣ層４と、エピタキシャル層のうちソース電極７ｂの端部下方からゲート電極７ａの端部下方に位置する領域に高濃度のｎ型不純物をドープして形成されたｎ+ ＳｉＣ層５とを備えている。
【００２５】
ここで、本実施形態の第１の特徴は、エピタキシャル層の表面部のうちｎ+ ＳｉＣ層５が形成されている部分を除く領域に多重δドープ層１０（活性領域）が設けられている点である。そして、これにより、本実施形態のＤＭＯＳデバイスは、いわゆるＡＣＣＵＦＥＴ（Accumulation Mode ＦＥＴ）として機能する。
【００２６】
一方、図１の下方に拡大して示すように、多重δドープ層１０は、高濃度（例えば１×１０18atoms ・ｃｍ-3）の窒素を含む厚みが約１０ｎｍのｎ型ドープ層１０ａの５層と、アンドープのＳｉＣ単結晶からなる厚さ約５０ｎｍのアンドープ層１０ｂの６層とを交互に積層し、最上層と最下層とをアンドープ層１０ｂにして構成されている。つまり、トータル厚みが約３５０ｎｍである。
【００２７】
そして、この半導体パワー素子において、ｎ+ ＳｉＣ層５がソース領域として機能し、多重δドープ層１０がチャネル領域として機能し、ＳｉＣ基板２及びｎ−ＳｉＣ層３がドレイン領域として機能する。
【００２８】
多重δドープ層１０においては、量子効果によってｎ型ドープ層１０ａに量子準位が生じ、ｎ型ドープ層１０ａ中の局在する電子の波動関数はある程度の広がりを持つようになる。その結果、電子がｎ型ドープ層１０ａだけでなくアンドープ層１０ｂにも存在するような分布状態となる。
【００２９】
この半導体パワー素子をオンする時には、ゲート電極７ａに５Ｖ程度の電圧を印加して、ソース電極７ｂを接地し、ドレイン電極７ｃに６００Ｖ程度の電圧を印加する。そのとき、多重δドープ層１０のポテンシャルが高められ、量子効果によってｎ型ドープ層１０ａからアンドープ層１０ｂに電子の波動関数が広がり、ｎ型ドープ層１０ａ，アンドープ層１０ｂに絶えず電子が供給される。そして、電子が不純物濃度の低いアンドープ層１０ｂを流れるので、不純物イオン散乱の低減により、高いチャネル移動度が得られる。なお、電流が流れると、ドレイン電圧は数Ｖにまで低下する。
【００３０】
特に、ＳｉＣ基板上にゲート酸化膜として熱酸化膜を形成する場合には、シリコン酸化膜中に炭素等の不純物が残留するので、ゲート酸化膜とＳｉＣチャネル領域（活性領域）との界面付近に界面準位が多く存在している。そのために、従来のＳｉＣ基板を利用した反転型ＭＯＳＦＥＴにおいては、活性領域内でゲート酸化膜に近い領域を走行するキャリアの移動度は低い。したがって、従来の反転型ＭＯＳＦＥＴの場合は、活性領域中の界面準位の多い領域，いわば劣悪な界面に近い領域に、キャリアが流れるチャネルが形成されるので、ＦＥＴの電流量は少ない。
【００３１】
ところが、本実施形態のＭＯＳＦＥＴにおける活性領域の場合、界面から離れたアンドープ層１０ｂを電子が走るので劣悪な界面の影響を受けにくく、電子の移動度を高くすることができ、ＦＥＴの電流量を大きくすることができる。
【００３２】
また、通常のＡＣＣＵＦＥＴでは、ソース・ドレイン領域を除く活性領域（本実施形態における多重δドープ層１０に相当する領域）全体がほぼ一様な不純物濃度を有している。その場合、不純物濃度を高くするほうが電子の供給量は増大するが、活性領域の不純物濃度を高くすると、電子が走行にするときに不純物によって散乱される確率が大きくなり、電子の移動度が低下する。つまり、ＦＥＴのチャネル抵抗が大きくなり、大電流及び高速動作が確保されない。そこで、具体的には、ソース・ドレイン領域を除く活性領域の不純物濃度は、約１×１０16ｃｍ-3から１×１０17ｃｍ-3となっている。
【００３３】
さらに、ソース・ドレイン領域を除く活性領域の不純物濃度を高くすると、耐圧は低下する。ところが、本実施形態のＡＣＣＵＦＥＴによれば、ソース・ドレイン領域を除く活性領域において、ドープ層は不純物濃度が高いが層厚がきわめて薄いので、層厚が厚く不純物濃度の低いアンドープ層によって耐圧の低下が抑制されている。なお、電流が流れると、ドレイン電圧は数Ｖにまで低下する。
【００３４】
また、このとき、ｎ−ＳｉＣ層３において、ゲート電極７ａの下方にある多重δドープ層１０全体を介して広い範囲に電流が流れる状態となり、特に高い電流値が得られる。この効果は、キャリアの電導のパスを広げる効果を有し、導通損を下げる効果があることも確認した。それに対し、従来の図４に示すＤＭＯＳデバイスにおいては、電流がｎ−ＳｉＣ層１１２の中で狭い範囲に絞られるので、それほど大きな電流値は得られない。
【００３５】
一方、本実施形態のデバイスにおいては、オフ状態では、多重δドープ層１０全体が空乏化され、多重δドープ層１０には電子が存在しなくなるので、不純物濃度の低いアンドープ層１０ｂによって耐圧が規定され、多重δドープ層１０全体において高い耐圧値が得られることになる。
【００３６】
よって、本実施形態では、多重δドープ層１０を利用してソース・ドレイン領域間に大電流を流すように構成されたＡＣＣＵＦＥＴにおいて、高いチャネル移動度と、高い耐圧とを同時に実現することが可能になる。
【００３７】
また、アンドープ層１０ｂにおける不純部濃度が低いことから、多重δドープ層１０をチャネル層として用いることにより、ゲート絶縁膜６やゲート絶縁膜−多重δドープ層間の界面付近にトラップされる電荷の低減によるチャネル移動度の向上と、不純物イオン散乱の低減によるチャネル移動度の向上と、耐圧性の向上とを図ることができる。
【００３８】
ＡＣＣＵＦＥＴは、飽和電流値が大きくオン抵抗が小さい点に特徴があるが、まだ実用化に至っていない大きな理由の１つとして、オフ状態における耐圧に乏しいという難点がある。ところが、本実施形態のＡＣＣＵＦＥＴでは、上述のようにδドープ層とアンドープ層との積層構造を利用することによって、電流駆動力をさらに向上させつつ、オフ状態における高い耐圧値を確保することができる。
【００３９】
なお、本実施形態においては、高濃度ドープ層（δドープ層）と低濃度ドープ層（アンドープ層）とを交互に積層してなる多重δドープ層１０を設けたが、１層の高濃度ドープ層と１層の低濃度ドープ層のみを有していてもよい。また、高濃度ドープ層と低濃度ドープ層のいずれを先に形成してもよい。１層の高濃度ドープ層の上下にそれぞれ１層の低濃度ドープ層（アンドープ層）を配置されていてもよい。つまり、高濃度ドープ層と低濃度ドープ層との数が異なっていてもよい。ゲート絶縁膜６と接する最上部はアンドープ層であることが好ましい。
【００４０】
本実施形態の第２の特徴は、ｎ−ＳｉＣ層３内において、高濃度（例えば１×１０18atoms ・ｃｍ-3）の窒素を含む厚みが約１００ｎｍの２つの高濃度ドープ層８ａ，８ｂが設けられている点である。そして、この２つの高濃度ドープ層８ａ，８ｂ間の間隔は、約５００ｎｍである。
【００４１】
図５は、図４に示す従来のＳｉＣ基板を用いたＤＭＯＳデバイスにおけるオフ時の空乏層の拡大状態を示す断面図である。同図に示すように、ゲート電極１１８にオフ電圧が印加され（例えば０Ｖ）、ソース電極１１９が接地された状態で、ドレイン電極１１７に６００Ｖ程度の電圧が印加されると、ｎ−ＳｉＣ層１１２内で空乏層１０９が縦方向及び横方向に広がる。このとき、図中矢印ｙで示す縦方向（厚み方向）への空乏層の広がりに比べて、図中矢印ｘで示す横方向への空乏層の広がりは小さい。つまり、縦方向における等電位面１０９ａ間の間隔よりも横方向における等電位面１０９ａ間の間隔が狭い。その結果、空乏層１０９内における電界は、ゲート電極１１８の下端面のエッジ付近でもっとも大きくなり、この部分で絶縁破壊（ブレークダウン）が生じやすくなる。
【００４２】
図３は、高濃度ドープ層をｎ−ＳｉＣ層１１２に設けてなる本実施形態のＤＭＯＳデバイスのセル単体におけるオフ時の空乏層の拡大状態を示す断面図である。ゲート電極７ａにオフ電圧が印加され（例えば０Ｖ）、ソース電極７ｂが接地された状態で、ドレイン電極７ｃに６００Ｖ程度の電圧が印加されると、ｎ−ＳｉＣ層３内で空乏層９が縦方向及び横方向に広がる。このとき、高濃度ドープ層は、あたかもドリフト領域（ここではｎ−ＳｉＣ層３）中に挿入した電極のように機能する。したがって、空乏層９が図中矢印ｙで示す縦方向（厚み方向）に広がって高濃度ドープ層８ａ，８ｂに接すると、空乏層９のさらに下方への広がりが高濃度ドープ層８ａ，８ｂによっていったん抑制されるので、縦方向への空乏層９の広がりに比べて、図中矢印ｘで示す横方向への空乏層９の広がりの方が大きくなる。つまり、縦方向における等電位面９ａ間の間隔よりも横方向における等電位面９ａ間の間隔が広くなる。その結果、空乏層９内において、ゲート電極７ａの下端面のエッジ付近での電界の集中がほとんどなくなる。また、空乏層９内における等電位線９ａは高濃度ドープ層８ａ，８ｂにほぼ平行に形成されるので、空乏層９内における縦方向の電界は局所的に集中することなく広い範囲に均一に生じる。よって、絶縁破壊（ブレークダウン）が生じにくくなる。よって、本発明のＤＭＯＳデバイスは、図４に示す従来のＤＭＯＳデバイスに比べて、高い耐圧値（少なくとも６００Ｖ程度）を有することになる。
【００４３】
なお、この効果は、多重δドープ層１０の有無とは無関係に得られる。したがって、本実施形態においては、多重δドープ層１０と、高濃度ドープ層８ａ，８ｂとを設けたが、いずれか一方のみを設けることによって、ＤＭＯＳデバイスの耐圧値を高めることができる。
【００４４】
特に、多重δドープ層１０を設けた場合には、ＡＣＣＵＦＥＴとして機能するので、飽和電流値の高い特性が得られる。
【００４５】
一方、多重δドープ層１０を設けずに、高濃度ドープ層８ａ，８ｂのみを設けた場合には、飽和電流値の向上という効果は期待できないが、耐圧値の向上を図ることができる。その場合、高濃度ドープ層は、本実施形態のごとく１層のみに限られるものではなく、１層のみでもよく、２層以上の多数層設けてもよい。一般的には、高濃度ドープ層の数が多いほど、ＤＭＯＳデバイスの耐圧値が大きいといえる。
【００４６】
次に、本実施形態のＤＭＯＳデバイスの製造工程について説明する。まず、主面が（ 0 0 0 1）面（Ｃ面）から数度ずれた方位を有するｎ+ 型のＳｉＣ基板２を準備する。ＳｉＣ基板２の直径は２５ｍｍである。まず、流量５（ｌ／min.）の酸素によってバブリングされた水蒸気雰囲気中で、ＳｉＣ基板２を１１００℃で３時間ほど熱酸化し、表面に厚みが約４０ｎｍの熱酸化膜を形成した後、バッファード弗酸（弗酸：フッ化アンモニウム水溶液＝１：７）により、その熱酸化膜を除去する。そして、ＣＶＤ装置のチャンバー内にＳｉＣ基板２を設置し、チャンバー内を１０-6Ｐａ程度（≒１０-8Torr）の真空度になるまで減圧する。次に、チャンバー内に希釈ガスとして流量２（ｌ／min.）の水素ガスと流量１（ｌ／min.）のアルゴンガスとを供給し、チャンバー内の圧力を０．０９３３ＭＰａとして、基板温度を約１６００℃に制御する。水素ガス及びアルゴンガスの流量は上述の一定値に保持しながら、原料ガスとして流量が２（ｍｌ／min.）のプロパンガスと、流量が３（ｍｌ／min.）のシランガスとをチャンバー内に導入する。原料ガスは流量５０（ｍｌ／min.）の水素ガスで希釈されている。このとき、ドーピングガス供給用のパルスバルブを開いて、窒素を導入することにより、ＳｉＣ基板２の主面の上に、低濃度（１×１０16atoms ・ｃｍ-3程度）の窒素を含むｎ型ＳｉＣ単結晶からなる厚み約１０μｍのｎＳｉＣ層３を形成する。その際、ｎ−ＳｉＣ層３の途中２カ所に、不純物濃度が例えば１×１０18atoms ・ｃｍ-3程度の２つの高濃度ドープ層８ａ，８ｂを形成する。
【００４７】
ただし、特許出願２０００−５８９６４号の明細書及び図面に記載されているように、ドーピングガスとして窒素を約１０％含む水素ガスを供給可能にするために、ドーピングガスを高圧ボンベに収納しておいて、高圧ボンベとドーピングガス供給用配管との間にパルスバルブが設けられている。
【００４８】
次に、ｎ−ＳｉＣ層３の一部に選択的にアルミニウム（Ａｌ）のイオン注入を行なって、深さが１０００ｎｍ程度のｐ−ＳｉＣ層４を形成する。その後、以下の手順により、多重δドープ層１０を形成する。
【００４９】
まず、上記ｎ−ＳｉＣ層３を形成した際の原料ガスや希釈ガスの供給量，温度などの条件は代えずに、パルスバルブを閉じることにより、ｎ−ＳｉＣ層３の上に、厚みが５０ｎｍのアンドープ層１０ｂ（不純物濃度が５×１０15ｃｍ-3程度であることが確認されている）を形成する。次に、チャンバー内への希釈ガス，原料ガスの供給量，温度などの条件は変えずに、パルスバルブを開いてｐ型不純物であるアルミニウムを含むガス（ドーピングガス）をパルス状に供給することにより、アンドープ層１０ｂの上に、厚み約１０ｎｍのｎ型ドープ層１０ａ（高濃度ドープ層）（不純物濃度が約１×１０18ｃｍ-3）を形成する。
【００５０】
このようにして、原料ガス及び希釈ガスを供給しながら同時にパルスバルブを開閉してドーピングガス（窒素）を導入することによるｎ型ドープ層１０ａの形成と、パルスバルブを閉じた状態にしてドーピングガスを供給しないで原料ガス及び希釈ガスのみの供給によるアンドープ層１０ｂの形成とを各々５回ずつ繰り返す。最後に、最上層には、厚みが５０ｎｍのアンドープ層１０ｂを形成する。これにより、厚みが約３５０ｎｍの多重δドープ層１０を形成する。
【００５１】
なお、多重δドープ層１０の最上層を占めているアンドープ層１０ｂの厚みを他のアンドープ層１０ｂよりも５０ｎｍ程度厚くしてもよい。ただし、この場合には、ＤＭＯＳデバイスのしきい値電圧が高くなるので、ゲート絶縁膜−多重δドープ層の界面の界面準位の悪影響によるチャネル移動度としきい値電圧とを所望の条件に調整するように、最上部のアンドープ層１０ｂの厚みを決めることができる。
【００５２】
次に、多重δドープ層１０の一部に高濃度の窒素イオンを注入することにより、多重δドープ層１０を貫通してｐ−ＳｉＣ層４の上部に達する深さ約４００ｎｍのｎ+ ＳｉＣ層５を形成する。また、ソース電極７ｂの下方の一部にｐ型不純物をイオン注入して、ｐ−ＳｉＣ層４の上部４ａを形成する。この工程は、ソース電極７ｂをｐ−ＳｉＣ層４に直接接触させることにより、逆ドープ領域のポテンシャルを制御するために、かつ、逆電流が流れたときのＤＭＯＳデバイスの破壊を防止するために必要である。後者に関して説明すると、通常、ＤＭＯＳデバイスの負荷は、誘導負荷（モーターのコイルなどいわゆるＬ成分を多く含む負荷）であることが多く、ＤＭＯＳデバイスのゲートをオフにした瞬間は電磁誘導によりソース・ドレイン間に逆電圧がかかる。すなわち、一瞬の間、ドレイン電位がソース電位より低くなるので、ｐ−ＳｉＣ層４とｎ−ＳｉＣ層３からなるＰＮダイオードに順方向に電圧が印加され、大電流がソース・ドレイン間に流れる。このとき、ソース電極７ｂとｐ−ＳｉＣ層４との間に、活性領域と同じｎ型の表面層があると、ｎ型表面層とｐ−ＳｉＣ層との間の表面ＰＮ接合部に逆バイアスが印加されるので、表面ＰＮ接合部が抵抗となり発熱してデバイスを破壊にいたらしめることがある。そこで、ソース電極７ｂの下方の一部にｐ−ＳｉＣ層４の上部４ａを形成することにより、表面ＰＮ接合部が生じないようにしている。
【００５３】
その後、基板上に、シリコン酸化膜などからなるゲート絶縁膜６を形成した後、真空蒸着法により形成されたＮｉ合金膜からなるソース電極７ｂ及びドレイン電極７ｃを形成する。さらに、ソース，ドレイン電極７ａ，７ｂと下地層とのオーミックコンタクトをとるために１０００℃で３分間アニールを行なう。続いて、ゲート絶縁膜６の上にＮｉを蒸着して、Ｎｉ膜からなるゲート長約５μｍのゲート電極７ａを形成する。
【００５４】
上述の工程によって形成されたＤＭＯＳデバイス（ＡＣＣＵＦＥＴ）について、電流−電圧特性（ドレイン電流とドレイン電圧との関係）のゲート電圧依存性を調べたところ、従来のＤＭＯＳデバイスに比べて、飽和電流量がさらに増大していることがわかった。さらに、ドレイン電圧が４００Ｖ以上においてもブレークダウンなしに安定なドレイン電流が得られ、オフ状態における絶縁破壊電圧は６００Ｖ以上であり、オン抵抗も１ｍΩ・ｃｍ2 という低い値が実現できた。
【００５５】
なお、ドープ層の厚さは、ドープ層からアンドープ層への電子の波動関数の浸み出しが効果的に行われば、必要以上に厚くする必要はない。実験例やシミュレーションデータなどを総合すると、ｎ型ドープ層１０ａ（高濃度ドープ層）の厚みは、ＳｉＣ層を用いる場合には、１モノレイヤー以上で２０ｎｍ未満であることが好ましいことがわかっている。また、アンドープ層１０ｂ（低濃度ドープ層）の厚みは、そのアンドープ層に接する上下のドープ層からの電子の波動関数の浸み出しがおよぶ範囲であればいいので、約１０ｎｍ以上で約１００ｎｍ以下であることが好ましい。
【００５６】
また、ＳｉＣ層以外の化合物半導体層を用いてもよい。例えばＧａＡｓ層，ＡｌＧａＡｓ層，ＧａＮ層，ＡｌＧａＮ層，ＳｉＧｅ層，ＳｉＧｅＣ層などの場合には、高濃度ドープ層（δドープ層）の厚みはその材料に応じて適正な厚みが定められる。例えば、ＧａＡｓ層を用いる場合には、１モノレイヤーのδドープ層を設けることができる。一般的には、キャリアの供給能力を適正に維持できさえすれば、同じ厚みで耐圧値を向上させるためには、高濃度ドープ層（δドープ層）の厚みは薄いほど好ましいといえる。
【００５７】
一方、多重δドープ層１０の最上層の一部は熱酸化によってゲート酸化膜となる。したがって、ゲート酸化膜中にドナーの窒素が大量に取りこまれるとＭＯＳ構造の閾値電圧に影響を与えたり、ゲート酸化膜自体の耐圧低下につながるので、多重δドープ層１０の最上層はアンドープ層であることが好ましく、その厚さは少なくとも酸化膜に変化する厚さ以上でなければならない。例えば、厚み４０ｎｍの熱酸化膜を形成するには、少なくとも厚み２０ｎｍ以上のアンドープ層が必要である。
【００５８】
なお、ＳｉＣ基板２として濃度１×１０18ｃｍ-3前後のｐ型不純物を含むｐ+ ＳｉＣ基板を用いれば、本実施形態と同様の製造方法によって、次の第２の実施形態で説明するようなＩＧＢＴ（図９（ｂ）参照）を試作することが可能である。その場合、ドレイン電極７ｃとして、ニッケルに代えて、ｐ型ＳｉＣ層に対してオーミック特性の得られる金属膜（例えばアルミニウム膜、アルミニウム膜とニッケル膜またはチタン膜との積層膜、アルミニウムとニッケルまたはチタンとの合金からなる合金膜など）を用いる。この製造方法によって得られたＩＧＢＴのオン抵抗はさらに低く０．７ｍΩ・ｃｍ2 であった。
【００５９】
−平面形状に関する変形例−
なお、本実施形態では、図２のように正方形のセルを配置しているが、本発明のＡＣＣＵＦＥＴのセルの平面的形状は必ずしも正方形に限定されるものではなく、各種の形状をとることができる。例えば、後述する第２の実施形態の変形例のように、ＡＣＣＵＦＥＴ（又はＩＧＢＴ）のセルの平面形状を六角形にすることができる。ＳｉＣ結晶は六方晶であるので、その結晶軸（Ａ軸）の方向に平行な６つの辺を有する六角形の平面形状を有するＡＣＣＵＦＥＴ（又はＩＧＢＴ）を形成することにより、キャリアの移動度の向上を図ることができる。
【００６０】
（第２の実施形態）
第１の実施形態では、ソース電極７ｂを逆ドープ領域であるｐ−ＳｉＣ層４に直接接触させるため、ｐ−ＳｉＣ層４の上に設けられた多重δドープ層１０またはｎ+ ＳｉＣ層５の一部にｐ型不純物をイオン注入して、ｐ−ＳｉＣ層４の上部４ａを形成している。そして、このようにｐ−ＳｉＣ層４を表面にまで広げた後、ｐ−ＳｉＣ層４に接触するソース電極７ｂを設けている。したがって、この方法によると、高濃度にドープされたｎ型層（ｎ型ドープ層１０ａやｎ+ ＳｉＣ層５）の導電型を反転させるために必要な高濃度のｐ型不純物をイオン注入しなければならない。ＳｉＣ層のｐ型不純物としてはアルミニウムやボロンなどが用いられるが、これらの不純物のイオン注入後における活性化率は、数％から数１０％であるので、極めて高い注入ドーズ量が必要となる。しかし、注入欠陥を回復するのが難しいＳｉＣ層において、このような高ドーズ量の不純物を含むイオン注入領域は、高抵抗領域となるので、この領域に電流が流れるときに大きな抵抗損失が生じる。また、イオン注入によってＳｉＣ層の表面も荒れるので、特性がさらに悪化する。そこで、本実施形態では、以上のような不具合のない諸特性の優れたＤＭＯＳデバイスの構造及びその製造方法について説明する。
【００６１】
図６は、本実施形態におけるＤＭＯＳデバイスの断面図である。本実施形態においても、ＤＭＯＳデバイスの平面形状は図２に示すとおりである。同図に示すように、本実施形態のＤＭＯＳデバイスは、高濃度のｎ型不純物を含む主面が（ 0 0 0 1）オフ面であるＳｉＣ基板２（６Ｈ−ＳｉＣ基板）と、ＳｉＣ基板２の上に形成されたエピタキシャル層内に設けられた低濃度のｎ型不純物を含むｎ−ＳｉＣ層３（ドリフト領域）と、エピタキシャル層の上に設けられたゲート絶縁膜６及びその上のゲート電極７ａと、エピタキシャル層の上でゲート電極７ａに囲まれるように設けられたソース電極７ｂと、ＳｉＣ基板２の下面に設けられたドレイン電極７ｃと、エピタキシャル層のうちソース電極７ｂの下方に位置する領域からゲート電極７ａの端部下方に位置する領域にｐ型不純物をドープして形成されたｐ−ＳｉＣ層４と、エピタキシャル層のうちソース電極７ｂの端部下方からゲート電極７ａの端部下方に位置する領域に高濃度のｎ型不純物をドープして形成されたｎ+ ＳｉＣ層５とを備えている。
【００６２】
ここで、本実施形態のＤＭＯＳデバイスの特徴は、第１の実施形態のＤＭＯＳデバイスとは異なり、多重δドープ層１０およびｎ+ ＳｉＣ層５の一部に開口部を設け、この開口部の底面にｐ−ＳｉＣ層４の一部を露出させて、ソース電極７ｂをｐ−ＳｉＣ層４の露出部に接触させている点である。
【００６３】
エピタキシャル層の表面部のうちｎ+ ＳｉＣ層５が形成されている部分を除く領域に多重δドープ層１０（活性領域）が設けられている点、これにより本実施形態のＤＭＯＳデバイスがＡＣＣＵＦＥＴ（Accumulation Mode ＦＥＴ）として機能する点は、第１の実施形態のＤＭＯＳデバイスと同じである。また、多重δドープ層１０の構造も、第１の実施形態のＤＭＯＳデバイス中の多重δドープ層１０と基本的には同じである。ただし、本実施形態の多重δドープ層１０は、厚みが４０ｎｍのアンドープ層１０ｂ（低濃度ドープ層）（不純物濃度が約５×１０15ｃｍ-3）と、厚みが約１０ｎｍのｎ型ドープ層１０ａ（高濃度ドープ層）（不純物濃度が約１×１０18ｃｍ-3）とを交互に４層ずつ積層した後、最上層に厚みが４０ｎｍのアンドープ層１０ｂを設けて構成されており、トータル厚みが約２４０ｎｍである。
【００６４】
そして、この半導体パワー素子において、ｎ+ ＳｉＣ層５がソース領域として機能し、多重δドープ層１０がチャネル領域として機能し、ＳｉＣ基板２及びｎ−ＳｉＣ層３がドレイン領域として機能する。
【００６５】
次に、本実施形態のＤＭＯＳデバイスの製造工程について、図７（ａ）〜（ｄ）及び図８（ａ）〜（ｄ）を参照しながら説明する。
【００６６】
まず、図７（ａ）に示す工程で、主面が（ 0 0 0 1）面（Ｃ面）から数度ずれた方位を有するｎ+ 型のＳｉＣ基板２を準備する。ＳｉＣ基板２の直径は５０ｍｍであり、ｎ型不純物の濃度は１×１０18ｃｍ-3である。流量５（ｌ／min.）の酸素によってバブリングされた水蒸気雰囲気中で、ＳｉＣ基板２を１１００℃で３時間ほど熱酸化し、表面に厚みが約４０ｎｍの熱酸化膜を形成した後、バッファード弗酸（弗酸：フッ化アンモニウム水溶液＝１：７）により、その熱酸化膜を除去する。その後、ＣＶＤ装置のチャンバー内にＳｉＣ基板２を設置し、チャンバー内を１０-6Ｐａ程度（≒１０-8Torr）の真空度になるまで減圧する。次に、チャンバー内に希釈ガスとして流量２（ｌ／min.）の水素ガスと流量１（ｌ／min.）のアルゴンガスとを供給し、チャンバー内の圧力を０．０９３３ＭＰａとして、基板温度を約１６００℃に制御する。水素ガス及びアルゴンガスの流量は上述の一定値に保持しながら、原料ガスとして流量が２（ｍｌ／min.）のプロパンガスと、流量が３（ｍｌ／min.）のシランガスとをチャンバー内に導入する。原料ガスは流量５０（ｍｌ／min.）の水素ガスで希釈されている。このとき、ドーピングガス供給用のパルスバルブを開いて、窒素をin-situ ドープすることにより、ＳｉＣ基板２の主面の上に、低濃度（１×１０16atoms ・ｃｍ-3程度）の窒素を含むｎ型ＳｉＣ単結晶からなる厚み約１２μｍのｎ−ＳｉＣ層３を形成する。
【００６７】
ただし、特許出願２０００−５８９６４号の明細書及び図面に記載されているように、ドーピングガスとして窒素を約１０％含む水素ガスを供給可能にするために、ドーピングガスを高圧ボンベに収納しておいて、高圧ボンベとドーピングガス供給用配管との間にパルスバルブが設けられている。
【００６８】
次に、図７（ｂ）に示す工程で、ｎ−ＳｉＣ層３の上にＳｉＯ2 からなる注入マスク（図示せず）を形成した後、ＳｉＣ基板２を５００℃以上の高温に保ちつつ、注入マスクの上方からｎ−ＳｉＣ層３内にｐ型不純物であるアルミニウム（Ａｌ）のイオン注入を行なう。その後、表面の未注入領域を反応性イオンエッチング（ＲＩＥ）によって除去したのち、アルゴンガス雰囲気中，温度１７００℃で活性化のためのアニールを行なって、逆ドープ領域であるｐ−ＳｉＣ層４を形成する。ここでは、ＲＩＥの後に活性化のためのアニールを行っているが、活性化のためのアニールを行なってからＲＩＥを行ってもよい。ただし、ＲＩＥを行なってから活性化のためのアニールを行なうことにより、ＲＩＥのイオン衝撃による欠陥が回復しやすく、ＲＩＥによって生じた表面の堆積物も除去することができる。
【００６９】
その後、図７（ｃ）に示す工程で、以下の手順により、多重δドープ層１０を形成する。
【００７０】
まず、上記ｎ−ＳｉＣ層３を形成した際の原料ガスや希釈ガスの供給量，温度などの条件は代えずに、パルスバルブを閉じることにより、ｎ−ＳｉＣ層３の上に、厚みが４０ｎｍのアンドープ層１０ｂ（不純物濃度が５×１０15ｃｍ-3程度であることが確認されている）を形成する。次に、チャンバー内への希釈ガス，原料ガスの供給量，温度などの条件は変えずに、パルスバルブを開いてｐ型不純物であるアルミニウムを含むガス（ドーピングガス）をパルス状に供給することにより、アンドープ層１０ｂの上に、厚み約１０ｎｍのｎ型ドープ層１０ａ（高濃度ドープ層）（不純物濃度が約１×１０18ｃｍ-3）を形成する。
【００７１】
このようにして、原料ガス及び希釈ガスを供給しながら同時にパルスバルブを開閉してドーピングガス（窒素）を導入することによるｎ型ドープ層１０ａの形成と、パルスバルブを閉じた状態にしてドーピングガスを供給しないで原料ガス及び希釈ガスのみの供給によるアンドープ層１０ｂの形成とを各々４回ずつ繰り返す。最後に、最上層には、厚みが４０ｎｍのアンドープ層１０ｂを形成する。これにより、厚みが約２４０ｎｍの多重δドープ層１０を形成する。
【００７２】
なお、多重δドープ層１０の最上層を占めているアンドープ層１０ｂの厚みを他のアンドープ層１０ｂよりも５０ｎｍ程度厚くしてもよい。ただし、この場合には、ＤＭＯＳデバイスのしきい値電圧が高くなるので、ゲート絶縁膜−多重δドープ層の界面の界面準位の悪影響によるチャネル移動度としきい値電圧とを所望の条件に調整するように、最上部のアンドープ層１０ｂの厚みを決めることができる。
【００７３】
次に、図７（ｄ）に示す工程で、基板上にＳｉＯ2 からなる注入マスク（図示せず）を形成した後、ＳｉＣ基板２を５００℃以上の高温に保ちつつ、注入マスクの上方から多重δドープ層１０内にｎ型不純物である高濃度の窒素（Ｎ）のイオン注入を、注入深さが３００ｎｍになるように行なう。その後、注入マスクを除去した後、ＳｉＣシャーレ中で１６００℃で活性化のためのアニールを行なってソース領域となるｎ+ ＳｉＣ層５を形成する。ｎ+ ＳｉＣ層５は多重δドープ層１０を貫通して、その下端はｐ−ＳｉＣ層４と接している。ソース領域であるｎ+ ＳｉＣ層５は、多重δドープ層１０の全ての半導体層に接触していることが好ましいので、ｎ+ ＳｉＣ層５の深さは、多重δドープ層１０の厚さよりも大きいことが好ましい。
【００７４】
次に、図８（ａ）に示す工程で、ｐ−ＳｉＣ層４の表面を露出するためにｎ+ ＳｉＣ層５（ソース領域）の一部を除去する。その後、基板上に、アルミニウム薄膜を蒸着によって堆積し、フォトリソグラフィー及びドライエッチングにより、アルミニウム薄膜をパターニングしてエッチングマスク（図示せず）を形成する。このエッチングマスクを用いて、ＣＦ4 とＯ2 との混合ガス（流量比 ＣＦ4 ：Ｏ2 ＝４：１）を用いたＲＩＥにより、ｎ+ ＳｉＣ層５を貫通してｐ−ＳｉＣ層４に達する深さ３５０ｎｍの開口部２０を形成する。これにより、開口２０の底面にはｐ−ＳｉＣ層４の一部の表面が露出した状態となる。このとき、開口部２０の深さは、少なくともｎ+ ＳｉＣ層５（ソース領域）の深さよりも深いことが必要である。
【００７５】
このとき、エッチングガスとしてＣＦ4 とＯ2 との混合ガスを用いた場合には、エッチレートは６７ｎｍ／min.であり、ｎ+ 層５をエッチングするときと、ｐ−ＳｉＣ層４をエッチングするときとでエッチレートはほとんど変わらず、ほぼ一定とみなせる。したがって、開口部２０の深さは、エッチング時間によって制御することができる。
【００７６】
次に、図８（ｂ）に示す工程で、基板上にゲート絶縁膜６となる熱酸化膜を形成した。ＳｉＣ基板２上の各層の表面領域を、流量２．５（ｌ／min.）の酸素によってバブリングされた水蒸気雰囲気中で、１１００℃で３時間の間熱酸化することにより、基板の表面上に厚みが約４０ｎｍの熱酸化膜を形成する。
【００７７】
次に、図８（ｃ）に示す工程で、ゲート絶縁膜６となる熱酸化膜の上に、開口部２０及びその周辺部を開口したレジストマスク（図示せず）を形成した後、バッファード弗酸によって、熱酸化膜のうちレジストマスクの開口部２０に位置する領域を除去する。これにより、開口部２０及びその周辺部において、ｐ−ＳｉＣ層４およびｎ+ ＳｉＣ層５（ソース領域）の各一部の表面を露出させる。その後、リフトオフ法により、露出しているｐ−ＳｉＣ層４およびｎ+ ＳｉＣ層５の各一部の表面上にソース電極７ｂを形成する。リフトオフ法によるソース電極７ｂの形成は以下の手順で行なう。まず、電子ビーム蒸着法により、基板上に厚みが約２００ｎｍのニッケル膜を堆積して、基板全体を有機溶剤に浸漬することにより、ニッケル膜のうち，ｐ−ＳｉＣ層４およびｎ+ ＳｉＣ層５の各一部に接触している部分のみを残して、他の部分を基板から剥離させる。
【００７８】
また、ＳｉＣ基板２の裏面上に、真空蒸着法により厚みが約２００ｎｍのＮｉ合金膜を堆積し、からなるドレイン電極７ｃを形成する。さらに、ソース，ドレイン電極７ｂ，７ｃと下地層とのオーミックコンタクトをとるために、Ｎ2 ガス中で温度１０００℃，３分間の条件でアニールを行なう。
【００７９】
次に、図８（ｄ）に示す工程で、電子ビーム蒸着法により、基板上に厚みが約２００ｎｍのアルミニウム膜（図示せず）を形成した後、フォトリソグラフィー及びドライエッチングにより、アルミニウム膜をパターニングして、ゲート長約１０μｍのゲート電極７ａを形成する。
【００８０】
図１１は、本実施形態のＤＭＯＳデバイス（ＡＣＣＵＦＥＴ）の電流（Ｉ）−電圧（Ｖ）特性を示す図である。同図に示すように、従来のＤＭＯＳデバイスに比べて、飽和電流量がさらに増大している。
【００８１】
本実施形態のＤＭＯＳデバイスによると、第１の実施形態のＤＭＯＳデバイスと基本的には同じ作用効果を発揮することができる。
【００８２】
加えて、本実施形態のＤＭＯＳデバイスにおいては、ソース電極７ｂがｎ+ ＳｉＣ層５に形成された開口部２０の上に形成されているので、高ドーズ量のイオン注入によって表面が荒らされた領域や、高ドーズ量のイオン注入による欠陥が多く存在する領域を生じることなく、ｐ−ＳｉＣ層４と接している。その結果、多重δドープ層１０に逆電流が流れたときのソース電極７ｂ下での抵抗が低く、第１の実施形態に比べて逆電流による抵抗損失が低いという利点がある。また、抵抗損失が小さいことから、逆電流が流れたときの温度上昇も小さいので、逆電流に起因するＤＭＯＳデバイスの破壊をさらに効果的に抑制することができる。
【００８３】
なお、ＳｉＣ基板２として濃度１×１０18ｃｍ-3前後のｐ型不純物を含むｐ＋ＳｉＣ基板を用いれば、本実施形態と同様の製造方法によってＩＧＢＴを試作することが可能である。その場合、ドレイン電極７ｃとして、ニッケルに代えて、ｐ型ＳｉＣ層に対してオーミック特性の得られる金属膜（例えばアルミニウム膜、アルミニウム膜とニッケル膜またはチタン膜との積層膜、アルミニウムとニッケルまたはチタンとの合金からなる合金膜など）を用いる。この製造方法によって得られたＩＧＢＴのオン抵抗はさらに低く０．７ｍΩ・ｃｍ2 であった。
【００８４】
図９（ａ），（ｂ）は、順に、ＤＭＯＳデバイス及びＩＧＢＴに流れる電流を比較して示す断面図である。図９（ａ）に示すように、ｎ型ＤＭＯＳデバイスでは、ＳｉＣ基板２およびドリフト領域（ｎ−ＳｉＣ層３）が、共にｎ型層であるために、ＤＭＯＳデバイスのオン時には電子電流だけが流れる。それに対し、図９（ｂ）に示すように、ＩＧＢＴでは、ＳｉＣ基板２がｐ型層でドリフト領域（ｎ−ＳｉＣ層３）がｎ型層であるために、ＩＧＢＴのオン時には電子電流のみならずｐ型のＳｉＣ基板２から正孔が供給されて、電子電流及び正孔電流の両方が流れるのでオン抵抗がさらに低くなる。ただし、ＩＧＢＴの場合、オフにしたときにｎ型エピタキシャル層に注入された正孔がｐ型基板に戻り、逆電流が流れるためにスイッチング速度はＤＭＯＳデバイスに比べて遅い。また、ＩＧＢＴでは、ＳｉＣ基板２とｎ−ＳｉＣ層３との間にＰＮ接合が形成されるために、数Ｖの電圧ロスが生じる。そのために、本実施形態のＩＧＢＴは、耐圧の設計値が数ｋＶ程度の高耐圧型デバイスに適した構造といえる。
【００８５】
−平面形状に関する変形例−
なお、本実施形態では、第１の実施形態と同様に、図２のように正方形のセルを配置しているが、本発明のＡＣＣＵＦＥＴのセルの平面的形状は必ずしも正方形に限定されるものではなく、各種の形状をとることができる。
【００８６】
図１０は、ＡＣＣＵＦＥＴ（又はＩＧＢＴ）のセルの平面形状を六角形にした本実施形態の変形例の平面図である。各セルは等間隔に配置され、ハニカム状のゲート電極７ａが設けられている。
【００８７】
ＡＣＣＵＦＥＴ（又はＩＧＢＴ）は相隣接するセルから延びる空乏層が互いにつながるほうが絶縁破壊が生じにくい。図２に示すごとく正方形のセルを等間隔に配置した場合、相隣接するセルの辺同士の距離に比べ、斜め方向に相隣接する頂点同士の距離が大きくなる。すなわち、相隣接するセルの辺同士間で空乏層がつながっても、頂点同士の間でつながらない領域が残ることがある。その結果、絶縁破壊が生じやすくなる。
【００８８】
それに対し、図１０に示す六角形のセルの場合、相隣接する辺同士の間で空乏層がつながる場合には、頂点同士の間でも空乏層がつながっている。そのため、六角形のセルの法が絶縁破壊が生じにくい。
【００８９】
また、本発明のＡＣＣＵＦＥＴ（又はＩＧＢＴ）のセルの平面的形状は必ずしも正方形や六角形に限定されるものではなく、各種の形状をとることができる。
【００９０】
また、上記第２の実施形態においては、ソース領域であるｎ+ ＳｉＣ層５の形成のためのイオン注入工程，開口部２０の形成工程，ソース電極７ｂの形成工程を行なった後に、ゲート電極７ａを形成したが、先にゲート電極７ａを形成することも可能である。その場合、まず、ゲート絶縁膜６となる熱酸化膜のうえに、ｎ+ ＳｉＣ層５を形成しようとする領域を開口したアルミニウム膜（この例では、ゲート電極と一致する）を形成し、このアルミニウム膜をマスクとしてｎ型不純物のイオン注入を行なう。その後、ｎ+ ＳｉＣ層５を貫通してｐ−ＳｉＣ層４に達する開口部の形成と、ソース電極７ｂの形成とを行なう。このような手順により、ゲート電極７ａと自己整合的にソース領域（ｎ+ ＳｉＣ層５）を形成することができるので、微細なＡＣＣＵＦＥＴ又はＩＧＢＴとして機能する半導体装置が得られる。ただし、その場合には、ゲート電極７ａを構成する材料として、ソース電極形成時の高温処理工程によって特性が劣化しないものを用いることが好ましい。
【００９１】
［発明の効果］
本発明の半導体装置によると、縦型構造のＡＣＣＵＦＥＴ又はＩＧＢＴとして機能する半導体装置において、ゲート電極下方のチャネル領域として機能する部分を、第１の半導体層と、第１の半導体層よりも高濃度のキャリア用不純物を含み第１の半導体層よりも膜厚が薄く量子効果による第１の半導体層へのキャリアの浸みだしが可能な第２の半導体層とを互いに接するように設けて構成した。高濃度不純物層を含む第２の半導体層からキャリアが供給され、不純物の少ない高品質の結晶性のよい第１の半導体層をキャリアが走行するので、高いチャネル移動度と、高い耐圧とを同時に実現することが可能になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態におけるＤＭＯＳデバイスの断面図である。
【図２】 本発明の第１の実施形態におけるＤＭＯＳデバイスのセル配置を示す上面図である。
【図３】 本発明の第１の実施形態のＤＭＯＳデバイスのセル単体におけるオフ時の空乏層の拡大状態を示す断面図である。
【図４】 従来の文献に開示されているＤＭＯＳデバイスの断面図である。
【図５】 図４に示す従来のＳｉＣ基板を用いたＤＭＯＳデバイスにおけるオフ時の空乏層の拡大状態を示す断面図である。
【図６】 本発明の第２の実施形態におけるＤＭＯＳデバイスの断面図である。
【図７】 （ａ）〜（ｄ）は、本発明の第２の実施形態におけるＤＭＯＳデバイスの製造工程のうちの前半部分を示す断面図である。
【図８】 （ａ）〜（ｄ）は、本発明の第２の実施形態におけるＤＭＯＳデバイスの製造工程のうちの後半部分を示す断面図である。
【図９】 （ａ），（ｂ）は、それぞれ順にＤＭＯＳデバイスとＩＧＢＴとの電流成分の違いを示す断面図である。
【図１０】 本発明の第２の実施形態の変形例におけるＤＭＯＳデバイスのセル配置を示す上面図である。
【図１１】 本発明の第２の実施形態のＤＭＯＳデバイスの電流（Ｉ）−電圧（Ｖ）特性を示す図である。
【符号の説明】
２ ＳｉＣ基板
３ ｎ−ＳｉＣ層
４ ｐ−ＳｉＣ層
５ ｎ+ ＳｉＣ層
６ ゲート絶縁膜
７ａ ゲート電極
７ｂ ソース電極
７ｃ ドレイン電極
８ａ，８ｂ 高濃度ドープ層
９ 空乏層
９ａ 電位面
１０ 多重δドープ層
１０ａ ｎ型ドープ層
１０ｂ アンドープ層
２０ 開口部
Claims (11)
- 第１導電型である半導体基板と、
上記半導体基板の主面上に設けられた第１導電型である化合物半導体層の一部から形成されるドリフト領域と、
上記化合物半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記化合物半導体層の上で上記ゲート電極に囲まれるように設けられたソース電極と、
上記半導体基板の裏面に設けられたドレイン電極と、
上記化合物半導体層の一部から形成されており、上記ソース電極の一部に接しているとともに上記ソース電極の端部の下方から上記ゲート電極の端部下方に亘って設けられ第１導電型であるソース領域と、
上記化合物半導体層の一部を構成するとともに、上記ゲート絶縁膜の下面に接しているとともに上記ソース領域を除く領域に設けられ第１導電型であるキャリア走行領域として機能する活性領域と、
上記化合物半導体層の一部から形成されており、上記ソース電極の下方に位置する領域から上記ゲート電極の少なくとも端部下方に位置する領域に亘って、且つ上記ソース領域の下方を含む領域に設けられるとともに該ソース電極の一部に接し、第２導電型である逆ドープ領域とを備え、
上記ドリフト領域は、第１導電型であって、上記半導体基板に接しているとともに上記化合物半導体層内において上記ゲート電極およびソース電極の下方に設けられるとともに上記ソース領域と上記活性領域と上記逆ドープ領域とを除いた領域であり、
上記活性領域は、少なくとも２つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く量子効果による第１の半導体層へのキャリアの浸みだしが可能な少なくとも１つの第２の半導体層とを交互に積層して構成され、最上層と最下層には上記第１の半導体層が配置されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記活性領域は、上記第１の半導体層と第２の半導体層とを各々複数個交互に積層して設けられていることを特徴とする半導体装置。 - 請求項１または２に記載の半導体装置において、
上記第２の半導体層は、ＳｉＣからなり、
上記第２の半導体層の厚みは、１モノレイヤー以上で２０ｎｍ未満であることを特徴とする半導体装置。 - 請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記第１の半導体層は、ＳｉＣからなり、
上記第１の半導体層の厚みは、１０ｎｍ以上で１００ｎｍ以下であることを特徴とする半導体装置。 - 請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記ドリフト領域内に上記ドリフト領域を横切って設けられ、上記ドリフト領域よりも高濃度の第１導電型不純物を含み、オフ時の空乏層のドリフト領域下方への広がりを抑制する少なくとも１つの高濃度ドープ層をさらに備えていることを特徴とする半導体装置。 - 請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記ソース領域は、上記化合物半導体層の一部から形成される領域であって上記ドリフト領域上に形成された領域の一部を貫通して上記逆ドープ領域に達する深さを有する開口部を形成することにより設けられた該開口部周辺の領域であり、
上記ソース電極は、上記開口部の壁面上および底面上に設けられて、上記ソース領域および上記逆ドープ領域の各一部に直接接触していることを特徴とする半導体装置。 - 第１導電型である半導体基板の主面上に、第１導電型の化合物半導体層を形成する工程（ａ）と、
上記化合物半導体層の一部に第２導電型不純物を導入して逆ドープ領域を形成する工程（ｂ）と、
上記化合物半導体層及び上記逆ドープ領域の上に、少なくとも２つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く量子効果による第１の半導体層へのキャリアの浸みだしが可能な少なくとも１つの第２の半導体層とを交互に積層して構成され、上記第１の半導体層を最上層と最下層に配置しているとともに第１導電型のキャリア走行領域として機能する活性領域を形成する工程（ｃ）と、
上記活性領域のうち上記逆ドープ領域の上方に位置する領域に第１導電型不純物を導入して第１導電型のソース領域を形成する工程（ｄ）と、
上記ソース領域のうち上記逆ドープ領域の上に位置する部分の一部を除去して、上記逆ドープ領域に達する深さを有する開口部を形成する工程（ｅ）と、
上記活性領域の上と上記ソース領域の一部の上にゲート絶縁膜を形成する工程（ｆ）と、
上記開口部内に露出するソース領域および上記逆ドープ領域の両方に接触しているとともに、上記ゲート電極に囲まれるように設けられたソース電極を少なくとも上記開口部の壁面上及び底面上に設ける工程（ｇ）と、
上記ゲート絶縁膜上にゲート電極を形成する工程（ｈ）と、
上記半導体基板の裏面にドレイン電極を形成する工程（ｉ）と
を含む半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法において、
上記工程（ａ）では、第１導電型不純物のドーピングを伴うエピタキシャル成長法により、上記化合物半導体層を形成することを特徴とする半導体装置の製造方法。 - 請求項７又は８に記載の半導体装置の製造方法において、
上記工程（ａ）及び（ｃ）では、上記化合物半導体層及び上記活性領域として、ＳｉＣ層を形成することを特徴とする半導体装置の製造方法。 - 第１導電型である半導体基板と、
上記半導体基板の主面上に設けられた第１導電型である化合物半導体層の一部から形成されるドリフト領域と、
上記化合物半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記化合物半導体層の上で上記ゲート電極に囲まれるように設けられたソース電極と、
上記半導体基板の裏面に設けられたドレイン電極と、
上記化合物半導体層の一部から形成されており、上記ソース電極の一部に接しているとともに上記ソース電極の端部の下方から上記ゲート電極の端部下方に亘って設けられ第１導電型であるソース領域と、
上記化合物半導体層の一部を構成するとともに、上記ゲート絶縁膜の下面に接しているとともに上記ソース領域を除く領域に設けられ第１導電型であるキャリア走行領域として機能する活性領域と、
上記化合物半導体層の一部から形成されており、上記ソース電極の下方に位置する領域から上記ゲート電極の少なくとも端部下方に位置する領域に亘って、且つ上記ソース領域の下方を含む領域に設けられるとともに該ソース電極の一部に接し、第２導電型である逆ドープ領域とを備え、
上記ドリフト領域は、第１導電型であって、上記半導体基板に接しているとともに上記化合物半導体層内において上記ゲート電極およびソース電極の下方に設けられるとともに上記ソース領域と上記活性領域と上記逆ドープ領域とを除いた領域であり、
上記活性領域は、ＳｉＣからなり厚みが１０ｎｍ以上１００ｎｍ以下である少なくとも２つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含むとともにＳｉＣからなり厚みが１モノレイヤー以上２０ｎｍ未満である少なくとも１つの第２の半導体層とを交互に積層して構成され、最上層と最下層には上記第１の半導体層が配置されていることを特徴とする半導体装置。 - 第１導電型である半導体基板の主面上に、第１導電型の化合物半導体層を形成する工程（ａ）と、
上記化合物半導体層の一部に第２導電型不純物を導入して逆ドープ領域を形成する工程（ｂ）と、
上記化合物半導体層及び上記逆ドープ領域の上に、ＳｉＣからなり厚みが１０ｎｍ以上１００ｎｍ以下である少なくとも２つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含むとともにＳｉＣからなり厚みが１モノレイヤー以上２０ｎｍ未満である少なくとも１つの第２の半導体層とを交互に積層して構成され、上記第１の半導体層を最上層と最下層に配置しているとともに第１導電型のキャリア走行領域として機能する活性領域を形成する工程（ｃ）と、
上記活性領域のうち上記逆ドープ領域の上方に位置する領域に第１導電型不純物を導入して第１導電型のソース領域を形成する工程（ｄ）と、
上記ソース領域のうち上記逆ドープ領域の上に位置する部分の一部を除去して、上記逆ドープ領域に達する深さを有する開口部を形成する工程（ｅ）と、
上記活性領域の上と上記ソース領域の一部の上にゲート絶縁膜を形成する工程（ｆ）と、
上記開口部内に露出するソース領域および上記逆ドープ領域の両方に接触しているとともに、上記ゲート電極に囲まれるように設けられたソース電極を少なくとも上記開口部の壁面上及び底面上に設ける工程（ｇ）と、
上記ゲート絶縁膜上にゲート電極を形成する工程（ｈ）と、
上記半導体基板の裏面にドレイン電極を形成する工程（ｉ）と
を含む半導体装置の製造方法。
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