JP3669614B2 - 電流及び電圧出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電流及び電圧出力回路に関し、更に詳しくは基準電流発生回路、基準電圧発生回路、電圧／電流発生回路等の電流及び電圧出力回路における電源投入時の回路動作の安定化技術に関する。
近年、ノート型パーソナルコンピュータや携帯電話記等のバッテリー駆動機器の普及に伴い、低電源電圧下で回路動作に必要な基準電流や基準電圧を高精度（高安定）かつ確実に供給できる電流及び電圧出力回路の提供が望まれる。
【０００２】
【従来の技術】
従来より、入力電流に比例した出力電流を得る回路としてカレントミラー回路が知られている。
図１１，図１２は従来技術を説明する図（１），（２）である。
図１１（Ａ）は一例のｎＭＯＳＦＥＴのＶ−Ｉ特性を示しており、横軸はドレイン・ソース電圧ＶDS、縦軸はドレイン・ソース電流ＩDSである。なお、ＦＥＴのしきい値電圧Ｖth＝１．０Ｖとする。
【０００３】
図において、ＦＥＴのゲート・ソース電圧ＶGS≦Ｖth（＝１．０Ｖ）の場合はＶDSによらずＩDS＝０である。一方、例えばＶGS＝Ｖth＋α（＝１．１Ｖ）の場合は、ＦＥＴの線形領域（ＶDS＜α）ではＩDSはＶDSの増加と共に増加し、やがてＶDSがピンチオフ電圧α（＝０．１Ｖ）になると、ドレイン・ソース間のチャネルインピーダンスが急激に増大（１００ｋΩ程度）し、以後の飽和領域（ＶDS＞α）では、ＩDSはＶDSによらず略一定（例えば≒２ｍＡ）となる。従って、この様なＦＥＴにＶGS＝Ｖth＋αを加えれば、ＶDS≧αの範囲内で略一定のドレイン電流ＩDSが得られる。
【０００４】
図１１（Ｂ）は従来のカスコード・カレントミラー回路を示している。
図において、Ｍ２〜Ｍ５は夫々同一特性のｎＭＯＳＦＥＴからなり、各素子のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは皆等しい。ここでは、Ｍ２，Ｍ３は夫々ダイオード接続されており、Ｍ２，Ｍ３の各ゲート電圧ＶG2，ＶG3は夫々のドレイン電圧ＶD2，ＶD3により自己バイアスされる。
【０００５】
１段目のカレントミラー回路Ｍ３，Ｍ５において、Ｍ３に基準電流Ｉref を流す時は、Ｍ３ではＶGS3 （＝ＶDS3 ）＞Ｖthの所より電流ＩDS3 が流れ始め、ＶGS3 （＝ＶDS3 ）＞Ｖth＋αの所でＩDS3 （＝Ｉref ）が流れる。一方、Ｍ５はＶGS5 ＝Ｖth＋αでバイアスされるため、ＶDS5 ≧αの範囲でＩDS5 ≒Ｉref を供給できる。こうしてＭ３の基準電流Ｉref がＭ５にミラーされる。
【０００６】
しかし、Ｍ５の１段では回路の出力インピーダンス（Ｍ５のチャネルインピーダンス）が十分ではなく、Ｍ５のＶDS5 が変化すると、そのＩDS5 も僅かに変化してしまう。そこで、Ｍ２，Ｍ４から成る２段目のカレントミラー回路をカスコード接続している。
２段目のカレントミラー回路Ｍ２，Ｍ４において、Ｍ２に基準電流Ｉref を流す時は、Ｍ２ではＶGS2 （＝ＶDS2 ）＞Ｖth＋αの所でＩDS2 （＝Ｉref ）が流れる。但し、この時Ｍ２のソースはＭ３のドレインによりＶth＋αにバイアスされるため、Ｍ２のゲート電圧ＶG2＝２（Ｖth＋α）、かつＭ２のドレイン電圧ＶD2＝２（Ｖth＋α）となる。一方、Ｍ４はＶGS4 ＝Ｖth＋αでバイアスされることによりＶDS4 ≧αの範囲でＩDS4 ≒Ｉref を供給できる。但し、この時Ｍ４のゲート電圧ＶG4＝２（Ｖth＋α）であるので、Ｍ４のソース電圧ＶS4＝Ｖth＋αとなる。
【０００７】
従って、このカスコード・カレントミラー回路は出力電圧ＶO ≧Ｖth＋２αの範囲で出力電流ＩO ＝Ｉref を供給できる。しかも、Ｍ４，Ｍ５のチャネルインピーダンスの直列接続により回路の出力インピーダンスは１段の場合の２倍となり、よって出力電流ＩO ＝Ｉref を高精度（高安定）に供給できる。
ところで、この様なカスコード・カレントミラー回路では電源電圧ＶＤとしてＶＤ≧２（Ｖth＋α）が必要であり、仮にＶth＝１．０Ｖ，α＝０．１Ｖとすると、ＶＤ≧２．２Ｖとなる。実際には基準電流Ｉref の生成にも電圧が必要であり、これでは通常の電池電圧（＝１．５〜３．０Ｖ）では到底動作出来ない。また出力電流ＩO ＝Ｉref を供給できる出力電圧ＶO ≧Ｖth＋２α（＝１．２Ｖ）であり、低出力電圧ＶO で出力電流ＩO を高精度（高安定）に供給する要求を十分に満たせない。
【０００８】
図１２（Ａ）は従来のコンパウンド・カレントミラー回路を示しており、ここでは電源電圧ＶＤ及び出力電圧ＶO を低減する回路的工夫が成されている。
図において、Ｍ１〜Ｍ５は夫々同一特性のｎＭＯＳＦＥＴであり、Ｖthは皆等しい。但し、Ｍ２〜Ｍ５の各チャネル幅Ｗとチャネル長Ｌとの比を夫々Ｗ／Ｌとすると、Ｍ１の比は（１／４）×（Ｗ／Ｌ）に選ばれている。また基準電流Ｉ１＝Ｉ２＝Ｉref とする。更にまた、Ｍ３のゲートをＭ２のドレイン電圧ＶD2により自己バイアスし、かつＭ２のゲートを新たに設けたＭ１の自己バイアス電圧ＶDS1 （＝ＶGS1 ）によりバイアスする構成となっている。
【０００９】
Ｍ３に基準電流Ｉref （＝Ｉ２）を流す時は、Ｍ３ではＶGS3 ＞Ｖthの所より電流ＩDS3 が流れ始め、ＶGS3 ＞Ｖth＋αの所でＩDS3 （＝Ｉref ）となる。この場合にＭ３はダイオード接続されていないので、ＶDS3 ≧αの範囲でＩref を供給できる。即ち、図１１（Ｂ）のカスコード・カレントミラー回路の場合と比べて、ＶDS3 をαにまで低くできる可能性がある。一方、この状態でＭ２に基準電流Ｉref を流すためには、そのソース電圧ＶS2が少なくともαであるために、そのゲート電圧ＶG2＝Ｖth＋２αが必要となる。この時ＶDS2 ＝Ｖth（＞α）となり、Ｍ２にＩDS2 ＝Ｉref を流せる。
【００１０】
Ｍ２のゲート電圧ＶG2はＭ１の回路により生成される。即ち、Ｍ１にＩ１（＝Ｉref ）を流すと、Ｍ１の飽和領域では、
Ｉ１＝ｋ（１／４）（Ｗ／Ｌ）（ＶGS1 −Ｖth）2
の関係がある。一方、Ｍ３にＩ２（＝Ｉ１）を流すと、Ｍ３の飽和領域では、
Ｉ２＝ｋ（Ｗ／Ｌ）（ＶGS3 −Ｖth）2
の関係がある。ここで、ＶGS3 −Ｖth＝αと置くと、Ｉ１＝Ｉ２の条件より、
（ＶGS1 −Ｖth）2 ＝４（ＶGS3 −Ｖth）2 ＝４α2
ＶGS1 −Ｖth＝２α
ＶGS1 ＝Ｖth＋２α
の関係が得られる。このＶGS1 をＭ２のゲートに加えている。
【００１１】
係る構成では、出力段のＭ５はＶGS5 ＝Ｖth＋αでバイアスされるため、ＶDS5 ＝αの所でＩDS5 ＝Ｉref を供給できる。またＭ４はＶGS4 ＝Ｖth＋αでバイアスされ、かつＭ４のソースはＭ５のドレインによりαにバイアスされるため、ＶDS4 ＝αの所でＩDS4 ＝Ｉref を供給できる。従って、このコンパウンド・カレントミラー回路は出力電圧ＶO ≧２αの範囲で出力電流ＩO ＝Ｉref を高精度に提供できる。
【００１２】
図１２（Ｂ）にコンパウンド・カレントミラー回路の出力電圧−電流特性を示す。Ｖo ＞２αの範囲では回路の出力インピーダンスが極めて大きいため、出力電流Ｉo は出力電圧Ｖo によらず一定（＝Ｉref ）となっている。
また、このコンパウンド・カレントミラー回路では電源電圧ＶＤとしてＶＤ≧Ｖth＋２αが必要であり、仮にＶth＝１．０Ｖ，α＝０．１Ｖとすると、ＶＤ≧１．２Ｖとなる。これは通常の電池電圧（１．５Ｖ）でも十分に動作出来る範囲である。また出力電流ＩO ＝Ｉref を供給できる出力電圧ＶO ≧２α（＝０．２Ｖ）であり、よって低出力電圧ＶO で出力電流ＩO を高精度に供給できる。
【００１３】
ところで、本件出願人は、低電源電圧ＶＤ及び低出力電圧ＶO で任意の出力電流ＩO を高精度に供給できる他のカレントミラー回路を既に提案している。
図１３〜図１５は既提案の電流出力回路を説明する図（１）〜（３）で、図１３（Ａ）は既提案のカレントミラー回路を示している。
図において、Ｍ１〜Ｍ５は夫々同一特性のｎＭＯＳＦＥＴであり、Ｖth及びチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは皆等しい。また基準電流Ｉ１＝Ｉ２＝Ｉref とする。また、ここではＭ２のゲートをそのドレイン電圧ＶD2により自己バイアスし、かつＭ３のゲートを新たに設けたＭ１の自己バイアス電圧ＶGS1 によりバイアスする。更にまた、Ｍ１のドレインには電圧降下素子Ｄ０が接続されており、Ｍ１のゲートは電圧降下素子Ｄ０の上側から自己バイアスされる構成となっている。
【００１４】
係る構成では、Ｍ１に基準電流Ｉ１（＝Ｉref ）を流すと、Ｍ１ではＶGS1 ＞Ｖthの所より電流ＩDS1 が流れ始め、ＶGS1 ＞Ｖth＋αの所でＩDS1 （＝Ｉref ）が流れ得る。但し、この時Ｍ１ではＶDS1 ≧αの必要があり、電圧降下素子Ｄ０の降下電圧ＶD0を丁度ＶD0＝ＶthとすることでＶDS1 ＝α（最小）となる。
一方、Ｍ３はＶGS3 ＝Ｖth＋αでバイアスされるため、ＶDS3 ≧αの範囲でＩDS3 ＝Ｉref を供給できる状態にある。またこの状態で、Ｍ２に基準電流Ｉ２（＝Ｉref ）を流すと、Ｍ２ではＶGS2 ＞Ｖthの所より電流ＩDS2 が流れ始め、ＶGS2 ＞Ｖth＋αの所でＩDS2 （＝Ｉref ）が流れる。但し、この時ＶDS3 ＝α（最小）であれば良く、これによりＭ２のゲート電圧ＶG2（即ち、ドレイン電圧ＶD2）＝Ｖth＋２αに自己バイアスされる。しかも、この状態ではＶDS1 ＝ＶDS3 ＝αの関係が正確に保たれるため、ＩDS1 ＝ＩDS3 ＝Ｉref の関係が正確に保たれることになり、この点では上記図１２（Ａ）のコンパウンド・カレントミラー回路よりも電流のミラー精度が高い。
【００１５】
一方、出力段のＭ５はＶGS5 ＝Ｖth＋αでバイアスされるため、ＶDS5 ＝αの所でＩDS5 ＝Ｉref を供給できる。またＭ４はＶGS4 ＝Ｖth＋αでバイアスされるため、ＶDS4 ＝αの所でＩDS4 ＝Ｉref を供給できる。従って、このカレントミラー回路は出力電圧ＶO ≧２αの範囲で出力電流ＩO ＝Ｉref を高精度に提供できる。
【００１６】
また、このカレントミラー回路では電源電圧ＶＤとしてＶＤ≧Ｖth＋２αが必要であり、仮にＶth＝１．０Ｖ，α＝０．１Ｖとすると、ＶＤ≧１．２Ｖとなる。これは通常の電池電圧（１．５Ｖ）で十分に動作できる範囲である。また出力電流ＩO ＝Ｉref を供給できる出力電圧ＶO ≧２α（＝０．２Ｖ）であり、よって低出力電圧ＶO で出力電流ＩO を高精度に供給できる。
【００１７】
図１３（Ｂ）は電圧降下素子Ｄ０の複数の回路例を示している。
図の（ａ）は電圧降下素子Ｄ０がｎＭＯＳＦＥＴのＭ０を用いたチャネル形成型のダイオードによる場合を示している。図示の如く、Ｍ０のゲート・ドレイン間を短絡すると、ＶS0＜ＶG0（＝ＶD0）の場合はＭ０のｐ型基板中にｎチャネルが形成されて自乗特性のドレイン電流ＩDS0 が流れるが、ＶS0＞ＶG0（＝ＶD0）になるとｎチャネルが形成されず、Ｍ０はＯＦＦする。このようなダイオードに類似の動作特性をダイオード（定電圧降下素子）として利用している。好ましくは、Ｍ０の特性は、該Ｍ０にＩDS0 ＝Ｉref を流した時のＶDS0 ＝Ｖthとなるように選ばれる。
【００１８】
なお、図示しないが、Ｍ０を用いたｐｎ接合型のダイオード回路も使用できる。一般にｎＭＯＳＦＥＴではｐ型基板中にｎ型のソースとドレインとが形成され、絶縁皮膜を介したゲートに正の電位を加えることでソースとドレイン間にｎチャネルが形成される。しかるに、ゲートとドレインを短絡し、かつこれにｐ型基板を短絡（共通に）すると、もはやｎＭＯＳＦＥＴとしての機能は失われ、ｎ型ソースとｐ型基板（即ち、ドレイン端子）との間に通常のｐｎ接合が形成される。この部分をｐｎ接合型のダイオードとして使用できる。
【００１９】
図の（ｂ）は電圧降下素子Ｄ０が抵抗Ｒ０による場合を示している。抵抗値Ｒ０は、好ましくは、Ｖth＝Ｉref ×Ｒ０となるように選ばれる。
図の（ｃ）は電圧降下素子Ｄ０が通常のｐｎ接合型のダイオードＤ１による場合を示している。ダイオードＤ１の特性は、好ましくは、該Ｄ１に電流Ｉref を流す時の電圧降下ＶD0＝Ｖthとなる様に選ばれる。
【００２０】
なお、上記図の（ａ）のｎＭＯＳＦＥＴのＭ０の代わりにｐＭＯＳＦＥＴのＭ０を使用しても良い。
図１４は既提案の電流出力回路を示している。
この電流出力回路は上記図１３（Ａ）のタイプのカレントミラー回路を、ｐＭＯＳＦＥＴで構成したカレントミラー回路１と、ｎＭＯＳＦＥＴで構成したカレントミラー回路２となすと共に、これらを電源ＶＤとグランドＧＮＤとの間に縦列（カスコード）接続して構成したものである。
【００２１】
因みに、カレントミラー回路２において、Ｍ２６は図１３（Ａ）の電圧降下素子Ｄ０に相当し、Ｍ２７はＭ１に相当する。基準電流Ｉ４｛図１３（Ａ）のＩ１に相当｝はカレントミラー回路１の電流出力端子ＯＵＴ２から供給される。またＭ２４，Ｍ２５は図１３（Ａ）のＭ２，Ｍ３に夫々相当し、その基準電流Ｉ３｛図１３（Ａ）のＩ２に相当｝はカレントミラー回路１の電流出力端子ＯＵＴ１から供給される。更にＭ２２，Ｍ２３は図１３（Ａ）のＭ４，Ｍ５に夫々相当し、その電流出力端子ＯＵＴから出力電流Ｉ２を引き込む。
【００２２】
一方、カレントミラー回路１は、図１３（Ａ）の基準電流源Ｉ１，Ｉ２の各部分をｐＭＯＳＦＥＴの回路により具体化したものと位置付けられる。即ち、カレントミラー回路１において、Ｍ１１は図１３（Ａ）の電圧降下素子Ｄ０に相当し、Ｍ１０はＭ１に相当する。基準電流Ｉ１は外部から供給される。またＭ１２，Ｍ１３は図１３（Ａ）のＭ３，Ｍ２に夫々相当し、その基準電流Ｉ２はカレントミラー回路２の電流出力端子ＯＵＴから供給される。更にＭ１４，Ｍ１５は図１３（Ａ）のＭ５，Ｍ４に夫々相当し、カレントミラー回路２に基準電流Ｉ３を供給する。またＭ１４，Ｍ１５と同一のＭ１６，Ｍ１７が設けられ、これによりカレントミラー回路２に基準電流Ｉ４を供給する。
【００２３】
係る構成では、カレントミラー回路１に外部より基準電流Ｉ１（＝Ｉref ）を流すと、Ｍ１０のゲート電圧が下がり、Ｍ１０，Ｍ１２，Ｍ１４，Ｍ１６等に電流が流れ始める。一方、カレントミラー回路２ではカレントミラー回路１からＩ４が入力すると、Ｍ２７のゲート電圧が上がり、Ｍ２７，Ｍ２５，Ｍ２３等に電流が流れ始める。この内のＭ２２，Ｍ２３を流れる電流Ｉ２はダイオード接続のＭ１３にフィードバックされ、こうして回路が正常に動作する時は、最終的にＭ１３のドレインは電源電圧ＶＤからＶth＋２αの電位に、かつＭ１０のドレインは電源電圧ＶＤからＶth＋αの電位に夫々バイアスされ、これにより基準電流Ｉ１〜Ｉ４＝Ｉref となり、回路は正常動作状態に落ちつく。
【００２４】
また上記カレントミラー回路１は、更にＭ１８，Ｍ１９〜Ｍ２０，Ｍ２１から成る電流源回路を並列に備えており、外部の負荷（不図示）に基準電流Ｉref に比例する各出力電流ＩO1〜ＩO(n-2)を高精度に供給可能となる。
かくして、この電流出力回路は、電源電圧ＶＤ≧Ｖth＋４α（＝１．４Ｖ）の範囲で動作し、かつ出力電圧ＶO ≧２α（＝０．２Ｖ）の範囲で各出力電流ＩO1〜ＩO(n-2)を高精度に供給できる。
【００２５】
ところで、上記図１４のカレントミラー回路１の電流入力端子ＩＮ２をカレントミラー回路２の電流出力端子ＯＵＴに接続し、かつカレントミラー回路１の電流入力端子ＩＮ１に外部から基準電流Ｉref を供給するように構成しても良い。
図１５はこの接続方法による電流出力回路を示している。
カレントミラー回路１，２の内部構成は図１４と同様で良い。ここでは外部に電圧電流変換回路３を備え、入力の基準電圧Ｖref に比例する基準電流Ｉref を生成している。即ち、オペアンプＯＰ１とｎＭＯＳＦＥＴのＭ２８とは電圧フォロアを構成しており、これによりＭ２８のソース電圧ＶS28 は常にＶref に維持される。従って、Ｍ２８のドレインには基準電流Ｉref （＝Ｖref ／Ｒref ）が流れる。この１つの基準電流Ｉ１（＝Ｉref ）をカレントミラー回路１の電流入力端子ＩＮ１に入力すると、他の必要な基準電流Ｉ２〜Ｉ４は回路内部で自動的に生成され、各出力端子ＯＵＴ３〜ＯＵＴｎには入力の基準電流Ｉ１に比例した出力電流ＩO1〜ＩO(n-2)が高精度に得られる。
【００２６】
【発明が解決しようとする課題】
しかし、上記既提案の電流出力回路（図１４，図１５）によると、いずれもカレントミラー回路１へのもう１つの入力電流（基準電流）Ｉ２をカレントミラー回路２からのフィードバックにより得ているため、このフィードバックループで何らかの悪循環が生じると、回路が正常動作に立ち上がらないと言う不都合があった。
【００２７】
特に図１５の回路例では、回路の電源投入時に外部より電流入力端子ＩＮ１に基準電流Ｉref を流そうとしても、もし電流帰還入力端子ＩＮ２に必要な電流Ｉ２（≒Ｉref ）が流れないと、Ｍ１０，Ｍ１２，Ｍ１４，Ｍ１６は適正にバイアスされず、これらには必要な電流が流れ得ない。従って、Ｍ２２，Ｍ２３にも必要な電流Ｉ２が流れず、最悪の場合は、回路が正常に立ち上がらないと言う問題があった。
【００２８】
本発明の目的は、電源投入時に回路動作が確実にスタートアップされる電流及び電圧出力回路を提供することにある。
【００２９】
【課題を解決するための手段】
上記の課題は例えば図１の構成により解決される。即ち、本発明（１）の電流出力回路は、第１，第２の入力電流Ｉ１，Ｉ２に基づき第３，第４の出力電流Ｉ３，Ｉ４を生成する第１のカレントミラー回路１と、前記第３，第４の出力電流Ｉ３，Ｉ４を入力として第５の出力電流Ｉ５を生成する第２のカレントミラー回路２とを備え、前記第２又は第１の入力電流（基準電流）Ｉ２／Ｉ１（＝Ｉref ）を外部より供給すると共に、前記第５の出力電流Ｉ５を前記第１又は第２の入力電流Ｉ１／Ｉ２に帰還して前記外部からの基準電流Ｉref に対応する出力電流ＩO を外部に供給する電流出力回路において、一方を前記第５の出力電流Ｉ５が帰還する電流帰還端子Ａ／Ｂに接続され、かつ他方を所定の端子（Ｂ／Ａ／ＧＮＤ等）に接続されたスタートアップ回路４〜７であって、前記電流出力回路の電源投入時における前記電流帰還端子Ａ／Ｂの電位を該回路の定常状態における電位に引き込む作用を行うもの、を備えるものである。
【００３０】
本発明（１）によれば、スタートアップ回路４〜７は、電源投入時における電流帰還端子Ａ／Ｂの電位を電流出力回路の定常状態における電位に引き込むように作用するので、帰還電流のフィードバックループが正常動作の方向に引き込まれると共に、外部からの基準電流Ｉref の入力制御と相まって、電源投入時の電流出力回路は速やかに定常状態に落ちつく。
【００３１】
好ましくは、本発明（２）においては、上記本発明（１）において、第１，第２のカレントミラー回路１，２の少なくとも一方は、第１の入力電流Ｉ１／Ｉ４により自己バイアスされて第１のバイアス信号ＶB1を生成する第１の電流入力回路１１／２１と、第２の入力電流Ｉ２／Ｉ３により自己バイアスされて第２のバイアス信号ＶB2を生成する第２の電流入力回路１２／２２と、複数トランジスタのカスコード接続から成ると共に、前記各トランジスタが前記第１，第２のバイアス信号ＶB1，ＶB2により夫々バイアスされて前記第１，第２の入力電流Ｉ１，Ｉ２／Ｉ４，Ｉ３に対応する出力電流Ｉ３，Ｉ４，ＩO ／Ｉ５を生成する１又は２以上の電流出力回路１３〜１５／２３とを備える。
【００３２】
本発明（２）のカレントミラー回路１，２については、上記図１２（Ａ）のタイプのコンパウンド・カレントミラー回路及び図１３（Ａ）のタイプのカレントミラー回路が含まれることは言うまでも無い。更には、電流出力段が複数トランジスタのカスコード接続から成ると共に、これらの各トランジスタに加えるバイアスを複数の入力（基準）電流から夫々に生成するタイプの他の様々なカレントミラー回路が含まれる。この場合に、上記第２の電流入力回路１２／２２は、一般的には複数トランジスタのカスコード接続構造となるが、第２のバイアス信号ＶB2を適正に生成できるものであれば、その回路構造は問わない。
【００３３】
なお、第１のカレントミラー回路１をｐチャネルトランジスタで構成し、かつ第２のカレントミラー回路２をｎチャネルトランジスタで構成しても良いし、又は第１のカレントミラー回路１をｎチャネルトランジスタで構成し、かつ第２のカレントミラー回路２をｐチャネルトランジスタで構成しても良い。また、出力電流ＩO を第２のカレントミラー回路２から供給する様に構成しても良い。
【００３４】
また好ましくは、本発明（３）においては、上記本発明（２）において、第１の電流入力回路は、電流入力端子に電圧降下手段を介してドレインが接続され、前記電流入力端子にゲートが接続され、かつ回路の共通端子にソースが接続されているＦＥＴ素子を備える。
本発明（３）のカレントミラー回路１，２については、第１の電流入力回路として図１３（Ａ）に示すＦＥＴ素子Ｍ１と電圧降下手段ＤＯとからなる電流入力回路が含まれる。
【００３５】
また好ましくは、本発明（４）においては、上記本発明（１）において、スタートアップ回路４は、例えば図２に示す如く、他方を回路のグランド端子ＧＮＤに接続された容量Ｃ１からなる。
本発明（４）によれば、回路の電源投入に伴い、Ｍ１０，Ｍ１１及びＭ２２，Ｍ２３におけるリーク電流等の存在により、容量Ｃ１が充放電され、Ａ点（電流帰還端子）の電位を定常状態の電位に導く。
【００３６】
また好ましくは、本発明（５）においては、上記本発明（１）において、スタートアップ回路５は、例えば図４に示す如く、他方を回路のグランド端子ＧＮＤに接続された直列回路であって、外部信号によりＯＮ／ＯＦＦ駆動されるスイッチ手段（ＦＥＴ素子Ｍ３０等）と、必要な電圧降下手段（ＦＥＴ素子Ｍ２９，抵抗Ｒ１等）とを備える。
【００３７】
本発明（５）によれば、回路の電源投入と同時に発生する外部信号（例えばパワーオンリセット信号ＰＯＲＳ）によりスイッチ手段がＯＮし、Ａ点（電流帰還端子）の電位を定常状態の電位に導く。
また好ましくは、本発明（６）においては、上記本発明（１）において、スタートアップ回路６は、例えば図６に示す如く、他方を基準電流の入力端子（Ｂ点）に接続されたダイオード相当の素子からなる。
【００３８】
本発明（６）によれば、Ａ点，Ｂ点間の電位差（ＶA −ＶB ）が所定値αより大きい時はダイオード素子Ｍ３１がＯＮし、該電位差（ＶA −ＶB ）をαの方向に引き込む。同時にＢ点の電位ＶB は外部回路により自己の定常状態の電位の方向に駆動されており、これによりＡ点の電位ＶA も自己の定常状態の電位の方向に引き込まれる。やがて、回路が定常状態に近づくと、ダイオード素子Ｍ３１がＯＦＦし、以後は回路が自力で定常状態に落ちつく。
【００３９】
また好ましくは、本発明（７）においては、上記本発明（１）において、スタートアップ回路７は、例えば図８に示す如く、ソースを電源ＶＤに、ドレインを電圧降下素子Ｒ２を介してグランドＧＮＤに、かつゲートを電流帰還端子（Ａ点）に接続された第１のトランジスタＭ３２と、ソースを前記電流帰還端子（Ａ点）に、ドレインをグランドＧＮＤに、かつゲートを前記第１のトランジスタＭ３２のドレインに接続された第２のトランジスタＭ３３とを備える。
【００４０】
本発明（７）によれば、電源投入と共にＡ点の電位が上昇すると、Ｍ３２はＯＦＦし、かつＭ３３はＯＮとなる。Ｍ３３がＯＮするとＡ点の電位が下降し、Ｍ１０，Ｍ１１に電流が流れ始める。またＡ点の電位が十分に下降するとＭ３２がＯＮに転じ、代わりにＭ３３がＯＦＦに転じる。そしてこの区間に、回路は定常状態に落ちつく。
【００４１】
また本発明（８）の電圧出力回路は、例えば図１に示す如く、第１，第２の入力電流Ｉ１，Ｉ２に基づき第３，第４の出力電流Ｉ３，Ｉ４を生成する第１のカレントミラー回路１と、前記第３，第４の出力電流Ｉ３，Ｉ４を入力として第５の出力電流Ｉ５を生成する第２のカレントミラー回路２とを備え、前記第２又は第１の入力電流（基準電流）Ｉ２／Ｉ１（＝Ｉref ）を外部より供給すると共に、前記第５の出力電流Ｉ５を前記第１又は第２の入力電流Ｉ１／Ｉ２に帰還して前記外部からの基準電流Ｉref に対応する出力電圧ＶO を外部に供給する電圧出力回路において、一方を前記第５の出力電流Ｉ５が帰還する電流帰還端子Ａ／Ｂに接続され、かつ他方を所定の端子（Ｂ／Ａ／ＧＮＤ等）に接続されたスタートアップ回路４〜７であって、前記電圧出力回路の電源投入時における前記電流帰還端子Ａ／Ｂの電位を該回路の定常状態における電位に引き込む作用を行うもの、を備えるものである。
【００４２】
ところで、第１のカレントミラー回路１の第３，第４の各電流出力端子は、第２のカレントミラー回路２の第１，第２の各電流入力端子に夫々接続されており、回路が定常なバイアス状態になると、外部に高精度な出力電圧ＶO を提供できる。かかる場合にも、本発明（８）によれば、スタートアップ回路４〜７を備えることで、電源投入時の電圧出力回路は速やかに定常状態に落ちつく。
【００４３】
好ましくは、本発明（９）においては、上記本発明（８）において、上記本発明（４）〜（７）の何れか１に記載のスタートアップ回路４〜７を備える。
【００４４】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる複数の実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
図２は第１の実施の形態による電流出力回路を示す図で、図において、４は第１の実施の形態によるスタートアップ回路、Ｃ１は容量である。
【００４５】
スタートアップ回路４において、Ａ点とグランドＧＮＤとの間に容量Ｃ１を接続している。
図３は第１の実施の形態によるスタートアップ回路の動作を説明する図である。なお、一般にＶth＞＞αであり、図の縦軸のゲージは正確ではない。但し、スタートアップ回路における電源電圧ＶＤからＶth＋α〜Ｖth＋２α付近に重きを置いたおおよその動作を概観できる。
【００４６】
電源投入とほぼ同時にＭ１０，Ｍ１１のリーク電流（ゲートバイアスによらない漏れ電流）等による充電電流ＩC が容量Ｃ１に流れ、Ａ点の電位ＶA は比較的速やかに上昇する。そして、Ａ点の電位ＶA が上昇すると、Ｍ２２，Ｍ２３にもバイアスが掛かり、リーク電流が流れるようになる。これにより容量Ｃ１の電荷は放電電流ＩD として抜ける。この時の放電時定数は容量Ｃ１の値と、Ｍ２２，Ｍ２３のリーク電流とで決まる。
【００４７】
これにより、Ａ点の電位ＶA は徐々に低下し、やがてＭ１１でＶGS11＞Ｖthが満足されるようになると、Ｍ１０，Ｍ１１がＯＮする。これによりカレントミラー回路１ではＩ３，Ｉ４が生成され、これに基づきカレントミラー回路２からの入力電流Ｉ２が流れるようになると、その時の電圧電流変換回路３の基準電流導入制御と相まって、Ａ点とＢ点の各電位ＶA ，ＶB は夫々定常状態の電位に落ち着くこととなる。その後は、Ａ点の電位ＶA は変化しないので、容量Ｃ１は回路に影響を与えない。
【００４８】
上記正常動作へ移行するまでの時間ｔ1 は電源電圧ＶＤ、周囲温度、ＭＯＳＦＥＴの特性等の諸変動（素子のバラツキを含む）により大きな影響を受けるが、上記の如くＭ１０，Ｍ１１及びＭ２２，Ｍ２３にリーク電流が流れ得る場合は、容量Ｃ１を付加するだけの極めて簡単な構成により、外部からの制御信号を与える必要もなく、回路を正常動作へと自動的に移行させられる。
【００４９】
なお、容量Ｃ１の値を大きくすると、図３の点線で示す如く、まずＭ１０，Ｍ１１が容量Ｃ１の充電電流ＩC でＯＮされ、これによりＩ４，Ｉ３，Ｉ２が流れ始め、回路が定常状態に落ちつくケースも考えられる。
図４は第２の実施の形態による電流出力回路を示す図で、図において、５は第２の実施の形態によるスタートアップ回路、Ｍ２９はダイオード接続されたｐＭＯＳＦＥＴ、Ｒ１は抵抗、Ｍ３０はｎＭＯＳＦＥＴである。
【００５０】
スタートアップ回路５において、Ｍ２９のソースは電流帰還端子のＡ点に接続され、そのドレイン（及びソース）は抵抗Ｒ１を介してＭ３０のドレインに接続されている。またＭ３０のゲートには、外部からの制御信号（例えばパワーオンリセット信号ＰＯＲＳ）が入力され、そのソースはグランドＧＮＤに接続されている。
【００５１】
図５は第２の実施の形態によるスタートアップ回路の動作を説明する図である。パワーオンリセット信号ＰＯＲＳは、本回路への電源投入と同時にＰＯＲＳ＝１（ＨＩレベル）となり、所定時間経過後にＰＯＲＳ＝０（ＬＯレベル）となる。従って、本回路に電源投入すると、Ｍ３０はＰＯＲＳ＝１によりＯＮし、電流Ｉ０（好ましくはＩ０≒Ｉref ）が流れる。Ｍ２９と抵抗Ｒ１とから成る回路は、Ｍ３０がＯＮした時のＡ点の電位ＶA が、好ましくは電源電圧ＶＤからＶth＋α程度となる様に選ばれる。これにより、Ｍ１０，Ｍ１１は電源投入後、速やかにＯＮし、これに基づきＩ４，Ｉ３が生成され、かつＭ２２，Ｍ２３に電流Ｉ２が流れ得る状態となる。やがて、ＰＯＲＳ＝０になると、Ｍ３０のＯＦＦにより電流Ｉ０は流れなくなり、代わりにＭ２２，Ｍ２３に通常の電流Ｉ２（＝Ｉref ）が流れる。回路は定常状態に落ちつく。従って、図４の電流出力回路は、電源電圧ＶＤ、周囲温度、ＭＯＳＦＥＴの特性等の諸変動によらず、電源投入とほぼ同時に定常状態に安定する。
【００５２】
図６は第３の実施の形態による電流出力回路を示す図で、図において、６は第３の実施の形態によるスタートアップ回路、Ｍ３１はｐＭＯＳＦＥＴである。
スタートアップ回路６において、Ｍ３１はゲートとドレインとの間が短絡（ダイオード接続）され、かつそのソースは電流帰還端子のＡ点に接続され、そのドレイン（及びゲート）は基準電流入力端子のＢ点に接続されている。
【００５３】
図７は第３の実施の形態によるスタートアップ回路の動作を説明する図である。本回路への電源投入時にはＡ点，Ｂ点の電位差（ＶA −ＶB ）が大きくなる結果、Ｍ３１がＯＮに転じ、Ｍ３１に電流Ｉ０（好ましくはＩ０≦Ｉref ）が流れる。この時、Ｍ３１はＶDS31＞Ｖth31（≒α）でＯＮしている。これによりＭ１０，Ｍ１１がＯＮに転じ、これに基づきＩ４，Ｉ３が生成され、かつＭ２２，Ｍ２３に電流Ｉ２が流れ始める。電流Ｉ２が流れると、回路のバイアスは定常状態に移行して、Ａ点，Ｂ点の各電位ＶA ，ＶB は電源電圧ＶＤから夫々、ＶA ＝Ｖth＋α，ＶB ＝Ｖth＋２αに向かう。またこの過程でＭ３１ではＶDS31＝α（＜Ｖth31）となり、Ｍ３１はＯＦＦして電流Ｉ０は流れなくなり、代わりにＭ２２，Ｍ２３に定常電流Ｉ２（＝Ｉref ）が流れる。従って、電源投入後のスタートアップ回路６は本回路に影響を与えない。
【００５４】
本第３の実施の形態によれば、回路の初期動作が電源電圧ＶＤ、周囲温度、ＭＯＳＦＥＴの特性等の諸変動により大きな影響を受け、かつＭ２２，Ｍ２３のリーク電流が零である様な場合であっても、Ｍ３１から成る簡単なスタートアップ回路６を設けることで、電源投入後の瞬時安定動作が可能となり、かつ外部の制御信号を必要としないので、本回路をＩＣやＬＳＩ内で構成する場合でも、ピン数を増加させずに構成できる。
【００５５】
なお、スタートアップ回路６の他の構成例を図６の挿入図（ａ）〜（ｃ）に示す。図６の（ａ）はｎＭＯＳＦＥＴ３１で構成した場合、図６の（ｂ）はＰＮ接合ダイオードＤ３１で構成した場合を夫々示している。また図６の（ｃ）はスタートアップ回路６が複数のｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴ及び又はＰＮ接合ダイオードの縦列接続で構成され得る事を表している。
【００５６】
図８は第４の実施の形態による電流出力回路を示す図で、図において、７は第４の実施の形態によるスタートアップ回路、Ｍ３２，Ｍ３３はｐＭＯＳＦＥＴ、Ｒ２はＭ３３のバイアス手段としての抵抗である。
Ｍ３２のゲートを電流帰還端子のＡ点に接続し、そのソースを電源ＶＤに接続し、かつそのドレインを抵抗Ｒ２を介してグランドＧＮＤに接続する。またＭ３３のゲートをＭ３２のドレインに接続し、そのソースをＡ点に接続し、かつそのドレインをグランドＧＮＤに接続している。
【００５７】
図９は第４の実施の形態によるスタートアップ回路の動作を説明する図である。本回路への電源投入により、Ａ点の電位ＶA が電源電圧ＶＤ付近にまで上昇すると、Ｍ３２ではＶGS32＜Ｖth32により、該Ｍ３２はＯＦＦしている。この時、Ｍ３３ではＶGS33＞Ｖth33により、該Ｍ３３がＯＮに転じ、電流ＩDS33（好ましくはＩDS33≦Ｉref ）が流れる。これによりＡ点の電位ＶA はＶＤ付近から低下し、やがてＭ１０，Ｍ１１がＯＮする。
【００５８】
一方、スタートアップ回路７では、Ａ点の電位ＶA が下がると、Ｍ３２はＶGS32＞Ｖth32の所でＯＮに転じ、抵抗Ｒ２に電圧降下が生じる。この時、Ｍ３３ではＶGS33＜Ｖth33となり、該Ｍ３３はＯＦＦに転じる。
一方、カレントミラー回路１，２では、上記Ｍ１０，Ｍ１１がＯＮしたことにより、Ｉ４，Ｉ３が生成され、かつＭ２２，Ｍ２３に定常の電流Ｉ２が流れ始める。これにより電流出力回路は定常状態に落ちつく。
【００５９】
従って、本第４の実施の形態によれば、回路の初期動作が電源電圧ＶＤ、周囲温度、ＭＯＳＦＥＴの特性等の諸変動により大きな影響を受け、かつＭ２２，Ｍ２３のリーク電流が零である様な場合であっても、上記スタートアップ回路７を設けることで、電源投入後の瞬時安定動作が可能となり、かつ外部信号を必要としないので本回路をＩＣやＬＳＩ内で構成する場合でも、ピン数を増加させずに構成出来る。
【００６０】
なお、図８に戻り、上記Ｍ３２がＯＮした時のＭ３３をＶGS33＜Ｖth33の状態に維持するバイアス手段として抵抗Ｒ２を用いたが、これに限らない。図８の挿入図（ａ）〜（ｄ）に同等の機能を有する他のバイアス手段を示す。
図８の（ａ）はバイアス手段をダイオード接続のｎＭＯＳＦＥＴ３４で構成した場合、図８の（ｂ）はダイオード接続のｐＭＯＳＦＥＴ３４で構成した場合、図８の（ｃ）は通常のＰＮ接合ダイオードＤ２で構成した場合を夫々示している。また図６の（ｄ）は上記バイアス手段が複数のｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴ及び又はＰＮ接合ダイオードの縦列接続で構成され得る事を表している。
【００６１】
図１０は実施の形態による電圧出力回路を示す図である。
カレントミラー回路１，２を図示の如くカスコード接続すると、回路の定常状態では、例えばカレントミラー回路１の電流出力端子ＯＵＴ１の電位は電源電圧ＶＤから２α、かつカレントミラー回路２の電流入力端子ＩＮ１１の電位はグランドＧＮＤからＶth＋２αに安定に保たれる。従って、これらを接続した点の端子電圧ＶO1は基準電圧Ｖref （又は基準電流Ｉref ）に対応して一定に保たれることになる。
【００６２】
図において、１０は外部の差動増幅回路であり、ｎＭＯＳＦＥＴのＭ４１，Ｍ４２から成る差動増幅部と、該差動増幅部に定電流を供給する定電流回路（ｎＭＯＳＦＥＴのＭ４３）とを備える。この様な差動増幅回路１０に対しては、Ｍ４３のゲートに高精度なバイアス電圧ＶO1（＝Ｖth＋２α）を加えることでＭ４３は定電流ＩDS43を維持できる。
【００６３】
なお、この電圧出力回路にはスタートアップ回路６を用いたが、他のスタートアップ回路４，５及び７を用いても良い。
また、上記各実施の形態ではカレントミラー回路１をｐＭＯＳＦＥＴで構成し、かつカレントミラー回路２をｎＭＯＳＦＥＴで構成したが、逆にカレントミラー回路１をｎＭＯＳＦＥＴで構成し、かつカレントミラー回路２をｐＭＯＳＦＥＴで構成しても良い。この場合の電圧電流変換回路３におけるＭ２８はｐＭＯＳＦＥＴを使用し、ＧＮＤはＶＤとなる。
【００６４】
また、上記各実施の形態ではカレントミラー回路１，２として図１３（Ａ）のタイプのカレントミラー回路を使用したが、少なくとも一方に図１２（Ａ）に示すコンパウンド・カレントミラー回路を用いても良い。
また、上記各実施の形態では各種スタートアップ回路の図１５の電流出力回路への適用例を述べたが、図１４の電流出力回路へ適用しても良い。この場合は、上記Ａ点に対して行ったスタートアップ制御を新たな電流帰還端子のＢ点に対して行うことになる。
【００６５】
また、上記各実施の形態ではＭＯＳＦＥＴを使用したが、特にスタートアップ回路に関しては、可能な範囲で、ジャンクションＦＥＴやバイポーラトランジスタ等を用い得ることは言うまでも無い。
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【００６６】
【発明の効果】
以上述べた如く本発明の電流及び電圧出力回路は、カスコード接続されたカレントミラー回路の電流帰還端子に対して、電源投入時の動作電位を定常状態に引き込むスタートアップ回路を設けた構成により、電源投入時の電流（電圧）出力回路を速やかに安定状態に移行できる。
【図面の簡単な説明】
【図１】本発明の原理を説明する図である。
【図２】第１の実施の形態による電流出力回路を示す図である。
【図３】第１の実施の形態によるスタートアップ回路の動作を説明する図である。
【図４】第２の実施の形態による電流出力回路を示す図である。
【図５】第２の実施の形態によるスタートアップ回路の動作を説明する図である。
【図６】第３の実施の形態による電流出力回路を示す図である。
【図７】第３の実施の形態によるスタートアップ回路の動作を説明する図である。
【図８】第４の実施の形態による電流出力回路を示す図である。
【図９】第４の実施の形態によるスタートアップ回路の動作を説明する図である。
【図１０】実施の形態による電圧出力回路を示す図である。
【図１１】従来技術を説明する図（１）である。
【図１２】従来技術を説明する図（２）である。
【図１３】既提案の電流出力回路を説明する図（１）である。
【図１４】既提案の電流出力回路を説明する図（２）である。
【図１５】既提案の電流出力回路を説明する図（３）である。
【符号の説明】
１ カレントミラー回路（Ｐｃｈ）
２ カレントミラー回路（Ｎｃｈ）
３ 電圧電流変換回路
４〜７ スタートアップ回路
１０ 差動増幅回路
１１，２１ 第１の電流入力回路
１２，２２ 第２の電流入力回路
１３〜１５，２３ 電流出力回路
【発明の属する技術分野】
本発明は電流及び電圧出力回路に関し、更に詳しくは基準電流発生回路、基準電圧発生回路、電圧／電流発生回路等の電流及び電圧出力回路における電源投入時の回路動作の安定化技術に関する。
近年、ノート型パーソナルコンピュータや携帯電話記等のバッテリー駆動機器の普及に伴い、低電源電圧下で回路動作に必要な基準電流や基準電圧を高精度（高安定）かつ確実に供給できる電流及び電圧出力回路の提供が望まれる。
【０００２】
【従来の技術】
従来より、入力電流に比例した出力電流を得る回路としてカレントミラー回路が知られている。
図１１，図１２は従来技術を説明する図（１），（２）である。
図１１（Ａ）は一例のｎＭＯＳＦＥＴのＶ−Ｉ特性を示しており、横軸はドレイン・ソース電圧ＶDS、縦軸はドレイン・ソース電流ＩDSである。なお、ＦＥＴのしきい値電圧Ｖth＝１．０Ｖとする。
【０００３】
図において、ＦＥＴのゲート・ソース電圧ＶGS≦Ｖth（＝１．０Ｖ）の場合はＶDSによらずＩDS＝０である。一方、例えばＶGS＝Ｖth＋α（＝１．１Ｖ）の場合は、ＦＥＴの線形領域（ＶDS＜α）ではＩDSはＶDSの増加と共に増加し、やがてＶDSがピンチオフ電圧α（＝０．１Ｖ）になると、ドレイン・ソース間のチャネルインピーダンスが急激に増大（１００ｋΩ程度）し、以後の飽和領域（ＶDS＞α）では、ＩDSはＶDSによらず略一定（例えば≒２ｍＡ）となる。従って、この様なＦＥＴにＶGS＝Ｖth＋αを加えれば、ＶDS≧αの範囲内で略一定のドレイン電流ＩDSが得られる。
【０００４】
図１１（Ｂ）は従来のカスコード・カレントミラー回路を示している。
図において、Ｍ２〜Ｍ５は夫々同一特性のｎＭＯＳＦＥＴからなり、各素子のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは皆等しい。ここでは、Ｍ２，Ｍ３は夫々ダイオード接続されており、Ｍ２，Ｍ３の各ゲート電圧ＶG2，ＶG3は夫々のドレイン電圧ＶD2，ＶD3により自己バイアスされる。
【０００５】
１段目のカレントミラー回路Ｍ３，Ｍ５において、Ｍ３に基準電流Ｉref を流す時は、Ｍ３ではＶGS3 （＝ＶDS3 ）＞Ｖthの所より電流ＩDS3 が流れ始め、ＶGS3 （＝ＶDS3 ）＞Ｖth＋αの所でＩDS3 （＝Ｉref ）が流れる。一方、Ｍ５はＶGS5 ＝Ｖth＋αでバイアスされるため、ＶDS5 ≧αの範囲でＩDS5 ≒Ｉref を供給できる。こうしてＭ３の基準電流Ｉref がＭ５にミラーされる。
【０００６】
しかし、Ｍ５の１段では回路の出力インピーダンス（Ｍ５のチャネルインピーダンス）が十分ではなく、Ｍ５のＶDS5 が変化すると、そのＩDS5 も僅かに変化してしまう。そこで、Ｍ２，Ｍ４から成る２段目のカレントミラー回路をカスコード接続している。
２段目のカレントミラー回路Ｍ２，Ｍ４において、Ｍ２に基準電流Ｉref を流す時は、Ｍ２ではＶGS2 （＝ＶDS2 ）＞Ｖth＋αの所でＩDS2 （＝Ｉref ）が流れる。但し、この時Ｍ２のソースはＭ３のドレインによりＶth＋αにバイアスされるため、Ｍ２のゲート電圧ＶG2＝２（Ｖth＋α）、かつＭ２のドレイン電圧ＶD2＝２（Ｖth＋α）となる。一方、Ｍ４はＶGS4 ＝Ｖth＋αでバイアスされることによりＶDS4 ≧αの範囲でＩDS4 ≒Ｉref を供給できる。但し、この時Ｍ４のゲート電圧ＶG4＝２（Ｖth＋α）であるので、Ｍ４のソース電圧ＶS4＝Ｖth＋αとなる。
【０００７】
従って、このカスコード・カレントミラー回路は出力電圧ＶO ≧Ｖth＋２αの範囲で出力電流ＩO ＝Ｉref を供給できる。しかも、Ｍ４，Ｍ５のチャネルインピーダンスの直列接続により回路の出力インピーダンスは１段の場合の２倍となり、よって出力電流ＩO ＝Ｉref を高精度（高安定）に供給できる。
ところで、この様なカスコード・カレントミラー回路では電源電圧ＶＤとしてＶＤ≧２（Ｖth＋α）が必要であり、仮にＶth＝１．０Ｖ，α＝０．１Ｖとすると、ＶＤ≧２．２Ｖとなる。実際には基準電流Ｉref の生成にも電圧が必要であり、これでは通常の電池電圧（＝１．５〜３．０Ｖ）では到底動作出来ない。また出力電流ＩO ＝Ｉref を供給できる出力電圧ＶO ≧Ｖth＋２α（＝１．２Ｖ）であり、低出力電圧ＶO で出力電流ＩO を高精度（高安定）に供給する要求を十分に満たせない。
【０００８】
図１２（Ａ）は従来のコンパウンド・カレントミラー回路を示しており、ここでは電源電圧ＶＤ及び出力電圧ＶO を低減する回路的工夫が成されている。
図において、Ｍ１〜Ｍ５は夫々同一特性のｎＭＯＳＦＥＴであり、Ｖthは皆等しい。但し、Ｍ２〜Ｍ５の各チャネル幅Ｗとチャネル長Ｌとの比を夫々Ｗ／Ｌとすると、Ｍ１の比は（１／４）×（Ｗ／Ｌ）に選ばれている。また基準電流Ｉ１＝Ｉ２＝Ｉref とする。更にまた、Ｍ３のゲートをＭ２のドレイン電圧ＶD2により自己バイアスし、かつＭ２のゲートを新たに設けたＭ１の自己バイアス電圧ＶDS1 （＝ＶGS1 ）によりバイアスする構成となっている。
【０００９】
Ｍ３に基準電流Ｉref （＝Ｉ２）を流す時は、Ｍ３ではＶGS3 ＞Ｖthの所より電流ＩDS3 が流れ始め、ＶGS3 ＞Ｖth＋αの所でＩDS3 （＝Ｉref ）となる。この場合にＭ３はダイオード接続されていないので、ＶDS3 ≧αの範囲でＩref を供給できる。即ち、図１１（Ｂ）のカスコード・カレントミラー回路の場合と比べて、ＶDS3 をαにまで低くできる可能性がある。一方、この状態でＭ２に基準電流Ｉref を流すためには、そのソース電圧ＶS2が少なくともαであるために、そのゲート電圧ＶG2＝Ｖth＋２αが必要となる。この時ＶDS2 ＝Ｖth（＞α）となり、Ｍ２にＩDS2 ＝Ｉref を流せる。
【００１０】
Ｍ２のゲート電圧ＶG2はＭ１の回路により生成される。即ち、Ｍ１にＩ１（＝Ｉref ）を流すと、Ｍ１の飽和領域では、
Ｉ１＝ｋ（１／４）（Ｗ／Ｌ）（ＶGS1 −Ｖth）2
の関係がある。一方、Ｍ３にＩ２（＝Ｉ１）を流すと、Ｍ３の飽和領域では、
Ｉ２＝ｋ（Ｗ／Ｌ）（ＶGS3 −Ｖth）2
の関係がある。ここで、ＶGS3 −Ｖth＝αと置くと、Ｉ１＝Ｉ２の条件より、
（ＶGS1 −Ｖth）2 ＝４（ＶGS3 −Ｖth）2 ＝４α2
ＶGS1 −Ｖth＝２α
ＶGS1 ＝Ｖth＋２α
の関係が得られる。このＶGS1 をＭ２のゲートに加えている。
【００１１】
係る構成では、出力段のＭ５はＶGS5 ＝Ｖth＋αでバイアスされるため、ＶDS5 ＝αの所でＩDS5 ＝Ｉref を供給できる。またＭ４はＶGS4 ＝Ｖth＋αでバイアスされ、かつＭ４のソースはＭ５のドレインによりαにバイアスされるため、ＶDS4 ＝αの所でＩDS4 ＝Ｉref を供給できる。従って、このコンパウンド・カレントミラー回路は出力電圧ＶO ≧２αの範囲で出力電流ＩO ＝Ｉref を高精度に提供できる。
【００１２】
図１２（Ｂ）にコンパウンド・カレントミラー回路の出力電圧−電流特性を示す。Ｖo ＞２αの範囲では回路の出力インピーダンスが極めて大きいため、出力電流Ｉo は出力電圧Ｖo によらず一定（＝Ｉref ）となっている。
また、このコンパウンド・カレントミラー回路では電源電圧ＶＤとしてＶＤ≧Ｖth＋２αが必要であり、仮にＶth＝１．０Ｖ，α＝０．１Ｖとすると、ＶＤ≧１．２Ｖとなる。これは通常の電池電圧（１．５Ｖ）でも十分に動作出来る範囲である。また出力電流ＩO ＝Ｉref を供給できる出力電圧ＶO ≧２α（＝０．２Ｖ）であり、よって低出力電圧ＶO で出力電流ＩO を高精度に供給できる。
【００１３】
ところで、本件出願人は、低電源電圧ＶＤ及び低出力電圧ＶO で任意の出力電流ＩO を高精度に供給できる他のカレントミラー回路を既に提案している。
図１３〜図１５は既提案の電流出力回路を説明する図（１）〜（３）で、図１３（Ａ）は既提案のカレントミラー回路を示している。
図において、Ｍ１〜Ｍ５は夫々同一特性のｎＭＯＳＦＥＴであり、Ｖth及びチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは皆等しい。また基準電流Ｉ１＝Ｉ２＝Ｉref とする。また、ここではＭ２のゲートをそのドレイン電圧ＶD2により自己バイアスし、かつＭ３のゲートを新たに設けたＭ１の自己バイアス電圧ＶGS1 によりバイアスする。更にまた、Ｍ１のドレインには電圧降下素子Ｄ０が接続されており、Ｍ１のゲートは電圧降下素子Ｄ０の上側から自己バイアスされる構成となっている。
【００１４】
係る構成では、Ｍ１に基準電流Ｉ１（＝Ｉref ）を流すと、Ｍ１ではＶGS1 ＞Ｖthの所より電流ＩDS1 が流れ始め、ＶGS1 ＞Ｖth＋αの所でＩDS1 （＝Ｉref ）が流れ得る。但し、この時Ｍ１ではＶDS1 ≧αの必要があり、電圧降下素子Ｄ０の降下電圧ＶD0を丁度ＶD0＝ＶthとすることでＶDS1 ＝α（最小）となる。
一方、Ｍ３はＶGS3 ＝Ｖth＋αでバイアスされるため、ＶDS3 ≧αの範囲でＩDS3 ＝Ｉref を供給できる状態にある。またこの状態で、Ｍ２に基準電流Ｉ２（＝Ｉref ）を流すと、Ｍ２ではＶGS2 ＞Ｖthの所より電流ＩDS2 が流れ始め、ＶGS2 ＞Ｖth＋αの所でＩDS2 （＝Ｉref ）が流れる。但し、この時ＶDS3 ＝α（最小）であれば良く、これによりＭ２のゲート電圧ＶG2（即ち、ドレイン電圧ＶD2）＝Ｖth＋２αに自己バイアスされる。しかも、この状態ではＶDS1 ＝ＶDS3 ＝αの関係が正確に保たれるため、ＩDS1 ＝ＩDS3 ＝Ｉref の関係が正確に保たれることになり、この点では上記図１２（Ａ）のコンパウンド・カレントミラー回路よりも電流のミラー精度が高い。
【００１５】
一方、出力段のＭ５はＶGS5 ＝Ｖth＋αでバイアスされるため、ＶDS5 ＝αの所でＩDS5 ＝Ｉref を供給できる。またＭ４はＶGS4 ＝Ｖth＋αでバイアスされるため、ＶDS4 ＝αの所でＩDS4 ＝Ｉref を供給できる。従って、このカレントミラー回路は出力電圧ＶO ≧２αの範囲で出力電流ＩO ＝Ｉref を高精度に提供できる。
【００１６】
また、このカレントミラー回路では電源電圧ＶＤとしてＶＤ≧Ｖth＋２αが必要であり、仮にＶth＝１．０Ｖ，α＝０．１Ｖとすると、ＶＤ≧１．２Ｖとなる。これは通常の電池電圧（１．５Ｖ）で十分に動作できる範囲である。また出力電流ＩO ＝Ｉref を供給できる出力電圧ＶO ≧２α（＝０．２Ｖ）であり、よって低出力電圧ＶO で出力電流ＩO を高精度に供給できる。
【００１７】
図１３（Ｂ）は電圧降下素子Ｄ０の複数の回路例を示している。
図の（ａ）は電圧降下素子Ｄ０がｎＭＯＳＦＥＴのＭ０を用いたチャネル形成型のダイオードによる場合を示している。図示の如く、Ｍ０のゲート・ドレイン間を短絡すると、ＶS0＜ＶG0（＝ＶD0）の場合はＭ０のｐ型基板中にｎチャネルが形成されて自乗特性のドレイン電流ＩDS0 が流れるが、ＶS0＞ＶG0（＝ＶD0）になるとｎチャネルが形成されず、Ｍ０はＯＦＦする。このようなダイオードに類似の動作特性をダイオード（定電圧降下素子）として利用している。好ましくは、Ｍ０の特性は、該Ｍ０にＩDS0 ＝Ｉref を流した時のＶDS0 ＝Ｖthとなるように選ばれる。
【００１８】
なお、図示しないが、Ｍ０を用いたｐｎ接合型のダイオード回路も使用できる。一般にｎＭＯＳＦＥＴではｐ型基板中にｎ型のソースとドレインとが形成され、絶縁皮膜を介したゲートに正の電位を加えることでソースとドレイン間にｎチャネルが形成される。しかるに、ゲートとドレインを短絡し、かつこれにｐ型基板を短絡（共通に）すると、もはやｎＭＯＳＦＥＴとしての機能は失われ、ｎ型ソースとｐ型基板（即ち、ドレイン端子）との間に通常のｐｎ接合が形成される。この部分をｐｎ接合型のダイオードとして使用できる。
【００１９】
図の（ｂ）は電圧降下素子Ｄ０が抵抗Ｒ０による場合を示している。抵抗値Ｒ０は、好ましくは、Ｖth＝Ｉref ×Ｒ０となるように選ばれる。
図の（ｃ）は電圧降下素子Ｄ０が通常のｐｎ接合型のダイオードＤ１による場合を示している。ダイオードＤ１の特性は、好ましくは、該Ｄ１に電流Ｉref を流す時の電圧降下ＶD0＝Ｖthとなる様に選ばれる。
【００２０】
なお、上記図の（ａ）のｎＭＯＳＦＥＴのＭ０の代わりにｐＭＯＳＦＥＴのＭ０を使用しても良い。
図１４は既提案の電流出力回路を示している。
この電流出力回路は上記図１３（Ａ）のタイプのカレントミラー回路を、ｐＭＯＳＦＥＴで構成したカレントミラー回路１と、ｎＭＯＳＦＥＴで構成したカレントミラー回路２となすと共に、これらを電源ＶＤとグランドＧＮＤとの間に縦列（カスコード）接続して構成したものである。
【００２１】
因みに、カレントミラー回路２において、Ｍ２６は図１３（Ａ）の電圧降下素子Ｄ０に相当し、Ｍ２７はＭ１に相当する。基準電流Ｉ４｛図１３（Ａ）のＩ１に相当｝はカレントミラー回路１の電流出力端子ＯＵＴ２から供給される。またＭ２４，Ｍ２５は図１３（Ａ）のＭ２，Ｍ３に夫々相当し、その基準電流Ｉ３｛図１３（Ａ）のＩ２に相当｝はカレントミラー回路１の電流出力端子ＯＵＴ１から供給される。更にＭ２２，Ｍ２３は図１３（Ａ）のＭ４，Ｍ５に夫々相当し、その電流出力端子ＯＵＴから出力電流Ｉ２を引き込む。
【００２２】
一方、カレントミラー回路１は、図１３（Ａ）の基準電流源Ｉ１，Ｉ２の各部分をｐＭＯＳＦＥＴの回路により具体化したものと位置付けられる。即ち、カレントミラー回路１において、Ｍ１１は図１３（Ａ）の電圧降下素子Ｄ０に相当し、Ｍ１０はＭ１に相当する。基準電流Ｉ１は外部から供給される。またＭ１２，Ｍ１３は図１３（Ａ）のＭ３，Ｍ２に夫々相当し、その基準電流Ｉ２はカレントミラー回路２の電流出力端子ＯＵＴから供給される。更にＭ１４，Ｍ１５は図１３（Ａ）のＭ５，Ｍ４に夫々相当し、カレントミラー回路２に基準電流Ｉ３を供給する。またＭ１４，Ｍ１５と同一のＭ１６，Ｍ１７が設けられ、これによりカレントミラー回路２に基準電流Ｉ４を供給する。
【００２３】
係る構成では、カレントミラー回路１に外部より基準電流Ｉ１（＝Ｉref ）を流すと、Ｍ１０のゲート電圧が下がり、Ｍ１０，Ｍ１２，Ｍ１４，Ｍ１６等に電流が流れ始める。一方、カレントミラー回路２ではカレントミラー回路１からＩ４が入力すると、Ｍ２７のゲート電圧が上がり、Ｍ２７，Ｍ２５，Ｍ２３等に電流が流れ始める。この内のＭ２２，Ｍ２３を流れる電流Ｉ２はダイオード接続のＭ１３にフィードバックされ、こうして回路が正常に動作する時は、最終的にＭ１３のドレインは電源電圧ＶＤからＶth＋２αの電位に、かつＭ１０のドレインは電源電圧ＶＤからＶth＋αの電位に夫々バイアスされ、これにより基準電流Ｉ１〜Ｉ４＝Ｉref となり、回路は正常動作状態に落ちつく。
【００２４】
また上記カレントミラー回路１は、更にＭ１８，Ｍ１９〜Ｍ２０，Ｍ２１から成る電流源回路を並列に備えており、外部の負荷（不図示）に基準電流Ｉref に比例する各出力電流ＩO1〜ＩO(n-2)を高精度に供給可能となる。
かくして、この電流出力回路は、電源電圧ＶＤ≧Ｖth＋４α（＝１．４Ｖ）の範囲で動作し、かつ出力電圧ＶO ≧２α（＝０．２Ｖ）の範囲で各出力電流ＩO1〜ＩO(n-2)を高精度に供給できる。
【００２５】
ところで、上記図１４のカレントミラー回路１の電流入力端子ＩＮ２をカレントミラー回路２の電流出力端子ＯＵＴに接続し、かつカレントミラー回路１の電流入力端子ＩＮ１に外部から基準電流Ｉref を供給するように構成しても良い。
図１５はこの接続方法による電流出力回路を示している。
カレントミラー回路１，２の内部構成は図１４と同様で良い。ここでは外部に電圧電流変換回路３を備え、入力の基準電圧Ｖref に比例する基準電流Ｉref を生成している。即ち、オペアンプＯＰ１とｎＭＯＳＦＥＴのＭ２８とは電圧フォロアを構成しており、これによりＭ２８のソース電圧ＶS28 は常にＶref に維持される。従って、Ｍ２８のドレインには基準電流Ｉref （＝Ｖref ／Ｒref ）が流れる。この１つの基準電流Ｉ１（＝Ｉref ）をカレントミラー回路１の電流入力端子ＩＮ１に入力すると、他の必要な基準電流Ｉ２〜Ｉ４は回路内部で自動的に生成され、各出力端子ＯＵＴ３〜ＯＵＴｎには入力の基準電流Ｉ１に比例した出力電流ＩO1〜ＩO(n-2)が高精度に得られる。
【００２６】
【発明が解決しようとする課題】
しかし、上記既提案の電流出力回路（図１４，図１５）によると、いずれもカレントミラー回路１へのもう１つの入力電流（基準電流）Ｉ２をカレントミラー回路２からのフィードバックにより得ているため、このフィードバックループで何らかの悪循環が生じると、回路が正常動作に立ち上がらないと言う不都合があった。
【００２７】
特に図１５の回路例では、回路の電源投入時に外部より電流入力端子ＩＮ１に基準電流Ｉref を流そうとしても、もし電流帰還入力端子ＩＮ２に必要な電流Ｉ２（≒Ｉref ）が流れないと、Ｍ１０，Ｍ１２，Ｍ１４，Ｍ１６は適正にバイアスされず、これらには必要な電流が流れ得ない。従って、Ｍ２２，Ｍ２３にも必要な電流Ｉ２が流れず、最悪の場合は、回路が正常に立ち上がらないと言う問題があった。
【００２８】
本発明の目的は、電源投入時に回路動作が確実にスタートアップされる電流及び電圧出力回路を提供することにある。
【００２９】
【課題を解決するための手段】
上記の課題は例えば図１の構成により解決される。即ち、本発明（１）の電流出力回路は、第１，第２の入力電流Ｉ１，Ｉ２に基づき第３，第４の出力電流Ｉ３，Ｉ４を生成する第１のカレントミラー回路１と、前記第３，第４の出力電流Ｉ３，Ｉ４を入力として第５の出力電流Ｉ５を生成する第２のカレントミラー回路２とを備え、前記第２又は第１の入力電流（基準電流）Ｉ２／Ｉ１（＝Ｉref ）を外部より供給すると共に、前記第５の出力電流Ｉ５を前記第１又は第２の入力電流Ｉ１／Ｉ２に帰還して前記外部からの基準電流Ｉref に対応する出力電流ＩO を外部に供給する電流出力回路において、一方を前記第５の出力電流Ｉ５が帰還する電流帰還端子Ａ／Ｂに接続され、かつ他方を所定の端子（Ｂ／Ａ／ＧＮＤ等）に接続されたスタートアップ回路４〜７であって、前記電流出力回路の電源投入時における前記電流帰還端子Ａ／Ｂの電位を該回路の定常状態における電位に引き込む作用を行うもの、を備えるものである。
【００３０】
本発明（１）によれば、スタートアップ回路４〜７は、電源投入時における電流帰還端子Ａ／Ｂの電位を電流出力回路の定常状態における電位に引き込むように作用するので、帰還電流のフィードバックループが正常動作の方向に引き込まれると共に、外部からの基準電流Ｉref の入力制御と相まって、電源投入時の電流出力回路は速やかに定常状態に落ちつく。
【００３１】
好ましくは、本発明（２）においては、上記本発明（１）において、第１，第２のカレントミラー回路１，２の少なくとも一方は、第１の入力電流Ｉ１／Ｉ４により自己バイアスされて第１のバイアス信号ＶB1を生成する第１の電流入力回路１１／２１と、第２の入力電流Ｉ２／Ｉ３により自己バイアスされて第２のバイアス信号ＶB2を生成する第２の電流入力回路１２／２２と、複数トランジスタのカスコード接続から成ると共に、前記各トランジスタが前記第１，第２のバイアス信号ＶB1，ＶB2により夫々バイアスされて前記第１，第２の入力電流Ｉ１，Ｉ２／Ｉ４，Ｉ３に対応する出力電流Ｉ３，Ｉ４，ＩO ／Ｉ５を生成する１又は２以上の電流出力回路１３〜１５／２３とを備える。
【００３２】
本発明（２）のカレントミラー回路１，２については、上記図１２（Ａ）のタイプのコンパウンド・カレントミラー回路及び図１３（Ａ）のタイプのカレントミラー回路が含まれることは言うまでも無い。更には、電流出力段が複数トランジスタのカスコード接続から成ると共に、これらの各トランジスタに加えるバイアスを複数の入力（基準）電流から夫々に生成するタイプの他の様々なカレントミラー回路が含まれる。この場合に、上記第２の電流入力回路１２／２２は、一般的には複数トランジスタのカスコード接続構造となるが、第２のバイアス信号ＶB2を適正に生成できるものであれば、その回路構造は問わない。
【００３３】
なお、第１のカレントミラー回路１をｐチャネルトランジスタで構成し、かつ第２のカレントミラー回路２をｎチャネルトランジスタで構成しても良いし、又は第１のカレントミラー回路１をｎチャネルトランジスタで構成し、かつ第２のカレントミラー回路２をｐチャネルトランジスタで構成しても良い。また、出力電流ＩO を第２のカレントミラー回路２から供給する様に構成しても良い。
【００３４】
また好ましくは、本発明（３）においては、上記本発明（２）において、第１の電流入力回路は、電流入力端子に電圧降下手段を介してドレインが接続され、前記電流入力端子にゲートが接続され、かつ回路の共通端子にソースが接続されているＦＥＴ素子を備える。
本発明（３）のカレントミラー回路１，２については、第１の電流入力回路として図１３（Ａ）に示すＦＥＴ素子Ｍ１と電圧降下手段ＤＯとからなる電流入力回路が含まれる。
【００３５】
また好ましくは、本発明（４）においては、上記本発明（１）において、スタートアップ回路４は、例えば図２に示す如く、他方を回路のグランド端子ＧＮＤに接続された容量Ｃ１からなる。
本発明（４）によれば、回路の電源投入に伴い、Ｍ１０，Ｍ１１及びＭ２２，Ｍ２３におけるリーク電流等の存在により、容量Ｃ１が充放電され、Ａ点（電流帰還端子）の電位を定常状態の電位に導く。
【００３６】
また好ましくは、本発明（５）においては、上記本発明（１）において、スタートアップ回路５は、例えば図４に示す如く、他方を回路のグランド端子ＧＮＤに接続された直列回路であって、外部信号によりＯＮ／ＯＦＦ駆動されるスイッチ手段（ＦＥＴ素子Ｍ３０等）と、必要な電圧降下手段（ＦＥＴ素子Ｍ２９，抵抗Ｒ１等）とを備える。
【００３７】
本発明（５）によれば、回路の電源投入と同時に発生する外部信号（例えばパワーオンリセット信号ＰＯＲＳ）によりスイッチ手段がＯＮし、Ａ点（電流帰還端子）の電位を定常状態の電位に導く。
また好ましくは、本発明（６）においては、上記本発明（１）において、スタートアップ回路６は、例えば図６に示す如く、他方を基準電流の入力端子（Ｂ点）に接続されたダイオード相当の素子からなる。
【００３８】
本発明（６）によれば、Ａ点，Ｂ点間の電位差（ＶA −ＶB ）が所定値αより大きい時はダイオード素子Ｍ３１がＯＮし、該電位差（ＶA −ＶB ）をαの方向に引き込む。同時にＢ点の電位ＶB は外部回路により自己の定常状態の電位の方向に駆動されており、これによりＡ点の電位ＶA も自己の定常状態の電位の方向に引き込まれる。やがて、回路が定常状態に近づくと、ダイオード素子Ｍ３１がＯＦＦし、以後は回路が自力で定常状態に落ちつく。
【００３９】
また好ましくは、本発明（７）においては、上記本発明（１）において、スタートアップ回路７は、例えば図８に示す如く、ソースを電源ＶＤに、ドレインを電圧降下素子Ｒ２を介してグランドＧＮＤに、かつゲートを電流帰還端子（Ａ点）に接続された第１のトランジスタＭ３２と、ソースを前記電流帰還端子（Ａ点）に、ドレインをグランドＧＮＤに、かつゲートを前記第１のトランジスタＭ３２のドレインに接続された第２のトランジスタＭ３３とを備える。
【００４０】
本発明（７）によれば、電源投入と共にＡ点の電位が上昇すると、Ｍ３２はＯＦＦし、かつＭ３３はＯＮとなる。Ｍ３３がＯＮするとＡ点の電位が下降し、Ｍ１０，Ｍ１１に電流が流れ始める。またＡ点の電位が十分に下降するとＭ３２がＯＮに転じ、代わりにＭ３３がＯＦＦに転じる。そしてこの区間に、回路は定常状態に落ちつく。
【００４１】
また本発明（８）の電圧出力回路は、例えば図１に示す如く、第１，第２の入力電流Ｉ１，Ｉ２に基づき第３，第４の出力電流Ｉ３，Ｉ４を生成する第１のカレントミラー回路１と、前記第３，第４の出力電流Ｉ３，Ｉ４を入力として第５の出力電流Ｉ５を生成する第２のカレントミラー回路２とを備え、前記第２又は第１の入力電流（基準電流）Ｉ２／Ｉ１（＝Ｉref ）を外部より供給すると共に、前記第５の出力電流Ｉ５を前記第１又は第２の入力電流Ｉ１／Ｉ２に帰還して前記外部からの基準電流Ｉref に対応する出力電圧ＶO を外部に供給する電圧出力回路において、一方を前記第５の出力電流Ｉ５が帰還する電流帰還端子Ａ／Ｂに接続され、かつ他方を所定の端子（Ｂ／Ａ／ＧＮＤ等）に接続されたスタートアップ回路４〜７であって、前記電圧出力回路の電源投入時における前記電流帰還端子Ａ／Ｂの電位を該回路の定常状態における電位に引き込む作用を行うもの、を備えるものである。
【００４２】
ところで、第１のカレントミラー回路１の第３，第４の各電流出力端子は、第２のカレントミラー回路２の第１，第２の各電流入力端子に夫々接続されており、回路が定常なバイアス状態になると、外部に高精度な出力電圧ＶO を提供できる。かかる場合にも、本発明（８）によれば、スタートアップ回路４〜７を備えることで、電源投入時の電圧出力回路は速やかに定常状態に落ちつく。
【００４３】
好ましくは、本発明（９）においては、上記本発明（８）において、上記本発明（４）〜（７）の何れか１に記載のスタートアップ回路４〜７を備える。
【００４４】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる複数の実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
図２は第１の実施の形態による電流出力回路を示す図で、図において、４は第１の実施の形態によるスタートアップ回路、Ｃ１は容量である。
【００４５】
スタートアップ回路４において、Ａ点とグランドＧＮＤとの間に容量Ｃ１を接続している。
図３は第１の実施の形態によるスタートアップ回路の動作を説明する図である。なお、一般にＶth＞＞αであり、図の縦軸のゲージは正確ではない。但し、スタートアップ回路における電源電圧ＶＤからＶth＋α〜Ｖth＋２α付近に重きを置いたおおよその動作を概観できる。
【００４６】
電源投入とほぼ同時にＭ１０，Ｍ１１のリーク電流（ゲートバイアスによらない漏れ電流）等による充電電流ＩC が容量Ｃ１に流れ、Ａ点の電位ＶA は比較的速やかに上昇する。そして、Ａ点の電位ＶA が上昇すると、Ｍ２２，Ｍ２３にもバイアスが掛かり、リーク電流が流れるようになる。これにより容量Ｃ１の電荷は放電電流ＩD として抜ける。この時の放電時定数は容量Ｃ１の値と、Ｍ２２，Ｍ２３のリーク電流とで決まる。
【００４７】
これにより、Ａ点の電位ＶA は徐々に低下し、やがてＭ１１でＶGS11＞Ｖthが満足されるようになると、Ｍ１０，Ｍ１１がＯＮする。これによりカレントミラー回路１ではＩ３，Ｉ４が生成され、これに基づきカレントミラー回路２からの入力電流Ｉ２が流れるようになると、その時の電圧電流変換回路３の基準電流導入制御と相まって、Ａ点とＢ点の各電位ＶA ，ＶB は夫々定常状態の電位に落ち着くこととなる。その後は、Ａ点の電位ＶA は変化しないので、容量Ｃ１は回路に影響を与えない。
【００４８】
上記正常動作へ移行するまでの時間ｔ1 は電源電圧ＶＤ、周囲温度、ＭＯＳＦＥＴの特性等の諸変動（素子のバラツキを含む）により大きな影響を受けるが、上記の如くＭ１０，Ｍ１１及びＭ２２，Ｍ２３にリーク電流が流れ得る場合は、容量Ｃ１を付加するだけの極めて簡単な構成により、外部からの制御信号を与える必要もなく、回路を正常動作へと自動的に移行させられる。
【００４９】
なお、容量Ｃ１の値を大きくすると、図３の点線で示す如く、まずＭ１０，Ｍ１１が容量Ｃ１の充電電流ＩC でＯＮされ、これによりＩ４，Ｉ３，Ｉ２が流れ始め、回路が定常状態に落ちつくケースも考えられる。
図４は第２の実施の形態による電流出力回路を示す図で、図において、５は第２の実施の形態によるスタートアップ回路、Ｍ２９はダイオード接続されたｐＭＯＳＦＥＴ、Ｒ１は抵抗、Ｍ３０はｎＭＯＳＦＥＴである。
【００５０】
スタートアップ回路５において、Ｍ２９のソースは電流帰還端子のＡ点に接続され、そのドレイン（及びソース）は抵抗Ｒ１を介してＭ３０のドレインに接続されている。またＭ３０のゲートには、外部からの制御信号（例えばパワーオンリセット信号ＰＯＲＳ）が入力され、そのソースはグランドＧＮＤに接続されている。
【００５１】
図５は第２の実施の形態によるスタートアップ回路の動作を説明する図である。パワーオンリセット信号ＰＯＲＳは、本回路への電源投入と同時にＰＯＲＳ＝１（ＨＩレベル）となり、所定時間経過後にＰＯＲＳ＝０（ＬＯレベル）となる。従って、本回路に電源投入すると、Ｍ３０はＰＯＲＳ＝１によりＯＮし、電流Ｉ０（好ましくはＩ０≒Ｉref ）が流れる。Ｍ２９と抵抗Ｒ１とから成る回路は、Ｍ３０がＯＮした時のＡ点の電位ＶA が、好ましくは電源電圧ＶＤからＶth＋α程度となる様に選ばれる。これにより、Ｍ１０，Ｍ１１は電源投入後、速やかにＯＮし、これに基づきＩ４，Ｉ３が生成され、かつＭ２２，Ｍ２３に電流Ｉ２が流れ得る状態となる。やがて、ＰＯＲＳ＝０になると、Ｍ３０のＯＦＦにより電流Ｉ０は流れなくなり、代わりにＭ２２，Ｍ２３に通常の電流Ｉ２（＝Ｉref ）が流れる。回路は定常状態に落ちつく。従って、図４の電流出力回路は、電源電圧ＶＤ、周囲温度、ＭＯＳＦＥＴの特性等の諸変動によらず、電源投入とほぼ同時に定常状態に安定する。
【００５２】
図６は第３の実施の形態による電流出力回路を示す図で、図において、６は第３の実施の形態によるスタートアップ回路、Ｍ３１はｐＭＯＳＦＥＴである。
スタートアップ回路６において、Ｍ３１はゲートとドレインとの間が短絡（ダイオード接続）され、かつそのソースは電流帰還端子のＡ点に接続され、そのドレイン（及びゲート）は基準電流入力端子のＢ点に接続されている。
【００５３】
図７は第３の実施の形態によるスタートアップ回路の動作を説明する図である。本回路への電源投入時にはＡ点，Ｂ点の電位差（ＶA −ＶB ）が大きくなる結果、Ｍ３１がＯＮに転じ、Ｍ３１に電流Ｉ０（好ましくはＩ０≦Ｉref ）が流れる。この時、Ｍ３１はＶDS31＞Ｖth31（≒α）でＯＮしている。これによりＭ１０，Ｍ１１がＯＮに転じ、これに基づきＩ４，Ｉ３が生成され、かつＭ２２，Ｍ２３に電流Ｉ２が流れ始める。電流Ｉ２が流れると、回路のバイアスは定常状態に移行して、Ａ点，Ｂ点の各電位ＶA ，ＶB は電源電圧ＶＤから夫々、ＶA ＝Ｖth＋α，ＶB ＝Ｖth＋２αに向かう。またこの過程でＭ３１ではＶDS31＝α（＜Ｖth31）となり、Ｍ３１はＯＦＦして電流Ｉ０は流れなくなり、代わりにＭ２２，Ｍ２３に定常電流Ｉ２（＝Ｉref ）が流れる。従って、電源投入後のスタートアップ回路６は本回路に影響を与えない。
【００５４】
本第３の実施の形態によれば、回路の初期動作が電源電圧ＶＤ、周囲温度、ＭＯＳＦＥＴの特性等の諸変動により大きな影響を受け、かつＭ２２，Ｍ２３のリーク電流が零である様な場合であっても、Ｍ３１から成る簡単なスタートアップ回路６を設けることで、電源投入後の瞬時安定動作が可能となり、かつ外部の制御信号を必要としないので、本回路をＩＣやＬＳＩ内で構成する場合でも、ピン数を増加させずに構成できる。
【００５５】
なお、スタートアップ回路６の他の構成例を図６の挿入図（ａ）〜（ｃ）に示す。図６の（ａ）はｎＭＯＳＦＥＴ３１で構成した場合、図６の（ｂ）はＰＮ接合ダイオードＤ３１で構成した場合を夫々示している。また図６の（ｃ）はスタートアップ回路６が複数のｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴ及び又はＰＮ接合ダイオードの縦列接続で構成され得る事を表している。
【００５６】
図８は第４の実施の形態による電流出力回路を示す図で、図において、７は第４の実施の形態によるスタートアップ回路、Ｍ３２，Ｍ３３はｐＭＯＳＦＥＴ、Ｒ２はＭ３３のバイアス手段としての抵抗である。
Ｍ３２のゲートを電流帰還端子のＡ点に接続し、そのソースを電源ＶＤに接続し、かつそのドレインを抵抗Ｒ２を介してグランドＧＮＤに接続する。またＭ３３のゲートをＭ３２のドレインに接続し、そのソースをＡ点に接続し、かつそのドレインをグランドＧＮＤに接続している。
【００５７】
図９は第４の実施の形態によるスタートアップ回路の動作を説明する図である。本回路への電源投入により、Ａ点の電位ＶA が電源電圧ＶＤ付近にまで上昇すると、Ｍ３２ではＶGS32＜Ｖth32により、該Ｍ３２はＯＦＦしている。この時、Ｍ３３ではＶGS33＞Ｖth33により、該Ｍ３３がＯＮに転じ、電流ＩDS33（好ましくはＩDS33≦Ｉref ）が流れる。これによりＡ点の電位ＶA はＶＤ付近から低下し、やがてＭ１０，Ｍ１１がＯＮする。
【００５８】
一方、スタートアップ回路７では、Ａ点の電位ＶA が下がると、Ｍ３２はＶGS32＞Ｖth32の所でＯＮに転じ、抵抗Ｒ２に電圧降下が生じる。この時、Ｍ３３ではＶGS33＜Ｖth33となり、該Ｍ３３はＯＦＦに転じる。
一方、カレントミラー回路１，２では、上記Ｍ１０，Ｍ１１がＯＮしたことにより、Ｉ４，Ｉ３が生成され、かつＭ２２，Ｍ２３に定常の電流Ｉ２が流れ始める。これにより電流出力回路は定常状態に落ちつく。
【００５９】
従って、本第４の実施の形態によれば、回路の初期動作が電源電圧ＶＤ、周囲温度、ＭＯＳＦＥＴの特性等の諸変動により大きな影響を受け、かつＭ２２，Ｍ２３のリーク電流が零である様な場合であっても、上記スタートアップ回路７を設けることで、電源投入後の瞬時安定動作が可能となり、かつ外部信号を必要としないので本回路をＩＣやＬＳＩ内で構成する場合でも、ピン数を増加させずに構成出来る。
【００６０】
なお、図８に戻り、上記Ｍ３２がＯＮした時のＭ３３をＶGS33＜Ｖth33の状態に維持するバイアス手段として抵抗Ｒ２を用いたが、これに限らない。図８の挿入図（ａ）〜（ｄ）に同等の機能を有する他のバイアス手段を示す。
図８の（ａ）はバイアス手段をダイオード接続のｎＭＯＳＦＥＴ３４で構成した場合、図８の（ｂ）はダイオード接続のｐＭＯＳＦＥＴ３４で構成した場合、図８の（ｃ）は通常のＰＮ接合ダイオードＤ２で構成した場合を夫々示している。また図６の（ｄ）は上記バイアス手段が複数のｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴ及び又はＰＮ接合ダイオードの縦列接続で構成され得る事を表している。
【００６１】
図１０は実施の形態による電圧出力回路を示す図である。
カレントミラー回路１，２を図示の如くカスコード接続すると、回路の定常状態では、例えばカレントミラー回路１の電流出力端子ＯＵＴ１の電位は電源電圧ＶＤから２α、かつカレントミラー回路２の電流入力端子ＩＮ１１の電位はグランドＧＮＤからＶth＋２αに安定に保たれる。従って、これらを接続した点の端子電圧ＶO1は基準電圧Ｖref （又は基準電流Ｉref ）に対応して一定に保たれることになる。
【００６２】
図において、１０は外部の差動増幅回路であり、ｎＭＯＳＦＥＴのＭ４１，Ｍ４２から成る差動増幅部と、該差動増幅部に定電流を供給する定電流回路（ｎＭＯＳＦＥＴのＭ４３）とを備える。この様な差動増幅回路１０に対しては、Ｍ４３のゲートに高精度なバイアス電圧ＶO1（＝Ｖth＋２α）を加えることでＭ４３は定電流ＩDS43を維持できる。
【００６３】
なお、この電圧出力回路にはスタートアップ回路６を用いたが、他のスタートアップ回路４，５及び７を用いても良い。
また、上記各実施の形態ではカレントミラー回路１をｐＭＯＳＦＥＴで構成し、かつカレントミラー回路２をｎＭＯＳＦＥＴで構成したが、逆にカレントミラー回路１をｎＭＯＳＦＥＴで構成し、かつカレントミラー回路２をｐＭＯＳＦＥＴで構成しても良い。この場合の電圧電流変換回路３におけるＭ２８はｐＭＯＳＦＥＴを使用し、ＧＮＤはＶＤとなる。
【００６４】
また、上記各実施の形態ではカレントミラー回路１，２として図１３（Ａ）のタイプのカレントミラー回路を使用したが、少なくとも一方に図１２（Ａ）に示すコンパウンド・カレントミラー回路を用いても良い。
また、上記各実施の形態では各種スタートアップ回路の図１５の電流出力回路への適用例を述べたが、図１４の電流出力回路へ適用しても良い。この場合は、上記Ａ点に対して行ったスタートアップ制御を新たな電流帰還端子のＢ点に対して行うことになる。
【００６５】
また、上記各実施の形態ではＭＯＳＦＥＴを使用したが、特にスタートアップ回路に関しては、可能な範囲で、ジャンクションＦＥＴやバイポーラトランジスタ等を用い得ることは言うまでも無い。
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【００６６】
【発明の効果】
以上述べた如く本発明の電流及び電圧出力回路は、カスコード接続されたカレントミラー回路の電流帰還端子に対して、電源投入時の動作電位を定常状態に引き込むスタートアップ回路を設けた構成により、電源投入時の電流（電圧）出力回路を速やかに安定状態に移行できる。
【図面の簡単な説明】
【図１】本発明の原理を説明する図である。
【図２】第１の実施の形態による電流出力回路を示す図である。
【図３】第１の実施の形態によるスタートアップ回路の動作を説明する図である。
【図４】第２の実施の形態による電流出力回路を示す図である。
【図５】第２の実施の形態によるスタートアップ回路の動作を説明する図である。
【図６】第３の実施の形態による電流出力回路を示す図である。
【図７】第３の実施の形態によるスタートアップ回路の動作を説明する図である。
【図８】第４の実施の形態による電流出力回路を示す図である。
【図９】第４の実施の形態によるスタートアップ回路の動作を説明する図である。
【図１０】実施の形態による電圧出力回路を示す図である。
【図１１】従来技術を説明する図（１）である。
【図１２】従来技術を説明する図（２）である。
【図１３】既提案の電流出力回路を説明する図（１）である。
【図１４】既提案の電流出力回路を説明する図（２）である。
【図１５】既提案の電流出力回路を説明する図（３）である。
【符号の説明】
１ カレントミラー回路（Ｐｃｈ）
２ カレントミラー回路（Ｎｃｈ）
３ 電圧電流変換回路
４〜７ スタートアップ回路
１０ 差動増幅回路
１１，２１ 第１の電流入力回路
１２，２２ 第２の電流入力回路
１３〜１５，２３ 電流出力回路
Claims (9)
- 第１，第２の入力電流に基づき第３，第４の出力電流を生成する第１のカレントミラー回路と、前記第３，第４の出力電流を入力として第５の出力電流を生成する第２のカレントミラー回路とを備え、前記第２又は第１の入力電流（基準電流）を外部より供給すると共に、前記第５の出力電流を前記第１又は第２の入力電流に帰還して前記外部からの基準電流に対応する出力電流を外部に供給する電流出力回路において、
一方を前記第５の出力電流が帰還する電流帰還端子に接続され、かつ他方を所定の端子に接続されたスタートアップ回路であって、前記電流出力回路の電源投入時における前記電流帰還端子の電位を該回路の定常状態における電位に引き込む作用を行うもの、を備えることを特徴とする電流出力回路。 - 第１，第２のカレントミラー回路の少なくとも一方は、
第１の入力電流により自己バイアスされて第１のバイアス信号を生成する第１の電流入力回路と、
第２の入力電流により自己バイアスされて第２のバイアス信号を生成する第２の電流入力回路と、
複数トランジスタのカスコード接続から成ると共に、前記各トランジスタが前記第１，第２のバイアス信号により夫々バイアスされて前記第１，第２の入力電流に対応する出力電流を生成する１又は２以上の電流出力回路とを備えることを特徴とする請求項１に記載の電流出力回路。 - 第１の電流入力回路は、電流入力端子に電圧降下手段を介してドレインが接続され、前記電流入力端子にゲートが接続され、かつ回路の共通端子にソースが接続されているＦＥＴ素子を備えることを特徴とする請求項２に記載の電流出力回路。
- スタートアップ回路は、他方を回路のグランド端子に接続された容量からなることを特徴とする請求項１に記載の電流出力回路。
- スタートアップ回路は、他方を回路のグランド端子に接続された直列回路であって、外部信号によりＯＮ／ＯＦＦ駆動されるスイッチ手段と、必要な電圧降下手段とを備えることを特徴とする請求項１に記載の電流出力回路。
- スタートアップ回路は、他方を基準電流の入力端子に接続されたダイオード相当の素子からなることを特徴とする請求項１に記載の電流出力回路。
- スタートアップ回路は、
ソースを電源に、ドレインを電圧降下素子を介してグランドに、かつゲートを電流帰還端子に接続された第１のトランジスタと、
ソースを前記電流帰還端子に、ドレインをグランドに、かつゲートを前記第１のトランジスタのドレインに接続された第２のトランジスタとを備えることを特徴とする請求項１に記載の電流出力回路。 - 第１，第２の入力電流に基づき第３，第４の出力電流を生成する第１のカレントミラー回路と、前記第３，第４の出力電流を入力として第５の出力電流を生成する第２のカレントミラー回路とを備え、前記第２又は第１の入力電流（基準電流）を外部より供給すると共に、前記第５の出力電流を前記第１又は第２の入力電流に帰還して前記外部からの基準電流に対応する出力電圧を外部に供給する電圧出力回路において、
一方を前記第５の出力電流が帰還する電流帰還端子に接続され、かつ他方を所定の端子に接続されたスタートアップ回路であって、前記電圧出力回路の電源投入時における前記電流帰還端子の電位を該回路の定常状態における電位に引き込む作用を行うもの、を備えることを特徴とする電圧出力回路。 - 請求項４乃至７の何れか１に記載のスタートアップ回路を備えることを特徴とする請求項８に記載の電圧出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26254697A JP3669614B2 (ja) | 1997-09-26 | 1997-09-26 | 電流及び電圧出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26254697A JP3669614B2 (ja) | 1997-09-26 | 1997-09-26 | 電流及び電圧出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102230A JPH11102230A (ja) | 1999-04-13 |
| JP3669614B2 true JP3669614B2 (ja) | 2005-07-13 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26254697A Expired - Fee Related JP3669614B2 (ja) | 1997-09-26 | 1997-09-26 | 電流及び電圧出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3669614B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5045294B2 (ja) * | 2007-07-30 | 2012-10-10 | 富士通セミコンダクター株式会社 | カスコードカレントミラー回路を有する内部電源回路 |
| US7915882B2 (en) * | 2007-09-17 | 2011-03-29 | Texas Instruments Incorporated | Start-up circuit and method for a self-biased zero-temperature-coefficient current reference |
| JP5326648B2 (ja) * | 2009-02-24 | 2013-10-30 | 富士通株式会社 | 基準信号発生回路 |
-
1997
- 1997-09-26 JP JP26254697A patent/JP3669614B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11102230A (ja) | 1999-04-13 |
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| RD04 | Notification of resignation of power of attorney |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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