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KR101489006B1 - 정전류 회로 - Google Patents

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KR101489006B1
KR101489006B1 KR20090011417A KR20090011417A KR101489006B1 KR 101489006 B1 KR101489006 B1 KR 101489006B1 KR 20090011417 A KR20090011417 A KR 20090011417A KR 20090011417 A KR20090011417 A KR 20090011417A KR 101489006 B1 KR101489006 B1 KR 101489006B1
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nmos transistor
constant current
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resistor
transistor
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마코토 미타니
후미야스 우츠노미야
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세이코 인스트루 가부시키가이샤
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Abstract

안정적인 정전류를 흐르게 할 수 있는 정전류 회로를 제공한다.
반도체 장치의 제조 흐트러짐에 의해, NMOS 트랜지스터(N1) 및 MMOS 트랜지스터(LN2)의 K값이 흐트러져도, 저항(R1)에서 발생하는 전압은 항상 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차가 되고, 저항(R1)에서 발생하는 전압도 거의 흐트러지지 않게 된다. 온도 변화에 의해 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 K값이 변화해도, 저항(R1)에서 발생하는 전압은 항상 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차가 되고, 저항(R1)에서 발생하는 전압도 거의 변화하지 않게 된다.

Description

정전류 회로{CONSTANT-CURRENT CIRCUIT}
본 발명은, 정전류를 흐르게 하는 정전류 회로에 관한 것이다.
현재, 반도체 장치는 정전류를 흐르게 하는 정전류 회로를 탑재할 때가 있다.
종래의 정전류 회로에 대해 설명한다. 도 3은, 종래의 정전류 회로를 나타내는 도면이다.
PMOS 트랜지스터(P1)의 K값(드라이브 능력)은 PMOS 트랜지스터(P2)의 K값보다 높고, 또는, NMOS 트랜지스터(N2)의 K값은 NMOS 트랜지스터(N1)의 K값보다 높다. NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2)의 게이트-소스간의 전압차가 저항(R1)에서 발생하고 저항(R1)으로 흐르는 전류가 정전류가 된다(예를 들면, 특허 문헌 1 참조).
종래의 저소비 전류용 정전류 회로에 대해 설명한다, 도 4는, 종래의 저소비 전류용 정전류 회로를 나타내는 도면이다.
PMOS 트랜지스터(P1)의 K값은 PMOS 트랜지스터(P2)의 K값보다 높고, 또는, NMOS 트랜지스터(N2)의 K값은 NMOS 트랜지스터(N1)의 K값보다 높다. NMOS 트랜지스 터(N1)의 게이트와 드레인 사이에 저항(R2)이 설치됨으로써, NMOS 트랜지스터(N2)의 게이트 전압이 낮아져, NMOS 트랜지스터(N2)가 서브스레시홀드 영역에서 동작하므로, 정전류 회로는 저소비 전류화한다. NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2)의 게이트-소스간 전압차로부터 저항(R2)에서 발생하는 전압을 감산(減算)한 전압이 저항(R1)에서 발생하고, 저항(R1)으로 흐르는 전류가 정전류가 된다(예를 들면, 특허 문헌 2 참조).
[특허 문헌 1: 일본국 특허 제2803291호 공보(도 1)]
[특허 문헌 2: 일본국 특허 공개 평6－152272호 공보(도 1)]
그러나, NMOS 트랜지스터(N1~N2)에서, 반도체 장치의 제조 프로세스에 의해 게이트 산화막 두께가 흐트러지므로, K값이 흐트러지게 된다. 따라서, NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2)의 게이트-소스간 전압차도 흐트러진다. 그러면, 저항(R1)에서 발생하는 전압도 흐트러지고, 정전류 회로의 정전류도 흐트러지게 된다. 즉, 반도체 장치의 제조 흐트러짐에 의해, 정전류 회로의 정전류가 흐트러지게 된다.
또, MOS 트랜지스터에서의 캐리어의 이동도(移動度)는 온도 계수를 가지므로, 온도가 높아지면 K값이 낮아지고, 온도가 낮아지면 K값이 높아지고, 온도가 변화하면 K값도 변화하게 된다. 따라서, NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2)의 게이트-소스간 전압차도 변화하게 된다. 그러면, 저항(R1)에서 발생하는 전압도 변화하고, 정전류 회로의 정전류도 변화하게 된다. 즉, 온도 변화에 의해, 정전류 회로의 정전류가 변화하게 된다.
따라서, 반도체 장치의 제조 흐트러짐이나 온도 변화에 대해 안정적인 정전류를 흐르게 할 수 있는 정전류 회로가 요구되고 있다.
본 발명, 상기 과제를 감안하여 이루어지며 안정적인 정전류를 흐르게 할 수 있는 정전류 회로를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, 정전류를 흐르게 하는 정전류 회로 에서, 제2 PMOS 트랜지스터와, 상기 제2 PMOS 트랜지스터의 드레인 전류에 의거하여 드레인 전류를 흐르게 하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인 전압에 의거한 전압을 게이트에 인가받고 상기 제1 PMOS 트랜지스터의 드레인 전류와 같은 드레인 전류를 흐르게 하는 제1 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 게이트 전압에 의거한 전압을 게이트에 인가받고 상기 제2 PMOS 트랜지스터의 드레인 전류와 같은 드레인 전류를 흐르게 하고, 상기 제1 NMOS 트랜지스터보다 낮은 임계값 전압을 가지는 제2 NMOS 트랜지스터와, 상기 제2 NMOS 트랜지스터의 소스와 접지 단자 사이에 설치되고 상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 임계값 전압차에 의거한 전압을 발생시켜 상기 정전류를 흐르게 하는 제1 저항을 구비하는 것을 특징으로 하는 정전류 회로를 제공한다.
본 발명에서는, 반도체 장치의 제조 흐트러짐에 의해, 제1 및 제2 NMOS 트랜지스터의 K값이 흐트러져도, 제1 저항에서 발생하는 전압은 항상 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터의 임계값 전압차가 되고, 제1 저항에서 발생하는 전압도 거의 흐트러지지 않게 되므로, 정전류 회로의 정전류도 거의 흐트러지지 않게 된다.
또, 온도 변화에 의해, 제1 및 제2 NMOS 트랜지스터의 K값이 변화해도, 제1 저항에서 발생하는 전압은 항상 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터의 임계값 전압차가 되고, 제1 저항에서 발생하는 전압도 거의 변화하지 않게 되므로, 정전류 회로의 정전류도 거의 변화하지 않게 된다.
따라서, 정전류 회로는, 반도체 장치의 제조 흐트러짐이나 온도 변화에 대해 안정적인 정전류를 흐르게 할 수 있다.
이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다.
［제1 실시 형태］
우선, 정전류 회로의 구성에 대해 설명한다. 도1은, 정전류 회로를 나타내는 도면이다.
정전류 회로는, 기동 회로(10), PMOS 트랜지스터(P1, P2), NMOS 트랜지스터(N1), NMOS 트랜지스터(N2) 및 저항(R1)을 구비한다.
기동 회로(10)는, 전원 단자와 접지 단자 사이에 설치되고, 입력 단자가 PMOS 트랜지스터(P1)의 게이트와 PMOS 트랜지스터(P2)의 게이트 및 드레인과 NMOS 트랜지스터(LN2)의 드레인에 접속되어 출력 단자가 PMOS 트랜지스터(P1)의 드레인과 NMOS 트랜지스터(N1)의 게이트 및 드레인과 NMOS 트랜지스터(LN2)의 게이트에 접속된다. PMOS 트랜지스터(P1~P2)는, 소스가 전원 단자에 접속된다. NMOS 트랜지스터(N1)는 소스가 접지 단자에 접속된다. NMOS 트랜지스터(LN2)는, 소스가 저항(R1)의 일단에 접속된다. 저항(R1)은, 타단이 접지 단자에 접속된다. PMOS 트랜지스터(P2)는 다이오드 접속하고, PMOS 트랜지스터(P1~P2)는 커런트밀러 접속한다. NMOS 트랜지스터(N1)는 다이오드 접속하고, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)는 커런트밀러 접속한다.
여기에서, 전류가 전혀 흐르지 않는 경우와 정전류가 흐르는 경우의 2개의 안정점이 정전류 회로에 존재하고 전자의 경우로부터 후자의 경우에 정전류 회로가 이행하도록, 기동 회로(10)는 동작한다. 구체적으로는, 저항(R1)에 흐르는 정전류가 소정 전류 미만이고, PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(LN2)의 드레인 전류가 소정 전류 미만이고, PMOS 트랜지스터(P2)의 게이트 전압이 소정 전압 이상이면, 기동 회로(10)는 전원 단자로부터 NMOS 트랜지스터(LN2)의 게이트에 기동 전류를 흘려 넣어 정전류 회로를 기동한다.
또, PMOS 트랜지스터(P1)는, PMOS 트랜지스터(P2)의 드레인 전류에 의거하여 드레인 전류를 흐르게 한다. NMOS 트랜지스터(N1)는, PMOS 트랜지스터(P1)의 드레인 전압에 의거한 전압을 게이트에 인가받고 PMOS 트랜지스터(P1)의 드레인 전류와 같은 드레인 전류를 흐르게 한다. NMOS 트랜지스터(LN2)는 NMOS 트랜지스터(N1)의 게이트 전압에 의거한 전압을 게이트에 인가받고 PMOS 트랜지스터(P2)의 드레인 전류와 같은 드레인 전류를 흐르게 한다. PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P2)의 K값(드라이브 능력) 비는, NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 K값비와 동일하다. PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P2)의 K값비가 1:1이면, 정전류 회로는 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 K값비도 1:1이 되도록 회로 설계되고, PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P2)의 K값비가 2:1이면, 정전류 회로는 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 K값비도 2:1이 되도록 회로 설계된다. 즉, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)에 흐르는 전류의 K값에 대한 전류 밀도는, PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(LN2)에 흐르는 전류의 K값에 대한 전류 밀도와 같다. 또, NMOS 트랜지스터(LN2) 는, NMOS 트랜지스터(N1)보다 낮은 임계값 전압을 가진다.
또, 저항(R1)은, 폴리실리콘 저항으로서 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차인 전압을 발생시킨다. 저항(R1)의 시트 저항값은 300Ω~40OΩ 정도이므로, 반도체 장치의 제조 흐트러짐이나 온도 변화에 대해 저항(R1)의 저항값이 거의 변화하지 않다.
다음으로, 정전류 회로의 동작에 대해 설명한다.
여기에서, PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P2)의 K값비가 1:1이고, NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 K값비가 1:1로 한다. 또, NMOS 트랜지스터(N1)에서 임계값 전압은 O.5V이고, 오버드라이브 전압은 O.1V이고, 게이트-소스간 전압이 O.6V이라고 한다. NMOS 트랜지스터(LN2)에서 임계값 전압은 O.2V이라고 한다. 또, PMOS 트랜지스터(P1~P2), NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)는, 포화 영역에서 동작하는 것으로 한다.
그러면, PMOS 트랜지스터(P1~P2)의 K값 및 드레인 전류는 같고 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 K값 및 드레인 전류는 같기 때문에, PMOS 트랜지스터(P1~P2)의 전류 밀도가 같게 되고 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 전류 밀도가 같게 되고, NMOS 트랜지스터(LN2)의 오버드라이브 전압은 NMOS 트랜지스터(N1)의 오버드라이브 전압과 같아 0.1V가 되고, NMOS 트랜지스터(LN2)의 게이트-소스간 전압은 임계값 전압(0.2V)과 오버드라이브 전압(0.1V)의 합계 전압(0.3V)이 된다. 따라서, NMOS 트랜지스터(N1)의 게이트-소스간 전입이 O. 6V이고, NMOS 트랜지스터(LN2)의 게이트-소스간 전압이 0.3V이므로, 저항(R1)에서 발생하는 전압은 0.3V가 된다. 즉, 이 전압은 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 게이트-소스간 전압차이지만, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 오버드라이브 전압이 같고 0.1V이므로, 이 전압은 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차가 된다(O.5V－0.2V=0.3V가 된다). 이 전압에 의거해, 저항(R1)은 정전류를 흐르게 한다. 이 정전류는, 커런트밀러 회로(도시하지 않음) 등에 의해 정전류 회로의 밖으로 꺼내진다.
NMOS 트랜지스터(N1)에서의 임계값 전압을 Vt1로 하고 오버드라이브 전압을 Vo1로 하고, 게이트-소스간 전압을 Vgs1로 하고, NMOS 트랜지스터(LN2)의 임계값 전압을 Vt2로 하고 오버드라이브 전압을 Vo2로 하고 게이트-소스간 전압을 Vgs2로 하면, 저항(R1)에서 발생하는 전압(Vref)은, Vref=Vgs1－Vgs2=(Vo1+Vt1)-(Vo2+Vt2)…(1)에 의해 산출되고 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 오버드라이브 전압은 같기 때문에, 이 전압(Vref)은
Vref=Vt1－Vt2…(2)
에 의해 산출된다.
일반적인 반도체 장치의 제조 프로세스에서, NMOS 트랜지스터(N1)와 NMOS트랜지스터(LN2)의 임계값 전압차의 제조 흐트러짐은 적다. 또, 온도 변화에 의한 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 임계값 전압의 변화는 대략 같기 때문에, 온도가 변화해도 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차는 거의 변화하지 않다.
여기에서, 반도체 장치의 제조 흐트러짐에 의해, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 K값이 흐트러진다고 한다. 또, 온도 변화에 의해, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 K값이 변화한다고 한다.
이 때, K값의 흐트러짐(변화)에 의해, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 오버드라이브 전압은 마찬가지로 흐트러지므로(변화하므로), NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 오버드라이브 전압차는 0V로부터 거의 흐트러지지 않다(0V로부터 거의 변화하지 않다). 따라서, 저항(R1)에서 발생하는 전압은, 항상 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차가 되고, 0.3V인 채이다. 이 전압에 의거하여 저항(R1)은 정전류를 흐르게 한다. 이 정전류는, 커런트밀러 회로(도시하지 않음) 등에 의해 정전류 회로의 밖으로 꺼내진다.
이와 같이 하면, 반도체 장치의 제조 흐트러짐에 의해, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 K값이 흐트러져도 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 게이트-소스간 전압차 및 오버드라이브 전압차는 거의 흐트러지지 않다. 그러면, 저항(R1)에서 발생하는 전압은 항상 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차가 되고 저항(R1)에서 발생하는 전압차도 거의 흐트러지지 않게 되므로, 정전류 회로의 정전류도 거의 변화하지 않게 된다.
또, 온도 변화에 의해, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(LN2)의 K값이 변화해도 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 게이트-소스간 전압차 및 오버드라이브 전압차는 거의 변화하지 않다. 그러면, 저항(R1)에서 발생하는 전압은 항상 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차가 되고, 저항(R1)에서 발생하는 전압도 거의 변화하지 않게 되므로, 정전류 회로의 정전류 도 거의 변화하지 않게 된다.
따라서, 정전류 회로는 반도체 장치의 제조 흐트러짐이나 온도 변화에 따라 안정적인 정전류를 흐르게 할 수 있다.
[제2 실시 형태]
다음으로 제2 실시 형태의 정전류 회로의 구성에 대해 설명한다. 도 2는, 제2 실시 형태의 정전류 회로를 나타내는 도면이다.
제2 실시 형태의 정전류 회로는 제1 실시 형태와 비교하면, 저항(R2)이 추가되어 있다.
저항(R2)은 NMOS 트랜지스터(N1)의 게이트와 드레인 사이에 설치된다.
여기에서, 전류가 전혀 흐르지 않는 경우와 정전류가 흐르는 경우의 2개의 안정점이 정전류 회로에 존재하고, 전자의 경우로부터 후자의 경우에 정전류 회로가 이행하도록, 기동 회로(10)는 동작한다. 구체적으로는, 저항(R1)에서 흐르는 정전류가 소정 전류 미만이고, PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(LN2)의 드레인 전류가 소정 전류 미만이고, PMOS 트랜지스터(P2)의 게이트 전압이 소정 전압 이상이면, 기동 회로(10)는 전원 단자로부터 NMOS 트랜지스터(LN2)의 게이트에 기동 전류를 흘려 넣어 정전류 회로를 기동한다. 다른 기동 방법으로서 전원 단자로부터 NMOS 트랜지스터(N1)의 게이트에 기동 전류를 흘려 넣는 방법이나 PMOS 트랜지스터(P2)의 게이트로부터 접지 단자에 기동 전류를 이끄는 방법이 있지만, 이러한 기동 방법에서는, NMOS 트랜지스터(N1)의 게이트가 드레인보다 먼저 높은 전압이 되므로, NMOS 트랜지스터(N1)의 게이트가 전원 전위로 상승하여 드레인이 접지 전압으로 저하된 채가 된다. 즉, NMOS 트랜지스터(N1)는 대전류가 흐르는 상태로 안정화되고, NMOS 트랜지스터(LN2)는 전류가 전혀 흐르지 않는 상태로 안정화된다. 따라서, 이러한 기동 방법에서는, 저항(R1)에 전압이 발생하지 않기 때문에 정전류 회로는 정전류를 흐르게 하지 않게 된다. 그러나. 본 발명의 기동 방법에서는, NMOS 트랜지스터(N1)의 드레인이 게이트보다 먼저 높은 전압이 되므로 NMOS 트랜지스터(LN2)는 전류가 흐르는 상태로 안정화한다. 따라서, 본 발명의 기동 방법에서는, 저항(R1)에 전압이 발생하므로, 정전류 회로는 정전류를 흐르게 한다.
또, 저항(R1~R2)은, 폴리실리콘 저항이고, 저항(R1)은, NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차로부터 저항(R2)에서 발생하는 전압을 감산한 전압인 전압을 발생시킨다. 저항(R1~R2)의 시트 저항값은 300Ω~400Ω 정도이므로, 반도체 장치의 제조 흐트러짐이나 온도 변화에 대해 저항(R1~R2)의 저항값이 거의 변화하지 않다.
다음으로, 정전류 회로의 동작에 대해 설명한다.
여기에서, NMOS 트랜지스터(N1)의 임계값 전압은 0.5V인 것으로 하고, NMOS 트랜지스터(LN2)의 임계값 전압은 0.1V인 것으로 한다. 그러면, NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차는 O.4V가 된다. 또, PMOS 트랜지스터(P2)의 게이트-소스간 전압이 1.OV인 것으로 한다. 이 때, 전원 전압이 낮아지고 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차(0.4V)와 PMOS 트랜지스터(P2)의 게이트-소스간 전압(1.OV)의 합계 전압(1.4V) 미만의 1.2V가 된다고 한다.
그러면, 제1 실시 형태에서는, 저항(R1)에서 발생하는 전압이 전압(0.4V)이 아니게 되어 낮아져, 저항(R1)에 흐르는 전류가 정전류가 되어 적어진다. 즉, 저전원 전압이고, 정전류 회로는 동작할 수 없다.
그러나, 제2 실시 형태에서는, 저항(R2)이 추가되어 저항(R1~R2)은 제1 실시 형태의 저항(R1)의 반의 저항값을 각각 가진다. 그러면, NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차의 반의 전압(O.2V)이 저항(R1~R2)에서 각각 발생한다. 저항(R1)에서 발생하는 전압은 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(LN2)의 임계값 전압차의 반의 전압이고 저항(R1)은 제1 실시 형태의 저항(R1)의 반의 저항값을 가지므로, 저항(R1)으로 흐르는 전류의 전류값은 제1 실시 형태의 저항(R1)으로 흐르는 전류의 전류값과 같다. 즉. 저전원 전압에서도, 정전류 회로는 동작할 수 있다.
이와 같이 하면, 저항(R2)이 추가됨으로써, 저항(R2)에서 전압이 발생하므로, 그만큼, 저항(R1)에서 발생하는 전압이 낮아진다. 따라서, 그만큼, 전원 전압이 낮아져도, 정전류 회로는 동작할 수 있다.
도 1은 본 발명의 정전류 회로를 나타내는 도면이다.
도 2는 제2 실시 형태의 정전류 회로를 나타내는 도면이다.
도 3은 종래의 정전류 회로를 나타내는 도면이다.
도 4는 종래의 정전류 회로를 나타내는 도면이다.

Claims (3)

  1. 정전류를 흐르게 하는 정전류 회로에 있어서,
    제2 PMOS 트랜지스터와,
    상기 제2 PMOS 트랜지스터의 드레인 전류에 의거하여 드레인 전류를 흐르게 하는 제1 PMOS 트랜지스터와,
    상기 제1 PMOS 트랜지스터의 드레인 전압에 의거한 전압을 게이트에 인가받고, 상기 제1 PMOS 트랜지스터의 드레인 전류와 같은 드레인 전류를 흐르게 하는 제1 NMOS 트랜지스터와,
    상기 제1 NMOS 트랜지스터의 드레인 전압에 의거한 전압을 게이트에 인가받고, 상기 제2 PMOS 트랜지스터의 드레인 전류와 같은 드레인 전류를 흐르게 하고, 상기 제1 NMOS 트랜지스터보다 낮은 임계값 전압을 가지는 제2 NMOS 트랜지스터와,
    상기 제2 NMOS 트랜지스터의 소스와 접지 단자 사이에 설치되어 상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 임계값 전압차에 의거한 전압을 발생시켜 상기 정전류를 흐르게 하는 제1 저항을 구비하는 것을 특징으로 하는 정전류 회로.
  2. 청구항 1에 있어서,
    상기 제1 NMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트 사이에 설치된 제2 저항을 더 구비하는 것을 특징으로 하는 정전류 회로.
  3. 청구항 2에 있어서,
    상기 정전류가 소정 전류 미만이면, 전원 단자로부터 상기 제2 NMOS 트랜지스터의 게이트에 기동 전류를 흘려 넣는 기동 회로를 더 구비하는 것을 특징으로 하는 정전류 회로.
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