JP3625121B2 - マルチレベルフォトレジストパターンを転写するための方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般に、集積回路プロセスおよび製造に関し、特にマルチレベルフォトレジストパターンを中間レベル誘電体に転写するための方法に関する。
【０００２】
【従来の技術】
より小さくより高出力な電子製品の需要は、より小さなサイズの集積回路（ＩＣ）および大寸法の基板の必要性を増大させ、また、回路群をＩＣ基板により高密度で実装することを要求する。より小さなサイズのＩＣ回路の要求は、回路要素と誘電体層との間の接続部（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）をなるべく小さく形成することを要求する。従って、コンタクトホールおよび接続配線の幅を減少させるための研究が続けられている。電子回路中の配線および相互接続部のサイズを小さくするとき、アルミニウムを銅によって置き換えることは自然な選択肢である。銅の導電性はアルミニウムの約２倍であり、タングステンの約３倍以上である。従って、銅の配線は、アルミニウムの配線の半分の断面積で同じ量の電流を運ぶことができる。
【０００３】
銅のエレクトロマイグレーション特性はまた、アルミニウムのそれよりも格段優れており、銅はアルミニウムより約１０倍優れたエレクトロマイグレーション特性を有している。従って、アルミニウム配線よりも小さな幅を有する銅配線でも、電気的および機械的特性を維持できる。
【０００４】
しかし、ＩＣプロセスにおいては、銅の使用にともなう問題が存在している。銅はＩＣプロセスに使用される多くの材料を汚染するため、銅が混入・拡散することを防ぐ手段を講じなければならない。また、銅は特に酸化し易く、特に酸素エッチングプロセス中において酸化し易い。エッチングプロセス、アニールその他の高温度を要する処理中に銅が露出しないように保護しなければならない。また、銅の酸化物は除去しにくい。また、アルミニウムを堆積させるための従来のプロセスでは銅を基板上に堆積させることができない。すなわち、ＩＣ中間レベル誘電体の配線および接続部にアルミニウムではなく銅を使用するために、新たな堆積プロセスが開発されている。
【０００５】
銅またはアルミニウムに関わらず、小径の相互接続部を埋めるために金属をスパッタリングするのは、ギャップ埋め能力が不足するため、実用的ではない。銅を堆積するために、化学蒸着（ＣＶＤ）技術が当該技術分野で開発されている。しかし、ＣＶＤ技術を用いても、従来のエッチングプロセス法は使用不可能である。銅の反応生成物の低い揮発性のため、銅は約２５０℃の高温で除去（蒸発）されなければならないが、このような高温はフォトレジストマスクの使用には高すぎる。酸化のため、銅はプラズマエッチングでは除去することができない。ウェットエッチングは等方性であるため、多くのアプリケーションにおいて精度が不足する。従って、ＩＣプロセス分野において、ＣＶＤを用いて銅をエッチングせずに配線を形成するプロセスが開発されている。この新しい方法は、インレイあるいはダマシン（象眼）プロセスと呼ばれる。
【０００６】
以下に、基板表面とその上に位置する誘電体表面との間に配線を形成するためのダマシン法を説明する。まず、酸化物などの誘電体でその下に位置している基板を完全に覆う。次に、パターンを有するフォトレジストプロフィールを酸化物上に形成する。レジストプロフィールは、酸化物中の相互接続部が形成される領域に対応する開口部あるいは孔を有している。酸化物の他の残されるべき領域がフォトレジストによって覆われている。このようにフォトレジストに覆われた誘電体を次にエッチングすることによって、フォトレジストの孔の下に位置する部分の酸化物を除去する。そしてフォトレジストを剥離する。次にＣＶＤ銅を用いて相互接続部を埋める。このようにして、銅相互接続部が貫通している酸化物からなる層が、基板表面上に設けられる。周知のように、残存している余分な銅は、化学機械的研磨プロセス（ＣＭＰ）によって除去される。
【０００７】
ダマシンプロセス法はＩＣ分野において比較的新しい技術であるため、日々様々な改良がなされつつある。一つの改良例として、デュアルダマシン法がある。デュアルダマシン法において、相互接続部、接続部、および配線は誘電体中の２つの異なるレベル上に形成される。前記段落で説明したダマシン法の例で言えば、デュアルダマシン法によって、第２の相互接続部または接続配線が、誘電体酸化物に追加されることになる。第２の相互接続部または接続配線は、新たな（酸化物）表面から、その下に位置する基板表面と新たな（酸化物）表面との間にある酸化物内の所定レベルまで延びている。
【０００８】
【発明が解決しようとする課題】
デュアルダマシンプロセスを行うための公知の方法の一つに、多数のフォトレジストマスクを用いて多数のエッチング工程を行うものがある。一つのレベルのフォトレジストプロフィールを、誘電体を堆積した層上に形成し、誘電体材料内の第１の中間レベルに達するエッチングによって相互接続部パターンを形成する。この時点において、相互接続部は部分的にしかエッチングされていない。次にフォトレジストを剥離し、誘電体内の第２の中間レベルに達する接続部パターンを形成するために、第２の単一層からなるフォトレジストプロフィールを誘電体表面に形成する。接続部のエッチングとともに、相互接続部もまたエッチングされ、下に位置している基板層中の接続部が露出することにより、電気的接続が行われる。この方法での問題は、フォトレジストプロフィールの位置合わせである。もし２つのフォトレジストプロフィールが正しく位置合わせされなければ、誘電体材料中の様々な交差する要素が正しく位置合わせされない。例えば、第１のフォトレジストパターンによって得られる導電材の配線が、第２のフォトレジストパターンによって得られる相互接続部に正しく交差しないことがあり得る。位置合わせ不良は、交差する各要素のサイズを大きめに形成することによって補正され得るが、これは、接続配線および相互接続部のサイズを小さくするという本来の目的に反するものである。この位置合わせに起因する問題は歩留まりを減少させ、コストを増加し、ＩＣプロセスを複雑にしてしまう。
【０００９】
以下に、図１〜図６を参照して、従来技術によるダマシン法を説明する。
【００１０】
図１および図２は、ＩＣ中間レベル誘電体内に相互接続部を形成するためのダマシン法を説明する図である。図１は、第１のフォトレジストパターンを上に設けたＩＣ中間レベル誘電体の部分断面図である。ＩＣ中間レベル誘電体１０は、典型的には酸化物などの誘電体材料で形成されている。誘電体１０は、典型的にはシリコンで形成されている基板１１上に設けられており、金属または半導体材料で形成された接触領域１２を有している。または、接触領域１２は基板１１の表面に設けられてもよい。誘電体１０上のフォトレジストプロフィール１４は、開口部１６を有している。
【００１１】
図２は、図１のＩＣ中間レベル誘電体１０の部分断面図である。図２において、相互接続部１８が、表面から、誘電体１０中の第１の中間レベルに位置する接触領域１２まで形成されている。レジスト１４を剥離後、誘電体１０の表面２０が露出する。
【００１２】
次に、図１、図２、ならびに図３〜図６を参照して、デュアルダマシン法を説明する。図３は、図２のＩＣ誘電体１０の部分断面図である。図３において、第２のレジストプロフィール２２が更に上に設けられている。レジストプロフィール２２は、表面領域２６を露出させる開口部２４を有している。
【００１３】
図４は、図３のＩＣ誘電体１０の部分断面図である。図４において、第２の中間レベル２８に達する開口部が、誘電体１０中に設けられている。図５は、図４のＩＣ誘電体１０の部分断面図からレジストプロフィール２２を剥離した様子を示す図である。
【００１４】
図６は、図５のＩＣ誘電体１０を導電性材料３０によって埋めた、部分断面図である。ＩＣ誘電体１０内において、表面２０が導電性材料３０によって２つの中間レベル２８および１２に接続されている。典型的には、中間レベル２８に達する開口部は相互接続部１８に交差する配線であり、接続領域１２および誘電体１０上の他の図示されない相互接続部および接続領域に電気的に接続を行うものである。図４〜図６において、相互接続部１８は中間レベル２８に達する開口部の中心に位置している。これは、第２のレジストパターン２２が正しく第１のレジストパターン１４に位置合わせされているためである。レジストパターンを正しく位置合わせすることは、デュアルダマシン法において必須であり、商業的プロセスにおいてはしばしば相互接続部および配線サイズを大きめに形成することによって交差を確実にすることが要求される。通常の商業的プロセスにおいて、少なくとも一つの接続部のサイズを大きめに形成せずに２つの中間レベルにおける接続部を交差させることは、実質的に不可能に近い。
【００１５】
デュアルダマシンプロセスを行うための別の公知の方法に、多数のレベルあるいは厚さを有するフォトレジストプロフィールを用いて、ＩＣ誘電体内の多数のレベルにおいて相互接続部および接続部を形成するものがある。電子ビームまたはレーザを用いて直接マルチレベルパターンをフォトレジストに書き込んでもいいが、商業的実用性に乏しい。 レチクルのクロームマスク上に開いた透明な孔として見えるドットの繰り返しパターンで形成された、いわゆる「グレートーン」マスクもまた、マルチレベルレジストプロフィールを形成するために使用されており、例えばＰｉｅｒｒｅ Ｓｉｘｔ、”Ｐｈａｓｅ Ｍａｓｋｓ ａｎｄ Ｇｒａｙ−Ｔｏｎｅ Ｍａｓｋｓ”、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦａｂＴｅｃｈ、１９９５、第２０９頁に記載がある。Ｓｉｘｔにはまた、マルチレベルレジストを誘電体上に転写するプロセスの概略説明の記載がある。このプロセスは、誘電体材料とレジスト材料との選択性が１対１であることに依存する。そして誘電体およびその上に位置するフォトレジストプロフィールを同時にエッチングすることにより、誘電体材料の露出した部分を、その上に位置するフォトレジスト材料と同じエッチレートでエッチングする。レジスト層が薄くなるにつれ、誘電体がより深くエッチングされ、その結果、エッチング後の誘電体の形状は、プロセス開始時の誘電体の上に設けられたフォトレジストパターンに類似してくる。この方法の問題の一つは、同一の選択性を有する誘電体材料およびフォトレジスト材料を用意しなければならない点である。また、この方法を用いて様々なパターン、特に小さいパターンや比較的複雑なパターンを、誘電体中に転写することは困難である。ポリマーやエッチングプロセスの副生成物はレジストパターンの特定領域に集まる傾向があり、結果としてレジストプロフィールの形状やエッチングレートを変えてしまう。更に、上記文献は、この方法で形成された相互接続部は、グレートーンマスクの画素サイズの受ける解像度上の制約のために、約２５μｍと比較的大きなサイズを有することを開示している。このようなサイズの相互接続部は従来の方法で得られる相互接続部に比較して約２桁も大きいものであり、大部分のＩＣプロセスに不適である。
【００１６】
【課題を解決するための手段】
本発明の方法で使用するのに適したマルチレベルフォトレジストパターンが、１９９６年６月１０日付けで出願された、Ｂｒｕｃｅ Ｄａｌｅ Ｕｌｒｉｃｈ を発明者とし発明の名称”Ｍｕｌｔｉｐｌｅ Ｅｘｐｏｓｕｒｅ Ｍａｓｋｉｎｇ Ｓｙｓｔｅｍ Ｆｏｒ Ｆｏｒｍｉｎｇ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｒｅｓｉｓｔ Ｐｒｏｆｉｌｅｓ”を有する同時係属中の米国特許出願Ｓｅｒｉａｌ Ｎｏ．０８／６６５，０１３、Ｄｏｃｋｅｔ Ｎｏ． ＳＭＴ ２３４に開示されている。本発明の方法で使用するのに適したマルチレベルフォトレジストパターンを形成するためのレチクルが、１９９６年６月１０日付けで出願された、Ｄａｖｉｄ Ｒｕｓｓｅｌｌ Ｅｖａｎｓ、Ｔｕｅ Ｎｇｕｙｅｎ、およびＢｒｕｃｅ Ｄａｌｅ Ｕｌｒｉｃｈを発明者とし発明の名称”Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｒｅｔｉｃｌｅ Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒｍｉｎｇ Ｒｅｓｉｓｔ Ｐｒｏｆｉｌｅｓ”を有する同時係属中の米国特許出願Ｓｅｒｉａｌ Ｎｏ．０８／６６０，８７０、Ｄｏｃｋｅｔ Ｎｏ． ＳＭＴ １６６に開示されている。両出願ともに、本出願と同じ譲受人に譲渡されている。
【００１７】
本発明によれば、ＩＣ誘電体の表面下の少なくとも２つの異なる中間レベルにおいて相互接続部および接続部を形成する、複数のフォトレジストマスクを位置合わせする必要なしに行うことが可能なダマシン法が提供される。
【００１８】
複数のレベルを有する一つのレジストプロフィールを使用することにより、デュアルダマシン法の工程数および複雑さを減少させることができる。
【００１９】
マルチレベルレジストプロフィールを使用することにより、従来の単一レベルレジストプロフィールエッチングプロセスで達成可能な相互接続部幅および要素解像度を達成することができる。
【００２０】
従って、表面および複数のレベルを有する集積回路材料を含む集積回路ウエハにおいて、表面から集積回路材料内の複数の中間レベルに達する電気的な接続部を形成するための方法が提供される。該方法は、複数の所定の厚さを有し、所定の表面領域を露出させるための開口部が貫通しているレジストプロフィールを前記表面上に形成するステップを有している。また、該方法は、レジストプロフィールの開口部下に位置する集積回路材料を除去するステップと、レジストプロフィールの所定部分を除去することによって所定の表面領域を露出させる開口部を形成するステップとを有している。また、該方法は、開口部下に位置する集積回路材料を除去することによって上部に位置するレジストプロフィールの形状をほぼ再生するステップを有している。
【００２１】
また、シリコン層上に設けられかつ中間レベルおよび表面を有する酸化物層を含む集積回路中間レベル誘電体上に、フォトレジストパターンを転写する方法が提供される。該方法は、前記表面上に、第２の厚さが第１の厚さよりも大きいような２つの厚さを有しており、所定の表面領域を露出させるための開口部が貫通しており、酸化物とは異なるエッチング選択性を有する、フォトレジストパターンを形成するステップを有している。該方法はまた、表面領域をＣ２Ｆ６でエッチングすることにより、酸化物内にビアホールを形成し始める工程を有している。該方法はまた、フォトレジストを１０℃〜−１０℃の温度でエッチングすることによって、フォトレジストにわたって第１の厚さより厚く第２の厚さより薄い層を除去し、フォトレジストのエッチングの結果として所定の表面領域を露出させるステップを有している。該方法はまた、表面領域をＣ３Ｆ８でエッチングすることにより、酸化物内に、前記表面から酸化物内の所定の中間レベルに達する溝を形成し、前記ステップで形成が開始されたビアホールを更にエッチングすることにより、シリコン層に至る貫通孔を酸化物に形成するステップを有しており、その結果フォトレジストが選択的にエッチングされることにより、酸化物中にマルチレベルパターンが形成される。
【００２２】
本発明による方法は、表面を有する複数のレベルの集積回路材料を含む集積回路ウエハにおいて、表面から該集積回路材料内の複数の中間レベルに達する電気的な接続部を形成するための方法であって、
ａ）複数の所定の厚さを有しており所定の表面領域を露出させるための開口部が貫通しているレジストプロフィールを、該表面上に形成するステップと、
ｂ）該ステップａ）において該レジストプロフィール中に形成された該開口部下の集積回路材料を除去するステップと、
ｃ）該レジストプロフィールの所定部分を除去することによって、所定の表面領域を露出させる開口部を形成するステップと、
ｄ）該ステップｃ）において形成された該開口部下の集積回路材料を除去することによって、上に設けられた該レジストプロフィールの形状をほぼ再生するステップと、
を有する方法であり、そのことにより上記目的が達成される。
【００２３】
前記ステップａ）において形成される前記レジストプロフィールは第１の厚さおよび第２の厚さを有しており、該第２の厚さは該第１の厚さより大きく、前記ステップｂ）および前記ステップｄ）は、集積回路材料を２つの中間レベルまで除去することを含み、第１の中間レベルは前記ステップａ）で形成された前記開口部の下に位置し、第２の中間レベルは前記ステップｃ）で形成された開口部の下に位置しており、該第２の中間レベルの方が該第１の中間レベルよりも前記表面に近くてもよい。
【００２４】
前記ステップｂ）は、前記ステップａ）で形成された前記開口部下の集積回路材料を、所定の中間レベルまで除去することを含んでおり、前記ステップｄ）は、前記ステップｃ）で形成された前記開口部下の集積回路材料を前記第２の中間レベルまで除去すること、および該ステップａ）において形成された前記開口部下の集積回路材料を該ステップｂ）における所定の中間レベルから前記第１の中間レベルまで更に除去することを含んでいてもよい。
【００２５】
前記ウエハが前記集積回路材料中、２つの中間レベルにおいて接続領域を有し、前記ステップｂ）および前記ステップｄ）が集積回路材料を３つの中間レベルまで除去することを含んでいてもよい。
【００２６】
前記ステップｂ）は、集積回路材料を除去して第２の中間レベルに位置する第２の接続領域に達する相互接続部を形成することを含み、前記ステップｄ）は、該ステップｂ）で除去された集積回路材料から更に集積回路材料を除去し、第１の中間レベルに位置する第１の接続領域に達する相互接続部を形成することを含み、該ステップｄ）は、集積回路材料を除去して、前記ステップｃ）において形成された開口部の下に溝を形成することを含んでいてもよい。
【００２７】
前記ステップｄ）に続いて、
ｅ）前記表面上に残存するレジストプロフィールを除去するステップと、
ｆ）前記ステップｂ）および該ステップｄ）において集積回路材料が除去された前記ウエハ中の部分に導電性材料を堆積することによって、該表面から前記第１および第２の接続領域に達する電気接続相互接続部を形成し、該ステップｄ）において形成された前記溝の中に導電性材料を堆積することによって、前記第３の中間レベルと前記表面との間に配線を形成するステップと、
ｇ）該埋められた導電性接続部を含む前記表面を磨くことによって、所定の平らさを有する平滑な表面を形成し、前記ウエハ中の複数のレベルから前記表面までの電気的接続を行うステップと、
を更に含んでいてもよい。
【００２８】
ポリマー副生成物の生成を最小にするように選択されたエッチャントを用いて前記ステップｂ）のエッチングを行ってもよい。
【００２９】
前記接続部に用いられる前記導電性材料は、ＣＶＤ銅およびタングステンからなる群より選択され、
前記集積回路材料は、二酸化シリコン、ＴＥＯＳ酸化物、酸化シラン、ＢＮ、および窒化物からなる群より選択されてもよい。
【００３０】
前記ステップａ）において前記レジストプロフィール中に形成される前記開口部の幅は５μｍ未満であり、前記ステップｂ）および前記ステップｄ）は５μｍ未満の幅を有する相互接続部を形成することを含んでいてもよい。
【００３１】
前記ステップｃ）のエッチングを異方性プラズマエッチングによって行ってもよい。
【００３２】
前記異方性プラズマエッチングは酸素が用いられてもよい。
【００３３】
前記ステップｂ）のエッチングは、前記誘電体材料をその下に位置する前記ウエハ材料に対して選択的にエッチングするガスを用いて行ってもよい。
【００３４】
前記ステップａ）の前に、所定の厚さを有しており犠牲的に使用されるバッファ層を、前記表面上に形成する新しい工程が含み、該バッファ層は前記レジストプロフィールおよび前記集積回路材料とは異なる除去選択性を有することによって、該レジストプロフィールおよびバッファ層で該集積回路材料の除去を制御してもよい。
【００３５】
前記ウエハが２つの中間レベルにおいて接続領域を有し、前記集積回路材料が前記ステップｂ）において３つの中間レベルまで除去されてもよい。
【００３６】
前記ステップｂ）は、前記ステップａ）で前記レジストプロフィールに形成された前記開口部の下の前記バッファ層を除去して所定の表面領域を露出させ、該表面領域を除去することによって所定の中間レベルに達する相互接続部を形成することを含み、前記ステップｃ）は、該バッファ層の所定領域を露出させることを含み、前記ステップｄ）は、該ステップｃ）で該レジストプロフィールに形成された前記開口部の下の所定のバッファ層領域を除去することを含み、該ステップｄ）は、該ステップａ）において形成された該開口部下の領域から集積回路材料を更に除去することによって、第１の中間レベルに位置する第１の接続領域および第２の中間レベルに位置する第２の接続領域に達する相互接続部を形成することを更に含み、該ステップｄ）は更に、該ステップｃ）において形成された該開口部下の集積回路材料を除去することによって、前記表面から第３の中間レベルに達する溝を形成することを含でいてもよい。
【００３７】
前記除去される集積回路材料は、二酸化シリコン、ＴＥＯＳ酸化物、酸化シラン、ＢＮ、および窒化物からなる群より選択され、前記犠牲的に使用されるバッファ層は、隣接する集積回路材料と異なる除去選択性を有するシリコン、金属、半導体、および誘電体からなる群より選択されてもよい。
【００３８】
前記ウエハは前記集積回路中の３つ以上の中間レベルに位置する接続領域を有しており、前記ステップｂ）および前記ステップｄ）は、集積回路材料を４つ以上の中間レベルまで除去することを含でいてもよい。
【００３９】
また、本発明による方法は、表面を有する集積回路材料を含む集積回路中間レベル誘電体において、該集積回路材料をエッチングするための方法であって、
ａ）複数の所定の厚さを有しており所定の表面領域を露出させるための開口部が貫通しているフォトレジストパターンを、該表面上に形成するステップと、
ｂ）該露出した表面領域をエッチングするステップと、
ｃ）該フォトレジストの一部を除去することによって、所定の表面領域を露出させる開口部を形成する一方で、該フォトレジストの一部を該表面上に残すステップと、
ｄ）ステップｂ）を繰り返すことによって、ステップｃ）で露出した該表面をエッチングし、ステップｂ）で初期エッチングされた該集積回路材料を更にエッチングすることによって、該フォトレジストパターンの形状をほぼ再生するように該集積回路材料をエッチングするステップと、
を有する方法であり、そのことにより上記目的が達成される。
【００４０】
前記ステップｃ）およびステップｄ）が複数回繰り返されることにより、前記集積回路材料が前記表面から複数のレベルまでエッチングされてもよい。
【００４１】
前記フォトレジストパターンは、第２の厚さが第１の厚さよりも大きいような２つの厚さを有しており、前記ステップｃ）は、該第１のフォトレジストパターン厚さより大きい所定の厚さを有する層をエッチングすることにより、前記所定の表面領域を露出させることを含んでいてもよい。
ポリマー副生成物の生成を最小にするように選択されたエッチャントを用いて前記ステップｂ）のエッチングを行ってもよい。
【００４２】
前記フォトレジストは前記ステップｃ）において異方性プラズマエッチングによってエッチングされてもよい。
【００４３】
前記異方性プラズマエッチングは酸素が用いられてもよい。
【００４４】
前記ステップａ）において前記レジストプロフィール中に形成される前記開口部の幅は５μｍ未満であり、前記ステップｂ）および前記ステップｄ）は５μｍ未満の幅を有する相互接続部を形成することを含んでいてもよい。
【００４５】
前記ステップｂ）のエッチングを、前記誘電体材料をその下に位置する前記ウエハ材料に対して選択性にエッチングするガスを用いて行ってもよい。
【００４６】
前記表面から前記集積回路材料中の領域に達する電気的接続部が形成され、ステップｄ）の後に、
ｅ）該ステップｄ）の後に残存するフォトレジストを、前記表面から完全に除去するように剥離するステップと、
ｆ）前記ステップｂ）および該ステップｄ）において該集積回路材料が除去された部分に、導電性材料を堆積するステップと、
を更に含んでいてもよい。
【００４７】
また、本発明による方法は、シリコン層上に設けられかつ中間レベルおよび表面を有する酸化物層を含む集積回路中間レベル誘電体上に、フォトレジストパターンを転写する方法であって、
ａ）該表面上に、第２の厚さが第１の厚さよりも大きいような２つの厚さを有しており、所定の表面領域を露出させるための開口部が貫通しており、酸化物とは異なるエッチング選択性を有するフォトレジストパターンを、形成するステップと、
ｂ）ステップａ）で露出した表面領域をＣ２Ｆ６でエッチングすることにより、該酸化物内にビアホールを形成し始めるステップと、
ｃ）フォトレジストを１０℃〜−１０℃の温度でエッチングすることによって、該第１の厚さより厚く該第２の厚さより薄い層を該フォトレジストにわたって除去し、該フォトレジストのエッチングの結果として所定の表面領域を露出させるステップと、
ｄ）ステップｃ）で露出した該表面領域をＣ３Ｆ８でエッチングすることにより、該酸化物内に、該表面から該酸化物内の所定の中間レベルに達する溝を形成し、前記ステップｂ）で形成が開始された該ビアホールを更にエッチングすることにより、該シリコン層に至る貫通孔を該酸化物に形成し、その結果該フォトレジストが選択的にエッチングされて該酸化物中にマルチレベルパターンが形成されるステップと、
を有する方法であり、そのことにより上記目的が達成される。
【００４８】
【発明の実施の形態】
以下に、本発明を図面を参照しながら実施例に基づき説明する。図７〜図１１は、２レベルのフォトレジストパターンをＩＣ中間レベル誘電体中に転写するプロセスを説明する図である。このプロセスを１回のレジストプロセス工程で行うことにより、図１〜図６を用いて説明した従来技術の２レジスト工程プロセスに対して様々な効果が得られる。例えば、銅ＣＶＤ工程１回分と、ＣＭＰ工程１回分を節約することができる。上述のように、１つのマスクのみを使用し、位置合わせの必要がないことにより、歩留まりが向上し、より均一な製品を得ることが可能になる。
【００４９】
図７は、第１の中間レベルにおいて接続領域３４を有しており、その上部に２レベルのレジストプロフィール３６を設けたＩＣ誘電体３２を示す部分断面図である。レジストプロフィール３６は、２つの厚さを有しており、第２の厚さ３８は第１の厚さ４０よりも大きい。レジストプロフィール３６にはまた開口部４２が貫通しており、表面領域４４が露出している。
【００５０】
図８は、図７のＩＣ誘電体３２において、表面４４からＩＣ誘電体３２内の第１の中間レベルにおける接続領域３４まで延びる相互接続部４６を形成した状態を示す、部分断面図である。または、表面４４から、表面４４と接続領域３４との間の所定の中間レベルまで、部分的エッチングを行ってもよい。
【００５１】
図９は、図８のＩＣ誘電体３２において、フォトレジスト３６の一層を除去して所定の表面領域４８を露出させた状態を示す、部分断面図である。単一レベルのレジストプロフィールを用いた従来のＩＣプロセスにおいては、フォトレジスト３６は典型的には、図８に示すエッチング工程の後に灰化される（ａｓｈ）か完全に除去される。本発明の方法においては、フォトレジストプロフィール３６は部分的に除去されることにより第２の表面領域４８を露出させ、かつ部分的に残されることにより誘電体３２の表面５０を保護する。レジストプロフィール３６を完全に除去することなく、レジストプロフィール３６にわたって所定の厚さの層をエッチングできる点は、本発明の１つの新規な特徴である。
【００５２】
図１０は、図９のＩＣ誘電体３２において、露出した表面領域４８からＩＣ誘電体３２中の第２の中間レベル状態５２まで延びる開口部を形成した状態を示す、部分断面図である。
【００５３】
図１１は、図１０のＩＣ誘電体３２において、誘電体３２の集積回路材料が除去された領域に導電性材料５４を形成することによって、ＩＣ誘電体３２中の２つの中間レベル（３４および５２）において接続部を形成した状態を示す、部分断面図である。
【００５４】
図１２〜図１７は、本発明による、中間レベル誘電体内に、３つの中間レベルのそれぞれに達する接続部を形成するためのプロセスを説明する図である。図１２は、２つの中間レベルにおいて接続領域６２および６４を有し、上部に２レベルのレジストプロフィール６６を設けたＩＣ誘電体６０を示す部分断面図である。レジストプロフィール６６は、表面領域７０を露出させるための開口部６８を有している。
【００５５】
図１３は、図１２のＩＣ誘電体６０において、相互接続部７２および７４が形成された状態を示す、部分断面図である。相互接続部７２は、表面領域７０と所定の中間レベルとの間に延びるように形成されている。相互接続部７４は、表面領域７０と第２の中間レベルに位置する第２の接続領域６４との間に延びるように形成されている。または、相互接続部７２および７４は両方とも表面７０と第２の接続領域６４との間にある所定の中間レベルに達するように形成されていてもよい。
【００５６】
図１４は、図１３のＩＣ誘電体６０において、フォトレジスト６６の一層が除去されて表面領域７６が露出した状態を示す、部分断面図である。レジスト６６の一部が誘電体６０上に残されることによって、誘電体６０を後のエッチングプロセスから保護している。
【００５７】
図１５は、図１４のＩＣ誘電体６０において、露出した表面７６から第３の中間レベル７８まで延びる溝が形成され、相互接続部７２が第１の中間レベルに位置する第１の接続領域６２まで達した状態を示す、部分断面図である。図１６は、図１５のＩＣ誘電体６０において、フォトレジストプロフィール６６が剥離された状態を示す、部分断面図である。
【００５８】
図１７は、図１６のＩＣ誘電体６０において、誘電体６０中の誘電体材料が除去された領域に導電性材料８０が堆積され、表面から第１、第２および第３の中間レベルに達する電気的接続部が得られた状態を示す、部分断面図である。図１７は、第１の接続領域６２が相互接続部７２に電気的に接続されており、相互接続部７２が溝あるいは配線８２に電気的に接続されていることを示している。溝８２は相互接続部７４に電気的に接続されており、相互接続部７４は第２の接続領域６４に電気的に接続されている。または、配線８２は相互接続部７２および７４の一方または両方を接続しているか、配線８２が他の図示されない配線および相互接続部に接続されていてもよい。
【００５９】
図１８〜図２３は、本発明による、誘電体表面とフォトレジストプロフィールとの間に位置するバッファ層９６を用いてデュアルダマシンプロセスを行う方法を示している。
【００６０】
図１８は、２つの異なる中間レベルにおいて２つの接続領域９２および９４を有し、その上部にバッファ層９６およびフォトレジストプロフィール９８が設けられたＩＣ誘電体９０を示す、部分断面図である。レジストプロフィール９８は、開口部１００を有していて、バッファ層１０２が露出している。
【００６１】
図１９は、図１８のＩＣ誘電体９０において、誘電体９０中の所定の中間レベルに達する相互接続部１０４および１０６が形成された状態を示す、部分断面図である。または、この第１の誘電体エッチング工程により、その下に位置している接続領域９２および９４に達する一つ以上の相互接続部１０４および１０６を完成させてもよい。図２０は、図１９のＩＣ誘電体９０において、フォトレジスト９８の一層が除去されてバッファ層表面領域１０８が露出した状態を示す、部分断面図である。
【００６２】
図２１は、図２０のＩＣ誘電体９０において、露出したバッファ層表面領域１０８が除去され、第３の中間レベル１１０に達する溝が形成され、接続領域９２および９４にそれぞれ達する相互接続部１０４および１０６が形成された状態を示す、部分断面図である。図２２は、図２１のＩＣ誘電体９０において、残存しているフォトレジスト９８およびバッファ層９６が剥離された状態を示す、部分断面図である。
【００６３】
図２３は、図２２のＩＣ誘電体９０において、誘電体９０中の誘電体材料が除去された領域に導電性物質１１２が堆積され、第１および第２の接続領域９２および９４にそれぞれ達する電気的相互接続部１０４および１０６、ならびに相互接続部１０４と相互接続部１０６とを接続する配線１１４が形成された状態を示す、部分断面図である。このようにして、第１の接続領域９２および第２の接続領域９４は、電気的にインタフェースされる。または、配線１１４は相互接続部１０４および１０６の一方または両方を接続しているか、配線１１４が他の図示されない配線および相互接続部に接続されていてもよい。
【００６４】
図２４は、本発明の方法における各工程を示すフローチャートである。ステップ１２０は、表面を有する集積回路材料を含む集積回路中間レベル誘電体を用意する工程である。ステップ１２２は、前記表面上に、複数の厚さを有しており、所定の表面領域を露出させるための開口部が貫通しているフォトレジストパターンを形成する工程である。ステップ１２４は、露出した表面領域をエッチングする工程である。ステップ１２６は、フォトレジストパターンの一部をエッチングすることにより、所定の表面領域を露出させるための開口部を形成し、フォトレジストパターンの一部を表面上に残す工程である。ステップ１２８は、ステップ１２４を繰り返すことにより、ステップ１２６で露出した表面をエッチングし、ステップ１２４で初期エッチングされた集積回路材料を更にエッチングする工程である。ステップ１３０は、フォトレジストパターンの形状をほぼ再生するようにエッチングされた集積回路材料を有する集積回路誘電体を生産する工程である。
【００６５】
ステップ１２６およびステップ１２８は複数回繰り返されることにより、集積回路材料が表面から複数のレベルまでエッチングされることは、本発明の一特徴である。好適な実施態様において、フォトレジストパターンは、第２の厚さが第１の厚さよりも大きいような２つの厚さを有しており、ステップ１２６は、第１のフォトレジストパターン厚さより大きい所定の厚さを有する層をエッチングすることにより所定の表面領域を露出させることを含んでいる。
【００６６】
副生成物ポリマーの生成を最小にするように選択されたエッチャントを用いてステップ１２４のエッチング工程が行われることは、本発明の別の特徴である。Ｃ２Ｆ６をそのようなエッチャントとして使用することは本発明に適している。Ｃ２Ｆ６は、下に位置する誘電体材料がエッチングされる際に、残存するフォトレジストプロフィール上にポリマーが形成されることを防ぐ。もし厚いポリマーの堆積物がフォトレジストプロフィール上に発生するとステップ１２６におけるフォトレジストのエッチングが阻害される。ステップ１２６を行った後に意図しないフォトレジストが残存していると、ポリマーによってレジストの実効形状および厚さが変化するため、ステップ１２８における集積回路材料のエッチングが不正確になる。好適な実施態様において、フォトレジストはステップ１２６において１５℃より低い温度でエッチングされる。多くのアプリケーションにおいて、フォトレジストは１０℃〜−１０℃の温度でエッチングされ、典型的には−５℃の温度が用いられる。ステップ１２６においてフォトレジストが部分的にのみ除去されることは、本発明の１つの新規な特徴である。ステップ１２８でエッチングされる表面領域を露出させるためにフォトレジストの一部をエッチングする一方で、ステップ１２８のエッチングから表面を保護するためにフォトレジストパターンの一部を表面上に残す。従来技術のプロセスにおいては、フォトレジストは典型的には剥離または灰化されることで表面から完全に除去される。フォトレジストの灰化プロセスは、典型的には高温で行われる。本発明による制御されたフォトレジストエッチングでは、温度は低く保たれることによりエッチングの制御が容易になる。本発明の別の特徴は、ステップ１２６のエッチングを異方性プラズマエッチング、典型的には酸素による異方性プラズマエッチングによって行う点である。従来技術においては酸素プラズマによってレジストが剥離していたが、本発明に開示する低温および露出の時間的制御により、酸素プラズマによるレジストの除去を制御することができる。
【００６７】
本発明の好適な実施態様において、ステップ１２８のエッチングは、誘電体とその下に位置するウエハ材料との間で選択性を有するガスを用いて行われる。Ｃ３Ｆ８はそのようなステップを行うために使用されるエッチャントである。Ｃ３Ｆ８は、Ｃ２Ｆ６のようなガスに較べ、より多くのポリマーをフォトレジストプロフィール上に生成するが、フォトレジストは後のステップにおいて完全に灰化されるため、ポリマーが蓄積しても大きな問題にならない。Ｃ３Ｆ８は、酸化物とシリコンとの間に２０：１のエッチング選択性を有する点で優れている。Ｃ２Ｆ６の酸化物とシリコンとの間の選択性は、４：１でしかない。誘電体が、シリコン層の上に設けられた酸化物集積回路材料から形成されている場合、Ｃ３Ｆ８を用いてステップ１２８で形成される相互接続部は、下に位置するシリコン層でストップする。Ｃ３Ｆ８を用いて酸化物を通して下のシリコン層に至るエッチングを行うことにより、エッチング時間の心配が減少し、誘電体の下に位置する基板を保護することができる。
【００６８】
表面から集積回路材料中の所定の領域に延びる電気的接続部が形成されている発明の好適な実施態様において、本発明の方法は、ステップ１２８に続いて、ステップ１２８の後に残存するフォトレジストを剥離して表面から完全に除去する工程と、ステップ１２４およびステップ１２８において集積回路材料が除去された場所に導電性材料を堆積する工程とを更に含む。残存フォトレジストは従来の剥離プロセスを用いて灰化することができ、典型的にはＣＶＤ銅が導電材料として誘電体に堆積される。
【００６９】
図２５は、本発明の別の特徴による各工程を説明するフローチャートである。ステップ１４０は、表面および複数のレベルを有する集積回路材料を含む集積回路ウエハを用意する工程である。ステップ１４２は、前記表面上に、複数の所定の厚さを有しており、所定の表面領域を露出させるための開口部が貫通しているレジストプロフィールを形成する工程である。ステップ１４４は、ステップ１４２で形成したレジストプロフィールの開口部下に位置する集積回路材料を除去する工程である。ステップ１４６は、レジストプロフィールの所定部分を除去することにより、所定の表面領域を露出させる開口部を形成する工程である。ステップ１４８は、ステップ１４６で形成した開口部下に位置する集積回路材料を除去する工程である。ステップ１５０は、本方法によって得られる生産物であり、上に位置するレジストプロフィールの形状をほぼ再生するように除去された集積回路材料を有する集積回路ウエハである。
【００７０】
発明の好適な実施態様において、ステップ１４２で形成されるレジストプロフィールは第１の厚さおよび第２の厚さを有しており、第２の厚さは第１の厚さより大きい。ステップ１４４および１４８は、集積回路材料を２つの中間レベルまで除去することを含む。ここで、第１の中間レベルはステップ１４２で形成された開口部の下に位置し、第２の中間レベルはステップ１４６で形成された開口部の下に位置しており、第２の中間レベルの方が第１の中間レベルよりも表面に近い。
【００７１】
発明の好適な実施態様において、ステップ１４４は、ステップ１４２で形成された開口部下の集積回路材料を、所定の中間レベルまで除去することを含んでいる。また、ステップ１４８は、ステップ１４６で形成された開口部下の集積回路材料を、第２の中間レベルまで除去することおよび、ステップ１４２で形成された開口部下の集積回路材料を、ステップ１４４における所定の中間レベルから第１の中間レベルまで更に除去することを含んでいる。
【００７２】
ウエハが集積回路材料中、２つの中間レベルにおいて接続領域を有し、ステップ１４４および１４８が集積回路材料を３つの中間レベルまで除去することを含むことは、本発明の一特徴である。ステップ１４４は、集積回路材料を除去して第２の中間レベルに位置する第２の接続領域に達する相互接続部を形成することを含み、ステップ１４８は、ステップ１４４で除去された集積回路材料から更に集積回路材料を除去し、第１の中間レベルに位置する第１の接続領域に達する相互接続部を形成することを含み、ステップ１４８は、集積回路材料を除去して、ステップ１４６において形成された開口部の下に溝を形成することを更に含む。
【００７３】
本発明の一特徴は、集積回路中の３つ以上の中間レベルに位置する接続領域を有するウエハにおいても、ステップ１４４および１４８において同じ方法を用いて集積回路材料を４つ以上の中間レベルまで除去し得ることである。図１２〜図１７で説明した方法と同様な方法で、レジストパターンを誘電体表面上に形成し、第１の誘電体エッチングを行う。３つ以上の開口がレジストに設けられた開口部を通して形成される。相互接続部のうちいくつかは誘電体中の接続領域に達してもよい。または、この工程では全ての相互接続部を形成し始めるだけとし、次の誘電体エッチング工程において相互接続部を完成させてもよい。次に、レジストエッチングを行って誘電体表面に達する開口部をレジストに設ける。次の工程である第２の誘電体エッチングによって、新しく露出した表面領域をエッチングすることによって溝を形成する。この溝は、第１のエッチング工程で形成を始めたビアホールの全てまたはいくつかの上にわたっていることが多い。第２のエッチング工程において相互接続部が完成される。使用されるエッチャントは、接続領域に用いられる材料に対して誘電体材料を選択的にエッチングするため、誘電体表面に近い接続領域は、その上に位置する相互接続部がそれ以上続いて形成されることをストップする役割を果たす。エッチングは、すべての相互接続部が接続領域に達するまで続けられる。
【００７４】
本発明の好適な実施態様は、ステップ１４８に続いて、表面上に残存したレジストプロフィールを除去し、集積回路材料が除去されたウエハ中の部分に導電性材料を堆積することによってステップ１４４および１４８において表面から第１および第２の接続領域に達する電気接続相互接続部を形成し、またステップ１４８において形成された溝の中に導電性材料を堆積することによって、第３の中間レベルと表面との間に配線を形成するための更なる工程を含む。この方法は更に、埋められた導電性接続部を含む表面を磨くことによって、所定の平らさを有する平滑な表面を形成し、表面からウエハ中の複数のレベルまでの電気的接続を行う工程を含む。表面は次に、典型的には周知のＣＭＰプロセスによって仕上げられる。
【００７５】
発明の好適な実施態様において、接続部に用いられる導電性材料は、ＣＶＤ銅およびタングステンからなる群より選択され、集積回路材料は、二酸化シリコン、テトラエチルオルトシリケート（ＴＥＯＳ）、酸化シラン、窒化ホウ素（ＢＮ）、および窒化物からなる群より選択される。更に、ステップ１４２においてレジストプロフィール中に形成される開口部の幅は５μｍ未満であり、ステップ１４４および１４８は５μｍ未満の幅を有する相互接続部を形成することを含んでいることは、本発明の一特徴である。フォトレジストパターンにおける要素の解像度を向上させるために位相シフトレチクルを用いた場合の従来技術のプロセスにおける、要素寸法の現在の水準は、約０．２５μｍである。同じ相シフトによる解像度改善法が、前述の係属出願Ｓｅｒｉａｌ Ｎｏ． ０８／６６０，８７０、Ｄｏｃｋｅｔ Ｎｏ． ＳＭＴ １６６およびＳｅｒｉａｌ Ｎｏ．０８／６６５，０１３、Ｄｏｃｋｅｔ Ｎｏ． ＳＭＴ ２３４に記載されたマルチレベルレチクルおよびフォトレジストパターンの設計において導入されている。本発明の方法による相互接続部の解像度は、レジストパターンに固有の解像度によってのみ制限されるため、フォトレジストマスク解像度が向上するにつれ、従来プロセスのそれに追随することができる。
【００７６】
本発明の一変形例において、ステップ１４２の前に、所定の厚さを有しており犠牲的に使用されるバッファ層を、表面上に形成する新しい工程が含まれる。このバッファ層はレジストプロフィールおよび集積回路材料とは異なる除去選択性を有することによって、レジストプロフィールおよびバッファ層で集積回路材料の除去を制御することができる。本発明のこの変形例の一特徴は、ウエハが２つの中間レベルにおいて接続領域を有し、集積回路材料が３つの中間レベルまで除去されることである。
【００７７】
好適な実施態様において、ウエハは２つの中間レベルにおいて２つの接続領域を有しており、集積回路材料はステップ１４４において３つの中間レベルまで除去される。ステップ１４４は、ステップ１４２でレジストプロフィールに形成された開口部の下のバッファ層を除去して所定の表面領域を露出させ、表面領域を除去することによって所定の中間レベルに達する相互接続部を形成することを含む。また、ステップ１４６は、バッファ層の所定領域を露出させることを含み、ステップ１４８は、ステップ１４６でレジストプロフィールに形成された開口部の下の所定のバッファ層領域を除去することを含む。また、ステップ１４８は、ステップ１４２において形成された開口部の下の領域から集積回路材料を更に除去することによって、第１の中間レベルに位置する第１の接続領域および第２の中間レベルに位置する第２の接続領域に達する相互接続部を形成することを含み、ステップ１４８は、ステップ１４６において形成された開口部の下の集積回路材料を除去することによって、表面から第３の中間レベルに達する溝を形成することを更に含む。
【００７８】
本発明の一特徴は、犠牲的に使用されるバッファ層が、隣接する集積回路材料とは異なる除去選択性を有するシリコン、金属、半導体および誘電体からなる群より選択されることである。バッファ層は、その下に位置する誘電体を、フォトレジストが形成される以前またはフォトレジストが除去された以後に行われる処理工程から保護しなければならないときに使用される。バッファ層はまた、誘電体のＩＣ材料中へのエッチングの制御性を高めるために任意のプロセスに使用されてもよい。
【００７９】
図２６は、本発明の方法の工程を説明するより詳細なフローチャートである。ステップ１６０は、複数の中間レベルおよび表面を有する酸化物層を含む、集積回路中間レベル誘電体を用意する工程である。ステップ１６２は、前記表面上に、第２の厚さが第１の厚さよりも大きいような２つの厚さを有しており、所定の表面領域を露出させるための開口部が貫通しており、前記酸化物とは異なるエッチング選択性を有するフォトレジストパターンを形成する工程である。ステップ１６４は、ステップ１６２で露出した表面領域をＣ２Ｆ６でエッチングすることにより、酸化物内にビアホールを形成し始める工程である。ステップ１６６は、フォトレジストを１０℃〜−１０℃の温度でエッチングすることによって、第１の厚さより厚く第２の厚さより薄い層をフォトレジストにわたって除去し、フォトレジストのエッチングの結果として所定の表面領域を露出させる工程である。
【００８０】
ステップ１６８は、ステップ１６６で露出した表面領域をＣ３Ｆ８でエッチングすることにより、酸化物内に、表面から酸化物内の所定の中間レベルに達する溝を形成し、ステップ１６４で形成開始したビアホールを更にエッチングすることにより、シリコン層に至る貫通孔を酸化物に形成する工程である。ステップ１７０は、本方法によって得られる生産物であり、酸化物を除去することによりマルチレベルパターンを酸化物中に転写した集積回路中間レベル誘電体である。
【００８１】
以下に、Ｃｅｎｔｕｒａ ５３００高密度プラズマ（ＨＤＰ）エッチングチャンバを用いた２レベルダマシンエッチングプロセスを詳細に説明する。プロセスの各工程のためのチャンバ条件を表１にまとめる。
【００８２】
チャンバは、６工程の全てに共通する条件をいくつか有している。ウエハ温度を調節するための裏面冷却ヘリウムは、１６Ｔｏｒｒの圧力に設定される。チャンバのルーフ温度は２６０℃に維持され、壁面温度は２００℃に維持される。基板を保持するチャックは、−５℃の温度に維持される。
【００８３】
【表１】
【００８４】
ステップ１において、ビアエッチングは、２０立方センチメートル毎秒（標準状態）（ｓｃｃｍ）のフローレートでＣ２Ｆ６を用いて行われる。プラズマは、１３．５６メガヘルツ（ＭＨｚ）の高周波（ＲＦ）出力約２８００ワット（Ｗ）およびチャック上のバイアス８００Ｗで生成される。スロットル弁は３０％に固定され、圧力を約３．５ミリＴｏｒｒ（ｍＴ）に設定している。プロセスは、約６５秒間続けられる。ステップ１の間、図８において説明したように、フォトレジストの開口部を通して誘電体表面がエッチングされる。
【００８５】
ステップ２は、ステップ１のビアエッチングからステップ３の第１レジストエッチングへの移行のバイアス遅延である。エッチングガスとして、酸素を９０ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは約２８００Ｗであり、バイアスは８００Ｗである。スロットル弁は１００％に設定され、約２ｍＴの圧力で３秒間放電を行う。
【００８６】
ステップ３の第１のレジストエッチングにおいて、酸素を１００ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは約２５００Ｗであり、バイアスは１３０Ｗである。スロットル弁は２０％に設定され、約１２ｍＴの圧力で１５秒間放電を行う。ステップ３において、誘電体を覆うレジストを部分的に除去して図９に示すように誘電体表面を露出させる。
【００８７】
ステップ４の配線エッチングは、Ｃ３Ｆ８を２０ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは約２８００Ｗであり、バイアスは８００Ｗである。スロットル弁は３０％に固定され、約４．５ｍＴの圧力で４０秒間放電を行う。ステップ４において、図１０に示すように、ステップ３で露出した誘電体表面を誘電体中の第２の中間レベルまでエッチングする。
【００８８】
ステップ５は、ステップ４の配線エッチングからステップ６のレジスト剥離への移行のバイアス遅延である。エッチングガスとして、酸素を９０ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは約２８００Ｗであり、バイアスは８００Ｗである。スロットル弁は１００％に設定され、約２ｍＴの圧力で３秒間放電を行う。
【００８９】
ステップ６のレジスト剥離において、酸素を１００ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは約２５００Ｗであり、バイアスは１３０Ｗである。スロットル弁は２０％に設定され、約１２ｍＴの圧力で３０秒間放電を行う。ステップ６において、誘電体を覆うレジストを完全に除去して、図１１に示すように相互接続部および配線をＣＶＤ銅で埋める準備を行う。
【００９０】
本発明の方法は、銅またはその他の金属または金属化合物で形成され、誘電体中の複数の層に達する相互接続部および溝状の接続部を、ダマシンプロセスを用いて形成する際において有用である。本発明の方法を２レベルのフォトレジストパターンについて詳細に説明したが、本方法は３つ以上の厚さを有するフォトレジストを使用して誘電体中の３つ以上の中間レベルに達する接続部を形成することにも適用できる。２レベルのレジストプロフィール法におけるのと同様に、単一のレジストプロフィールを用いて集積回路材料中の複数のレベルにアクセスすることが可能である。表面には、フォトレジスト中の開口部を介した第１のエッチングプロセス処理が施される。次にフォトレジストを部分的に除去して集積回路材料の別の表面領域を露出させる。新しく露出した表面領域を、例えばＣ２Ｆ６を用いてエッチングすることにより、ポリマーの生成を防ぐ。また、第２のＩＣ材料エッチングにおいて第１の相互接続部を更にエッチングする。第２のＩＣ材料エッチングに続いて、フォトレジストプロフィールをエッチングして表面領域を露出させ、少なくともフォトレジストを部分的に残して表面の他の領域を保護する。新しく露出した表面領域を次にエッチングする。第１のエッチング中に形成された相互接続部でその下に位置する接続部に達していないものは、この工程においてエッチングされて完成する。
【００９１】
本発明の範囲に属する他の改変および変形例もまた当業者には明らかであろう。
【００９２】
【発明の効果】
本発明によれば、ＩＣ誘電体の表面下の少なくとも２つの異なる中間レベルにおいて相互接続部および接続部を形成するために複数のレベルを有する１つのレジストプロフィールを使用することによって、従来のデュアルダマシン法において必要であった複数のフォトレジストマスクの位置合わせが不要になる。この結果、従来のデュアルダマシン法と比較して工程数および複雑さを減少させることが出来、歩留まりが向上し、より均一な製品を得ることが可能になる。また、従来の単一レベルレジストプロフィールエッチングプロセスで達成可能な相互接続部幅および要素解像度を達成することも出来る。
【図面の簡単な説明】
【図１】図１は、従来技術による、第１のフォトレジストプロフィールを上に設けたＩＣ中間レベル誘電体の部分断面図である。
【図２】図２は、図１の従来技術によるＩＣ誘電体の、表面から誘電体中の第１の中間レベルに位置する接触領域に達する相互接続部が形成された状態を示す、部分断面図である。
【図３】図３は、図２の従来技術によるＩＣ誘電体の、第２のフォトレジストプロフィールが上に設けられた状態を示す、部分断面図である。
【図４】図４は、図３の従来技術によるＩＣ誘電体の、第２の中間レベルに達する開口部が誘電体中に設けられた状態を示す、部分断面図である。
【図５】図５は、図４の従来技術によるＩＣ誘電体の、上に設けられたレジストプロフィールを剥離した状態を示す部分断面図である。
【図６】図６は、図５の従来技術によるＩＣ誘電体の、表面をＩＣ基板中の２つの中間レベルに接続するために導電性材料によって埋められた状態を示す、部分断面図である。
【図７】図７は、第１の中間レベルにおいて接続領域を有しており、その上に２レベルのフォトレジストプロフィールを設けたＩＣ中間レベル誘電体を示す部分断面図である。
【図８】図８は、図７のＩＣ誘電体において、表面からＩＣ誘電体内の第１の中間レベルに位置する接続領域まで延びる相互接続部を形成した状態を示す、部分断面図である。
【図９】図９は、図８のＩＣ誘電体において、フォトレジストの一層を除去して所定の表面領域を露出させた状態を示す、部分断面図である。
【図１０】図１０は、図９のＩＣ誘電体において、露出した表面領域からＩＣ誘電体中の第２の中間レベル状態まで延びる開口部を形成した状態を示す、部分断面図である。
【図１１】図１１は、図１０のＩＣ誘電体において、誘電体中の集積回路材料が除去された領域に導電性材料を形成することによって、ＩＣ誘電体中の２つの中間レベルにおいて接続部を形成した状態を示す、部分断面図である。
【図１２】図１２は、２つの中間レベルにおいて接続領域を有し、上に２レベルのレジストプロフィールを設けたＩＣ誘電体を示す部分断面図である。
【図１３】図１３は、図１２のＩＣ誘電体において相互接続部が形成された状態を示す、部分断面図である。
【図１４】図１４は、図１３のＩＣ誘電体において、フォトレジストの一層が除去されて表面領域が露出した状態を示す、部分断面図である。
【図１５】図１５は、図１４のＩＣ誘電体において、露出した表面から第３の中間レベルまで延びる溝が形成され、第１の中間レベルに位置する第１の接続領域まで達する相互接続部が完成した状態を示す、部分断面図である。
【図１６】図１６は、図１５のＩＣ誘電体においてフォトレジストプロフィールが剥離された状態を示す、部分断面図である。
【図１７】図１７は、図１６のＩＣ誘電体において、誘電体中の誘電体材料が除去された領域に導電性材料が堆積され、表面から第１、第２および第３の中間レベルに達する電気的接続部が得られた状態を示す、部分断面図である。
【図１８】図１８は、２つの異なる中間レベルにおいて２つの接続領域を有し、その上にバッファ層およびフォトレジストプロフィールが設けられたＩＣ中間レベル誘電体を示す、部分断面図である。
【図１９】図１９は、図１８のＩＣ誘電体において、誘電体中の所定の中間レベルに達する相互接続部が形成された状態を示す、部分断面図である。
【図２０】図２０は、図１９のＩＣ誘電体において、フォトレジストの一層が除去されてバッファ層表面領域が露出した状態を示す、部分断面図である。
【図２１】図２１は、図２０のＩＣ誘電体において、露出したバッファ層表面領域が除去され、所定の中間レベルに達する溝が形成され、２つの接続領域に達する相互接続部が形成された状態を示す、部分断面図である。
【図２２】図２２は、図２１のＩＣ誘電体において、残存しているフォトレジストおよびバッファ層が剥離された状態を示す、部分断面図である。
【図２３】図２３は、図２２のＩＣ誘電体において、誘電体中の誘電体材料が除去された領域に導電性物質が堆積され、第１および第２の接続領域にそれぞれ達する電気的相互接続部ならびに２つの相互接続部を接続する配線が形成された状態を示す、部分断面図である。
【図２４】図２４は、本発明の方法における各工程を示すフローチャートである。
【図２５】図２５は、本発明の別の特徴による各工程を説明するフローチャートである。
【図２６】図２６は、本発明の方法の工程を説明するより詳細なフローチャートである。
【符号の説明】
３４ 接続領域
３６ レジストプロフィール
３８ 第２の厚さ
４０ 第１の厚さ
４２ 開口部
４４ 表面領域
【発明の属する技術分野】
本発明は一般に、集積回路プロセスおよび製造に関し、特にマルチレベルフォトレジストパターンを中間レベル誘電体に転写するための方法に関する。
【０００２】
【従来の技術】
より小さくより高出力な電子製品の需要は、より小さなサイズの集積回路（ＩＣ）および大寸法の基板の必要性を増大させ、また、回路群をＩＣ基板により高密度で実装することを要求する。より小さなサイズのＩＣ回路の要求は、回路要素と誘電体層との間の接続部（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）をなるべく小さく形成することを要求する。従って、コンタクトホールおよび接続配線の幅を減少させるための研究が続けられている。電子回路中の配線および相互接続部のサイズを小さくするとき、アルミニウムを銅によって置き換えることは自然な選択肢である。銅の導電性はアルミニウムの約２倍であり、タングステンの約３倍以上である。従って、銅の配線は、アルミニウムの配線の半分の断面積で同じ量の電流を運ぶことができる。
【０００３】
銅のエレクトロマイグレーション特性はまた、アルミニウムのそれよりも格段優れており、銅はアルミニウムより約１０倍優れたエレクトロマイグレーション特性を有している。従って、アルミニウム配線よりも小さな幅を有する銅配線でも、電気的および機械的特性を維持できる。
【０００４】
しかし、ＩＣプロセスにおいては、銅の使用にともなう問題が存在している。銅はＩＣプロセスに使用される多くの材料を汚染するため、銅が混入・拡散することを防ぐ手段を講じなければならない。また、銅は特に酸化し易く、特に酸素エッチングプロセス中において酸化し易い。エッチングプロセス、アニールその他の高温度を要する処理中に銅が露出しないように保護しなければならない。また、銅の酸化物は除去しにくい。また、アルミニウムを堆積させるための従来のプロセスでは銅を基板上に堆積させることができない。すなわち、ＩＣ中間レベル誘電体の配線および接続部にアルミニウムではなく銅を使用するために、新たな堆積プロセスが開発されている。
【０００５】
銅またはアルミニウムに関わらず、小径の相互接続部を埋めるために金属をスパッタリングするのは、ギャップ埋め能力が不足するため、実用的ではない。銅を堆積するために、化学蒸着（ＣＶＤ）技術が当該技術分野で開発されている。しかし、ＣＶＤ技術を用いても、従来のエッチングプロセス法は使用不可能である。銅の反応生成物の低い揮発性のため、銅は約２５０℃の高温で除去（蒸発）されなければならないが、このような高温はフォトレジストマスクの使用には高すぎる。酸化のため、銅はプラズマエッチングでは除去することができない。ウェットエッチングは等方性であるため、多くのアプリケーションにおいて精度が不足する。従って、ＩＣプロセス分野において、ＣＶＤを用いて銅をエッチングせずに配線を形成するプロセスが開発されている。この新しい方法は、インレイあるいはダマシン（象眼）プロセスと呼ばれる。
【０００６】
以下に、基板表面とその上に位置する誘電体表面との間に配線を形成するためのダマシン法を説明する。まず、酸化物などの誘電体でその下に位置している基板を完全に覆う。次に、パターンを有するフォトレジストプロフィールを酸化物上に形成する。レジストプロフィールは、酸化物中の相互接続部が形成される領域に対応する開口部あるいは孔を有している。酸化物の他の残されるべき領域がフォトレジストによって覆われている。このようにフォトレジストに覆われた誘電体を次にエッチングすることによって、フォトレジストの孔の下に位置する部分の酸化物を除去する。そしてフォトレジストを剥離する。次にＣＶＤ銅を用いて相互接続部を埋める。このようにして、銅相互接続部が貫通している酸化物からなる層が、基板表面上に設けられる。周知のように、残存している余分な銅は、化学機械的研磨プロセス（ＣＭＰ）によって除去される。
【０００７】
ダマシンプロセス法はＩＣ分野において比較的新しい技術であるため、日々様々な改良がなされつつある。一つの改良例として、デュアルダマシン法がある。デュアルダマシン法において、相互接続部、接続部、および配線は誘電体中の２つの異なるレベル上に形成される。前記段落で説明したダマシン法の例で言えば、デュアルダマシン法によって、第２の相互接続部または接続配線が、誘電体酸化物に追加されることになる。第２の相互接続部または接続配線は、新たな（酸化物）表面から、その下に位置する基板表面と新たな（酸化物）表面との間にある酸化物内の所定レベルまで延びている。
【０００８】
【発明が解決しようとする課題】
デュアルダマシンプロセスを行うための公知の方法の一つに、多数のフォトレジストマスクを用いて多数のエッチング工程を行うものがある。一つのレベルのフォトレジストプロフィールを、誘電体を堆積した層上に形成し、誘電体材料内の第１の中間レベルに達するエッチングによって相互接続部パターンを形成する。この時点において、相互接続部は部分的にしかエッチングされていない。次にフォトレジストを剥離し、誘電体内の第２の中間レベルに達する接続部パターンを形成するために、第２の単一層からなるフォトレジストプロフィールを誘電体表面に形成する。接続部のエッチングとともに、相互接続部もまたエッチングされ、下に位置している基板層中の接続部が露出することにより、電気的接続が行われる。この方法での問題は、フォトレジストプロフィールの位置合わせである。もし２つのフォトレジストプロフィールが正しく位置合わせされなければ、誘電体材料中の様々な交差する要素が正しく位置合わせされない。例えば、第１のフォトレジストパターンによって得られる導電材の配線が、第２のフォトレジストパターンによって得られる相互接続部に正しく交差しないことがあり得る。位置合わせ不良は、交差する各要素のサイズを大きめに形成することによって補正され得るが、これは、接続配線および相互接続部のサイズを小さくするという本来の目的に反するものである。この位置合わせに起因する問題は歩留まりを減少させ、コストを増加し、ＩＣプロセスを複雑にしてしまう。
【０００９】
以下に、図１〜図６を参照して、従来技術によるダマシン法を説明する。
【００１０】
図１および図２は、ＩＣ中間レベル誘電体内に相互接続部を形成するためのダマシン法を説明する図である。図１は、第１のフォトレジストパターンを上に設けたＩＣ中間レベル誘電体の部分断面図である。ＩＣ中間レベル誘電体１０は、典型的には酸化物などの誘電体材料で形成されている。誘電体１０は、典型的にはシリコンで形成されている基板１１上に設けられており、金属または半導体材料で形成された接触領域１２を有している。または、接触領域１２は基板１１の表面に設けられてもよい。誘電体１０上のフォトレジストプロフィール１４は、開口部１６を有している。
【００１１】
図２は、図１のＩＣ中間レベル誘電体１０の部分断面図である。図２において、相互接続部１８が、表面から、誘電体１０中の第１の中間レベルに位置する接触領域１２まで形成されている。レジスト１４を剥離後、誘電体１０の表面２０が露出する。
【００１２】
次に、図１、図２、ならびに図３〜図６を参照して、デュアルダマシン法を説明する。図３は、図２のＩＣ誘電体１０の部分断面図である。図３において、第２のレジストプロフィール２２が更に上に設けられている。レジストプロフィール２２は、表面領域２６を露出させる開口部２４を有している。
【００１３】
図４は、図３のＩＣ誘電体１０の部分断面図である。図４において、第２の中間レベル２８に達する開口部が、誘電体１０中に設けられている。図５は、図４のＩＣ誘電体１０の部分断面図からレジストプロフィール２２を剥離した様子を示す図である。
【００１４】
図６は、図５のＩＣ誘電体１０を導電性材料３０によって埋めた、部分断面図である。ＩＣ誘電体１０内において、表面２０が導電性材料３０によって２つの中間レベル２８および１２に接続されている。典型的には、中間レベル２８に達する開口部は相互接続部１８に交差する配線であり、接続領域１２および誘電体１０上の他の図示されない相互接続部および接続領域に電気的に接続を行うものである。図４〜図６において、相互接続部１８は中間レベル２８に達する開口部の中心に位置している。これは、第２のレジストパターン２２が正しく第１のレジストパターン１４に位置合わせされているためである。レジストパターンを正しく位置合わせすることは、デュアルダマシン法において必須であり、商業的プロセスにおいてはしばしば相互接続部および配線サイズを大きめに形成することによって交差を確実にすることが要求される。通常の商業的プロセスにおいて、少なくとも一つの接続部のサイズを大きめに形成せずに２つの中間レベルにおける接続部を交差させることは、実質的に不可能に近い。
【００１５】
デュアルダマシンプロセスを行うための別の公知の方法に、多数のレベルあるいは厚さを有するフォトレジストプロフィールを用いて、ＩＣ誘電体内の多数のレベルにおいて相互接続部および接続部を形成するものがある。電子ビームまたはレーザを用いて直接マルチレベルパターンをフォトレジストに書き込んでもいいが、商業的実用性に乏しい。 レチクルのクロームマスク上に開いた透明な孔として見えるドットの繰り返しパターンで形成された、いわゆる「グレートーン」マスクもまた、マルチレベルレジストプロフィールを形成するために使用されており、例えばＰｉｅｒｒｅ Ｓｉｘｔ、”Ｐｈａｓｅ Ｍａｓｋｓ ａｎｄ Ｇｒａｙ−Ｔｏｎｅ Ｍａｓｋｓ”、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦａｂＴｅｃｈ、１９９５、第２０９頁に記載がある。Ｓｉｘｔにはまた、マルチレベルレジストを誘電体上に転写するプロセスの概略説明の記載がある。このプロセスは、誘電体材料とレジスト材料との選択性が１対１であることに依存する。そして誘電体およびその上に位置するフォトレジストプロフィールを同時にエッチングすることにより、誘電体材料の露出した部分を、その上に位置するフォトレジスト材料と同じエッチレートでエッチングする。レジスト層が薄くなるにつれ、誘電体がより深くエッチングされ、その結果、エッチング後の誘電体の形状は、プロセス開始時の誘電体の上に設けられたフォトレジストパターンに類似してくる。この方法の問題の一つは、同一の選択性を有する誘電体材料およびフォトレジスト材料を用意しなければならない点である。また、この方法を用いて様々なパターン、特に小さいパターンや比較的複雑なパターンを、誘電体中に転写することは困難である。ポリマーやエッチングプロセスの副生成物はレジストパターンの特定領域に集まる傾向があり、結果としてレジストプロフィールの形状やエッチングレートを変えてしまう。更に、上記文献は、この方法で形成された相互接続部は、グレートーンマスクの画素サイズの受ける解像度上の制約のために、約２５μｍと比較的大きなサイズを有することを開示している。このようなサイズの相互接続部は従来の方法で得られる相互接続部に比較して約２桁も大きいものであり、大部分のＩＣプロセスに不適である。
【００１６】
【課題を解決するための手段】
本発明の方法で使用するのに適したマルチレベルフォトレジストパターンが、１９９６年６月１０日付けで出願された、Ｂｒｕｃｅ Ｄａｌｅ Ｕｌｒｉｃｈ を発明者とし発明の名称”Ｍｕｌｔｉｐｌｅ Ｅｘｐｏｓｕｒｅ Ｍａｓｋｉｎｇ Ｓｙｓｔｅｍ Ｆｏｒ Ｆｏｒｍｉｎｇ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｒｅｓｉｓｔ Ｐｒｏｆｉｌｅｓ”を有する同時係属中の米国特許出願Ｓｅｒｉａｌ Ｎｏ．０８／６６５，０１３、Ｄｏｃｋｅｔ Ｎｏ． ＳＭＴ ２３４に開示されている。本発明の方法で使用するのに適したマルチレベルフォトレジストパターンを形成するためのレチクルが、１９９６年６月１０日付けで出願された、Ｄａｖｉｄ Ｒｕｓｓｅｌｌ Ｅｖａｎｓ、Ｔｕｅ Ｎｇｕｙｅｎ、およびＢｒｕｃｅ Ｄａｌｅ Ｕｌｒｉｃｈを発明者とし発明の名称”Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｒｅｔｉｃｌｅ Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒｍｉｎｇ Ｒｅｓｉｓｔ Ｐｒｏｆｉｌｅｓ”を有する同時係属中の米国特許出願Ｓｅｒｉａｌ Ｎｏ．０８／６６０，８７０、Ｄｏｃｋｅｔ Ｎｏ． ＳＭＴ １６６に開示されている。両出願ともに、本出願と同じ譲受人に譲渡されている。
【００１７】
本発明によれば、ＩＣ誘電体の表面下の少なくとも２つの異なる中間レベルにおいて相互接続部および接続部を形成する、複数のフォトレジストマスクを位置合わせする必要なしに行うことが可能なダマシン法が提供される。
【００１８】
複数のレベルを有する一つのレジストプロフィールを使用することにより、デュアルダマシン法の工程数および複雑さを減少させることができる。
【００１９】
マルチレベルレジストプロフィールを使用することにより、従来の単一レベルレジストプロフィールエッチングプロセスで達成可能な相互接続部幅および要素解像度を達成することができる。
【００２０】
従って、表面および複数のレベルを有する集積回路材料を含む集積回路ウエハにおいて、表面から集積回路材料内の複数の中間レベルに達する電気的な接続部を形成するための方法が提供される。該方法は、複数の所定の厚さを有し、所定の表面領域を露出させるための開口部が貫通しているレジストプロフィールを前記表面上に形成するステップを有している。また、該方法は、レジストプロフィールの開口部下に位置する集積回路材料を除去するステップと、レジストプロフィールの所定部分を除去することによって所定の表面領域を露出させる開口部を形成するステップとを有している。また、該方法は、開口部下に位置する集積回路材料を除去することによって上部に位置するレジストプロフィールの形状をほぼ再生するステップを有している。
【００２１】
また、シリコン層上に設けられかつ中間レベルおよび表面を有する酸化物層を含む集積回路中間レベル誘電体上に、フォトレジストパターンを転写する方法が提供される。該方法は、前記表面上に、第２の厚さが第１の厚さよりも大きいような２つの厚さを有しており、所定の表面領域を露出させるための開口部が貫通しており、酸化物とは異なるエッチング選択性を有する、フォトレジストパターンを形成するステップを有している。該方法はまた、表面領域をＣ２Ｆ６でエッチングすることにより、酸化物内にビアホールを形成し始める工程を有している。該方法はまた、フォトレジストを１０℃〜−１０℃の温度でエッチングすることによって、フォトレジストにわたって第１の厚さより厚く第２の厚さより薄い層を除去し、フォトレジストのエッチングの結果として所定の表面領域を露出させるステップを有している。該方法はまた、表面領域をＣ３Ｆ８でエッチングすることにより、酸化物内に、前記表面から酸化物内の所定の中間レベルに達する溝を形成し、前記ステップで形成が開始されたビアホールを更にエッチングすることにより、シリコン層に至る貫通孔を酸化物に形成するステップを有しており、その結果フォトレジストが選択的にエッチングされることにより、酸化物中にマルチレベルパターンが形成される。
【００２２】
本発明による方法は、表面を有する複数のレベルの集積回路材料を含む集積回路ウエハにおいて、表面から該集積回路材料内の複数の中間レベルに達する電気的な接続部を形成するための方法であって、
ａ）複数の所定の厚さを有しており所定の表面領域を露出させるための開口部が貫通しているレジストプロフィールを、該表面上に形成するステップと、
ｂ）該ステップａ）において該レジストプロフィール中に形成された該開口部下の集積回路材料を除去するステップと、
ｃ）該レジストプロフィールの所定部分を除去することによって、所定の表面領域を露出させる開口部を形成するステップと、
ｄ）該ステップｃ）において形成された該開口部下の集積回路材料を除去することによって、上に設けられた該レジストプロフィールの形状をほぼ再生するステップと、
を有する方法であり、そのことにより上記目的が達成される。
【００２３】
前記ステップａ）において形成される前記レジストプロフィールは第１の厚さおよび第２の厚さを有しており、該第２の厚さは該第１の厚さより大きく、前記ステップｂ）および前記ステップｄ）は、集積回路材料を２つの中間レベルまで除去することを含み、第１の中間レベルは前記ステップａ）で形成された前記開口部の下に位置し、第２の中間レベルは前記ステップｃ）で形成された開口部の下に位置しており、該第２の中間レベルの方が該第１の中間レベルよりも前記表面に近くてもよい。
【００２４】
前記ステップｂ）は、前記ステップａ）で形成された前記開口部下の集積回路材料を、所定の中間レベルまで除去することを含んでおり、前記ステップｄ）は、前記ステップｃ）で形成された前記開口部下の集積回路材料を前記第２の中間レベルまで除去すること、および該ステップａ）において形成された前記開口部下の集積回路材料を該ステップｂ）における所定の中間レベルから前記第１の中間レベルまで更に除去することを含んでいてもよい。
【００２５】
前記ウエハが前記集積回路材料中、２つの中間レベルにおいて接続領域を有し、前記ステップｂ）および前記ステップｄ）が集積回路材料を３つの中間レベルまで除去することを含んでいてもよい。
【００２６】
前記ステップｂ）は、集積回路材料を除去して第２の中間レベルに位置する第２の接続領域に達する相互接続部を形成することを含み、前記ステップｄ）は、該ステップｂ）で除去された集積回路材料から更に集積回路材料を除去し、第１の中間レベルに位置する第１の接続領域に達する相互接続部を形成することを含み、該ステップｄ）は、集積回路材料を除去して、前記ステップｃ）において形成された開口部の下に溝を形成することを含んでいてもよい。
【００２７】
前記ステップｄ）に続いて、
ｅ）前記表面上に残存するレジストプロフィールを除去するステップと、
ｆ）前記ステップｂ）および該ステップｄ）において集積回路材料が除去された前記ウエハ中の部分に導電性材料を堆積することによって、該表面から前記第１および第２の接続領域に達する電気接続相互接続部を形成し、該ステップｄ）において形成された前記溝の中に導電性材料を堆積することによって、前記第３の中間レベルと前記表面との間に配線を形成するステップと、
ｇ）該埋められた導電性接続部を含む前記表面を磨くことによって、所定の平らさを有する平滑な表面を形成し、前記ウエハ中の複数のレベルから前記表面までの電気的接続を行うステップと、
を更に含んでいてもよい。
【００２８】
ポリマー副生成物の生成を最小にするように選択されたエッチャントを用いて前記ステップｂ）のエッチングを行ってもよい。
【００２９】
前記接続部に用いられる前記導電性材料は、ＣＶＤ銅およびタングステンからなる群より選択され、
前記集積回路材料は、二酸化シリコン、ＴＥＯＳ酸化物、酸化シラン、ＢＮ、および窒化物からなる群より選択されてもよい。
【００３０】
前記ステップａ）において前記レジストプロフィール中に形成される前記開口部の幅は５μｍ未満であり、前記ステップｂ）および前記ステップｄ）は５μｍ未満の幅を有する相互接続部を形成することを含んでいてもよい。
【００３１】
前記ステップｃ）のエッチングを異方性プラズマエッチングによって行ってもよい。
【００３２】
前記異方性プラズマエッチングは酸素が用いられてもよい。
【００３３】
前記ステップｂ）のエッチングは、前記誘電体材料をその下に位置する前記ウエハ材料に対して選択的にエッチングするガスを用いて行ってもよい。
【００３４】
前記ステップａ）の前に、所定の厚さを有しており犠牲的に使用されるバッファ層を、前記表面上に形成する新しい工程が含み、該バッファ層は前記レジストプロフィールおよび前記集積回路材料とは異なる除去選択性を有することによって、該レジストプロフィールおよびバッファ層で該集積回路材料の除去を制御してもよい。
【００３５】
前記ウエハが２つの中間レベルにおいて接続領域を有し、前記集積回路材料が前記ステップｂ）において３つの中間レベルまで除去されてもよい。
【００３６】
前記ステップｂ）は、前記ステップａ）で前記レジストプロフィールに形成された前記開口部の下の前記バッファ層を除去して所定の表面領域を露出させ、該表面領域を除去することによって所定の中間レベルに達する相互接続部を形成することを含み、前記ステップｃ）は、該バッファ層の所定領域を露出させることを含み、前記ステップｄ）は、該ステップｃ）で該レジストプロフィールに形成された前記開口部の下の所定のバッファ層領域を除去することを含み、該ステップｄ）は、該ステップａ）において形成された該開口部下の領域から集積回路材料を更に除去することによって、第１の中間レベルに位置する第１の接続領域および第２の中間レベルに位置する第２の接続領域に達する相互接続部を形成することを更に含み、該ステップｄ）は更に、該ステップｃ）において形成された該開口部下の集積回路材料を除去することによって、前記表面から第３の中間レベルに達する溝を形成することを含でいてもよい。
【００３７】
前記除去される集積回路材料は、二酸化シリコン、ＴＥＯＳ酸化物、酸化シラン、ＢＮ、および窒化物からなる群より選択され、前記犠牲的に使用されるバッファ層は、隣接する集積回路材料と異なる除去選択性を有するシリコン、金属、半導体、および誘電体からなる群より選択されてもよい。
【００３８】
前記ウエハは前記集積回路中の３つ以上の中間レベルに位置する接続領域を有しており、前記ステップｂ）および前記ステップｄ）は、集積回路材料を４つ以上の中間レベルまで除去することを含でいてもよい。
【００３９】
また、本発明による方法は、表面を有する集積回路材料を含む集積回路中間レベル誘電体において、該集積回路材料をエッチングするための方法であって、
ａ）複数の所定の厚さを有しており所定の表面領域を露出させるための開口部が貫通しているフォトレジストパターンを、該表面上に形成するステップと、
ｂ）該露出した表面領域をエッチングするステップと、
ｃ）該フォトレジストの一部を除去することによって、所定の表面領域を露出させる開口部を形成する一方で、該フォトレジストの一部を該表面上に残すステップと、
ｄ）ステップｂ）を繰り返すことによって、ステップｃ）で露出した該表面をエッチングし、ステップｂ）で初期エッチングされた該集積回路材料を更にエッチングすることによって、該フォトレジストパターンの形状をほぼ再生するように該集積回路材料をエッチングするステップと、
を有する方法であり、そのことにより上記目的が達成される。
【００４０】
前記ステップｃ）およびステップｄ）が複数回繰り返されることにより、前記集積回路材料が前記表面から複数のレベルまでエッチングされてもよい。
【００４１】
前記フォトレジストパターンは、第２の厚さが第１の厚さよりも大きいような２つの厚さを有しており、前記ステップｃ）は、該第１のフォトレジストパターン厚さより大きい所定の厚さを有する層をエッチングすることにより、前記所定の表面領域を露出させることを含んでいてもよい。
ポリマー副生成物の生成を最小にするように選択されたエッチャントを用いて前記ステップｂ）のエッチングを行ってもよい。
【００４２】
前記フォトレジストは前記ステップｃ）において異方性プラズマエッチングによってエッチングされてもよい。
【００４３】
前記異方性プラズマエッチングは酸素が用いられてもよい。
【００４４】
前記ステップａ）において前記レジストプロフィール中に形成される前記開口部の幅は５μｍ未満であり、前記ステップｂ）および前記ステップｄ）は５μｍ未満の幅を有する相互接続部を形成することを含んでいてもよい。
【００４５】
前記ステップｂ）のエッチングを、前記誘電体材料をその下に位置する前記ウエハ材料に対して選択性にエッチングするガスを用いて行ってもよい。
【００４６】
前記表面から前記集積回路材料中の領域に達する電気的接続部が形成され、ステップｄ）の後に、
ｅ）該ステップｄ）の後に残存するフォトレジストを、前記表面から完全に除去するように剥離するステップと、
ｆ）前記ステップｂ）および該ステップｄ）において該集積回路材料が除去された部分に、導電性材料を堆積するステップと、
を更に含んでいてもよい。
【００４７】
また、本発明による方法は、シリコン層上に設けられかつ中間レベルおよび表面を有する酸化物層を含む集積回路中間レベル誘電体上に、フォトレジストパターンを転写する方法であって、
ａ）該表面上に、第２の厚さが第１の厚さよりも大きいような２つの厚さを有しており、所定の表面領域を露出させるための開口部が貫通しており、酸化物とは異なるエッチング選択性を有するフォトレジストパターンを、形成するステップと、
ｂ）ステップａ）で露出した表面領域をＣ２Ｆ６でエッチングすることにより、該酸化物内にビアホールを形成し始めるステップと、
ｃ）フォトレジストを１０℃〜−１０℃の温度でエッチングすることによって、該第１の厚さより厚く該第２の厚さより薄い層を該フォトレジストにわたって除去し、該フォトレジストのエッチングの結果として所定の表面領域を露出させるステップと、
ｄ）ステップｃ）で露出した該表面領域をＣ３Ｆ８でエッチングすることにより、該酸化物内に、該表面から該酸化物内の所定の中間レベルに達する溝を形成し、前記ステップｂ）で形成が開始された該ビアホールを更にエッチングすることにより、該シリコン層に至る貫通孔を該酸化物に形成し、その結果該フォトレジストが選択的にエッチングされて該酸化物中にマルチレベルパターンが形成されるステップと、
を有する方法であり、そのことにより上記目的が達成される。
【００４８】
【発明の実施の形態】
以下に、本発明を図面を参照しながら実施例に基づき説明する。図７〜図１１は、２レベルのフォトレジストパターンをＩＣ中間レベル誘電体中に転写するプロセスを説明する図である。このプロセスを１回のレジストプロセス工程で行うことにより、図１〜図６を用いて説明した従来技術の２レジスト工程プロセスに対して様々な効果が得られる。例えば、銅ＣＶＤ工程１回分と、ＣＭＰ工程１回分を節約することができる。上述のように、１つのマスクのみを使用し、位置合わせの必要がないことにより、歩留まりが向上し、より均一な製品を得ることが可能になる。
【００４９】
図７は、第１の中間レベルにおいて接続領域３４を有しており、その上部に２レベルのレジストプロフィール３６を設けたＩＣ誘電体３２を示す部分断面図である。レジストプロフィール３６は、２つの厚さを有しており、第２の厚さ３８は第１の厚さ４０よりも大きい。レジストプロフィール３６にはまた開口部４２が貫通しており、表面領域４４が露出している。
【００５０】
図８は、図７のＩＣ誘電体３２において、表面４４からＩＣ誘電体３２内の第１の中間レベルにおける接続領域３４まで延びる相互接続部４６を形成した状態を示す、部分断面図である。または、表面４４から、表面４４と接続領域３４との間の所定の中間レベルまで、部分的エッチングを行ってもよい。
【００５１】
図９は、図８のＩＣ誘電体３２において、フォトレジスト３６の一層を除去して所定の表面領域４８を露出させた状態を示す、部分断面図である。単一レベルのレジストプロフィールを用いた従来のＩＣプロセスにおいては、フォトレジスト３６は典型的には、図８に示すエッチング工程の後に灰化される（ａｓｈ）か完全に除去される。本発明の方法においては、フォトレジストプロフィール３６は部分的に除去されることにより第２の表面領域４８を露出させ、かつ部分的に残されることにより誘電体３２の表面５０を保護する。レジストプロフィール３６を完全に除去することなく、レジストプロフィール３６にわたって所定の厚さの層をエッチングできる点は、本発明の１つの新規な特徴である。
【００５２】
図１０は、図９のＩＣ誘電体３２において、露出した表面領域４８からＩＣ誘電体３２中の第２の中間レベル状態５２まで延びる開口部を形成した状態を示す、部分断面図である。
【００５３】
図１１は、図１０のＩＣ誘電体３２において、誘電体３２の集積回路材料が除去された領域に導電性材料５４を形成することによって、ＩＣ誘電体３２中の２つの中間レベル（３４および５２）において接続部を形成した状態を示す、部分断面図である。
【００５４】
図１２〜図１７は、本発明による、中間レベル誘電体内に、３つの中間レベルのそれぞれに達する接続部を形成するためのプロセスを説明する図である。図１２は、２つの中間レベルにおいて接続領域６２および６４を有し、上部に２レベルのレジストプロフィール６６を設けたＩＣ誘電体６０を示す部分断面図である。レジストプロフィール６６は、表面領域７０を露出させるための開口部６８を有している。
【００５５】
図１３は、図１２のＩＣ誘電体６０において、相互接続部７２および７４が形成された状態を示す、部分断面図である。相互接続部７２は、表面領域７０と所定の中間レベルとの間に延びるように形成されている。相互接続部７４は、表面領域７０と第２の中間レベルに位置する第２の接続領域６４との間に延びるように形成されている。または、相互接続部７２および７４は両方とも表面７０と第２の接続領域６４との間にある所定の中間レベルに達するように形成されていてもよい。
【００５６】
図１４は、図１３のＩＣ誘電体６０において、フォトレジスト６６の一層が除去されて表面領域７６が露出した状態を示す、部分断面図である。レジスト６６の一部が誘電体６０上に残されることによって、誘電体６０を後のエッチングプロセスから保護している。
【００５７】
図１５は、図１４のＩＣ誘電体６０において、露出した表面７６から第３の中間レベル７８まで延びる溝が形成され、相互接続部７２が第１の中間レベルに位置する第１の接続領域６２まで達した状態を示す、部分断面図である。図１６は、図１５のＩＣ誘電体６０において、フォトレジストプロフィール６６が剥離された状態を示す、部分断面図である。
【００５８】
図１７は、図１６のＩＣ誘電体６０において、誘電体６０中の誘電体材料が除去された領域に導電性材料８０が堆積され、表面から第１、第２および第３の中間レベルに達する電気的接続部が得られた状態を示す、部分断面図である。図１７は、第１の接続領域６２が相互接続部７２に電気的に接続されており、相互接続部７２が溝あるいは配線８２に電気的に接続されていることを示している。溝８２は相互接続部７４に電気的に接続されており、相互接続部７４は第２の接続領域６４に電気的に接続されている。または、配線８２は相互接続部７２および７４の一方または両方を接続しているか、配線８２が他の図示されない配線および相互接続部に接続されていてもよい。
【００５９】
図１８〜図２３は、本発明による、誘電体表面とフォトレジストプロフィールとの間に位置するバッファ層９６を用いてデュアルダマシンプロセスを行う方法を示している。
【００６０】
図１８は、２つの異なる中間レベルにおいて２つの接続領域９２および９４を有し、その上部にバッファ層９６およびフォトレジストプロフィール９８が設けられたＩＣ誘電体９０を示す、部分断面図である。レジストプロフィール９８は、開口部１００を有していて、バッファ層１０２が露出している。
【００６１】
図１９は、図１８のＩＣ誘電体９０において、誘電体９０中の所定の中間レベルに達する相互接続部１０４および１０６が形成された状態を示す、部分断面図である。または、この第１の誘電体エッチング工程により、その下に位置している接続領域９２および９４に達する一つ以上の相互接続部１０４および１０６を完成させてもよい。図２０は、図１９のＩＣ誘電体９０において、フォトレジスト９８の一層が除去されてバッファ層表面領域１０８が露出した状態を示す、部分断面図である。
【００６２】
図２１は、図２０のＩＣ誘電体９０において、露出したバッファ層表面領域１０８が除去され、第３の中間レベル１１０に達する溝が形成され、接続領域９２および９４にそれぞれ達する相互接続部１０４および１０６が形成された状態を示す、部分断面図である。図２２は、図２１のＩＣ誘電体９０において、残存しているフォトレジスト９８およびバッファ層９６が剥離された状態を示す、部分断面図である。
【００６３】
図２３は、図２２のＩＣ誘電体９０において、誘電体９０中の誘電体材料が除去された領域に導電性物質１１２が堆積され、第１および第２の接続領域９２および９４にそれぞれ達する電気的相互接続部１０４および１０６、ならびに相互接続部１０４と相互接続部１０６とを接続する配線１１４が形成された状態を示す、部分断面図である。このようにして、第１の接続領域９２および第２の接続領域９４は、電気的にインタフェースされる。または、配線１１４は相互接続部１０４および１０６の一方または両方を接続しているか、配線１１４が他の図示されない配線および相互接続部に接続されていてもよい。
【００６４】
図２４は、本発明の方法における各工程を示すフローチャートである。ステップ１２０は、表面を有する集積回路材料を含む集積回路中間レベル誘電体を用意する工程である。ステップ１２２は、前記表面上に、複数の厚さを有しており、所定の表面領域を露出させるための開口部が貫通しているフォトレジストパターンを形成する工程である。ステップ１２４は、露出した表面領域をエッチングする工程である。ステップ１２６は、フォトレジストパターンの一部をエッチングすることにより、所定の表面領域を露出させるための開口部を形成し、フォトレジストパターンの一部を表面上に残す工程である。ステップ１２８は、ステップ１２４を繰り返すことにより、ステップ１２６で露出した表面をエッチングし、ステップ１２４で初期エッチングされた集積回路材料を更にエッチングする工程である。ステップ１３０は、フォトレジストパターンの形状をほぼ再生するようにエッチングされた集積回路材料を有する集積回路誘電体を生産する工程である。
【００６５】
ステップ１２６およびステップ１２８は複数回繰り返されることにより、集積回路材料が表面から複数のレベルまでエッチングされることは、本発明の一特徴である。好適な実施態様において、フォトレジストパターンは、第２の厚さが第１の厚さよりも大きいような２つの厚さを有しており、ステップ１２６は、第１のフォトレジストパターン厚さより大きい所定の厚さを有する層をエッチングすることにより所定の表面領域を露出させることを含んでいる。
【００６６】
副生成物ポリマーの生成を最小にするように選択されたエッチャントを用いてステップ１２４のエッチング工程が行われることは、本発明の別の特徴である。Ｃ２Ｆ６をそのようなエッチャントとして使用することは本発明に適している。Ｃ２Ｆ６は、下に位置する誘電体材料がエッチングされる際に、残存するフォトレジストプロフィール上にポリマーが形成されることを防ぐ。もし厚いポリマーの堆積物がフォトレジストプロフィール上に発生するとステップ１２６におけるフォトレジストのエッチングが阻害される。ステップ１２６を行った後に意図しないフォトレジストが残存していると、ポリマーによってレジストの実効形状および厚さが変化するため、ステップ１２８における集積回路材料のエッチングが不正確になる。好適な実施態様において、フォトレジストはステップ１２６において１５℃より低い温度でエッチングされる。多くのアプリケーションにおいて、フォトレジストは１０℃〜−１０℃の温度でエッチングされ、典型的には−５℃の温度が用いられる。ステップ１２６においてフォトレジストが部分的にのみ除去されることは、本発明の１つの新規な特徴である。ステップ１２８でエッチングされる表面領域を露出させるためにフォトレジストの一部をエッチングする一方で、ステップ１２８のエッチングから表面を保護するためにフォトレジストパターンの一部を表面上に残す。従来技術のプロセスにおいては、フォトレジストは典型的には剥離または灰化されることで表面から完全に除去される。フォトレジストの灰化プロセスは、典型的には高温で行われる。本発明による制御されたフォトレジストエッチングでは、温度は低く保たれることによりエッチングの制御が容易になる。本発明の別の特徴は、ステップ１２６のエッチングを異方性プラズマエッチング、典型的には酸素による異方性プラズマエッチングによって行う点である。従来技術においては酸素プラズマによってレジストが剥離していたが、本発明に開示する低温および露出の時間的制御により、酸素プラズマによるレジストの除去を制御することができる。
【００６７】
本発明の好適な実施態様において、ステップ１２８のエッチングは、誘電体とその下に位置するウエハ材料との間で選択性を有するガスを用いて行われる。Ｃ３Ｆ８はそのようなステップを行うために使用されるエッチャントである。Ｃ３Ｆ８は、Ｃ２Ｆ６のようなガスに較べ、より多くのポリマーをフォトレジストプロフィール上に生成するが、フォトレジストは後のステップにおいて完全に灰化されるため、ポリマーが蓄積しても大きな問題にならない。Ｃ３Ｆ８は、酸化物とシリコンとの間に２０：１のエッチング選択性を有する点で優れている。Ｃ２Ｆ６の酸化物とシリコンとの間の選択性は、４：１でしかない。誘電体が、シリコン層の上に設けられた酸化物集積回路材料から形成されている場合、Ｃ３Ｆ８を用いてステップ１２８で形成される相互接続部は、下に位置するシリコン層でストップする。Ｃ３Ｆ８を用いて酸化物を通して下のシリコン層に至るエッチングを行うことにより、エッチング時間の心配が減少し、誘電体の下に位置する基板を保護することができる。
【００６８】
表面から集積回路材料中の所定の領域に延びる電気的接続部が形成されている発明の好適な実施態様において、本発明の方法は、ステップ１２８に続いて、ステップ１２８の後に残存するフォトレジストを剥離して表面から完全に除去する工程と、ステップ１２４およびステップ１２８において集積回路材料が除去された場所に導電性材料を堆積する工程とを更に含む。残存フォトレジストは従来の剥離プロセスを用いて灰化することができ、典型的にはＣＶＤ銅が導電材料として誘電体に堆積される。
【００６９】
図２５は、本発明の別の特徴による各工程を説明するフローチャートである。ステップ１４０は、表面および複数のレベルを有する集積回路材料を含む集積回路ウエハを用意する工程である。ステップ１４２は、前記表面上に、複数の所定の厚さを有しており、所定の表面領域を露出させるための開口部が貫通しているレジストプロフィールを形成する工程である。ステップ１４４は、ステップ１４２で形成したレジストプロフィールの開口部下に位置する集積回路材料を除去する工程である。ステップ１４６は、レジストプロフィールの所定部分を除去することにより、所定の表面領域を露出させる開口部を形成する工程である。ステップ１４８は、ステップ１４６で形成した開口部下に位置する集積回路材料を除去する工程である。ステップ１５０は、本方法によって得られる生産物であり、上に位置するレジストプロフィールの形状をほぼ再生するように除去された集積回路材料を有する集積回路ウエハである。
【００７０】
発明の好適な実施態様において、ステップ１４２で形成されるレジストプロフィールは第１の厚さおよび第２の厚さを有しており、第２の厚さは第１の厚さより大きい。ステップ１４４および１４８は、集積回路材料を２つの中間レベルまで除去することを含む。ここで、第１の中間レベルはステップ１４２で形成された開口部の下に位置し、第２の中間レベルはステップ１４６で形成された開口部の下に位置しており、第２の中間レベルの方が第１の中間レベルよりも表面に近い。
【００７１】
発明の好適な実施態様において、ステップ１４４は、ステップ１４２で形成された開口部下の集積回路材料を、所定の中間レベルまで除去することを含んでいる。また、ステップ１４８は、ステップ１４６で形成された開口部下の集積回路材料を、第２の中間レベルまで除去することおよび、ステップ１４２で形成された開口部下の集積回路材料を、ステップ１４４における所定の中間レベルから第１の中間レベルまで更に除去することを含んでいる。
【００７２】
ウエハが集積回路材料中、２つの中間レベルにおいて接続領域を有し、ステップ１４４および１４８が集積回路材料を３つの中間レベルまで除去することを含むことは、本発明の一特徴である。ステップ１４４は、集積回路材料を除去して第２の中間レベルに位置する第２の接続領域に達する相互接続部を形成することを含み、ステップ１４８は、ステップ１４４で除去された集積回路材料から更に集積回路材料を除去し、第１の中間レベルに位置する第１の接続領域に達する相互接続部を形成することを含み、ステップ１４８は、集積回路材料を除去して、ステップ１４６において形成された開口部の下に溝を形成することを更に含む。
【００７３】
本発明の一特徴は、集積回路中の３つ以上の中間レベルに位置する接続領域を有するウエハにおいても、ステップ１４４および１４８において同じ方法を用いて集積回路材料を４つ以上の中間レベルまで除去し得ることである。図１２〜図１７で説明した方法と同様な方法で、レジストパターンを誘電体表面上に形成し、第１の誘電体エッチングを行う。３つ以上の開口がレジストに設けられた開口部を通して形成される。相互接続部のうちいくつかは誘電体中の接続領域に達してもよい。または、この工程では全ての相互接続部を形成し始めるだけとし、次の誘電体エッチング工程において相互接続部を完成させてもよい。次に、レジストエッチングを行って誘電体表面に達する開口部をレジストに設ける。次の工程である第２の誘電体エッチングによって、新しく露出した表面領域をエッチングすることによって溝を形成する。この溝は、第１のエッチング工程で形成を始めたビアホールの全てまたはいくつかの上にわたっていることが多い。第２のエッチング工程において相互接続部が完成される。使用されるエッチャントは、接続領域に用いられる材料に対して誘電体材料を選択的にエッチングするため、誘電体表面に近い接続領域は、その上に位置する相互接続部がそれ以上続いて形成されることをストップする役割を果たす。エッチングは、すべての相互接続部が接続領域に達するまで続けられる。
【００７４】
本発明の好適な実施態様は、ステップ１４８に続いて、表面上に残存したレジストプロフィールを除去し、集積回路材料が除去されたウエハ中の部分に導電性材料を堆積することによってステップ１４４および１４８において表面から第１および第２の接続領域に達する電気接続相互接続部を形成し、またステップ１４８において形成された溝の中に導電性材料を堆積することによって、第３の中間レベルと表面との間に配線を形成するための更なる工程を含む。この方法は更に、埋められた導電性接続部を含む表面を磨くことによって、所定の平らさを有する平滑な表面を形成し、表面からウエハ中の複数のレベルまでの電気的接続を行う工程を含む。表面は次に、典型的には周知のＣＭＰプロセスによって仕上げられる。
【００７５】
発明の好適な実施態様において、接続部に用いられる導電性材料は、ＣＶＤ銅およびタングステンからなる群より選択され、集積回路材料は、二酸化シリコン、テトラエチルオルトシリケート（ＴＥＯＳ）、酸化シラン、窒化ホウ素（ＢＮ）、および窒化物からなる群より選択される。更に、ステップ１４２においてレジストプロフィール中に形成される開口部の幅は５μｍ未満であり、ステップ１４４および１４８は５μｍ未満の幅を有する相互接続部を形成することを含んでいることは、本発明の一特徴である。フォトレジストパターンにおける要素の解像度を向上させるために位相シフトレチクルを用いた場合の従来技術のプロセスにおける、要素寸法の現在の水準は、約０．２５μｍである。同じ相シフトによる解像度改善法が、前述の係属出願Ｓｅｒｉａｌ Ｎｏ． ０８／６６０，８７０、Ｄｏｃｋｅｔ Ｎｏ． ＳＭＴ １６６およびＳｅｒｉａｌ Ｎｏ．０８／６６５，０１３、Ｄｏｃｋｅｔ Ｎｏ． ＳＭＴ ２３４に記載されたマルチレベルレチクルおよびフォトレジストパターンの設計において導入されている。本発明の方法による相互接続部の解像度は、レジストパターンに固有の解像度によってのみ制限されるため、フォトレジストマスク解像度が向上するにつれ、従来プロセスのそれに追随することができる。
【００７６】
本発明の一変形例において、ステップ１４２の前に、所定の厚さを有しており犠牲的に使用されるバッファ層を、表面上に形成する新しい工程が含まれる。このバッファ層はレジストプロフィールおよび集積回路材料とは異なる除去選択性を有することによって、レジストプロフィールおよびバッファ層で集積回路材料の除去を制御することができる。本発明のこの変形例の一特徴は、ウエハが２つの中間レベルにおいて接続領域を有し、集積回路材料が３つの中間レベルまで除去されることである。
【００７７】
好適な実施態様において、ウエハは２つの中間レベルにおいて２つの接続領域を有しており、集積回路材料はステップ１４４において３つの中間レベルまで除去される。ステップ１４４は、ステップ１４２でレジストプロフィールに形成された開口部の下のバッファ層を除去して所定の表面領域を露出させ、表面領域を除去することによって所定の中間レベルに達する相互接続部を形成することを含む。また、ステップ１４６は、バッファ層の所定領域を露出させることを含み、ステップ１４８は、ステップ１４６でレジストプロフィールに形成された開口部の下の所定のバッファ層領域を除去することを含む。また、ステップ１４８は、ステップ１４２において形成された開口部の下の領域から集積回路材料を更に除去することによって、第１の中間レベルに位置する第１の接続領域および第２の中間レベルに位置する第２の接続領域に達する相互接続部を形成することを含み、ステップ１４８は、ステップ１４６において形成された開口部の下の集積回路材料を除去することによって、表面から第３の中間レベルに達する溝を形成することを更に含む。
【００７８】
本発明の一特徴は、犠牲的に使用されるバッファ層が、隣接する集積回路材料とは異なる除去選択性を有するシリコン、金属、半導体および誘電体からなる群より選択されることである。バッファ層は、その下に位置する誘電体を、フォトレジストが形成される以前またはフォトレジストが除去された以後に行われる処理工程から保護しなければならないときに使用される。バッファ層はまた、誘電体のＩＣ材料中へのエッチングの制御性を高めるために任意のプロセスに使用されてもよい。
【００７９】
図２６は、本発明の方法の工程を説明するより詳細なフローチャートである。ステップ１６０は、複数の中間レベルおよび表面を有する酸化物層を含む、集積回路中間レベル誘電体を用意する工程である。ステップ１６２は、前記表面上に、第２の厚さが第１の厚さよりも大きいような２つの厚さを有しており、所定の表面領域を露出させるための開口部が貫通しており、前記酸化物とは異なるエッチング選択性を有するフォトレジストパターンを形成する工程である。ステップ１６４は、ステップ１６２で露出した表面領域をＣ２Ｆ６でエッチングすることにより、酸化物内にビアホールを形成し始める工程である。ステップ１６６は、フォトレジストを１０℃〜−１０℃の温度でエッチングすることによって、第１の厚さより厚く第２の厚さより薄い層をフォトレジストにわたって除去し、フォトレジストのエッチングの結果として所定の表面領域を露出させる工程である。
【００８０】
ステップ１６８は、ステップ１６６で露出した表面領域をＣ３Ｆ８でエッチングすることにより、酸化物内に、表面から酸化物内の所定の中間レベルに達する溝を形成し、ステップ１６４で形成開始したビアホールを更にエッチングすることにより、シリコン層に至る貫通孔を酸化物に形成する工程である。ステップ１７０は、本方法によって得られる生産物であり、酸化物を除去することによりマルチレベルパターンを酸化物中に転写した集積回路中間レベル誘電体である。
【００８１】
以下に、Ｃｅｎｔｕｒａ ５３００高密度プラズマ（ＨＤＰ）エッチングチャンバを用いた２レベルダマシンエッチングプロセスを詳細に説明する。プロセスの各工程のためのチャンバ条件を表１にまとめる。
【００８２】
チャンバは、６工程の全てに共通する条件をいくつか有している。ウエハ温度を調節するための裏面冷却ヘリウムは、１６Ｔｏｒｒの圧力に設定される。チャンバのルーフ温度は２６０℃に維持され、壁面温度は２００℃に維持される。基板を保持するチャックは、−５℃の温度に維持される。
【００８３】
【表１】
ステップ１において、ビアエッチングは、２０立方センチメートル毎秒（標準状態）（ｓｃｃｍ）のフローレートでＣ２Ｆ６を用いて行われる。プラズマは、１３．５６メガヘルツ（ＭＨｚ）の高周波（ＲＦ）出力約２８００ワット（Ｗ）およびチャック上のバイアス８００Ｗで生成される。スロットル弁は３０％に固定され、圧力を約３．５ミリＴｏｒｒ（ｍＴ）に設定している。プロセスは、約６５秒間続けられる。ステップ１の間、図８において説明したように、フォトレジストの開口部を通して誘電体表面がエッチングされる。
【００８５】
ステップ２は、ステップ１のビアエッチングからステップ３の第１レジストエッチングへの移行のバイアス遅延である。エッチングガスとして、酸素を９０ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは約２８００Ｗであり、バイアスは８００Ｗである。スロットル弁は１００％に設定され、約２ｍＴの圧力で３秒間放電を行う。
【００８６】
ステップ３の第１のレジストエッチングにおいて、酸素を１００ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは約２５００Ｗであり、バイアスは１３０Ｗである。スロットル弁は２０％に設定され、約１２ｍＴの圧力で１５秒間放電を行う。ステップ３において、誘電体を覆うレジストを部分的に除去して図９に示すように誘電体表面を露出させる。
【００８７】
ステップ４の配線エッチングは、Ｃ３Ｆ８を２０ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは約２８００Ｗであり、バイアスは８００Ｗである。スロットル弁は３０％に固定され、約４．５ｍＴの圧力で４０秒間放電を行う。ステップ４において、図１０に示すように、ステップ３で露出した誘電体表面を誘電体中の第２の中間レベルまでエッチングする。
【００８８】
ステップ５は、ステップ４の配線エッチングからステップ６のレジスト剥離への移行のバイアス遅延である。エッチングガスとして、酸素を９０ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは約２８００Ｗであり、バイアスは８００Ｗである。スロットル弁は１００％に設定され、約２ｍＴの圧力で３秒間放電を行う。
【００８９】
ステップ６のレジスト剥離において、酸素を１００ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは約２５００Ｗであり、バイアスは１３０Ｗである。スロットル弁は２０％に設定され、約１２ｍＴの圧力で３０秒間放電を行う。ステップ６において、誘電体を覆うレジストを完全に除去して、図１１に示すように相互接続部および配線をＣＶＤ銅で埋める準備を行う。
【００９０】
本発明の方法は、銅またはその他の金属または金属化合物で形成され、誘電体中の複数の層に達する相互接続部および溝状の接続部を、ダマシンプロセスを用いて形成する際において有用である。本発明の方法を２レベルのフォトレジストパターンについて詳細に説明したが、本方法は３つ以上の厚さを有するフォトレジストを使用して誘電体中の３つ以上の中間レベルに達する接続部を形成することにも適用できる。２レベルのレジストプロフィール法におけるのと同様に、単一のレジストプロフィールを用いて集積回路材料中の複数のレベルにアクセスすることが可能である。表面には、フォトレジスト中の開口部を介した第１のエッチングプロセス処理が施される。次にフォトレジストを部分的に除去して集積回路材料の別の表面領域を露出させる。新しく露出した表面領域を、例えばＣ２Ｆ６を用いてエッチングすることにより、ポリマーの生成を防ぐ。また、第２のＩＣ材料エッチングにおいて第１の相互接続部を更にエッチングする。第２のＩＣ材料エッチングに続いて、フォトレジストプロフィールをエッチングして表面領域を露出させ、少なくともフォトレジストを部分的に残して表面の他の領域を保護する。新しく露出した表面領域を次にエッチングする。第１のエッチング中に形成された相互接続部でその下に位置する接続部に達していないものは、この工程においてエッチングされて完成する。
【００９１】
本発明の範囲に属する他の改変および変形例もまた当業者には明らかであろう。
【００９２】
【発明の効果】
本発明によれば、ＩＣ誘電体の表面下の少なくとも２つの異なる中間レベルにおいて相互接続部および接続部を形成するために複数のレベルを有する１つのレジストプロフィールを使用することによって、従来のデュアルダマシン法において必要であった複数のフォトレジストマスクの位置合わせが不要になる。この結果、従来のデュアルダマシン法と比較して工程数および複雑さを減少させることが出来、歩留まりが向上し、より均一な製品を得ることが可能になる。また、従来の単一レベルレジストプロフィールエッチングプロセスで達成可能な相互接続部幅および要素解像度を達成することも出来る。
【図面の簡単な説明】
【図１】図１は、従来技術による、第１のフォトレジストプロフィールを上に設けたＩＣ中間レベル誘電体の部分断面図である。
【図２】図２は、図１の従来技術によるＩＣ誘電体の、表面から誘電体中の第１の中間レベルに位置する接触領域に達する相互接続部が形成された状態を示す、部分断面図である。
【図３】図３は、図２の従来技術によるＩＣ誘電体の、第２のフォトレジストプロフィールが上に設けられた状態を示す、部分断面図である。
【図４】図４は、図３の従来技術によるＩＣ誘電体の、第２の中間レベルに達する開口部が誘電体中に設けられた状態を示す、部分断面図である。
【図５】図５は、図４の従来技術によるＩＣ誘電体の、上に設けられたレジストプロフィールを剥離した状態を示す部分断面図である。
【図６】図６は、図５の従来技術によるＩＣ誘電体の、表面をＩＣ基板中の２つの中間レベルに接続するために導電性材料によって埋められた状態を示す、部分断面図である。
【図７】図７は、第１の中間レベルにおいて接続領域を有しており、その上に２レベルのフォトレジストプロフィールを設けたＩＣ中間レベル誘電体を示す部分断面図である。
【図８】図８は、図７のＩＣ誘電体において、表面からＩＣ誘電体内の第１の中間レベルに位置する接続領域まで延びる相互接続部を形成した状態を示す、部分断面図である。
【図９】図９は、図８のＩＣ誘電体において、フォトレジストの一層を除去して所定の表面領域を露出させた状態を示す、部分断面図である。
【図１０】図１０は、図９のＩＣ誘電体において、露出した表面領域からＩＣ誘電体中の第２の中間レベル状態まで延びる開口部を形成した状態を示す、部分断面図である。
【図１１】図１１は、図１０のＩＣ誘電体において、誘電体中の集積回路材料が除去された領域に導電性材料を形成することによって、ＩＣ誘電体中の２つの中間レベルにおいて接続部を形成した状態を示す、部分断面図である。
【図１２】図１２は、２つの中間レベルにおいて接続領域を有し、上に２レベルのレジストプロフィールを設けたＩＣ誘電体を示す部分断面図である。
【図１３】図１３は、図１２のＩＣ誘電体において相互接続部が形成された状態を示す、部分断面図である。
【図１４】図１４は、図１３のＩＣ誘電体において、フォトレジストの一層が除去されて表面領域が露出した状態を示す、部分断面図である。
【図１５】図１５は、図１４のＩＣ誘電体において、露出した表面から第３の中間レベルまで延びる溝が形成され、第１の中間レベルに位置する第１の接続領域まで達する相互接続部が完成した状態を示す、部分断面図である。
【図１６】図１６は、図１５のＩＣ誘電体においてフォトレジストプロフィールが剥離された状態を示す、部分断面図である。
【図１７】図１７は、図１６のＩＣ誘電体において、誘電体中の誘電体材料が除去された領域に導電性材料が堆積され、表面から第１、第２および第３の中間レベルに達する電気的接続部が得られた状態を示す、部分断面図である。
【図１８】図１８は、２つの異なる中間レベルにおいて２つの接続領域を有し、その上にバッファ層およびフォトレジストプロフィールが設けられたＩＣ中間レベル誘電体を示す、部分断面図である。
【図１９】図１９は、図１８のＩＣ誘電体において、誘電体中の所定の中間レベルに達する相互接続部が形成された状態を示す、部分断面図である。
【図２０】図２０は、図１９のＩＣ誘電体において、フォトレジストの一層が除去されてバッファ層表面領域が露出した状態を示す、部分断面図である。
【図２１】図２１は、図２０のＩＣ誘電体において、露出したバッファ層表面領域が除去され、所定の中間レベルに達する溝が形成され、２つの接続領域に達する相互接続部が形成された状態を示す、部分断面図である。
【図２２】図２２は、図２１のＩＣ誘電体において、残存しているフォトレジストおよびバッファ層が剥離された状態を示す、部分断面図である。
【図２３】図２３は、図２２のＩＣ誘電体において、誘電体中の誘電体材料が除去された領域に導電性物質が堆積され、第１および第２の接続領域にそれぞれ達する電気的相互接続部ならびに２つの相互接続部を接続する配線が形成された状態を示す、部分断面図である。
【図２４】図２４は、本発明の方法における各工程を示すフローチャートである。
【図２５】図２５は、本発明の別の特徴による各工程を説明するフローチャートである。
【図２６】図２６は、本発明の方法の工程を説明するより詳細なフローチャートである。
【符号の説明】
３４ 接続領域
３６ レジストプロフィール
３８ 第２の厚さ
４０ 第１の厚さ
４２ 開口部
４４ 表面領域
Claims (8)
- 表面を有するとともに２つの中間レベルにおいて接続領域をそれぞれ有する集積回路材料を含む集積回路ウエハにおいて、該表面から該集積回路材料内の各接続領域に達する電気的な接続部を形成するための方法であって、
ａ）前記表面に、犠牲的に使用されるバッファ層を所定の厚さで形成するステップと、
ｂ）該バッファ層上に、レジストプロフィールを、第１の厚さと、該第１の厚さより大きい第２の厚さを有した状態で、かつ、前記各接続領域に対応するバッファ層をそれぞれ露出させるための２つの開口部が貫通した状態で形成するステップと、
ｃ）該ステップｂ）において該レジストプロフィール中に形成された前記各開口部の下の前記バッファ層をエッチングにより除去して前記集積回路材料の所定の表面領域をそれぞれ露出させ、該集積回路材料に、前記２つの中間レベルよりも表面に近い中間レベルに達する相互接続部をそれぞれ形成するステップと、
ｄ）該レジストプロフィールの第１の厚さの部分をエッチングにより除去することによって、前記バッファ層の所定の表面領域を露出させる開口部を形成するステップと、
ｅ）該ステップｂ）において形成された該開口部下の領域から集積回路材料を更に除去することによって、第１の中間レベルに位置する第１の接続領域および第２の中間レベルに位置する第２の接続領域にそれぞれ達する相互接続部を形成するとともに、該ステップｄ）において形成された該開口部下の集積回路材料を除去することによって、前記表面から、前記第１および第２の中間レベルよりも表面に近い第３の中間レベルに達する溝を形成して、上に設けられた該レジストプロフィールの形状をほぼ再生するステップとを包含し、
前記バッファ層が、前記レジストプロフィールおよび前記集積回路材料とは異なる除去選択性を有し、前記レジストプロフィールおよび前記バッファ層が、前記集積回路材料の除去を制御することを特徴とする方法。 - 前記除去される集積回路材料は、二酸化シリコン、ＴＥＯＳ酸化物、酸化シラン、ＢＮ、および窒化物からなる群より選択され、前記犠牲的に使用されるバッファ層は、隣接する集積回路材料と異なる除去選択性を有するシリコン、金属、半導体、および誘電体からなる群より選択される、
請求項１に記載の方法。 - ポリマー副生成物の生成を最小にするように選択されたエッチャントを用いて前記ステップｃ）のエッチングを行う、請求項１に記載の方法。
- 前記接続部に用いられる前記導電性材料は、ＣＶＤ銅およびタングステンからなる群より選択され、
前記集積回路材料は、二酸化シリコン、ＴＥＯＳ酸化物、酸化シラン、ＢＮ、および窒化物からなる群より選択される、請求項１に記載の方法。 - 前記ステップｂ）において前記レジストプロフィール中に形成される前記開口部の幅は５μｍ未満であり、前記ステップｃ）および前記ステップｅ）は５μｍ未満の幅を有する相互接続部を形成することを含んでいる、請求項１に記載の方法。
- 前記ステップｄ）のエッチングを異方性プラズマエッチングによって行う、請求項１に記載の方法。
- 前記異方性プラズマエッチングは酸素が用いられる、請求項６に記載の方法。
- 前記ステップｃ）のエッチングは、前記誘電体材料をその下に位置する前記ウエハ材料に対して選択的にエッチングするガスを用いて行う、請求項１に記載の方法。
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