JP3609956B2 - ラッチ回路、シフトレジスタ回路、および画像表示装置 - Google Patents
ラッチ回路、シフトレジスタ回路、および画像表示装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、パルス信号を伝送するラッチ回路、このラッチ回路をもつシフトレジスタ回路、およびこのシフトレジスタ回路を用いた画像表示装置に関する。
【０００２】
【従来の技術】
ここでは、従来のラッチ回路をもつシフトレジスタ回路および画像表示装置の例として、液晶表示装置と、そのデータ信号線駆動回路および走査信号線駆動回路を構成するシフトレジスタ回路とを挙げて説明する。但し、この発明に関するシフトレジスタおよび画像表示装置は、上記液晶表示装置およびその液晶表示装置用のシフトレジスタに限定されるものではなく、他の画像表示装置およびその画像表示装置用のシフトレジスタにも適用できるものである。
【０００３】
従来より、上記液晶表示装置として、アクティブ・マトリックス駆動方式の液晶表示装置が知られている。この液晶表示装置は、図３７に示すように、画素アレイARY,走査信号線駆動回路GDおよびデータ信号線駆動回路SDで構成される。上記画素アレイARYにおいては、互いに交差する多数の走査信号線GLと多数のデータ信号線SLとの各交差位置近傍に画素PIXが配置されて隣接する走査信号線GLとデータ信号線SLとに接続されると共に、マトリックス状に配列されている。
【０００４】
上記データ信号線駆動回路SDは、クロック信号cks等のタイミング信号に同期して、入力された映像信号datをサンプリングし、必要に応じて増幅して各データ信号線SLに書き込む。走査信号線駆動回路GDは、クロック信号ckg等のタイミング信号に同期して、走査信号線GLを順次選択し、画素PIX内にあるスイッチング素子の開閉を制御することによって、各データ信号線SLに書き込まれた映像信号(データ)datを対応する画素PIXに書き込むと共に、各画素PIXに書き込まれたデータを保持させる。
【０００５】
上記画素PIXは、図３８に示すように、上記スイッチング素子としての電界効果トランジスタSWと、液晶容量CLおよび補助容量(必要に応じて付加される)CSでなる画素容量とで構成される。そして、トランジスタSWのドレインおよびソースを介してデータ信号線SLと上記画素容量の一方の電極とが接続される一方、トランジスタSWのゲートは走査信号線GLに接続されている。さらに、上記画素容量の他方の電極は全画素に共通の共通電極(図示せず)に接続されている。上記構成において、各液晶容量CLに印加される電圧によって液晶の透過率または反射率が変調されて、当該画素が表示されるのである。
【０００６】
次に、上記映像信号datをデータ信号線SLに書き込む方法について述べる。上記データ信号線SLの駆動方式としては、点順次駆動方式と線順次駆動方式とがあるが、ここでは点順次駆動方式について述べる。図３９は、データ信号線駆動回路SDの詳細な回路構成を示す。映像信号線DATに入力された映像信号datを、この映像信号datと同期されたシフトレジスタ回路１の各段の出力パルスでサンプリング回路ASを開閉することによってデータ信号線SLに書き込むのである。
【０００７】
より具体的に述べると、上記シフトレジスタ回路１を構成する隣接するラッチ回路SRの出力信号ｎの連なり信号を複数のインバータ回路からなるバッファ回路で増幅すると共に、必要に応じて反転信号を生成して、サンプリング信号ｓおよびその反転信号/ｓをサンプリング回路(アナログスイッチ)ASに出力する。そして、サンプリング回路ASは、サンプリング信号ｓ,/ｓに基づいて開閉して、映像信号線DATからの映像データをデータ信号線SLに供給するのである。その場合のラッチ回路SRへのクロック信号cks,/cksと、ラッチ回路SRの出力信号n1〜n3と、サンプリング信号s1,s2を、図４０に示す。
【０００８】
図４１は、上記走査信号線駆動回路GDの詳細な回路構成を示す。この走査信号線駆動回路GDでは、シフトレジスタ回路２を構成する隣接するラッチ回路SRの出力信号ｎの連なり信号をナンド回路によってとり、さらに外部からのパルス幅制御信号gpsとの重なりをとることによって、所望のパルス幅を得る。その場合におけるラッチ回路SRへのクロック信号ckg,/ckgと、ラッチ回路SRの出力信号n1〜n3と、パルス幅制御信号gpsと、走査信号線GLへの走査信号gl1,gl2を、図４２に示す。
【０００９】
ここで、上記データ信号線駆動回路SD及び走査信号線駆動回路GDにおいて、シフトレジスタ回路１,２を構成する各ラッチ回路SRは、図４３に示すような構成を有している。尚、図４３は一方向にのみ走査が可能なシフトレジスタ回路１,２を構成するためのラッチ回路SRの例である。ここで、ラッチ回路SRに用いられているクロックト・インバータ回路３の具体的構成例を図４４に示す。これに対して、双方向に走査が可能なシフトレジスタ回路を構成する場合には、図４５に示すような構成のラッチ回路SRを用いる。これらのラッチ回路SRは何れもハーフラッチ回路であり、クロックck,/ckの立ち上り及び立ち下がりの何れか一方で入力信号をラッチするので、クロックck,/ck１周期分のパルス幅の出力信号ｎを出力する。
【００１０】
ところで、近年、液晶表示装置の小型化や高解像度化や実装コストの低減等を図るために、表示を司る画素アレイARYおよび信号線駆動回路SD,GDを同一基板上に一体形成する技術が注目を集めている。このような駆動回路一体型の液晶表示装置においては、現在広く用いられている透過型液晶表示装置を構成する場合には、基板として透明基板を使う必要がある。その場合には、画素PIXのトランジスタSWやクロックト・インバータ回路３を構成するトランジスタ等の能動素子として、石英基板やガラス基板上に構成することができる多結晶シリコン薄膜トランジスタを用いる場合が多い。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の液晶表示装置においては以下のような問題がある。すなわち、上記データ信号線駆動回路SDは、図３９に示すように、隣接する２個のラッチ回路SRの出力信号ｎの連なり信号に基づいてサンプリング信号ｓ,/ｓを得るようにしている。そのために、図４０に示すように、データ信号線SL1に対応するサンプリング信号s1の立ち下がりと、次段のデータ信号線SL2に対応するサンプリング信号s2立ち上がりとのタイミングが、略一致しているのである。
【００１２】
したがって、例えば、データ信号線駆動回路SDを構成するトランジスタの特性が変化することによって、サンプリング信号ｓ,/ｓの波形が鈍ったり、隣接する２つのラッチ回路SRからの出力信号ｎのタイミングに僅かなズレが生じたりした場合には、隣接するデータ信号線SL1,SL2に対応するサンプリング信号s1,s2に重なりが生ずる場合がある。その場合には、データ信号線SLに雑音が重畳されることになり、表示画像に滲みやゴーストやクロストーク等の不具合を来す恐れがある。
【００１３】
また、上記従来の液晶表示装置においては、上記シフトレジスタ回路１,２に入力されるクロック信号cks,ckgやスタート信号sps,spg等は、図４０および図４２に示すクロック信号cks,ckgのように、駆動回路SD,GDの電源電圧と同振幅の信号として外部から直接入力されている。一方において、上記多結晶シリコン薄膜トランジスタを用いた駆動回路一体型の液晶表示装置においては、そのトランジスタ特性が単結晶シリコントランジスタに比べて劣っており、特に閾値電圧の絶対値が１Ｖ〜６Ｖと高い。したがって、駆動電源電圧も１５〜２０Ｖまで高くせざるを得ない。そのため、上記駆動回路一体型の液晶表示装置の場合には、外部から直接入力されるクロック信号cks,ckgやスタート信号sps,spg等の振幅も大きくする必要が生ずる。
【００１４】
ところが、上記クロック信号cks,ckg等の振幅を大きくすると、クロック信号等を生成するコントロール回路(図示せず)等の外部回路における消費電力の増大を招くという問題が生ずる。また、信号線による不要幅射も大きな問題となる。
【００１５】
上述のような上記クロック信号cks,ckg等の振幅を大きくすることによる問題を解消するために、液晶表示装置の信号線駆動回路SD,GD側にレベルシフタ回路（信号昇圧回路)を搭載して、入出力インターフェースの低電圧化を図ることが提案されている。
【００１６】
図４６に、上記レベルシフタ回路を搭載したデータ信号線駆動回路SDを示す。図４６に示すデータ信号線駆動回路SDにおいては、シフトレジスタ回路５の直前にレベルシフタ回路LSを配置している。そして、入力されるクロック信号cksおよびスタート信号spsの振幅(５Ｖ)を１５Ｖに昇圧して、シフトレジスタ回路５に供給している。こうして、入力信号５Ｖで動作電圧１５Ｖを得るのである。ところが、この構成において多結晶シリコン薄膜トランジスタを用いた場合には、その特性のバラツキによって、昇圧後の信号におけるデューティー比が大きく変化し、データ信号線駆動回路SDの出力パルスｎのタイミングや幅にバラツキが生じるため、データ信号線SLに雑音が重畳されて画質の低下を招く恐れがある。また、レベルシフタ回路LS自体の駆動能力が低いため、それ以後の信号線を駆動させるためにバッファが必要となり、消費電力が増加するという問題もある。
【００１７】
図４７に、上記レベルシフタ回路を搭載した走査信号線駆動回路GDを示す。図４７に示す走査信号線駆動回路GDにおいては、シフトレジスタ回路６の直前およびパルス幅制御信号線GPSにレベルシフタ回路LSを配置している。そして、入力されるクロック信号ckg,スタート信号spg及びパルス幅制御信号gpsの振幅(５Ｖ)を１５Ｖに昇圧して、シフトレジスタ回路６あるいはノア回路に供給している。この場合にも、レベルシフタ回路LSを搭載したデータ信号線駆動回路SDの場合と同様に、画質低下の恐れや消費電力増大の問題がある。
【００１８】
図４８及び図４９は、上記レベルシフタ回路LSの具体的な回路構成図である。尚、図中、Ｍ1,Ｍ2はｐ型トランジスタであり、Ｍ3〜Ｍ6はｎ型トランジスタである。また、図５０は、図４８あるいは図４９に示すレベルシフタ回路LSに対する入力信号in,/inおよび出力信号out,/outの波形を示す。
【００１９】
上述の画質低下の恐れや消費電力増大の問題を回避する方法として、各信号線駆動回路SD,GDを構成するシフトレジスタ回路夫々に昇圧機能を持たせる方法がある。この方法によれば、シフトレジスタ回路を構成する各段のラッチ回路に昇圧機能があるために、個々のラッチ回路間の信号線を駆動するための信号線駆動用のバッファを必要とはしない。また、各ラッチ回路に入力されるクロック信号やスタート信号等の制御信号ではなく個々のラッチ回路の出力を直接昇圧するために、トランジスタの特性のバラツキに対して安定なサンプリング信号ｓ,/ｓ等の出力パルス信号を得ることができるのである。
【００２０】
但し、上記レベルシフタ回路LSには、図４８及び図４９に示すような構造上、上記クロック信号in,/inを入力するトランジスタに高駆動力が求められる。そのため、上記トランジスタのゲート面積が大きくなり、それに伴ってクロック信号線の負荷増大および消費電力の増大という別の問題が生ずる。
【００２１】
そこで、この発明の目的は、ラッチ回路に昇圧機能を内蔵させることにより、クロック信号線の負荷軽減および消費電力の低下を図り、低電圧インターフェースと低消費電力とを両立させたシフトレジスタ回路、および、このシフトレジスタ回路用いた低消費電力性と高表示品位を兼ね備えた画像表示装置を提供することにある。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、第１および第２の論理積−否定論理和回路からなり、上記第１の論理積−否定論理和回路の論理積回路部の入力は、上記クロック信号および上記パルス信号であり、上記第１の論理積−否定論理和回路の否定論理和回路部の入力は、上記論理積回路部の出力信号と上記第２の論理積−否定論理和回路の出力信号であり、上記第２の論理積−否定論理和回路の論理積回路部の入力は、上記クロック信号と上記パルス信号の反転信号であり、上記第２の論理積−否定論理和回路の否定論理和回路部の入力は、上記論理積回路部の出力信号と上記第１の論理積−否定論理和回路の出力信号であることを特徴とする。
【００３８】
上記構成においては、クロック信号がアクティブ状態にあるときのみ入力信号が取り込まれ、クロック信号が非アクティブ状態にあるときには内部状態は保持される。したがって、このラッチ回路は、レベルシフト機能を備えたラッチ回路として動作するので、これを組み合わせることによってシフトレジスタ回路を構成した場合、クロック信号の振幅を、走査されるパルス信号の振幅、すなわち、シフトレジスタ回路の電源電圧よりも小さくすることが可能となる。
【００３９】
また、論理積−否定論理和は、1つの論理ゲートとして構成することができるので、回路規模を小さくすることができる。
【００４０】
請求項２に係る発明は、請求項１に記載のラッチ回路において、上記論理積−否定論理和回路は、夫々のソース電極が電源電位に接線される一方、夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極に上記他方の論理積−否定論理和回路の出力信号が入力される第１ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続され、ゲート電極に上記クロック信号の反転信号が入力される第１１ｎ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号が入力される第３ｎ型トランジスタと、ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第４ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号の反転信号が入力される第５ｎ型トランジスタと、ソース電極が上記第１１および第５ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記他方の論理積−否定論理和回路の出力信号の反転信号が入力される第１２ｎ型トランジスタとを備えて、上記第１ｐ型トランジスタのドレイン電極から上記パルス信号が出力され、上記第２ｐ型トランジスタのドレイン電極から上記パルス信号の反転信号が出力されることを特徴とする。
【００４１】
上記構成では、このような論理積−否定論理和回路を、例えば、シフトレジスト機能を備えたロジック回路(論理積−否定論理和回路)に適用した場合には、入力信号が電源電圧よりも小さいときにも正常に動作するので、これを組み合わせることによってシフトレジスタ回路を構成した場合、クロック信号の振幅を、走査されるパルス信号の振幅、すなわち、シフトレジスタ回路の電源電圧よりも小さくすることが可能となる。
【００４２】
また、この論理積−否定論理和回路においては、入力信号のレベルの切り替わりに依存せず、出力信号が反転する時のみ電流が流れるので、消費電力の増加が殆どないというメリットがある。
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
請求項３に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続され、ドレイン電極が接地電位に接続される第１および第２のｎ型トランジスタとを備えて、上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とする。
【００４８】
上記構成によれば、ゲート電極にクロック信号が入力される第３および第４のｐ型トランジスタを付加しているので、上記出力パルスまたはその反転信号が出力される出力ノードが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタが、電源電位側からの電流を制限するように働いて、動作マージンが拡大する。
【００４９】
請求項４に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続される第１および第２のｎ型トランジスタと、ソース電極が上記第１および第２のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号の反転信号に接続され、ドレイン電極が接地電位に接続される第７および第８のｎ型トランジスタとを備えて、上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とする。
【００５０】
上記構成によれば、ゲート電極にクロック信号が入力される第３および第４のｐ型トランジスタを付加しているので、上記出力パルスまたはその反転信号が出力される出力ノードが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタが、電源電位側からの電流を制限するように働いて、動作マージンが拡大する。
【００５１】
請求項５に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続され、ドレイン電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続される第５および第６のｐ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続され、ドレイン電極が接地電位に接続される第１および第２のｎ型トランジスタとを備えて、上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とする。
【００５２】
上記構成によれば、ゲート電極にクロック信号が入力される第３および第４のｐ型トランジスタと、ゲート電極に入力パルス信号およびその反転信号が入力される第５および第６のｐ型トランジスタとを付加しているので、上記出力パルスまたはその反転信号が出力される出力ノードが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタが、電源電位側からの電流を制限するように働いて、動作マージンが拡大する。
【００５３】
請求項６に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続され、ドレイン電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続される第５および第６のｐ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続される第１および第２のｎ型トランジスタと、ソース電極が上記第１および第２のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号の反転信号に接続され、ドレイン電極が接地電位に接続される第７および第８のｎ型トランジスタとを備えて、上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とする。
【００５４】
上記構成によれば、ゲート電極にクロック信号が入力される第３および第４のｐ型トランジスタと、ゲート電極に入力パルス信号およびその反転信号が入力される第５および第６のｐ型トランジスタとを付加しているので、上記出力パルスまたはその反転信号が出力される出力ノードが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタが、電源電位側からの電流を制限するように働いて、動作マージンが拡大する。
【００５５】
請求項７に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、夫々のソース電極が電源電位に接線される一方、夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第２ｐ型トランジスタのドレイン電極に接続された第１ｎ型トランジスタと、ソース電極が上記第１ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第７ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第１ｐ型トランジスタのドレイン電極に接続された第２ｎ型トランジスタと、ソース電極が上記第２ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第８ｎ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号が入力される第３ｎ型トランジスタと、ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第４ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号の反転信号が入力される第５ｎ型トランジスタと、ソース電極が上記第５ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第６ｎ型トランジスタを備えて、上記第２ｐ型トランジスタのドレイン電極から上記パルス信号が出力され、上記第１ｐ型トランジスタのドレイン電極から上記パルス信号の反転信号が出力されるとともに、上記第１,２,３,５ｎ型トランジスタがデュアルゲート構造であり、上記第４,６,７,８ｎ型トランジスタがシングルゲート構造であることを特徴とする。
【００５６】
上記構成においては、ラッチ回路の出力端子と接地端子の間にトランジスタを直接接続させる場合、接地電位側のトランジスタがシングルゲート構造であって、出力端子側のトランジスタがデュアルゲート構造であるとき、素子数の削減と、素子耐圧の確保を両立させることができる。一般に、直列に接続された複数のトランジスタにおいては、ソース側(ｎチャネル型トランジスタでは低電位側、ｐチャネル型トランジスタでは高電位側)よりもドレイン側(ｎチャネル型トランジスタでは高電位側、ｐチャネル型トランジスタでは低電位側)の方に強い電圧が印加されるので、ドレイン側のトランジスタをデュアルゲート構成として、素子耐圧を大きくすることが有効である。また、ソース側には、比較的小さな電圧しか印加されないので、シングルゲート構成にすることで、負荷を小さくすることができ、シフトレジスタ回路の高速動作と、素子数削減を実現することが可能となる。
【００５７】
請求項８に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、夫々のソース電極が電源電位に接線される一方、夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第２ｐ型トランジスタのドレイン電極に接続された第１ｎ型トランジスタと、ソース電極が上記第１ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第７ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第１ｐ型トランジスタのドレイン電極に接続された第２ｎ型トランジスタと、ソース電極が上記第２ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第８ｎ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号が入力される第３ｎ型トランジスタと、ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第４ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号の反転信号が入力される第５ｎ型トランジスタと、ソース電極が上記第５ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第６ｎ型トランジスタを備えて、上記第２ｐ型トランジスタのドレイン電極から上記パルス信号が出力され、上記第１ｐ型トランジスタのドレイン電極から上記パルス信号の反転信号が出力されるとともに、上記第４,６,７,８ｎ型トランジスタのチャネル長よりも、上記第１,２,３,５ｎ型トランジスタのチャネル長の方が長いことを特徴とする。
【００５８】
上記構成のラッチ回路においては、上記同様にラッチ回路の出力端子と接地端子の間にトランジスタを複数、直接接続させる場合、接地電位側のトランジスタのチャネル長よりも、出力端子側のトランジスタのチャネル長の方を長くすることによっても、素子数の削減と、素子耐圧の確保を両立させることができる。上述のように、直列に接続された複数のトランジスタにおいては、ソース側(ｎチャネル型トランジスタでは低電位側、ｐチャネル型トランジスタでは高電位側)よりもドレイン側(ｎチャネル型トランジスタでは高電位側、ｐチャネル型トランジスタでは低電位側)の方に強い電圧が印加されるので、ドレイン側のトランジスタのチャネル長を長くして、素子耐圧を大きくすることが有効である。また、ソース側には、比較的小さな電圧しか印加されないので、チャネル長を短くすることで、負荷を小さくすることができ、シフトレジスタ回路の高速動作と、素子数削減を実現することが可能となる。
【００５９】
【００６０】
【００６１】
請求項９に係る発明は、クロック信号に同期してパルス信号を伝送する複数のラッチ回路を有するシフトレジスタ回路において、上記各ラッチ回路内に、供給されるクロック信号の入力および停止を制御するクロック信号入力制御部を有すると共に、上記クロック信号の振幅は上記パルス信号の振幅よりも小さく、上記各ラッチ回路の出力信号は、第１のトランスファゲートを介して後段のラッチ回路に入力されるとともに、第２のトランスファゲートを介して前段のラッチ回路に入力され、上記第１または第２のトランスファゲートを外部信号により選択的に導通することによって、その走査方向が制御されることを特徴とする。
【００６２】
上記構成によれば、クロック信号の振幅は、パルス信号の振幅よりも小さく、つまりは上記パルス信号を伝送するための電源電圧よりも小さい。したがって、上記クロック信号を生成する外部回路による消費電力を増大させることなく、大きな振幅の上記パルス信号を伝送できる。その場合に、高駆動力が求められる能動素子で構成された上記各ラッチ回路に供給される上記クロック信号の入力を、上記ラッチ回路が非アクティブ時にクロック信号入力制御部で停止することによって、クロック信号線の負荷低減および消費電力の低減が図られる。
【００６３】
また、上記ラッチ回路の各出力信号は、それぞれ第１および第２のトランスファゲートを介して、前段及び後段のラッチ回路に入力され、外部信号により、上記第１または第２のトランスファゲートの一方を導通させることにより、シフトレジスタの走査方向を制御している。
【００６４】
このような構成のシフトレジスタ回路においては、トランスファゲートヘの入力信号によって、パルス信号の伝播方向をいずれの方向にも設定することができるので、双方向に走査可能なシフトレジスタ回路を構成することができる。
【００６５】
請求項１０に係る発明は、クロック信号に同期してパルス信号を伝送する複数のラッチ回路を有するシフトレジスタ回路において、上記各ラッチ回路内に、供給されるクロック信号の入力および停止を制御するクロック信号入力制御部を有すると共に、上記クロック信号の振幅は上記パルス信号の振幅よりも小さく、上記各ラッチ回路の出力信号は、バッファ回路を介して、後段のラッチ回路に入力されることを特徴とする。
【００６６】
上記構成のシフトレジスタ回路において、例えば、ラッチ回路出力パルス信号をバッファ回路を介して次段のラッチ回路に入力するような構成とすれば、駆動力が比較的小さいレベルシフト機能付きのラッチ回路においても、バッファ回路を付加することによって、次段に対する駆動力を大きくすることができるので、シフトレジスタ回路の安定動作や高速動作が可能となる。
【００６７】
請求項１１に係る発明は、複数配列されたデータ信号線と、複数配列された走査信号線と、上記データ信号線および上記走査信号線で囲まれた位置に配置された複数の画素と、上記データ信号線に映像信号を供給するデータ信号線駆動回路と、上記走査信号線に走査信号を供給する走査信号線駆動回路を有するアクティブ・マトリクス型の画像表示装置において、上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方は、請求項９または１０に記載のシフトレジスタ回路を用いて構成されていることを特徴とする。
【００６８】
上記構成によれば、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、請求項９または１０に記載のシフトレジスタ回路を用いて構成されている。したがって、上記一方の信号線駆動回路は、転送パルス信号の振幅(つまり電源電圧)よりも振幅の小さい上記クロック信号によって駆動される。そのために、配線長が長いために配線負荷容量が大きいクロック配線の消費電力やクロック生成用の外部回路の消費電力が大幅に低くなる。さらには、当該信号線駆動回路のシフトレジスタ回路を構成するラッチ回路が非アクティブ状態の場合には、上記クロック信号入力制御部によって上記シフトレジスタ回路へのクロック信号の入力が停止されて、クロック信号線の負荷が低減される。
【００６９】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
図１は、請求項５に記載のシフトレジスタ回路の一例を示すブロック図である。このシフトレジスタ回路１１は、複数のラッチ回路(ハーフラッチ回路)LATを直列に接続して構成されている。すなわち、１段目のラッチ回路LATの入力ノードにはスタート信号(パルス信号)stが入力される一方、出力ノードには２段目のラッチ回路LATの入力ノードが接続されている。以下同様に、各ラッチ回路LATの入力ノードに前段のラッチ回路LATの出力ノードが接続される一方、出力ノードに後段のラッチ回路LATの入力ノードが接続されている。そして、奇数段目のラッチ回路LATの制御ノードにはクロック信号ckが入力される。これに対して、偶数段目のラッチ回路LATの制御ノードにはクロック信号ckの反転信号であるクロック信号/ckが入力される。
【００７０】
こうして、本実施の形態における各ラッチ回路LATは、クロック信号ckあるいはクロック信号/ckの何れか一方によって制御されるのである。ここで、シフトレジスタ回路１１の駆動電圧は１６Ｖであるのに対して、クロック信号ck,/ckの振幅は５Ｖであるとする。このように、シフトレジスタ回路１１の駆動電圧よりも低い電圧のクロック信号ck,/ckを入力することによって、クロック信号ck,/ckによる消費電力を抑えることが可能となる。尚、一部の信号では、その反転信号を必要とするものもあるがここでは省略(後に詳述)している。
【００７１】
図２は、図１におけるシフトレジスタ回路１１を構成する請求項４に記載のラッチ回路の回路構成例を示す。第１,第２ｐ型トランジスタとしての２つのｐ型トランジスタＭ11,Ｍ12のソース電極には、電源電位Ｖcc(＝１６Ｖ)が接続されている。そして、ｐ型トランジスタＭ11のゲート電極はｐ型トランジスタＭ12のドレイン電極に接続される一方、ｐ型トランジスタＭ12のゲート電極はｐ型トランジスタＭ11のドレイン電極に接続されている。
【００７２】
上記ｐ型トランジスタＭ11のドレイン電極には、第１ｎ型トランジスタとしてのｎ型トランジスタＭ13のソース電極が接続されて出力ノード/OUTを形成している。そして、ｎ型トランジスタＭ13のドレイン電極は接地電位GNDに接続される一方、ゲート電極はｐ型トランジスタＭ12のドレイン電極に接続されている。同様に、ｐ型トランジスタＭ12のドレイン電極には、第２ｎ型トランジスタとしてのｎ型トランジスタＭ14のソース電極が接続されて出力ノードOUTを形成している。そして、上記ｎ型トランジスタＭ14のドレイン電極は接地電位GNDに接続される一方、ゲート電極はｐ型トランジスタＭ11のドレイン電極に接続されている。
【００７３】
さらに、上記ｐ型トランジスタＭ11のドレイン電極(出力ノード/OUT)と接地電位GNDとの間には、第３,第４ｎ型トランジスタとしての直列に接続された二つのｎ型トランジスタＭ15,Ｍ16を介設している。そして、ｎ型トランジスタＭ15のゲート電極には入力端子INからパルス信号が入力される一方、ｎ型トランジスタＭ16のゲート電極には入力端子CKからクロック信号が入力される。同様に、上記ｐ型トランジスタＭ12のドレイン電極(出力ノードOUT)と接地電位GNDとの間には、第５,第６ｎ型トランジスタとしての直列に接続された二つのｎ型トランジスタＭ17,Ｍ18を介設している。そして、ｎ型トランジスタＭ17のゲート電極には入力端子/INから上記パルス信号の反転信号が入力される一方、ｎ型トランジスタＭ18のゲート電極には入力端子CKからクロック信号が入力される。
【００７４】
図３は、図２のラッチ回路に第１,第２クロック信号入力部１２,１３を付加してなるシフトレジスタ回路の一例としてのラッチ回路LATを示している。
上記第１クロック信号入力制御部１２は、上記ｎ型トランジスタM15の入力端子INに接続されて第１制御信号としての上記パルス信号が入力される入力ノードとクロック信号ck(クロック信号/ck)が入力されるクロック入力ノードCK、および上記ｎ型トランジスタM16のゲートに接続された出力ノードCKIAを有している。そして、上記第１制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ck(/ck)がアクティブの場合に出力ノードCKIAの電位レベルが“Ｈ”となる。
上記第２クロック信号入力制御部１３は、上記出力ノードOUTに接続されて第２制御信号としての出力パルス信号outが入力される入力ノードとクロック信号ck(/ck)が入力されるクロック入力ノードCK、および上記ｎ型トランジスタM18のゲートに接続された出力ノードCKIBを有している。そして、上記第２制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ck(/ck)がアクティブの場合に出力ノードCKIBの電位レベルが“Ｈ”となる。
【００７５】
上記構成のラッチ回路LATは、以下のように動作する。図４は、クロック入力ノードCKに入力されるクロック信号ck(/ck)と、入力ノードIN,/INに入力されるパルス信号in,/inと、出力ノードCKIAからの出力信号ckiaと、出力ノードCKIBからの出力信号ckibと、出力ノードOUT,/OUTから出力されるパルス信号out,/outの波形図である。以下、図３および図４に基づいて、ラッチ回路LATの動作を説明する。尚、本実施の形態においては、上記第１制御信号として入力パルス信号inを用いる一方、上記第２制御信号として出力パルス信号outを用いている。
【００７６】
先ず、図４における時点t1において、上記クロック信号ck(/ck)が“Ｈ(アクティブ)”になる。そうすると、入力パルス信号in(第１制御信号))は“Ｈ”であるから、第１クロック信号入力制御部１２の出力ノードCKIAからの出力信号ckiaは“Ｈ”になる。その結果、ｎ型トランジスタＭ15,Ｍ16がオンして、出力ノード/OUTはGNDレベルになる。そうすると、ｐ型トランジスタＭ12のゲート電位は“Ｌ”となり、ｐ型トランジスタＭ12はオンして、時点t2において、出力ノードOUTはＶcc(１６Ｖ)レベルになる。したがって、上記ｐ型トランジスタＭ11はオフして出力ノード/OUTの電位はGNDに確定される。
【００７７】
また、上記出力ノードOUTからの出力パルス信号out(第２制御信号)はＶccであり、上記クロック信号ck(/ck)も“Ｈ”であるから、第２クロック信号入力制御部１３からの出力信号ckibは“Ｈ”となり、ｎ型トランジスタＭ18はオンする。ところが、入力パルス信号/inは“Ｌ”であるからｎ型トランジスタＭ17はオフする。さらに、出力ノード/OUTはGNDレベルであるからｐ型トランジスタＭ14はオフしている。したがって、出力ノードOUTの電位はＶccに確定される。
【００７８】
すなわち、本実施の形態におけるラッチ回路LATは、第１,第２制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ck(/ck)がアクティブの場合は、図４８に示すような通常のレベルシフタ回路として動作するのである。
【００７９】
次に、図４における時点t3において、上記クロック信号ck(/ck)が“Ｌ”になる。そうすると、上記第１,第２クロック信号入力制御部１２,１３からの出力信号ckia,ckibは“Ｌ”となる。そのため、ｎ型トランジスタＭ16,Ｍ18はオフし、当該ラッチ回路LATは単にレベル保持回路として動作し、出力ノード/OUTのレべルはGNDに、出力ノードOUTのレベルはＶcc(１６Ｖ)に保持されるのである。
【００８０】
すなわち、本実施の形態におけるラッチ回路LATは、上記時点t1〜時点t3の間において上記レベルシフタ回路として動作する以外は、レベル保持回路として動作するのである。
【００８１】
次に、時点t4において、上記クロック信号ck(/ck)が“Ｈ”になる。そうすると、出力パルス信号out(第２制御信号)は“Ｈ”であるから、第２クロック信号入力制御部１３の出力ノードCKIBからの出力信号ckibは“Ｈ”になる。また、入力反転パルス信号/inは“Ｈ”である。その結果、ｎ型トランジスタＭ17,Ｍ18がオンして、時点t5において出力ノードOUTはGNDレベルになって出力信号ckibは“Ｌ”になる。そうすると、ｐ型トランジスタＭ11のゲート電位は“Ｌ”となってｐ型トランジスタＭ11はオンし、時点t6において、出力ノード/OUTはＶcc(１６Ｖ)レベルになる。
【００８２】
上述したように、本実施の形態におけるラッチ回路LATは、第１,第２制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ck(/ck)がアクティブの場合は上記レベルシフタ回路として動作し、それ以外の場合はレベル保持回路として動作する。すなわち、本ラッチ回路LATは、レベルシフタ機能を有したラッチ回路として機能するのである。したがって、図１に示すように、本ラッチ回路LATを複数個直列に接続してシフトレジスタ回路１１を構成することによって、駆動電圧(Ｖcc)よりも低い振幅のクロック信号で動作させることができ、クロック信号生成用の外部回路の消費電力を低減できるのである。
【００８３】
さらに、図４に示すように、出力信号outの立ち上りは出力信号/outの立ち下がりよりも遅れることになる。したがって、本ラッチ回路LATを複数個直列に接続してシフトレジスタ回路１１を構成した場合、隣接する２つのラッチ回路LATからの出力信号outの立ち上りのタイミングに所定時間の間隔を設けることができる。したがって、本シフトレジスタ回路１１を画像表示装置におけるデータ信号線駆動回路に用いれば、例えトランジスタＭ11〜Ｍ18の特性が変化して隣接する２つのラッチ回路LATからの出力信号のタイミングに僅かなズレが生じても、隣接するデータ信号線に対応するサンプリング信号に重なりが生ずることを防止できる。したがって、データ信号線に雑音が重畳されることがなく、表示画像に滲みやゴーストやクロストーク等の不具合を来す恐れはないのである。
【００８４】
その際に、図４に示すように、上記出力信号のパルス幅はクロック信号のパルス幅とは異なるものになるが、何れの段のラッチ回路LATにおいても同様にレベル変化するので、上記出力信号のパルス幅が各段のラッチ回路LATにおいて交互に変化することはない。したがって、上記データ信号線駆動回路においては、画像データをデータ信号線に取り込むタイミングにズレが生ずることがなく、良好な表示品位を得ることができるのである。
【００８５】
さらに、上述したように、本実施の形態におけるラッチ回路LATは、非アクティブ状態の場合には、レベル保持回路として動作してクロック信号ck(/ck)の状態に拘わらず一定の状態を保ち続けるだけであるからクロック信号ck(/ck)は必要としない。そこで、上記非アクティブ状態の場合には、第１,第２クロック信号入力制御部１２,１３において、クロック入力ノードCKと出力ノードCKIA,CKIBとの間を電気的に切り離すことによって、クロック信号線の負荷低減および消費電力の低減を図ることができるのである。
【００８６】
図５は、請求項７ , ８に記載のラッチ回路の一例を示している。
このラッチ回路は、図２のラッチ回路の第１,第２ｎ型トランジスタＭ13,Ｍ14の接地電位GND側に、反転クロック信号/CKがゲートに入力される第７,第８ｎ型トランジスタとしてのトランジスタＭ19,Ｍ20を設けた点のみが図２のラッチ回路と異なる。つまり、トランジスタＭ19のソース電極,ドレイン電極は、トランジスタＭ13のドレイン電極,接地電位GNDに夫々接続され、トランジスタＭ20のソース電極,ドレイン電極は、トランジスタＭ14のドレイン電極,接地電位GNDに夫々接続されている。
【００８７】
図５のラッチ回路は、図２で述べたレベルシフタ回路と同様に動作する。すなわち、クロック信号CKがアクティブのときには、トランジスタＭ11,Ｍ12,Ｍ15,Ｍ16よりレベルシフタ回路が構成され、反転クロック信号/CKがアクティブのときには、トランジスタＭ11,Ｍ12,Ｍ17,Ｍ18よりラッチ回路(相互に接続された二つのインバータ回路)が構成される。このラッチ回路のクロック信号(CK,/CK)、入力パルス信号(IN,/IN)、出力パルス信号(OUT,/OUT)の波形は、信号ckia,ckibがない点を除いて図４で述べた信号波形と同じである。
上記ラッチ回路は、レベルシフト機能およびラッチ(保持)機能を同時に有する回路として動作し、レベルシフト機能とラッチ機能とを司る夫々の回路構成のうち、一部のトランジスタ(Ｍ11およびＭ12)が共有化されているので、夫々別々の回路構成とした場合と比べて回路サイズが極端に拡大することがない。
【００８８】
この結果、上記ラッチ回路には、小さな振幅のクロック信号CK,/CKまたは入力信号IN,/INを入力させて、比較的大きな駆動電圧Ｖccを出力することができる。
尚、ここで、直列に接続されたトランジスタは夫々の位置を入れ替えても良い(これは、他の実施形態に対しても当てはまるものである)。
【００８９】
図６は、本発明のラッチ回路の一例を示している。
図６のラッチ回路は、図２のラッチ回路のｎ型トランジスタＭ16,Ｍ18に代えて、第９,第１０ｎ型トランジスタとしてｎ型トランジスタＭ21,Ｍ22を用い、ｎ型トランジスタＭ21のソース電極をｎ型トランジスタＭ15,Ｍ17のドレイン電極に,ドレイン電極を接地電位GNDに夫々接続する一方、ｎ型トランジスタＭ22のソース電極をｎ型トランジスタＭ13,Ｍ14のドレイン電極に,ドレイン電極を接地電位GNDに夫々接続した点のみが図２のラッチ回路と異なる。
つまり、このラッチ回路は、図２のクロック信号(CK)が入力されるトランジスタＭ16,Ｍ18を共通の１個のトランジスタＭ21とし、図２のトランジスタＭ13,Ｍ14の接地端子側に反転クロック信号(/CK)が入力される共通のトランジスタＭ22を設けているので、図５で述べたラッチ回路に比してトランジスタの共有化により、一段と素子数が少なく、回路サイズが縮小できる。
【００９０】
尚、本発明は、全てのトランジスタの極性を本実施形態とは逆にし、電源や信号の極性を全て逆にしても成り立つものであり、上述と同様の効果が期待できる。このことは、本実施形態に限らず、他の実施形態についても同様である(但し、論理積回路及び論理和回路を用いている場合には、それぞれ、論理和回路及び論理積回路に置き換える必要がある)。
【００９１】
図７は、本発明のラッチ回路の一例を示している。
このラッチ回路は、図２のラッチ回路のｎ型トランジスタＭ16,Ｍ18に代えて、第９ｎ型トランジスタとしてｎ型トランジスタＭ21を用い、ｎ型トランジスタＭ21のソース電極をｎ型トランジスタＭ15,Ｍ17のドレイン電極に,ドレイン電極を接地電位GNDに夫々接続した点のみが図２のラッチ回路と異なる。
つまり、このラッチ回路は、図２のラッチ回路のクロック信号(CK)が入力されるトランジスタＭ16,Ｍ18を１個のトランジスタＭ21としているので、素子数を更に少なくできる。
【００９２】
図８は、請求項１に記載のラッチ回路の一例を示している。
このラッチ回路は、第１および第２の論理積−否定論理和回路AND-NOR1,AND-NOR2からなり、第１の論理積−否定論理和回路AND-NOR1の論理積回路部の入力は、クロック信号(CK)およびパルス信号(IN)であり、第１の論理積−否定論理和回路AND-NOR1の否定論理和回路部の入力は、上記論理積回路部の出力信号と第２の論理積−否定論理和回路AND-NOR2の出力信号B(/OUT)である。また、第２の論理積−否定論理和回路AND-NOR2の論理積回路部の入力は、クロック信号(CK)とパルス信号の反転信号(/IN)であり、第２の論理積−否定論理和回路AND-NOR2の否定論理和回路部の入力は、上記論理積回路部の出力信号と第１の論理積−否定論理和回路AND-NOR1の出力信号A(OUT)である。
ここで、入力信号の一方(IN,CKのうちの一方)の振幅は、駆動電圧Ｖccよりも小さくなっている。尚、各信号(CKとIN、または、/CKと/IN)はそれぞれ反転信号を必要とするが、図示していない。
【００９３】
図９は、図８に示した論理積−否定論理和回路AND-NOR1,AND-NOR2を構成する請求項７に記載のラッチ回路の一例を示している。
このラッチ回路は、図２のラッチ回路のｎ型トランジスタＭ14に代えて、ゲート電極に反転クロック信号(/CK)が入力される第１１ｎ型トランジスタとしてのトランジスタＭ23を用い、図２のｎ型トランジスタＭ18に代えて、ゲート電極に上記出力信号の反転信号(/B)が入力され,ソース電極が上記トランジスタＭ23にも接続された第１２ｎ型トランジスタとしてのトランジスタＭ24を用いた点のみが図２のラッチ回路と異なる。
このような構成によっても、電源電圧よりも振幅の小さいクロック信号(CK,/CK)を入力して、所望の振幅(電源振幅)の論理結果を得ることができる。
【００９４】
尚、上述のように、図９においてトランジスタＭ17,Ｍ23とトランジスタＭ24の位置を入れ替えてもよい。
【００９５】
図１０は、本発明のラッチ回路の一例を示している。
このラッチ回路は、第１〜第４の否定論理積回路NAND1,NAND2,NAND3,NAND4からなり、第１の否定論理積回路NAND1の入力は、クロック信号(CK)およびパルス信号(IN)であり、第２の否定論理積回路NAND2の入力は、クロック信号(CK)および反転パルス信号(/IN)であり、第３の否定論理積回路NAND3の入力は、第１の否定論理積回路NAND1の出力信号Xと第４の否定論理積回路NAND4の出力信号(/OUT)であり、第４の否定論理積回路NAND4の入力は、第２の否定論理積回路NAND2の出力信号Yと第３の否定論理積回路NAND3の出力信号(OUT)である。
このラッチ回路においても、第１,第２の否定論理積回路NAND1,NAND2へ入力する信号のうち一方(CKまたは/CK)の振幅を駆動電圧Ｖccよりも小さくすることができる。尚、ここでも、各信号(CKとIN、または、/CKと/IN)は夫々反転信号を必要とするが、図示していない。
【００９６】
図１１は、図１０に示した第１,第２の否定論理積回路NAND1,NAND2を構成するラッチ回路の一例を示している。
このラッチ回路は、図９のラッチ回路のトランジスタＭ13およびトランジスタＭ24を省略するとともに、図９のトランジスタＭ17とＭ23を、ドレイン電極が接地電位GNDに接続された第１３,第１４ｎ型トランジスタとしてのトランジスタＭ25,Ｍ26で置換した点のみが図９のラッチ回路と異なる。
この構成によっても、電源電圧Ｖccよりも振幅の小さいクロック信号(CK,/CK)を入力して、所望の振幅(電源振幅)の論理結果を得ることができる。
【００９７】
図１２は、請求項７に記載のラッチ回路の一例を示している。
このラッチ回路では、図５のｎ型トランジスタのうちの出力端子OUT,/OUT側のトランジスタＭ13,Ｍ14,Ｍ15,Ｍ17を図示の如くデュアルゲート構造のトランジスタＭ13a,Ｍ13b、Ｍ14a,Ｍ14b、Ｍ15a,Ｍ15b、Ｍ17a,Ｍ17bとし、接地電位GND側のトランジスタＭ16,Ｍ18,Ｍ19,Ｍ20をシングルゲート構造としている。
これにより、入力容量の増加を最小限に抑えながら、回路の信頼性向上を実現することができる。
【００９８】
図１３は、請求項８に記載のラッチ回路の一例を示している。
このラッチ回路では、図５のｎ型トランジスタのうちの接地電位GND側のトランジスタＭ16,Ｍ18,Ｍ19,Ｍ20のチャネル長を6μｍとし、出力端子OUT,/OUT側のトランジスタＭ13,Ｍ14,Ｍ15,Ｍ17のチャネル長を8μｍと長くしている。これにより、入力容量の増加を最小限に抑えながら、回路の信頼性を向上させることができる。
【００９９】
図１４は、図５で述べたラッチ回路の変形例を示している。このラッチ回路は、図５の出力端子OUT,/OUT側のトランジスタＭ13,Ｍ14をｎ型トランジスタＭ27,Ｍ28に置き換え、図５の接地電位GND側のトランジスタＭ19,Ｍ20をｎ型トランジスタＭ29,Ｍ30で置き換えるとともに、これらの直列接続の仕方を逆にし、図５のトランジスタＭ15,Ｍ16およびＭ17,Ｍ18の直列接続の仕方を逆にした点が図５のラッチ回路と異なる。なお、図１４のトランジスタＭ15,Ｍ16およびＭ17,Ｍ18のゲート電極に入力する信号IN,CKおよび/IN,CKは夫々逆にすることもできる。このように逆にすれば、振幅の小さい方の信号(CK,/CK)が図１４の接地電位GND側のトランジスタＭ15,Ｍ17に入力されて、動作が安定するとともに動作速度も向上する。つまり、図１４のような構成よりも図５のような構成の方が望ましい。
【０１００】
図１５は、請求項３に記載のラッチ回路の一例を示している。
このラッチ回路は、図２で述べたラッチ回路に、第３,第４のｐ型トランジスタとしてのトランジスタＭ41,Ｍ42を付加した変形例である。上記第３ｐ型トランジスタＭ41は、ソース電極が第１ｐ型トランジスタＭ11のドレイン電極に,ドレイン電極が第１ｎ型トランジスタＭ13のソース電極に,ゲート電極がクロック信号(CK)の入力される第４ｎ型トランジスタＭ16のゲート電極に夫々接続され、上記第４ｐ型トランジスタＭ42は、ソース電極が第２ｐ型トランジスタＭ12のドレイン電極に,ドレイン電極が第２ｎ型トランジスタＭ14のソース電極に,ゲート電極がクロック信号(CK)の入力される第６ｎ型トランジスタＭ18のゲート電極に夫々接続される。
このラッチ回路では、図２のラッチ回路の電源電位Ｖccと両出力ノードOUT,/OUTとの間に、ゲート電極にクロック信号(CK)が入力される第３,第４ｐ型トランジスタＭ41,Ｍ42を付加しているので、両出力ノードOUT,/OUTが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタＭ41,Ｍ42が、電源電位Ｖcc側からの電流を制限するように働いて、動作マージンが拡大する。
【０１０１】
図１６は、請求項４に記載のラッチ回路の一例を示している。
このラッチ回路は、図５で述べたラッチ回路に、図１５で述べたと同じ第３,第４のｐ型トランジスタとしてのトランジスタＭ41,Ｍ42を同様に接続して付加した変形例である。
従って、このラッチ回路では、図５のラッチ回路の電源電位Ｖccと両出力ノードOUT,/OUTとの間に、ゲート電極にクロック信号(CK)が入力される第３,第４ｐ型トランジスタＭ41,Ｍ42を付加しているので、両出力ノードOUT,/OUTが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタＭ41,Ｍ42が、電源電位Ｖcc側からの電流を制限するように働いて、動作マージンが拡大する。
【０１０２】
図１７は、請求項５に記載のラッチ回路の一例を示している。
このラッチ回路は、図２で述べたラッチ回路に、第３〜第６のｐ型トランジスタとしてのトランジスタＭ41,Ｍ42,Ｍ43,Ｍ44を付加した変形例である。上記第３,第４ｐ型トランジスタＭ41,Ｍ42は、図１５で述べたと同様に第１,第２ｐ型トランジスタＭ11,Ｍ12と第１,第２ｎ型トランジスタＭ13,Ｍ14との間に接続される一方、第５ｐ型トランジスタＭ43が第３ｐ型トランジスタＭ41と,第６ｐ型トランジスタＭ44が第４ｐ型トランジスタＭ42と夫々並列に接続され、かつ第５ｐ型トランジスタＭ43のゲート電極には入力パルス信号(IN)が, 第６ｐ型トランジスタＭ44のゲート電極には入力パルス信号の反転信号(/IN)が夫々入力される。
このラッチ回路では、図２のラッチ回路の電源電位Ｖccと両出力ノードOUT,/OUTとの間に、ゲート電極にクロック信号(CK),入力パルス信号(IN)が夫々入力され,互いに並列に接続された第３,第５ｐ型トランジスタＭ41,Ｍ43、およびゲート電極にクロック信号(CK),入力パルス信号の反転信号(/IN)が夫々入力され,互いに並列に接続された第４,第６ｐ型トランジスタＭ42,Ｍ44を付加しているので、両出力ノードOUT,/OUTが低レベル(接地電位)になる動作時に、上記各ｐ型トランジスタＭ41,Ｍ42,Ｍ43,Ｍ44が、電源電位Ｖcc側からの電流を制限するように働いて、動作マージンが一層拡大する。
【０１０３】
図１８は、請求項６に記載のラッチ回路の一例を示している。
このラッチ回路は、図５で述べたラッチ回路に、図１７で述べたと同じ第３〜第６のｐ型トランジスタとしてのトランジスタＭ41〜Ｍ44を同様に接続して付加した変形例である。
従って、このラッチ回路では、図５のラッチ回路の電源電位Ｖccと両出力ノードOUT,/OUTとの間に、ゲート電極にクロック信号(CK),入力パルス信号(IN)が夫々入力され,互いに並列に接続された第３,第５ｐ型トランジスタＭ41,Ｍ43、およびゲート電極にクロック信号(CK),入力パルス信号の反転信号(/IN)が夫々入力され,互いに並列に接続された第４,第６ｐ型トランジスタＭ42,Ｍ44を付加しているので、両出力ノードOUT,/OUTが低レベル(接地電位)になる動作時に、上記各ｐ型トランジスタＭ41,Ｍ42,Ｍ43,Ｍ44が、電源電位Ｖcc側からの電流を制限するように働いて、動作マージンが一層拡大する。
【０１０４】
さて、図３で述べた第１,第２クロック信号入力制御部１２,１３について次に具体的に説明する。尚、第１クロック信号入力制御部１２と第２クロック信号入力制御部１３とは同じ回路構成を有するので、以下の説明は第１クロック信号入力制御部１２で代表して行う。
図１９は、本発明のシフトレジスタの第１クロック信号入力制御部１２の一例を示している。
【０１０５】
上記第１クロック信号入力制御部１２は、スイッチング手段と電位固定手段としての二つのｎ型トランジスタTGとTDで概略構成される。そして、スイッチング手段をなす第１５ｎ型トランジスタとしてのトランジスタTGのドレイン電極は、ラッチ回路LATを構成するｎ型トランジスタＭ16のゲートに接続されて上記出力ノードCKIAを形成している。そして、トランジスタTGのソース電極にはクロック入力ノードCKが接続される一方、ゲート電極には上記第１制御信号(入力パルス信号in)が入力される。また、出力ノードCKIAには電位固定手段をなす第１７ｎ型トランジスタとしてのトランジスタTDのソース電極が接続される一方、ドレイン電極には接地電位GNDが接続されている。さらに、ゲート電極は電源電位Ｖcc(＝１６Ｖ)に接続されている。なお、第２クロック信号入力制御部１３には、スイッチング手段である第１６ｎ型トランジスタおよび電位固定手段である第１８ｎ型トランジスタが同様に設けられる。
【０１０６】
上記構成の第１クロック信号入力制御部１２において、第１制御信号(入力パルス信号in)の論理レベルが“Ｈ”になると、ｎ型トランジスタTGがオンしてクロック入力ノードCKと出力ノードCKIAとが接続されて、ｎ型トランジスタＭ16にクロック信号ckが入力される。また、入力パルス信号inは、ｎ型トランジスタＭ15のゲートにも入力されている。その結果、上述したように、入力パルス信号inおよび出力パルス信号outが“Ｈ”であり且つクロック信号ck(/ck)がアクティブな場合に、直列に接続されたｎ型トランジスタＭ15,Ｍ16はオンして、ラッチ回路LATはレベルシフタ回路として動作するのである。
【０１０７】
一方、上記第１制御信号inの論理レベルが“Ｌ”の場合にはｎ型トランジスタTGがオフして、出力ノードCKIAがフローティング状態になる。そのため、ゲート電極が電源電位Ｖccに接続される一方,ドレイン電極が接地電位GNDに接続されて、常時オン状態にあるｎ型トランジスタTDのオン抵抗をプルダウン抵抗として用いて、出力ノードCKIAの電位を固定するのである。その結果、上述したように、クロック信号ck(/ck)の状態に拘わらずｎ型トランジスタＭ16はオフして、ラッチ回路LATはレベル保持回路として動作するのである。
【０１０８】
すなわち、この第１クロック信号入力制御部１２においては、上記ｎ型トランジスタTGで上記スイッチング手段を構成し、ｎ型トランジスタTD,電源電位Ｖccおよび接地電位GNDで上記電位固定手段を構成するのである。
【０１０９】
図２０は、本発明のシフトレジスタの第１クロック信号入力制御部１２の一例を示している。図１９の場合と同様に、ｎ型トランジスタＭ16のゲート電極とクロック入力ノードCKとの間に、ゲート電極に上記第１制御信号(入力パルス信号in)が入力されるトランジスタTGを介設して出力ノードCKIAを形成している。更に、この出力ノードCKIAに、出力ノードCKIAのプルダウン抵抗として用いられ,電位固定手段である第１９ｎ型トランジスタとしてのトランジスタTDのソース電極を接続し、このｎ型トランジスタTDのドレイン電極には接地電位GNDを接続し、ゲート電極を自身のソース電極に接続している。したがって、上記プルダウン電圧はｎ型トランジスタTDの閾値電圧となる。すなわち、図２０に示す第１クロック信号入力制御部１２aでは、図１９に示す第１クロック信号入力制御部１２の構成と比較して配線の引き回しが単純になるという利点がある。
なお、第２クロック信号入力制御部１３には、電位固定手段である第２０ｎ型トランジスタが同様に設けられる。
【０１１０】
図２１は、本発明のシフトレジスタ回路の第１クロック信号入力制御部１２の一例を示している。図１９および図２０の場合と同様に、ｎ型トランジスタＭ16のゲート電極とクロック入力ノードCKとの間に、ゲート電極に上記第１制御信号(入力パルス信号in)が入力されるｎ型トランジスタTGを介設して出力ノードCKIAを形成している。さらに、この出力ノードCKIAに、出力ノードCKIAのプルダウン抵抗として用いられ,電位固定手段である第２１ｎ型トランジスタとしてのトランジスタTDのソース電極を接続し、このｎ型トランジスタTDのドレイン電極には接地電位GNDを接続し、このｎ型トランジスタTDのゲート電極にはｎ型トランジスタTGのゲート電極に入力される上記第１制御信号の反転信号(第２クロック信号入力制御部１３の場合には上記第２制御信号の反転信号)を入力している。したがって、ｎ型トランジスタTGがオンしている場合にはｎ型トランジスタTDはオフすることになり、クロック入力ノードCKと出力ノードCKIAとが電気的に接続されている場合に生ずるｎ型トランジスタＭ16のゲート電極から接地電位GNDへの貫通電流を防止できるのである。
なお、第２クロック信号入力制御部１３には、電位固定手段である第２２ｎ型トランジスタが同様に設けられる。
【０１１１】
図２２は、本発明のシフトレジスタ回路の第１クロック信号入力制御部１２の一例を示している。図１９〜図２１の場合と同様に、ｎ型トランジスタＭ16のゲート電極とクロック入力ノードCKとの間に、ゲート電極に上記第１制御信号(入力パルス信号in)が入力されるｎ型トランジスタTGを介設して出力ノードCKIAを形成している。さらに、この出力ノードCKIAに、出力ノードCKIAのプルダウン抵抗として用いられる第１抵抗体としての抵抗体Ｒの一端を接続し、他方には接地電位GNDを接続している。ここで、同じ抵抗値を持つ抵抗体とトランジスタとの素子面積を単純に比較した場合には、抵抗体の方がその面積は大きくなる。ところが、抵抗体には、その単純な構造を活かして多層配線(抵抗体を配線の下側に形成する)を行うことによって実質の占有面積を小さくできるという利点がある。
なお、第２クロック信号入力制御部１３には、第２抵抗体としての抵抗体が同様に設けられる。
【０１１２】
上述のように、本実施の形態においては、上記シフトレジスタ回路１１を構成する個々のラッチ回路LATは、クロック信号ckあるいは反転クロック信号/ckの何れか一方のみに同期して動作するようになっている。したがって、図４３に示すラッチ回路SRのようにクロック信号ckおよび反転クロック信号/ckの両信号を使用する場合に比してクロック信号線の負荷を半減でき、低消費電力化を図ることができるのである。
【０１１３】
また、上記シフトレジスタ回路１１を構成する個々のラッチ回路LATは、２つのｐ型トランジスタＭ11,Ｍ12及び２つのｎ型トランジスタＭ15,Ｍ17(図４８に示したレベルシフタ回路の接地電位GNDに接続されたｎ型トランジスタＭ3,Ｍ4に相当)と接地電位GNDとの間に、ｎ型トランジスタＭ16,Ｍ18を夫々介設する。そして、ｎ型トランジスタＭ16,Ｍ18のゲート電極には第１,第２クロック信号入力制御部１２,１３の出力信号ckia, ckibを入力している。さらに、出力ノード/OUT,OUTの夫々と接地電位GNDとの間にｎ型トランジスタＭ13,Ｍ14を介設する。そして、ｎ型トランジスタＭ13,Ｍ14のゲート電極には出力ノードOUT,/OUTを接続している。
【０１１４】
したがって、上記第１クロック信号入力制御部１２への入力パルス信号inおよび第２クロック信号入力制御部１３への出力パルス信号outが“Ｈ”(つまり、ラッチ回路LATがアクティブ)であってクロック信号ckがアクティブである場合は、当該ラッチ回路LATは図４８に示すレベルシフタ回路LSと同様にレベルシフタとして機能する。一方、それ以外は、レベル保持回路して機能することができる。
【０１１５】
その結果、シフトレジスタ回路１１は、駆動電圧(Ｖcc)よりも低い振幅のクロック信号で動作させることができ、クロック信号生成用の外部回路の消費電力を低減できるのである。さらに、出力信号outのパルス幅は出力信号/outのパルス幅より狭くなる。したがって、駆動信号として出力信号outを用いることによって、隣接する２つのラッチ回路LATからの出力信号に時間的間隔を設けることができ、画像表示装置の信号線駆動回路に利用した場合には、画像信号に雑音が重畳されることがない。また、ラッチ回路LATが非アクティブな場合には、第１,第２クロック信号入力制御部１２,１３によってクロック入力ノードCKと出力ノードCKIA,CKIBとの間を電気的に切り離すことによって、クロック信号線の負荷低減および消費電力の低減を図ることができるのである。
【０１１６】
図２３は、本発明のシフトレジスタ回路を構成するラッチ回路LATの一例を示している。図２３において、ｐ型トランジスタＭ11,Ｍ12、ｎ型トランジスタＭ13〜Ｍ18、および、第１,第２クロック信号入力制御部１５,１６は、図３におけるｐ型トランジスタＭ11,Ｍ12、ｎ型トランジスタＭ13〜Ｍ18、および、第１,第２クロック信号入力制御部１２,１３と同じ構成を有して、同様に機能する。尚、第１,第２クロック信号入力制御部１５,１６の具体的回路構成は、図１９〜図２２に示す通りである。
【０１１７】
本実施の形態においては、上記ｐ型トランジスタＭ11のドレイン(図３に示すラッチ回路LATにおける出力ノード/OUT)に第１インバータINVの入力端子を接続する。同様に、ｐ型トランジスタＭ12のドレイン(図３に示すラッチ回路LATにおける出力ノードOUT)に第２インバータ回路INVを接続する。そして、第１インバータINVの出力端子を出力ノードOUTとする一方、第２インバータINVの出力端子を出力ノード/OUTとしている。一般に、レベルシフタ回路は、他の論理演算回路に比べて駆動力が小さい。そこで、インバータ回路INV等のバッファ作用(増幅作用)を有する回路を付加することによって、後段への信号伝播を確実にし、安定にシフトレジスタ動作を行うことができるのである
図２４は、上記クロック入力ノードCKに入力されるクロック信号ck(/ck)と、入力ノードIN,/INに入力されるパルス信号in,/inと、出力ノードCKIAから出力される出力信号ckiaと、出力ノードCKIBから出力される出力信号ckibと、出力ノードOUT,/OUTから出力されるパルス信号out,/outの波形を示す。図４に示す波形図と比較して、図３における出力ノードOUT,/OUTにインバータ回路INVが付加されたために出力信号out,/outの位相が反転し、その結果、出力信号outの立ち上りが出力信号/outの立ち下がりよりも早くなっている。
【０１１８】
したがって、図３に示すラッチ回路LATの場合と同様に、本ラッチ回路LATで形成したシフトレジスタ回路１１をデータ信号線駆動回路に用いると共に出力信号/outを利用した場合に、隣接するラッチ回路LATからの出力信号/outのタイミングに僅かなズレが生じても、隣接するデータ信号線に対応するサンプリング信号に重なりが生ずることを防止できるのである。
【０１１９】
なお、図２３のラッチ回路の第１,第２クロック信号入力制御部１５,１６を除去し、トランジスタＭ16,Ｍ18のゲート電極にクロック信号(CK)を入力して、図１７で述べたラッチ回路の出力端子OUT,/OUTに第１,第２インバータINVを介設した構成とすることもできる。この構成でも、上記インバータINVのバッファ作用により後段への信号伝播を確実にし、安定にシフトレジスタ動作を行うことができる。
【０１２０】
図２５は、請求項９に記載のシフトレジスタ回路の一例を示すブロック図である。このシフトレジスタ回路２１は、互いに隣接するラッチ回路LATの出力ノードと入力ノードとが、アナログスイッチASWを介して接続されて構成されている。すなわち、１段目のラッチ回路LATの入力ノードには、外部からの制御信号lrでオン/オフ制御されるアナログスイッチASW1を介してスタート信号(パルス信号)stが入力される。一方、出力ノードは、アナログスイッチASW1を介して２段目のラッチ回路LATの入力ノードに接続されている。次に、２段目のラッチ回路LATの入力ノードは、１段目のラッチ回路LATの出力ノードの他に、外部からの制御信号/lrでオン/オフ制御されるアナログスイッチASW2を介して３段目のラッチ回路LATの出力ノードに接続されている。一方、出力ノードは、アナログスイッチASW2を介して１段目のラッチ回路LATの入力ノードに接続されると共に、アナログスイッチASW1を介して３段目のラッチ回路LATの入力ノードに接続されている。次に、３段目のラッチ回路LATの入力ノードは、２段目のラッチ回路LATの出力ノードの他に、アナログスイッチASW2を介して４段目のラッチ回路LATの出力ノードに接続されている。一方、出力ノードは、２段目のラッチ回路LATの入力ノードの他に、アナログスイッチASW1を介して４段目のラッチ回路LATの入力ノードに接続されている。そして、最終段である上記４段目のラッチ回路LATの入力ノードには、３段目のラッチ回路LATからの出力信号の他に、アナログスイッチASW2を介してスタート信号stが入力されるようになっている。
【０１２１】
上記構成のシフトレジスタ回路２１は、以下のようにして走査方向を切り換えることができる。すなわち、上記制御信号lrがアクティブになると、制御信号lrでオン/オフ制御されるアナログスイッチASW1がオンする一方、制御信号/lrでオン/オフ制御されるアナログスイッチASW2がオフする。したがって、スタート信号stは１段目のラッチ回路LATに入力され、以下順次前段のラッチ回路LATからの出力パルス信号が後段のラッチ回路LATに入力される。つまり、シフトレジスタ回路２１は先頭のラッチ回路LATから最後尾のラッチ回路LATの方へ走査することになるのである。一方、上記制御信号lrが非アクティブになると、アナログスイッチASW1がオフする一方、アナログスイッチASW2がオンする。したがって、スタート信号stは４段目(最終段)のラッチ回路LATに入力され、以下順次後段のラッチ回路LATからの出力パルス信号が前段のラッチ回路LATに入力される。つまり、シフトレジスタ回路２１は最後尾のラッチ回路LATから先頭のラッチ回路LATの方へ走査することになるのである。
【０１２２】
図２６は、図２５におけるシフトレジスタ回路２１を構成するラッチ回路LATおよびアナログスイッチASWの回路構成図を示す。アナログスイッチASW1は、ゲート電極に制御信号lrが入力されるｎ型トランジスタＭ31とゲート電極に制御信号/lrが入力されるｐ型トランジスタＭ32とのソース電極同士およびドレイン同士を接続して構成されている。そして、ソース電極側にラッチ回路LATの出力ノード/OUTあるいは出力ノードOUTを接続する一方、ドレイン側を後段側への出力ノード/OUT1,OUT1としている。また、アナログスイッチASW2は、ゲート電極に制御信号/lrが入力されるｎ型トランジスタＭ33とゲート電極に制御信号lrが入力されるｐ型トランジスタＭ34とのソース電極同士及びドレイン同士を接続して構成されている。そして、ソース電極側にラッチ回路LATの出力ノード/OUTまたは出力ノードOUTを接続する一方、ドレイン側を前段側への出力ノード/OUT2,OUT2としている。尚、図２６におけるラッチ回路LATは、図３に示すラッチ回路部と図１９に示すクロック信号入力制御部とに基づいて構成されているが、図２３のラッチ回路部や図２０〜図２２のクロック信号入力制御部に基づいて構成しても差し支えない。
【０１２３】
図２７は、請求項１０に記載されたシフトレジスタの一例,かつ図２５で述べたシフトレジスタ回路の変形例を示すブロック図である。このシフトレジスタ回路では、各ラッチ回路LATの出力と前段,後段のラッチ回路に向かう第１,第２のトランスファゲートであるアナログスイッチASW1,ASW2との間にバッファ回路BUFを付加している。
このシフトレジスタ回路でも、図２５のシフトレジスタ回路と同じくシフトレジスタ回路の走査方向を切り替えることができるうえ、ラッチ回路LATの駆動力(信号伝播性能)がアナログスイツチASWを介することで低下する場合でも、バッファ回路BUFを付加しているので、大きな駆動力を得ることができ、シフトレジスタ回路の安定動作を図ることができる。
なお、上記シフトレジスタ回路を構成する各ラッチ回路等は、図２６で述べたラッチ回路LATの両側のアナログスイッチASW1,ASW2に向かう出力端子に、夫々図２３で述べたインバータINVを介設することによって構成できる。
【０１２４】
図２８は、図２に示すシフトレジスタ回路１１または図２５に示すシフトレジスタ回路２１(但し、この場合は上記制御信号lrがアクティブになって順方向に走査するようになっている)を用いたデータ信号線駆動回路SDの回路構成図である。本データ信号線駆動回路SDの基本構成は、図３９に示す従来のデータ信号線駆動回路SDと略同一である。すなわち、シフトレジスタ回路２５を構成する隣接するラッチ回路LS SRの出力信号/ｎの連なり信号を複数のインバータ回路からなるバッファ回路で増幅すると共に、必要に応じて反転信号を生成して、サンプリング信号ｓおよびその反転信号/ｓをサンプリング回路(アナログスイッチ)ASに出力する。そして、サンプリング回路ASは、サンプリング信号ｓ,/ｓに基づいて開閉して、映像信号線DATからの映像データdatをデータ信号線SLに供給する。その場合のラッチ回路LS SRへのクロック信号cks,/cksと、ラッチ回路LS SRの出力信号n1,/n1〜n3,/n3と、サンプリング信号s1,s2を、図２９に示す。
【０１２５】
この場合、上記シフトレジスタ回路２５を構成するラッチ回路LS SRは、図３あるいは図２３に示すラッチ回路LATと同じ構成を有しており、レベルシフタ機能を有したラッチ回路である。したがって、振幅が５Ｖのクロック信号cks,/cksで振幅１６Ｖの出力信号n1,/n1〜n3,/n3を出力することができる。したがって、このようなラッチ回路LS SRを有するシフトレジスタ回路２５で構成されたデータ信号線駆動回路SDを用いた場合には、低い振幅のクロック信号cks,/cksで高い駆動電圧を得ることができ、閾値電圧の絶対値が高い多結晶シリコン薄膜トランジスタを用いて上記駆動回路一体型の液晶表示装置を構成する場合におけるクロック信号cks,/cksによる消費電力の増大を防止できるのである。
【０１２６】
ここで、上記ラッチ回路LS SRは、図２３に示す回路構成のラッチ回路LATであるとする。そして、映像データdatを取り込むためのサンプリング信号ｓ,/ｓは、シフトレジスタ回路２５における各段のラッチ回路LS SRからの出力信号ｎ,/ｎのうちロウアクティブな出力信号/ｎに基づいて生成されている。その場合、図２３に示す回路構成を有するラッチ回路LATの出力信号out,/outは、図２４に示すように出力信号/outのパルス幅が出力信号outのパルス幅よりも狭くなっている。したがって、本データ信号線駆動回路SDによって生成されるサンプリング信号ｓ,/ｓにおいては、図２９に示すように、隣接するサンプリング信号s1,s2同士に時間的な重なりを持つことがない。すなわち、あるデータ信号線SLへの映像データの書き込みが終了する直前に他のデータ信号線SLに映像データを書き込み始めることがなく、データ信号線SLに雑音が重畳されるのを防止して、良好な画像表示を得ることができるのである。
【０１２７】
尚、上記の説明においては、上記シフトレジスタ回路２５を構成するラッチ回路LS SRは図２３に示す回路構成のラッチ回路LATであるとし、ロウアクティブな出力信号/ｎに基づいてサンプリング信号ｓ,/ｓを生成している。しかしながら、ラッチ回路LS SRは、図３に示す回路構成のラッチ回路LATで構成しても差し支えない。その場合には、ハイアクティブな出力信号ｎに基づいてサンプリング信号ｓ,/ｓを生成すれば、隣接するサンプリング信号s1,s2同士が時間的に重なりを持たないようにできるのである。
【０１２８】
さらに、上述したように、上記シフトレジスタ回路２５を構成するラッチ回路LS SR(すなわち、図３あるいは図２３に示すラッチ回路LAT)は、第１,第２クロック信号入力制御部１２,１３と同一の第１,第２クロック信号入力制御部を有している。そして、非アクティブ状態の場合には単にレベル保持回路として動作するのであるからクロック信号cks,/cksは必要としない。したがって、上記非アクティブ状態の場合には、上記第１,第２クロック信号入力制御部によってクロック信号cks,/cksの入力を停止することによって、クロック信号線の負荷低減および消費電力の低減を図ることができるのである。
なお、図２８の各ラッチ回路LS SRに入力されるクロック信号およびスタート信号のうち反転信号/cks,/spsの入力を省略することも可能である。
【０１２９】
図３０は、上記シフトレジスタ回路１１またはシフトレジスタ回路２１を用いたデータ信号線駆動回路SDの他の構成例を示す回路構成図である。本データ信号線駆動回路SDにおいては、シフトレジスタ回路２６の１段目のラッチ回路LS SRへのスタート信号線SPSに、図４８または図４９に示すような回路構成を有する通常のレベルシフタ回路LSを介設している。そして、レベルシフタ回路LSによって、クロック信号cks,/cksと同じ振幅５Ｖのスタート信号sps,/spsを振幅１６Ｖに昇圧して１段目のラッチ回路LS SRに供給している。
【０１３０】
このように、上記スタート信号spsの振幅を５Ｖにすることによって、本データ信号線駆動回路SDへの総てのディジタル入力信号の振幅を５Ｖにすることができる。すなわち、本実施の形態によれば、外部信号生成回路の出力レベルを５Ｖに統一することができ、低消費電力化とシステムの簡略化とを図ることができるのである。
【０１３１】
図３１は、図２に示すシフトレジスタ回路１１あるいは図２５に示すシフトレジスタ回路２１(但し、この場合は上記制御信号lrがアクティブになって順方向に走査するようになっている)を用いた走査信号線駆動回路GDの回路構成図である。本走査信号線駆動回路GDの基本構成は、図４１に示す従来の走査信号線駆動回路GDのバッファ回路からパルス幅制御信号線GPSおよびノア回路を除去したバッファ回路を有している。すなわち、シフトレジスタ回路２７を構成する隣接するラッチ回路LS SRの出力信号/ｎの連なり信号をナンド回路によってとり、複数のインバータ回路からなるバッファ回路で増幅して走査信号線GLに供給する。その場合のラッチ回路LS SRへのクロック信号ckg,/ckgと、ラッチ回路LS SRの出力信号n1,/n1〜n3,/n3と、走査信号線GLへの走査信号gl1,gl2を、図３２に示す。
【０１３２】
この場合、上記シフトレジスタ回路２７を構成するラッチ回路LS SRは、図３あるいは図２３に示すラッチ回路LATと同じ構成を有するレベルシフタ機能を有したラッチ回路である。したがって、図２８あるいは図３０に示すデータ信号線駆動回路SDの場合と同様に、低い振幅のクロック信号ckg,/ckgで高い駆動電圧を得ることができ、多結晶シリコン薄膜トランジスタを用いて駆動回路一体型の液晶表示装置を構成する場合におけるクロック信号ckg,/ckgによる消費電力の増大を防止できる。
【０１３３】
また、上記ラッチ回路LS SRは図２３に示す構成のラッチ回路LATであるとし、映像データdatを画素に書き込むための走査信号glを各段のラッチ回路LS SRからのロウアクティブな出力信号/ｎに基づいて生成している。したがって、図２８あるいは図３０に示すデータ信号線駆動回路SDの場合と同様に、図３２に示すように、隣接する走査信号gl1,gl2同士に重なりを持つことがない。すなわち、ある行の画素への映像データの書き込みが終了する直前に他の行の画素にも映像データを書き込み始めることがなく、画像信号に雑音が重畳されるのを防止して、良好な画像表示を得ることができるのである。このように、本走査信号線駆動回路GDによれば、ラッチ回路LS SRからのロウアクティブな出力信号/ｎに基づいて走査信号glを生成するだけで隣接する走査信号gl同士の重なりを無くすことができるので、図４１に示す走査信号線駆動回路GDの場合のように走査信号glのパルス幅を制御するためのパルス幅制御信号gpsの供給回路は必要としないのである。
【０１３４】
尚、本走査信号線駆動回路GDの場合も、ラッチ回路LS SRを、図３に示す回路構成のラッチ回路LATで構成して、ハイアクティブな出力信号ｎに基づいて走査信号glを生成すれば、隣接する走査信号gl1,gl2同士に重なりがないようにできる。
【０１３５】
さらに、図２８または図３０に示すデータ信号線駆動回路SDの場合と同様に、非アクティブ状態の場合には、ラッチ回路LS SRを構成する上記第１,第２クロック信号入力制御部でクロック信号ckg,/ckgの入力を停止することによって、クロック信号線の負荷低減および消費電力の低減を図ることができる。
【０１３６】
図３３は、上記シフトレジスタ回路１１またはシフトレジスタ回路２１を用いた走査信号線駆動回路GDの他の構成例を示す回路構成図である。本走査信号線駆動回路GDにおいては、シフトレジスタ回路２８の１段目のラッチ回路LS SRへのスタート信号線SPG,/SPGに、図４８あるいは図４９に示すような回路構成を有する通常のレベルシフタ回路LS1を介設している。さらに、図４１の場合と同様のパルス幅制御信号線２９を設け、このパルス幅制御信号線２９に上述のようなレベルシフタ回路LS2を接続している。そして、レベルシフタ回路LS1によって、クロック信号ckg,/ckgと同じ振幅５Ｖのスタート信号spg,/spgを振幅１６Ｖに昇圧して１段目のラッチ回路LS SRに供給している。さらに、レベルシフタ回路LS2によって、クロック信号ckg,/ckgと同じ振幅５Ｖのパルス幅制御信号gps,/gpsを振幅１６Ｖに昇圧して各段目のノア回路３０〜３３に供給している。
【０１３７】
したがって、上記スタート信号spg,/spgおよびパルス幅制御信号gps,/gpsの振幅を５Ｖにすることによって、本走査信号線駆動回路GDへの総てのディジタル入力信号の振幅を５Ｖにすることができる。すなわち、本実施の形態によれば、外部信号生成回路の出力レベルを５Ｖに統一することができ、低消費電力化とシステムの簡略化とを図ることができるのである。
【０１３８】
また、上記隣接するラッチ回路LS SRの出力信号/ｎの連なりとパルス幅制御信号gps,/gpsとの重なりをとって走査信号glを生成することによって、走査信号glのパルス幅をより最適に設定できるのである。
【０１３９】
尚、本実施の形態においては、上記各データ信号線駆動回路SDおよび各走査信号線駆動回路GDを構成するラッチ回路LS SRからの出力信号out,/outのうち、パルス幅が狭い方の出力信号を用いて制御信号を生成する場合を例に説明した。しかしながら、この発明では、パルス幅が広い方の出力信号を用いても一向に構わない。但し、その場合には、上述したような隣接するラッチ回路LS SRからの出力信号に基づく制御信号に生ずる時間的な重なりを積極的に無くすことはできないが、クロック信号の振幅を小さくする効果は得ることができる。
【０１４０】
以上の説明のごとく、本実施の形態におけるデータ信号線駆動回路SDおよび走査信号線駆動回路GDの少なくとも一方を、図３７に示すような液晶表示装置のデータ信号線駆動回路SDあるいは走査信号線駆動回路GDとして使用することによって、低消費電力と高表示品位を兼ね備えた画像表示装置を構成できるのである。
【０１４１】
特に、図３７に示すような液晶表示装置の回路構成においては、上記データ信号線駆動回路SDおよび走査信号線駆動回路GDは、画面(つまり表示領域)の辺と略同じ長さの範囲に亘って広く分散して配置されるので、クロック信号cks,ckg等の配線長は極めて長くなっている。したがって、クロック配線等の配線負荷容量が大きく、各信号の振幅を小さくすることによって低消費電力化を図ることの効果は極めて大きいのである。
なお、図３１の各ラッチ回路LS SRに入力されるクロック信号およびスタート信号のうち反転信号/cks,/spsの入力を省略することも可能である。また、図３３の各ノア回路３０〜３３に入力されるパルス幅制御信号のうち反転信号/gpsを省略することもできる。
【０１４２】
図３４は、請求項１１に記載の画像表示装置の一例である液晶表示装置を示す構成図である。この液晶表示装置４１は、図２８または図３０に示すデータ信号線駆動回路SDと、図３１または図３３に示す走査信号線駆動回路GDとを備えている。データ信号線駆動回路SDは、図２８または図３０に示すデータ信号線駆動回路SDと同じ回路構成を有している。また、走査信号線駆動回路GDは、図３１または図３３に示す走査信号線駆動回路GDと同じ回路構成を有している。また、画素アレイARYは、図３７に示す液晶表示装置における画素アレイARYと同じ構成を有している。
【０１４３】
本液晶表示装置４１においては、画素PIXと、データ信号線駆動回路SDと、走査信号線駆動回路GDは、同一基板SUB上に形成されて所謂ドライバモノリシック構造を呈している。そして、外部コントロール回路CTLからの映像信号dat,クロック信号cks,スタート信号sps,クロック信号ckg,スタート信号spg,パルス幅制御信号gpsと、外部電源回路VGENからの各種駆動電源とに従って、駆動される。
【０１４４】
このような回路構成においても、図３７に示す液晶表示装置の場合と同様に、配線負荷容量が極めて大きいので、両信号線駆動回路SD,GDを上記構成に成して両信号線駆動回路SD,GDへの上記各入力信号の振幅を両信号線駆動回路SD,GDの駆動電圧の振幅よりも小さくすることによって、大きな低消費電力化の効果を得ることができるのである。
【０１４５】
また、上記データ信号線駆動回路SDおよび走査信号線駆動回路GDを画素アレイARYと同一基板SUB上に(モノリシックに)形成することによって、別に基板上に形成して実装する場合よりも、信号線駆動回路SD,GD等の製造コストや実装コストの低減を図ることができると共に、信頼性の向上という効果を得ることもできるのである。
【０１４６】
ところで、図３４に示すようなモノリシック型の液晶表示装置においては、基板SUBとして石英基板やガラス基板等の透明基板を使うため、能動素子として、従来のアクティブ・マトリクス型液晶表示装置に用いられている非晶質シリコン薄膜トランジスタに比べて極めて駆動力の高い特性を有する多結晶シリコン薄膜トランジスタが使用される。図３５は、上記多結晶シリコン薄膜トランジスタの構造例を示す。４９はガラス基板等の絶縁基板であり、５０はシリコン酸化膜であり、５４は多結晶シリコン膜であり、５９aはソース領域であり、５９bはドレイン領域である。さらに、５５はゲート絶縁膜としてのシリコン酸化膜であり、５６はゲート電極であり、６３は層間絶縁膜としてのシリコン酸化膜であり、６５は金属配線である。また、図３６は、上記多結晶シリコン薄膜トランジスタの製造手順の一例を示す構造断面図である。以下、６００℃以下で多結晶シリコン薄膜トランジスタを形成する場合の製造プロセスについて簡単に説明する。
【０１４７】
先ず、図３６(b)に示すように、ガラス基板５１上に非晶質シリコン薄膜５２を堆積する。そして、図３６(c)に示すように、エキシマレーザ５３を照射して多結晶シリコン薄膜５４を形成する。次に、図３６(d)に示すように多結晶シリコン薄膜５４を活性領域の形状にパターニングした後、図３６(e)に示すように上面に二酸化シリコンからなるゲート絶縁膜５５を形成する。次に、図３６(f)に示すように、ゲート絶縁膜５５上に薄膜トランジスタのゲート電極５６をアルミニウム等で形成する。
【０１４８】
そうした後、図３６(g)に示すように、ｐ型薄膜トランジスタの領域をレジスト５７で覆い、ゲート電極５６を照射マスクとして、ｎ型薄膜トランジスタのソースおよびドレイン領域に不純物「燐５８」を注入する。こうして、多結晶シリコン薄膜５４におけるゲート電極５６の両側にｎ+領域５９a,５９bを形成する。同様にして、図３６(h)に示すように、ｎ型薄膜トランジスタの領域をレジスト６０で覆い、ゲート電極５６を照射マスクとして、ｐ型薄膜トランジスタのソースおよびドレイン領域に不純物「棚素６１」を注入する。こうして、多結晶シリコン薄膜５４におけるゲート電極５６の両側にｐ+領域６２a,６２bを形成する。その後、図３６(i)に示すように、二酸化シリコンまたは窒化シリコン等からなる層間絶縁膜６３を堆積する。そして、図３６(j)に示すように、層間絶縁膜６３にｎ+領域５９a,５９bおよびｐ+領域６２a,６２b(つまり、ソースおよびドレインの領域)に達するコンタクトホール６４を開口した後、図３６(k)に示すように、コンタクトホール６４を介してアルミニウム等の金属配線６５を形成する。
【０１４９】
上述の製造手順においては、プロセスの最高温度は、ゲート絶縁膜５５形成時の６００℃であるので、米国コーニング社の１７３７ガラス等の高耐熱性ガラスを使用することができる。さらに、６００℃以下で形成可能であるから安価で大面積のガラス基板を用いることができ、液晶表示装置の低価格化と大面積化とを実現できるのである。
【０１５０】
また、上記液晶表示装置を形成する際には、この後に、更に、別の層間絶縁膜を介して、透明電極(透過型液晶表示装置の場合)や反射電極(反射型液晶表示装置の場合)を形成することになる。
【０１５１】
尚、上記説明においては相補型の多結晶薄膜トランジスタを例に説明しているが、相補型でなくとも一向に構わない。さらに、絶縁性基板４９(５１)上の多結晶シリコン薄膜５４を活性層５９a,５９bとする順スタガー(トツプゲート)を例にしているが、これに限定するものではなく、逆スタガ一構造等の他の構造のものであってよい。
【０１５２】
上記のような多結晶シリコン薄膜トランジスタを能動素子として用いることによって、実用的な駆動能力を有する走査信号線駆動回路GDおよびデータ信号線駆動回路SDを、図３４における画素アレイARYと同一基板SUB上に略同一の製造工程で構成することができるのである。
【０１５３】
さらに、上記多結晶シリコン薄膜トランジスタは、単結晶シリコントランジスタ(ＭＯＳ(金属酸化膜半導体)トランジスタ)に較べて駆動能力が１〜２桁小さいので、データ信号線駆動回路SDのように高速動作させる場合には、その駆動力を稼ぐためにゲート幅を大きくする必要がある。そして、それに伴ってゲート容量も大きくなり、数百のトランジスタのゲートに接続されているクロック信号線等自体が大きな負荷となって消費電力の増大を招いてしまう。ところが、本実施の形態によれば、データ信号線駆動回路SDに図１あるいは図２５に示すような低振幅のクロック信号ck,/ckを用いるシフトレジスタ１１,２１を使用するので、クロック信号線CLK,/CLKの負荷を軽減させて、消費電力を抑えることが可能となるのである。
【０１５４】
また、上記多結晶シリコン薄膜トランジスタによって、図３０及び図３３に示すレベルシフタ回路LSを構成した場合には、単結晶トランジスタで構成した場合に比較して、その駆動能力が小さいことからパルスのデューティ変化が大きくなる。ところが、本実施の形態によれば、図１あるいは図１０に示すようなシフトレジスタ１１,２１を使用するので、サンプリング信号のパルス幅を揃えることができ、隣接するサンプリング信号との間で時間的に重なりを持たないようにできる。したがって、表示品位の劣化を抑えることができるのである。
【０１５５】
以上、この発明の実施の形態について幾つか述べたが、この発明はこれらに限定されることなく、上記実施の形態の組み合わせ等の他の構成(液晶表示装置以外の画像表示装置等)についても同様に適用できるものである。
【図面の簡単な説明】
【図１】本発明のシフトレジスタ回路の一例を示すブロック図である。
【図２】図１におけるラッチ回路の一例を示す回路構成図である。
【図３】図１におけるラッチ回路の他の例を示す回路構成図である。
【図４】図３におけるクロック信号,入力パルス信号,クロック信号入力制御部の出力信号および出力パルス信号の波形図である。
【図５】図８に示すシフトレジスタを構成するラッチ回路の一例を示す回路構成図である。
【図６】図１におけるラッチ回路の他の例を示す回路構成図である。
【図７】図１におけるラッチ回路の他の例を示す回路構成図である。
【図８】図１におけるラッチ回路の他の例を示す回路構成図である。
【図９】図８のラッチ回路を構成する論理積−否定論理和回路の一例を示す図である。
【図１０】図１におけるラッチ回路の他の例を示す回路構成図である。
【図１１】図１０のラッチ回路を構成する論理積−否定論理和回路の一例を示す図である。
【図１２】図１におけるラッチ回路の他の例を示す回路構成図である。
【図１３】図１におけるラッチ回路の他の例を示す回路構成図である。
【図１４】図１におけるラッチ回路の他の例を示す回路構成図である。
【図１５】図２におけるラッチ回路の変形例を示す回路構成図である。
【図１６】図５におけるラッチ回路の変形例を示す回路構成図である。
【図１７】図２におけるラッチ回路の他の変形例を示す回路構成図である。
【図１８】図５におけるラッチ回路の他の変形例を示す回路構成図である。
【図１９】図３におけるクロック信号入力制御部の回路構成例を示す図である。
【図２０】図１９とは異なる回路構成例を示す図である。
【図２１】図１９および図２０とは異なる回路構成例を示す図である。
【図２２】図１９〜図２１とは異なる回路構成例を示す図である。
【図２３】図３とは異なるラッチ回路の回路構成図である。
【図２４】図２３におけるクロック信号,入力パルス信号,クロック信号入力制御部の出力信号および出力パルス信号の波形図である。
【図２５】図１とは異なるシフトレジスタ回路のブロック図である。
【図２６】図２５におけるラッチ回路およびアナログスイッチの回路構成図である。
【図２７】本発明に係るシフトレジスタ回路の他の例を示すブロック図である。
【図２８】図１あるいは図２５に示すシフトレジスタ回路を用いたデータ信号線駆動回路の回路構成図である。
【図２９】図２６におけるラッチ回路へのクロック信号,ラッチ回路の出力信号およびサンプリング信号の波形図である。
【図３０】図２８とは異なるデータ信号線駆動回路の回路構成図である。
【図３１】図１あるいは図２５に示すシフトレジスタ回路を用いた走査信号線駆動回路の回路構成図である。
【図３２】図３１におけるラッチ回路へのクロック信号,ラッチ回路の出力信号および走査信号の波形図である。
【図３３】図３１とは異なる走査信号線駆動回路の回路構成図である。
【図３４】この発明の画像表示装置としてのモノリシック型液晶表示装置の概略構成図である。
【図３５】図３４の液晶表示装置に用いられる多結晶シリコン薄膜トランジスタの断面図である。
【図３６】図３５に示す多結晶シリコン薄膜トランジスタの製造手順を示す図である。
【図３７】アクティブ・マトリックス駆動方式の液晶表示装置の概略構成図である。
【図３８】図３７における画素の詳細な構成図である。
【図３９】図３７におけるデータ信号線駆動回路の詳細な回路構成を示す図である。
【図４０】図３９におけるラッチ回路へのクロック信号,ラッチ回路の出力信号およびサンプリング信号の波形図である。
【図４１】図３７における走査信号線駆動回路の詳細な回路構成を示す図である。
【図４２】図４１におけるラッチ回路へのクロック信号,ラッチ回路の出力信号,パルス幅制御信号および走査信号の波形図である。
【図４３】図３９および図４１におけるラッチ回路の回路構成図である。
【図４４】図４３におけるクロックト・インバータ回路の具体的構成例を示す図である。
【図４５】双方向に走査可能なラッチ回路の回路構成図である。
【図４６】レベルシフタ回路を搭載したデータ信号線駆動回路の回路構成図である。
【図４７】レベルシフタ回路を搭載した走査信号線駆動回路の回路構成図である。
【図４８】図４６および図４７におけるレベルシフタ回路の具体的な回路構成図である。
【図４９】図４８とは異なるレベルシフタ回路の回路構成図である。
【図５０】図４８あるいは図４９における入力信号および出力信号の波形図である。
【発明の属する技術分野】
この発明は、パルス信号を伝送するラッチ回路、このラッチ回路をもつシフトレジスタ回路、およびこのシフトレジスタ回路を用いた画像表示装置に関する。
【０００２】
【従来の技術】
ここでは、従来のラッチ回路をもつシフトレジスタ回路および画像表示装置の例として、液晶表示装置と、そのデータ信号線駆動回路および走査信号線駆動回路を構成するシフトレジスタ回路とを挙げて説明する。但し、この発明に関するシフトレジスタおよび画像表示装置は、上記液晶表示装置およびその液晶表示装置用のシフトレジスタに限定されるものではなく、他の画像表示装置およびその画像表示装置用のシフトレジスタにも適用できるものである。
【０００３】
従来より、上記液晶表示装置として、アクティブ・マトリックス駆動方式の液晶表示装置が知られている。この液晶表示装置は、図３７に示すように、画素アレイARY,走査信号線駆動回路GDおよびデータ信号線駆動回路SDで構成される。上記画素アレイARYにおいては、互いに交差する多数の走査信号線GLと多数のデータ信号線SLとの各交差位置近傍に画素PIXが配置されて隣接する走査信号線GLとデータ信号線SLとに接続されると共に、マトリックス状に配列されている。
【０００４】
上記データ信号線駆動回路SDは、クロック信号cks等のタイミング信号に同期して、入力された映像信号datをサンプリングし、必要に応じて増幅して各データ信号線SLに書き込む。走査信号線駆動回路GDは、クロック信号ckg等のタイミング信号に同期して、走査信号線GLを順次選択し、画素PIX内にあるスイッチング素子の開閉を制御することによって、各データ信号線SLに書き込まれた映像信号(データ)datを対応する画素PIXに書き込むと共に、各画素PIXに書き込まれたデータを保持させる。
【０００５】
上記画素PIXは、図３８に示すように、上記スイッチング素子としての電界効果トランジスタSWと、液晶容量CLおよび補助容量(必要に応じて付加される)CSでなる画素容量とで構成される。そして、トランジスタSWのドレインおよびソースを介してデータ信号線SLと上記画素容量の一方の電極とが接続される一方、トランジスタSWのゲートは走査信号線GLに接続されている。さらに、上記画素容量の他方の電極は全画素に共通の共通電極(図示せず)に接続されている。上記構成において、各液晶容量CLに印加される電圧によって液晶の透過率または反射率が変調されて、当該画素が表示されるのである。
【０００６】
次に、上記映像信号datをデータ信号線SLに書き込む方法について述べる。上記データ信号線SLの駆動方式としては、点順次駆動方式と線順次駆動方式とがあるが、ここでは点順次駆動方式について述べる。図３９は、データ信号線駆動回路SDの詳細な回路構成を示す。映像信号線DATに入力された映像信号datを、この映像信号datと同期されたシフトレジスタ回路１の各段の出力パルスでサンプリング回路ASを開閉することによってデータ信号線SLに書き込むのである。
【０００７】
より具体的に述べると、上記シフトレジスタ回路１を構成する隣接するラッチ回路SRの出力信号ｎの連なり信号を複数のインバータ回路からなるバッファ回路で増幅すると共に、必要に応じて反転信号を生成して、サンプリング信号ｓおよびその反転信号/ｓをサンプリング回路(アナログスイッチ)ASに出力する。そして、サンプリング回路ASは、サンプリング信号ｓ,/ｓに基づいて開閉して、映像信号線DATからの映像データをデータ信号線SLに供給するのである。その場合のラッチ回路SRへのクロック信号cks,/cksと、ラッチ回路SRの出力信号n1〜n3と、サンプリング信号s1,s2を、図４０に示す。
【０００８】
図４１は、上記走査信号線駆動回路GDの詳細な回路構成を示す。この走査信号線駆動回路GDでは、シフトレジスタ回路２を構成する隣接するラッチ回路SRの出力信号ｎの連なり信号をナンド回路によってとり、さらに外部からのパルス幅制御信号gpsとの重なりをとることによって、所望のパルス幅を得る。その場合におけるラッチ回路SRへのクロック信号ckg,/ckgと、ラッチ回路SRの出力信号n1〜n3と、パルス幅制御信号gpsと、走査信号線GLへの走査信号gl1,gl2を、図４２に示す。
【０００９】
ここで、上記データ信号線駆動回路SD及び走査信号線駆動回路GDにおいて、シフトレジスタ回路１,２を構成する各ラッチ回路SRは、図４３に示すような構成を有している。尚、図４３は一方向にのみ走査が可能なシフトレジスタ回路１,２を構成するためのラッチ回路SRの例である。ここで、ラッチ回路SRに用いられているクロックト・インバータ回路３の具体的構成例を図４４に示す。これに対して、双方向に走査が可能なシフトレジスタ回路を構成する場合には、図４５に示すような構成のラッチ回路SRを用いる。これらのラッチ回路SRは何れもハーフラッチ回路であり、クロックck,/ckの立ち上り及び立ち下がりの何れか一方で入力信号をラッチするので、クロックck,/ck１周期分のパルス幅の出力信号ｎを出力する。
【００１０】
ところで、近年、液晶表示装置の小型化や高解像度化や実装コストの低減等を図るために、表示を司る画素アレイARYおよび信号線駆動回路SD,GDを同一基板上に一体形成する技術が注目を集めている。このような駆動回路一体型の液晶表示装置においては、現在広く用いられている透過型液晶表示装置を構成する場合には、基板として透明基板を使う必要がある。その場合には、画素PIXのトランジスタSWやクロックト・インバータ回路３を構成するトランジスタ等の能動素子として、石英基板やガラス基板上に構成することができる多結晶シリコン薄膜トランジスタを用いる場合が多い。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の液晶表示装置においては以下のような問題がある。すなわち、上記データ信号線駆動回路SDは、図３９に示すように、隣接する２個のラッチ回路SRの出力信号ｎの連なり信号に基づいてサンプリング信号ｓ,/ｓを得るようにしている。そのために、図４０に示すように、データ信号線SL1に対応するサンプリング信号s1の立ち下がりと、次段のデータ信号線SL2に対応するサンプリング信号s2立ち上がりとのタイミングが、略一致しているのである。
【００１２】
したがって、例えば、データ信号線駆動回路SDを構成するトランジスタの特性が変化することによって、サンプリング信号ｓ,/ｓの波形が鈍ったり、隣接する２つのラッチ回路SRからの出力信号ｎのタイミングに僅かなズレが生じたりした場合には、隣接するデータ信号線SL1,SL2に対応するサンプリング信号s1,s2に重なりが生ずる場合がある。その場合には、データ信号線SLに雑音が重畳されることになり、表示画像に滲みやゴーストやクロストーク等の不具合を来す恐れがある。
【００１３】
また、上記従来の液晶表示装置においては、上記シフトレジスタ回路１,２に入力されるクロック信号cks,ckgやスタート信号sps,spg等は、図４０および図４２に示すクロック信号cks,ckgのように、駆動回路SD,GDの電源電圧と同振幅の信号として外部から直接入力されている。一方において、上記多結晶シリコン薄膜トランジスタを用いた駆動回路一体型の液晶表示装置においては、そのトランジスタ特性が単結晶シリコントランジスタに比べて劣っており、特に閾値電圧の絶対値が１Ｖ〜６Ｖと高い。したがって、駆動電源電圧も１５〜２０Ｖまで高くせざるを得ない。そのため、上記駆動回路一体型の液晶表示装置の場合には、外部から直接入力されるクロック信号cks,ckgやスタート信号sps,spg等の振幅も大きくする必要が生ずる。
【００１４】
ところが、上記クロック信号cks,ckg等の振幅を大きくすると、クロック信号等を生成するコントロール回路(図示せず)等の外部回路における消費電力の増大を招くという問題が生ずる。また、信号線による不要幅射も大きな問題となる。
【００１５】
上述のような上記クロック信号cks,ckg等の振幅を大きくすることによる問題を解消するために、液晶表示装置の信号線駆動回路SD,GD側にレベルシフタ回路（信号昇圧回路)を搭載して、入出力インターフェースの低電圧化を図ることが提案されている。
【００１６】
図４６に、上記レベルシフタ回路を搭載したデータ信号線駆動回路SDを示す。図４６に示すデータ信号線駆動回路SDにおいては、シフトレジスタ回路５の直前にレベルシフタ回路LSを配置している。そして、入力されるクロック信号cksおよびスタート信号spsの振幅(５Ｖ)を１５Ｖに昇圧して、シフトレジスタ回路５に供給している。こうして、入力信号５Ｖで動作電圧１５Ｖを得るのである。ところが、この構成において多結晶シリコン薄膜トランジスタを用いた場合には、その特性のバラツキによって、昇圧後の信号におけるデューティー比が大きく変化し、データ信号線駆動回路SDの出力パルスｎのタイミングや幅にバラツキが生じるため、データ信号線SLに雑音が重畳されて画質の低下を招く恐れがある。また、レベルシフタ回路LS自体の駆動能力が低いため、それ以後の信号線を駆動させるためにバッファが必要となり、消費電力が増加するという問題もある。
【００１７】
図４７に、上記レベルシフタ回路を搭載した走査信号線駆動回路GDを示す。図４７に示す走査信号線駆動回路GDにおいては、シフトレジスタ回路６の直前およびパルス幅制御信号線GPSにレベルシフタ回路LSを配置している。そして、入力されるクロック信号ckg,スタート信号spg及びパルス幅制御信号gpsの振幅(５Ｖ)を１５Ｖに昇圧して、シフトレジスタ回路６あるいはノア回路に供給している。この場合にも、レベルシフタ回路LSを搭載したデータ信号線駆動回路SDの場合と同様に、画質低下の恐れや消費電力増大の問題がある。
【００１８】
図４８及び図４９は、上記レベルシフタ回路LSの具体的な回路構成図である。尚、図中、Ｍ1,Ｍ2はｐ型トランジスタであり、Ｍ3〜Ｍ6はｎ型トランジスタである。また、図５０は、図４８あるいは図４９に示すレベルシフタ回路LSに対する入力信号in,/inおよび出力信号out,/outの波形を示す。
【００１９】
上述の画質低下の恐れや消費電力増大の問題を回避する方法として、各信号線駆動回路SD,GDを構成するシフトレジスタ回路夫々に昇圧機能を持たせる方法がある。この方法によれば、シフトレジスタ回路を構成する各段のラッチ回路に昇圧機能があるために、個々のラッチ回路間の信号線を駆動するための信号線駆動用のバッファを必要とはしない。また、各ラッチ回路に入力されるクロック信号やスタート信号等の制御信号ではなく個々のラッチ回路の出力を直接昇圧するために、トランジスタの特性のバラツキに対して安定なサンプリング信号ｓ,/ｓ等の出力パルス信号を得ることができるのである。
【００２０】
但し、上記レベルシフタ回路LSには、図４８及び図４９に示すような構造上、上記クロック信号in,/inを入力するトランジスタに高駆動力が求められる。そのため、上記トランジスタのゲート面積が大きくなり、それに伴ってクロック信号線の負荷増大および消費電力の増大という別の問題が生ずる。
【００２１】
そこで、この発明の目的は、ラッチ回路に昇圧機能を内蔵させることにより、クロック信号線の負荷軽減および消費電力の低下を図り、低電圧インターフェースと低消費電力とを両立させたシフトレジスタ回路、および、このシフトレジスタ回路用いた低消費電力性と高表示品位を兼ね備えた画像表示装置を提供することにある。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、第１および第２の論理積−否定論理和回路からなり、上記第１の論理積−否定論理和回路の論理積回路部の入力は、上記クロック信号および上記パルス信号であり、上記第１の論理積−否定論理和回路の否定論理和回路部の入力は、上記論理積回路部の出力信号と上記第２の論理積−否定論理和回路の出力信号であり、上記第２の論理積−否定論理和回路の論理積回路部の入力は、上記クロック信号と上記パルス信号の反転信号であり、上記第２の論理積−否定論理和回路の否定論理和回路部の入力は、上記論理積回路部の出力信号と上記第１の論理積−否定論理和回路の出力信号であることを特徴とする。
【００３８】
上記構成においては、クロック信号がアクティブ状態にあるときのみ入力信号が取り込まれ、クロック信号が非アクティブ状態にあるときには内部状態は保持される。したがって、このラッチ回路は、レベルシフト機能を備えたラッチ回路として動作するので、これを組み合わせることによってシフトレジスタ回路を構成した場合、クロック信号の振幅を、走査されるパルス信号の振幅、すなわち、シフトレジスタ回路の電源電圧よりも小さくすることが可能となる。
【００３９】
また、論理積−否定論理和は、1つの論理ゲートとして構成することができるので、回路規模を小さくすることができる。
【００４０】
請求項２に係る発明は、請求項１に記載のラッチ回路において、上記論理積−否定論理和回路は、夫々のソース電極が電源電位に接線される一方、夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極に上記他方の論理積−否定論理和回路の出力信号が入力される第１ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続され、ゲート電極に上記クロック信号の反転信号が入力される第１１ｎ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号が入力される第３ｎ型トランジスタと、ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第４ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号の反転信号が入力される第５ｎ型トランジスタと、ソース電極が上記第１１および第５ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記他方の論理積−否定論理和回路の出力信号の反転信号が入力される第１２ｎ型トランジスタとを備えて、上記第１ｐ型トランジスタのドレイン電極から上記パルス信号が出力され、上記第２ｐ型トランジスタのドレイン電極から上記パルス信号の反転信号が出力されることを特徴とする。
【００４１】
上記構成では、このような論理積−否定論理和回路を、例えば、シフトレジスト機能を備えたロジック回路(論理積−否定論理和回路)に適用した場合には、入力信号が電源電圧よりも小さいときにも正常に動作するので、これを組み合わせることによってシフトレジスタ回路を構成した場合、クロック信号の振幅を、走査されるパルス信号の振幅、すなわち、シフトレジスタ回路の電源電圧よりも小さくすることが可能となる。
【００４２】
また、この論理積−否定論理和回路においては、入力信号のレベルの切り替わりに依存せず、出力信号が反転する時のみ電流が流れるので、消費電力の増加が殆どないというメリットがある。
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
請求項３に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続され、ドレイン電極が接地電位に接続される第１および第２のｎ型トランジスタとを備えて、上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とする。
【００４８】
上記構成によれば、ゲート電極にクロック信号が入力される第３および第４のｐ型トランジスタを付加しているので、上記出力パルスまたはその反転信号が出力される出力ノードが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタが、電源電位側からの電流を制限するように働いて、動作マージンが拡大する。
【００４９】
請求項４に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続される第１および第２のｎ型トランジスタと、ソース電極が上記第１および第２のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号の反転信号に接続され、ドレイン電極が接地電位に接続される第７および第８のｎ型トランジスタとを備えて、上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とする。
【００５０】
上記構成によれば、ゲート電極にクロック信号が入力される第３および第４のｐ型トランジスタを付加しているので、上記出力パルスまたはその反転信号が出力される出力ノードが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタが、電源電位側からの電流を制限するように働いて、動作マージンが拡大する。
【００５１】
請求項５に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続され、ドレイン電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続される第５および第６のｐ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続され、ドレイン電極が接地電位に接続される第１および第２のｎ型トランジスタとを備えて、上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とする。
【００５２】
上記構成によれば、ゲート電極にクロック信号が入力される第３および第４のｐ型トランジスタと、ゲート電極に入力パルス信号およびその反転信号が入力される第５および第６のｐ型トランジスタとを付加しているので、上記出力パルスまたはその反転信号が出力される出力ノードが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタが、電源電位側からの電流を制限するように働いて、動作マージンが拡大する。
【００５３】
請求項６に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続され、ドレイン電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続される第５および第６のｐ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続される第１および第２のｎ型トランジスタと、ソース電極が上記第１および第２のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号の反転信号に接続され、ドレイン電極が接地電位に接続される第７および第８のｎ型トランジスタとを備えて、上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とする。
【００５４】
上記構成によれば、ゲート電極にクロック信号が入力される第３および第４のｐ型トランジスタと、ゲート電極に入力パルス信号およびその反転信号が入力される第５および第６のｐ型トランジスタとを付加しているので、上記出力パルスまたはその反転信号が出力される出力ノードが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタが、電源電位側からの電流を制限するように働いて、動作マージンが拡大する。
【００５５】
請求項７に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、夫々のソース電極が電源電位に接線される一方、夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第２ｐ型トランジスタのドレイン電極に接続された第１ｎ型トランジスタと、ソース電極が上記第１ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第７ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第１ｐ型トランジスタのドレイン電極に接続された第２ｎ型トランジスタと、ソース電極が上記第２ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第８ｎ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号が入力される第３ｎ型トランジスタと、ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第４ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号の反転信号が入力される第５ｎ型トランジスタと、ソース電極が上記第５ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第６ｎ型トランジスタを備えて、上記第２ｐ型トランジスタのドレイン電極から上記パルス信号が出力され、上記第１ｐ型トランジスタのドレイン電極から上記パルス信号の反転信号が出力されるとともに、上記第１,２,３,５ｎ型トランジスタがデュアルゲート構造であり、上記第４,６,７,８ｎ型トランジスタがシングルゲート構造であることを特徴とする。
【００５６】
上記構成においては、ラッチ回路の出力端子と接地端子の間にトランジスタを直接接続させる場合、接地電位側のトランジスタがシングルゲート構造であって、出力端子側のトランジスタがデュアルゲート構造であるとき、素子数の削減と、素子耐圧の確保を両立させることができる。一般に、直列に接続された複数のトランジスタにおいては、ソース側(ｎチャネル型トランジスタでは低電位側、ｐチャネル型トランジスタでは高電位側)よりもドレイン側(ｎチャネル型トランジスタでは高電位側、ｐチャネル型トランジスタでは低電位側)の方に強い電圧が印加されるので、ドレイン側のトランジスタをデュアルゲート構成として、素子耐圧を大きくすることが有効である。また、ソース側には、比較的小さな電圧しか印加されないので、シングルゲート構成にすることで、負荷を小さくすることができ、シフトレジスタ回路の高速動作と、素子数削減を実現することが可能となる。
【００５７】
請求項８に係る発明は、パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、上記ラッチ回路は、夫々のソース電極が電源電位に接線される一方、夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第２ｐ型トランジスタのドレイン電極に接続された第１ｎ型トランジスタと、ソース電極が上記第１ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第７ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第１ｐ型トランジスタのドレイン電極に接続された第２ｎ型トランジスタと、ソース電極が上記第２ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第８ｎ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号が入力される第３ｎ型トランジスタと、ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第４ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号の反転信号が入力される第５ｎ型トランジスタと、ソース電極が上記第５ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第６ｎ型トランジスタを備えて、上記第２ｐ型トランジスタのドレイン電極から上記パルス信号が出力され、上記第１ｐ型トランジスタのドレイン電極から上記パルス信号の反転信号が出力されるとともに、上記第４,６,７,８ｎ型トランジスタのチャネル長よりも、上記第１,２,３,５ｎ型トランジスタのチャネル長の方が長いことを特徴とする。
【００５８】
上記構成のラッチ回路においては、上記同様にラッチ回路の出力端子と接地端子の間にトランジスタを複数、直接接続させる場合、接地電位側のトランジスタのチャネル長よりも、出力端子側のトランジスタのチャネル長の方を長くすることによっても、素子数の削減と、素子耐圧の確保を両立させることができる。上述のように、直列に接続された複数のトランジスタにおいては、ソース側(ｎチャネル型トランジスタでは低電位側、ｐチャネル型トランジスタでは高電位側)よりもドレイン側(ｎチャネル型トランジスタでは高電位側、ｐチャネル型トランジスタでは低電位側)の方に強い電圧が印加されるので、ドレイン側のトランジスタのチャネル長を長くして、素子耐圧を大きくすることが有効である。また、ソース側には、比較的小さな電圧しか印加されないので、チャネル長を短くすることで、負荷を小さくすることができ、シフトレジスタ回路の高速動作と、素子数削減を実現することが可能となる。
【００５９】
【００６０】
【００６１】
請求項９に係る発明は、クロック信号に同期してパルス信号を伝送する複数のラッチ回路を有するシフトレジスタ回路において、上記各ラッチ回路内に、供給されるクロック信号の入力および停止を制御するクロック信号入力制御部を有すると共に、上記クロック信号の振幅は上記パルス信号の振幅よりも小さく、上記各ラッチ回路の出力信号は、第１のトランスファゲートを介して後段のラッチ回路に入力されるとともに、第２のトランスファゲートを介して前段のラッチ回路に入力され、上記第１または第２のトランスファゲートを外部信号により選択的に導通することによって、その走査方向が制御されることを特徴とする。
【００６２】
上記構成によれば、クロック信号の振幅は、パルス信号の振幅よりも小さく、つまりは上記パルス信号を伝送するための電源電圧よりも小さい。したがって、上記クロック信号を生成する外部回路による消費電力を増大させることなく、大きな振幅の上記パルス信号を伝送できる。その場合に、高駆動力が求められる能動素子で構成された上記各ラッチ回路に供給される上記クロック信号の入力を、上記ラッチ回路が非アクティブ時にクロック信号入力制御部で停止することによって、クロック信号線の負荷低減および消費電力の低減が図られる。
【００６３】
また、上記ラッチ回路の各出力信号は、それぞれ第１および第２のトランスファゲートを介して、前段及び後段のラッチ回路に入力され、外部信号により、上記第１または第２のトランスファゲートの一方を導通させることにより、シフトレジスタの走査方向を制御している。
【００６４】
このような構成のシフトレジスタ回路においては、トランスファゲートヘの入力信号によって、パルス信号の伝播方向をいずれの方向にも設定することができるので、双方向に走査可能なシフトレジスタ回路を構成することができる。
【００６５】
請求項１０に係る発明は、クロック信号に同期してパルス信号を伝送する複数のラッチ回路を有するシフトレジスタ回路において、上記各ラッチ回路内に、供給されるクロック信号の入力および停止を制御するクロック信号入力制御部を有すると共に、上記クロック信号の振幅は上記パルス信号の振幅よりも小さく、上記各ラッチ回路の出力信号は、バッファ回路を介して、後段のラッチ回路に入力されることを特徴とする。
【００６６】
上記構成のシフトレジスタ回路において、例えば、ラッチ回路出力パルス信号をバッファ回路を介して次段のラッチ回路に入力するような構成とすれば、駆動力が比較的小さいレベルシフト機能付きのラッチ回路においても、バッファ回路を付加することによって、次段に対する駆動力を大きくすることができるので、シフトレジスタ回路の安定動作や高速動作が可能となる。
【００６７】
請求項１１に係る発明は、複数配列されたデータ信号線と、複数配列された走査信号線と、上記データ信号線および上記走査信号線で囲まれた位置に配置された複数の画素と、上記データ信号線に映像信号を供給するデータ信号線駆動回路と、上記走査信号線に走査信号を供給する走査信号線駆動回路を有するアクティブ・マトリクス型の画像表示装置において、上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方は、請求項９または１０に記載のシフトレジスタ回路を用いて構成されていることを特徴とする。
【００６８】
上記構成によれば、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、請求項９または１０に記載のシフトレジスタ回路を用いて構成されている。したがって、上記一方の信号線駆動回路は、転送パルス信号の振幅(つまり電源電圧)よりも振幅の小さい上記クロック信号によって駆動される。そのために、配線長が長いために配線負荷容量が大きいクロック配線の消費電力やクロック生成用の外部回路の消費電力が大幅に低くなる。さらには、当該信号線駆動回路のシフトレジスタ回路を構成するラッチ回路が非アクティブ状態の場合には、上記クロック信号入力制御部によって上記シフトレジスタ回路へのクロック信号の入力が停止されて、クロック信号線の負荷が低減される。
【００６９】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
図１は、請求項５に記載のシフトレジスタ回路の一例を示すブロック図である。このシフトレジスタ回路１１は、複数のラッチ回路(ハーフラッチ回路)LATを直列に接続して構成されている。すなわち、１段目のラッチ回路LATの入力ノードにはスタート信号(パルス信号)stが入力される一方、出力ノードには２段目のラッチ回路LATの入力ノードが接続されている。以下同様に、各ラッチ回路LATの入力ノードに前段のラッチ回路LATの出力ノードが接続される一方、出力ノードに後段のラッチ回路LATの入力ノードが接続されている。そして、奇数段目のラッチ回路LATの制御ノードにはクロック信号ckが入力される。これに対して、偶数段目のラッチ回路LATの制御ノードにはクロック信号ckの反転信号であるクロック信号/ckが入力される。
【００７０】
こうして、本実施の形態における各ラッチ回路LATは、クロック信号ckあるいはクロック信号/ckの何れか一方によって制御されるのである。ここで、シフトレジスタ回路１１の駆動電圧は１６Ｖであるのに対して、クロック信号ck,/ckの振幅は５Ｖであるとする。このように、シフトレジスタ回路１１の駆動電圧よりも低い電圧のクロック信号ck,/ckを入力することによって、クロック信号ck,/ckによる消費電力を抑えることが可能となる。尚、一部の信号では、その反転信号を必要とするものもあるがここでは省略(後に詳述)している。
【００７１】
図２は、図１におけるシフトレジスタ回路１１を構成する請求項４に記載のラッチ回路の回路構成例を示す。第１,第２ｐ型トランジスタとしての２つのｐ型トランジスタＭ11,Ｍ12のソース電極には、電源電位Ｖcc(＝１６Ｖ)が接続されている。そして、ｐ型トランジスタＭ11のゲート電極はｐ型トランジスタＭ12のドレイン電極に接続される一方、ｐ型トランジスタＭ12のゲート電極はｐ型トランジスタＭ11のドレイン電極に接続されている。
【００７２】
上記ｐ型トランジスタＭ11のドレイン電極には、第１ｎ型トランジスタとしてのｎ型トランジスタＭ13のソース電極が接続されて出力ノード/OUTを形成している。そして、ｎ型トランジスタＭ13のドレイン電極は接地電位GNDに接続される一方、ゲート電極はｐ型トランジスタＭ12のドレイン電極に接続されている。同様に、ｐ型トランジスタＭ12のドレイン電極には、第２ｎ型トランジスタとしてのｎ型トランジスタＭ14のソース電極が接続されて出力ノードOUTを形成している。そして、上記ｎ型トランジスタＭ14のドレイン電極は接地電位GNDに接続される一方、ゲート電極はｐ型トランジスタＭ11のドレイン電極に接続されている。
【００７３】
さらに、上記ｐ型トランジスタＭ11のドレイン電極(出力ノード/OUT)と接地電位GNDとの間には、第３,第４ｎ型トランジスタとしての直列に接続された二つのｎ型トランジスタＭ15,Ｍ16を介設している。そして、ｎ型トランジスタＭ15のゲート電極には入力端子INからパルス信号が入力される一方、ｎ型トランジスタＭ16のゲート電極には入力端子CKからクロック信号が入力される。同様に、上記ｐ型トランジスタＭ12のドレイン電極(出力ノードOUT)と接地電位GNDとの間には、第５,第６ｎ型トランジスタとしての直列に接続された二つのｎ型トランジスタＭ17,Ｍ18を介設している。そして、ｎ型トランジスタＭ17のゲート電極には入力端子/INから上記パルス信号の反転信号が入力される一方、ｎ型トランジスタＭ18のゲート電極には入力端子CKからクロック信号が入力される。
【００７４】
図３は、図２のラッチ回路に第１,第２クロック信号入力部１２,１３を付加してなるシフトレジスタ回路の一例としてのラッチ回路LATを示している。
上記第１クロック信号入力制御部１２は、上記ｎ型トランジスタM15の入力端子INに接続されて第１制御信号としての上記パルス信号が入力される入力ノードとクロック信号ck(クロック信号/ck)が入力されるクロック入力ノードCK、および上記ｎ型トランジスタM16のゲートに接続された出力ノードCKIAを有している。そして、上記第１制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ck(/ck)がアクティブの場合に出力ノードCKIAの電位レベルが“Ｈ”となる。
上記第２クロック信号入力制御部１３は、上記出力ノードOUTに接続されて第２制御信号としての出力パルス信号outが入力される入力ノードとクロック信号ck(/ck)が入力されるクロック入力ノードCK、および上記ｎ型トランジスタM18のゲートに接続された出力ノードCKIBを有している。そして、上記第２制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ck(/ck)がアクティブの場合に出力ノードCKIBの電位レベルが“Ｈ”となる。
【００７５】
上記構成のラッチ回路LATは、以下のように動作する。図４は、クロック入力ノードCKに入力されるクロック信号ck(/ck)と、入力ノードIN,/INに入力されるパルス信号in,/inと、出力ノードCKIAからの出力信号ckiaと、出力ノードCKIBからの出力信号ckibと、出力ノードOUT,/OUTから出力されるパルス信号out,/outの波形図である。以下、図３および図４に基づいて、ラッチ回路LATの動作を説明する。尚、本実施の形態においては、上記第１制御信号として入力パルス信号inを用いる一方、上記第２制御信号として出力パルス信号outを用いている。
【００７６】
先ず、図４における時点t1において、上記クロック信号ck(/ck)が“Ｈ(アクティブ)”になる。そうすると、入力パルス信号in(第１制御信号))は“Ｈ”であるから、第１クロック信号入力制御部１２の出力ノードCKIAからの出力信号ckiaは“Ｈ”になる。その結果、ｎ型トランジスタＭ15,Ｍ16がオンして、出力ノード/OUTはGNDレベルになる。そうすると、ｐ型トランジスタＭ12のゲート電位は“Ｌ”となり、ｐ型トランジスタＭ12はオンして、時点t2において、出力ノードOUTはＶcc(１６Ｖ)レベルになる。したがって、上記ｐ型トランジスタＭ11はオフして出力ノード/OUTの電位はGNDに確定される。
【００７７】
また、上記出力ノードOUTからの出力パルス信号out(第２制御信号)はＶccであり、上記クロック信号ck(/ck)も“Ｈ”であるから、第２クロック信号入力制御部１３からの出力信号ckibは“Ｈ”となり、ｎ型トランジスタＭ18はオンする。ところが、入力パルス信号/inは“Ｌ”であるからｎ型トランジスタＭ17はオフする。さらに、出力ノード/OUTはGNDレベルであるからｐ型トランジスタＭ14はオフしている。したがって、出力ノードOUTの電位はＶccに確定される。
【００７８】
すなわち、本実施の形態におけるラッチ回路LATは、第１,第２制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ck(/ck)がアクティブの場合は、図４８に示すような通常のレベルシフタ回路として動作するのである。
【００７９】
次に、図４における時点t3において、上記クロック信号ck(/ck)が“Ｌ”になる。そうすると、上記第１,第２クロック信号入力制御部１２,１３からの出力信号ckia,ckibは“Ｌ”となる。そのため、ｎ型トランジスタＭ16,Ｍ18はオフし、当該ラッチ回路LATは単にレベル保持回路として動作し、出力ノード/OUTのレべルはGNDに、出力ノードOUTのレベルはＶcc(１６Ｖ)に保持されるのである。
【００８０】
すなわち、本実施の形態におけるラッチ回路LATは、上記時点t1〜時点t3の間において上記レベルシフタ回路として動作する以外は、レベル保持回路として動作するのである。
【００８１】
次に、時点t4において、上記クロック信号ck(/ck)が“Ｈ”になる。そうすると、出力パルス信号out(第２制御信号)は“Ｈ”であるから、第２クロック信号入力制御部１３の出力ノードCKIBからの出力信号ckibは“Ｈ”になる。また、入力反転パルス信号/inは“Ｈ”である。その結果、ｎ型トランジスタＭ17,Ｍ18がオンして、時点t5において出力ノードOUTはGNDレベルになって出力信号ckibは“Ｌ”になる。そうすると、ｐ型トランジスタＭ11のゲート電位は“Ｌ”となってｐ型トランジスタＭ11はオンし、時点t6において、出力ノード/OUTはＶcc(１６Ｖ)レベルになる。
【００８２】
上述したように、本実施の形態におけるラッチ回路LATは、第１,第２制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ck(/ck)がアクティブの場合は上記レベルシフタ回路として動作し、それ以外の場合はレベル保持回路として動作する。すなわち、本ラッチ回路LATは、レベルシフタ機能を有したラッチ回路として機能するのである。したがって、図１に示すように、本ラッチ回路LATを複数個直列に接続してシフトレジスタ回路１１を構成することによって、駆動電圧(Ｖcc)よりも低い振幅のクロック信号で動作させることができ、クロック信号生成用の外部回路の消費電力を低減できるのである。
【００８３】
さらに、図４に示すように、出力信号outの立ち上りは出力信号/outの立ち下がりよりも遅れることになる。したがって、本ラッチ回路LATを複数個直列に接続してシフトレジスタ回路１１を構成した場合、隣接する２つのラッチ回路LATからの出力信号outの立ち上りのタイミングに所定時間の間隔を設けることができる。したがって、本シフトレジスタ回路１１を画像表示装置におけるデータ信号線駆動回路に用いれば、例えトランジスタＭ11〜Ｍ18の特性が変化して隣接する２つのラッチ回路LATからの出力信号のタイミングに僅かなズレが生じても、隣接するデータ信号線に対応するサンプリング信号に重なりが生ずることを防止できる。したがって、データ信号線に雑音が重畳されることがなく、表示画像に滲みやゴーストやクロストーク等の不具合を来す恐れはないのである。
【００８４】
その際に、図４に示すように、上記出力信号のパルス幅はクロック信号のパルス幅とは異なるものになるが、何れの段のラッチ回路LATにおいても同様にレベル変化するので、上記出力信号のパルス幅が各段のラッチ回路LATにおいて交互に変化することはない。したがって、上記データ信号線駆動回路においては、画像データをデータ信号線に取り込むタイミングにズレが生ずることがなく、良好な表示品位を得ることができるのである。
【００８５】
さらに、上述したように、本実施の形態におけるラッチ回路LATは、非アクティブ状態の場合には、レベル保持回路として動作してクロック信号ck(/ck)の状態に拘わらず一定の状態を保ち続けるだけであるからクロック信号ck(/ck)は必要としない。そこで、上記非アクティブ状態の場合には、第１,第２クロック信号入力制御部１２,１３において、クロック入力ノードCKと出力ノードCKIA,CKIBとの間を電気的に切り離すことによって、クロック信号線の負荷低減および消費電力の低減を図ることができるのである。
【００８６】
図５は、請求項７ , ８に記載のラッチ回路の一例を示している。
このラッチ回路は、図２のラッチ回路の第１,第２ｎ型トランジスタＭ13,Ｍ14の接地電位GND側に、反転クロック信号/CKがゲートに入力される第７,第８ｎ型トランジスタとしてのトランジスタＭ19,Ｍ20を設けた点のみが図２のラッチ回路と異なる。つまり、トランジスタＭ19のソース電極,ドレイン電極は、トランジスタＭ13のドレイン電極,接地電位GNDに夫々接続され、トランジスタＭ20のソース電極,ドレイン電極は、トランジスタＭ14のドレイン電極,接地電位GNDに夫々接続されている。
【００８７】
図５のラッチ回路は、図２で述べたレベルシフタ回路と同様に動作する。すなわち、クロック信号CKがアクティブのときには、トランジスタＭ11,Ｍ12,Ｍ15,Ｍ16よりレベルシフタ回路が構成され、反転クロック信号/CKがアクティブのときには、トランジスタＭ11,Ｍ12,Ｍ17,Ｍ18よりラッチ回路(相互に接続された二つのインバータ回路)が構成される。このラッチ回路のクロック信号(CK,/CK)、入力パルス信号(IN,/IN)、出力パルス信号(OUT,/OUT)の波形は、信号ckia,ckibがない点を除いて図４で述べた信号波形と同じである。
上記ラッチ回路は、レベルシフト機能およびラッチ(保持)機能を同時に有する回路として動作し、レベルシフト機能とラッチ機能とを司る夫々の回路構成のうち、一部のトランジスタ(Ｍ11およびＭ12)が共有化されているので、夫々別々の回路構成とした場合と比べて回路サイズが極端に拡大することがない。
【００８８】
この結果、上記ラッチ回路には、小さな振幅のクロック信号CK,/CKまたは入力信号IN,/INを入力させて、比較的大きな駆動電圧Ｖccを出力することができる。
尚、ここで、直列に接続されたトランジスタは夫々の位置を入れ替えても良い(これは、他の実施形態に対しても当てはまるものである)。
【００８９】
図６は、本発明のラッチ回路の一例を示している。
図６のラッチ回路は、図２のラッチ回路のｎ型トランジスタＭ16,Ｍ18に代えて、第９,第１０ｎ型トランジスタとしてｎ型トランジスタＭ21,Ｍ22を用い、ｎ型トランジスタＭ21のソース電極をｎ型トランジスタＭ15,Ｍ17のドレイン電極に,ドレイン電極を接地電位GNDに夫々接続する一方、ｎ型トランジスタＭ22のソース電極をｎ型トランジスタＭ13,Ｍ14のドレイン電極に,ドレイン電極を接地電位GNDに夫々接続した点のみが図２のラッチ回路と異なる。
つまり、このラッチ回路は、図２のクロック信号(CK)が入力されるトランジスタＭ16,Ｍ18を共通の１個のトランジスタＭ21とし、図２のトランジスタＭ13,Ｍ14の接地端子側に反転クロック信号(/CK)が入力される共通のトランジスタＭ22を設けているので、図５で述べたラッチ回路に比してトランジスタの共有化により、一段と素子数が少なく、回路サイズが縮小できる。
【００９０】
尚、本発明は、全てのトランジスタの極性を本実施形態とは逆にし、電源や信号の極性を全て逆にしても成り立つものであり、上述と同様の効果が期待できる。このことは、本実施形態に限らず、他の実施形態についても同様である(但し、論理積回路及び論理和回路を用いている場合には、それぞれ、論理和回路及び論理積回路に置き換える必要がある)。
【００９１】
図７は、本発明のラッチ回路の一例を示している。
このラッチ回路は、図２のラッチ回路のｎ型トランジスタＭ16,Ｍ18に代えて、第９ｎ型トランジスタとしてｎ型トランジスタＭ21を用い、ｎ型トランジスタＭ21のソース電極をｎ型トランジスタＭ15,Ｍ17のドレイン電極に,ドレイン電極を接地電位GNDに夫々接続した点のみが図２のラッチ回路と異なる。
つまり、このラッチ回路は、図２のラッチ回路のクロック信号(CK)が入力されるトランジスタＭ16,Ｍ18を１個のトランジスタＭ21としているので、素子数を更に少なくできる。
【００９２】
図８は、請求項１に記載のラッチ回路の一例を示している。
このラッチ回路は、第１および第２の論理積−否定論理和回路AND-NOR1,AND-NOR2からなり、第１の論理積−否定論理和回路AND-NOR1の論理積回路部の入力は、クロック信号(CK)およびパルス信号(IN)であり、第１の論理積−否定論理和回路AND-NOR1の否定論理和回路部の入力は、上記論理積回路部の出力信号と第２の論理積−否定論理和回路AND-NOR2の出力信号B(/OUT)である。また、第２の論理積−否定論理和回路AND-NOR2の論理積回路部の入力は、クロック信号(CK)とパルス信号の反転信号(/IN)であり、第２の論理積−否定論理和回路AND-NOR2の否定論理和回路部の入力は、上記論理積回路部の出力信号と第１の論理積−否定論理和回路AND-NOR1の出力信号A(OUT)である。
ここで、入力信号の一方(IN,CKのうちの一方)の振幅は、駆動電圧Ｖccよりも小さくなっている。尚、各信号(CKとIN、または、/CKと/IN)はそれぞれ反転信号を必要とするが、図示していない。
【００９３】
図９は、図８に示した論理積−否定論理和回路AND-NOR1,AND-NOR2を構成する請求項７に記載のラッチ回路の一例を示している。
このラッチ回路は、図２のラッチ回路のｎ型トランジスタＭ14に代えて、ゲート電極に反転クロック信号(/CK)が入力される第１１ｎ型トランジスタとしてのトランジスタＭ23を用い、図２のｎ型トランジスタＭ18に代えて、ゲート電極に上記出力信号の反転信号(/B)が入力され,ソース電極が上記トランジスタＭ23にも接続された第１２ｎ型トランジスタとしてのトランジスタＭ24を用いた点のみが図２のラッチ回路と異なる。
このような構成によっても、電源電圧よりも振幅の小さいクロック信号(CK,/CK)を入力して、所望の振幅(電源振幅)の論理結果を得ることができる。
【００９４】
尚、上述のように、図９においてトランジスタＭ17,Ｍ23とトランジスタＭ24の位置を入れ替えてもよい。
【００９５】
図１０は、本発明のラッチ回路の一例を示している。
このラッチ回路は、第１〜第４の否定論理積回路NAND1,NAND2,NAND3,NAND4からなり、第１の否定論理積回路NAND1の入力は、クロック信号(CK)およびパルス信号(IN)であり、第２の否定論理積回路NAND2の入力は、クロック信号(CK)および反転パルス信号(/IN)であり、第３の否定論理積回路NAND3の入力は、第１の否定論理積回路NAND1の出力信号Xと第４の否定論理積回路NAND4の出力信号(/OUT)であり、第４の否定論理積回路NAND4の入力は、第２の否定論理積回路NAND2の出力信号Yと第３の否定論理積回路NAND3の出力信号(OUT)である。
このラッチ回路においても、第１,第２の否定論理積回路NAND1,NAND2へ入力する信号のうち一方(CKまたは/CK)の振幅を駆動電圧Ｖccよりも小さくすることができる。尚、ここでも、各信号(CKとIN、または、/CKと/IN)は夫々反転信号を必要とするが、図示していない。
【００９６】
図１１は、図１０に示した第１,第２の否定論理積回路NAND1,NAND2を構成するラッチ回路の一例を示している。
このラッチ回路は、図９のラッチ回路のトランジスタＭ13およびトランジスタＭ24を省略するとともに、図９のトランジスタＭ17とＭ23を、ドレイン電極が接地電位GNDに接続された第１３,第１４ｎ型トランジスタとしてのトランジスタＭ25,Ｍ26で置換した点のみが図９のラッチ回路と異なる。
この構成によっても、電源電圧Ｖccよりも振幅の小さいクロック信号(CK,/CK)を入力して、所望の振幅(電源振幅)の論理結果を得ることができる。
【００９７】
図１２は、請求項７に記載のラッチ回路の一例を示している。
このラッチ回路では、図５のｎ型トランジスタのうちの出力端子OUT,/OUT側のトランジスタＭ13,Ｍ14,Ｍ15,Ｍ17を図示の如くデュアルゲート構造のトランジスタＭ13a,Ｍ13b、Ｍ14a,Ｍ14b、Ｍ15a,Ｍ15b、Ｍ17a,Ｍ17bとし、接地電位GND側のトランジスタＭ16,Ｍ18,Ｍ19,Ｍ20をシングルゲート構造としている。
これにより、入力容量の増加を最小限に抑えながら、回路の信頼性向上を実現することができる。
【００９８】
図１３は、請求項８に記載のラッチ回路の一例を示している。
このラッチ回路では、図５のｎ型トランジスタのうちの接地電位GND側のトランジスタＭ16,Ｍ18,Ｍ19,Ｍ20のチャネル長を6μｍとし、出力端子OUT,/OUT側のトランジスタＭ13,Ｍ14,Ｍ15,Ｍ17のチャネル長を8μｍと長くしている。これにより、入力容量の増加を最小限に抑えながら、回路の信頼性を向上させることができる。
【００９９】
図１４は、図５で述べたラッチ回路の変形例を示している。このラッチ回路は、図５の出力端子OUT,/OUT側のトランジスタＭ13,Ｍ14をｎ型トランジスタＭ27,Ｍ28に置き換え、図５の接地電位GND側のトランジスタＭ19,Ｍ20をｎ型トランジスタＭ29,Ｍ30で置き換えるとともに、これらの直列接続の仕方を逆にし、図５のトランジスタＭ15,Ｍ16およびＭ17,Ｍ18の直列接続の仕方を逆にした点が図５のラッチ回路と異なる。なお、図１４のトランジスタＭ15,Ｍ16およびＭ17,Ｍ18のゲート電極に入力する信号IN,CKおよび/IN,CKは夫々逆にすることもできる。このように逆にすれば、振幅の小さい方の信号(CK,/CK)が図１４の接地電位GND側のトランジスタＭ15,Ｍ17に入力されて、動作が安定するとともに動作速度も向上する。つまり、図１４のような構成よりも図５のような構成の方が望ましい。
【０１００】
図１５は、請求項３に記載のラッチ回路の一例を示している。
このラッチ回路は、図２で述べたラッチ回路に、第３,第４のｐ型トランジスタとしてのトランジスタＭ41,Ｍ42を付加した変形例である。上記第３ｐ型トランジスタＭ41は、ソース電極が第１ｐ型トランジスタＭ11のドレイン電極に,ドレイン電極が第１ｎ型トランジスタＭ13のソース電極に,ゲート電極がクロック信号(CK)の入力される第４ｎ型トランジスタＭ16のゲート電極に夫々接続され、上記第４ｐ型トランジスタＭ42は、ソース電極が第２ｐ型トランジスタＭ12のドレイン電極に,ドレイン電極が第２ｎ型トランジスタＭ14のソース電極に,ゲート電極がクロック信号(CK)の入力される第６ｎ型トランジスタＭ18のゲート電極に夫々接続される。
このラッチ回路では、図２のラッチ回路の電源電位Ｖccと両出力ノードOUT,/OUTとの間に、ゲート電極にクロック信号(CK)が入力される第３,第４ｐ型トランジスタＭ41,Ｍ42を付加しているので、両出力ノードOUT,/OUTが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタＭ41,Ｍ42が、電源電位Ｖcc側からの電流を制限するように働いて、動作マージンが拡大する。
【０１０１】
図１６は、請求項４に記載のラッチ回路の一例を示している。
このラッチ回路は、図５で述べたラッチ回路に、図１５で述べたと同じ第３,第４のｐ型トランジスタとしてのトランジスタＭ41,Ｍ42を同様に接続して付加した変形例である。
従って、このラッチ回路では、図５のラッチ回路の電源電位Ｖccと両出力ノードOUT,/OUTとの間に、ゲート電極にクロック信号(CK)が入力される第３,第４ｐ型トランジスタＭ41,Ｍ42を付加しているので、両出力ノードOUT,/OUTが低レベル(接地電位)になる動作時に、上記ｐ型トランジスタＭ41,Ｍ42が、電源電位Ｖcc側からの電流を制限するように働いて、動作マージンが拡大する。
【０１０２】
図１７は、請求項５に記載のラッチ回路の一例を示している。
このラッチ回路は、図２で述べたラッチ回路に、第３〜第６のｐ型トランジスタとしてのトランジスタＭ41,Ｍ42,Ｍ43,Ｍ44を付加した変形例である。上記第３,第４ｐ型トランジスタＭ41,Ｍ42は、図１５で述べたと同様に第１,第２ｐ型トランジスタＭ11,Ｍ12と第１,第２ｎ型トランジスタＭ13,Ｍ14との間に接続される一方、第５ｐ型トランジスタＭ43が第３ｐ型トランジスタＭ41と,第６ｐ型トランジスタＭ44が第４ｐ型トランジスタＭ42と夫々並列に接続され、かつ第５ｐ型トランジスタＭ43のゲート電極には入力パルス信号(IN)が, 第６ｐ型トランジスタＭ44のゲート電極には入力パルス信号の反転信号(/IN)が夫々入力される。
このラッチ回路では、図２のラッチ回路の電源電位Ｖccと両出力ノードOUT,/OUTとの間に、ゲート電極にクロック信号(CK),入力パルス信号(IN)が夫々入力され,互いに並列に接続された第３,第５ｐ型トランジスタＭ41,Ｍ43、およびゲート電極にクロック信号(CK),入力パルス信号の反転信号(/IN)が夫々入力され,互いに並列に接続された第４,第６ｐ型トランジスタＭ42,Ｍ44を付加しているので、両出力ノードOUT,/OUTが低レベル(接地電位)になる動作時に、上記各ｐ型トランジスタＭ41,Ｍ42,Ｍ43,Ｍ44が、電源電位Ｖcc側からの電流を制限するように働いて、動作マージンが一層拡大する。
【０１０３】
図１８は、請求項６に記載のラッチ回路の一例を示している。
このラッチ回路は、図５で述べたラッチ回路に、図１７で述べたと同じ第３〜第６のｐ型トランジスタとしてのトランジスタＭ41〜Ｍ44を同様に接続して付加した変形例である。
従って、このラッチ回路では、図５のラッチ回路の電源電位Ｖccと両出力ノードOUT,/OUTとの間に、ゲート電極にクロック信号(CK),入力パルス信号(IN)が夫々入力され,互いに並列に接続された第３,第５ｐ型トランジスタＭ41,Ｍ43、およびゲート電極にクロック信号(CK),入力パルス信号の反転信号(/IN)が夫々入力され,互いに並列に接続された第４,第６ｐ型トランジスタＭ42,Ｍ44を付加しているので、両出力ノードOUT,/OUTが低レベル(接地電位)になる動作時に、上記各ｐ型トランジスタＭ41,Ｍ42,Ｍ43,Ｍ44が、電源電位Ｖcc側からの電流を制限するように働いて、動作マージンが一層拡大する。
【０１０４】
さて、図３で述べた第１,第２クロック信号入力制御部１２,１３について次に具体的に説明する。尚、第１クロック信号入力制御部１２と第２クロック信号入力制御部１３とは同じ回路構成を有するので、以下の説明は第１クロック信号入力制御部１２で代表して行う。
図１９は、本発明のシフトレジスタの第１クロック信号入力制御部１２の一例を示している。
【０１０５】
上記第１クロック信号入力制御部１２は、スイッチング手段と電位固定手段としての二つのｎ型トランジスタTGとTDで概略構成される。そして、スイッチング手段をなす第１５ｎ型トランジスタとしてのトランジスタTGのドレイン電極は、ラッチ回路LATを構成するｎ型トランジスタＭ16のゲートに接続されて上記出力ノードCKIAを形成している。そして、トランジスタTGのソース電極にはクロック入力ノードCKが接続される一方、ゲート電極には上記第１制御信号(入力パルス信号in)が入力される。また、出力ノードCKIAには電位固定手段をなす第１７ｎ型トランジスタとしてのトランジスタTDのソース電極が接続される一方、ドレイン電極には接地電位GNDが接続されている。さらに、ゲート電極は電源電位Ｖcc(＝１６Ｖ)に接続されている。なお、第２クロック信号入力制御部１３には、スイッチング手段である第１６ｎ型トランジスタおよび電位固定手段である第１８ｎ型トランジスタが同様に設けられる。
【０１０６】
上記構成の第１クロック信号入力制御部１２において、第１制御信号(入力パルス信号in)の論理レベルが“Ｈ”になると、ｎ型トランジスタTGがオンしてクロック入力ノードCKと出力ノードCKIAとが接続されて、ｎ型トランジスタＭ16にクロック信号ckが入力される。また、入力パルス信号inは、ｎ型トランジスタＭ15のゲートにも入力されている。その結果、上述したように、入力パルス信号inおよび出力パルス信号outが“Ｈ”であり且つクロック信号ck(/ck)がアクティブな場合に、直列に接続されたｎ型トランジスタＭ15,Ｍ16はオンして、ラッチ回路LATはレベルシフタ回路として動作するのである。
【０１０７】
一方、上記第１制御信号inの論理レベルが“Ｌ”の場合にはｎ型トランジスタTGがオフして、出力ノードCKIAがフローティング状態になる。そのため、ゲート電極が電源電位Ｖccに接続される一方,ドレイン電極が接地電位GNDに接続されて、常時オン状態にあるｎ型トランジスタTDのオン抵抗をプルダウン抵抗として用いて、出力ノードCKIAの電位を固定するのである。その結果、上述したように、クロック信号ck(/ck)の状態に拘わらずｎ型トランジスタＭ16はオフして、ラッチ回路LATはレベル保持回路として動作するのである。
【０１０８】
すなわち、この第１クロック信号入力制御部１２においては、上記ｎ型トランジスタTGで上記スイッチング手段を構成し、ｎ型トランジスタTD,電源電位Ｖccおよび接地電位GNDで上記電位固定手段を構成するのである。
【０１０９】
図２０は、本発明のシフトレジスタの第１クロック信号入力制御部１２の一例を示している。図１９の場合と同様に、ｎ型トランジスタＭ16のゲート電極とクロック入力ノードCKとの間に、ゲート電極に上記第１制御信号(入力パルス信号in)が入力されるトランジスタTGを介設して出力ノードCKIAを形成している。更に、この出力ノードCKIAに、出力ノードCKIAのプルダウン抵抗として用いられ,電位固定手段である第１９ｎ型トランジスタとしてのトランジスタTDのソース電極を接続し、このｎ型トランジスタTDのドレイン電極には接地電位GNDを接続し、ゲート電極を自身のソース電極に接続している。したがって、上記プルダウン電圧はｎ型トランジスタTDの閾値電圧となる。すなわち、図２０に示す第１クロック信号入力制御部１２aでは、図１９に示す第１クロック信号入力制御部１２の構成と比較して配線の引き回しが単純になるという利点がある。
なお、第２クロック信号入力制御部１３には、電位固定手段である第２０ｎ型トランジスタが同様に設けられる。
【０１１０】
図２１は、本発明のシフトレジスタ回路の第１クロック信号入力制御部１２の一例を示している。図１９および図２０の場合と同様に、ｎ型トランジスタＭ16のゲート電極とクロック入力ノードCKとの間に、ゲート電極に上記第１制御信号(入力パルス信号in)が入力されるｎ型トランジスタTGを介設して出力ノードCKIAを形成している。さらに、この出力ノードCKIAに、出力ノードCKIAのプルダウン抵抗として用いられ,電位固定手段である第２１ｎ型トランジスタとしてのトランジスタTDのソース電極を接続し、このｎ型トランジスタTDのドレイン電極には接地電位GNDを接続し、このｎ型トランジスタTDのゲート電極にはｎ型トランジスタTGのゲート電極に入力される上記第１制御信号の反転信号(第２クロック信号入力制御部１３の場合には上記第２制御信号の反転信号)を入力している。したがって、ｎ型トランジスタTGがオンしている場合にはｎ型トランジスタTDはオフすることになり、クロック入力ノードCKと出力ノードCKIAとが電気的に接続されている場合に生ずるｎ型トランジスタＭ16のゲート電極から接地電位GNDへの貫通電流を防止できるのである。
なお、第２クロック信号入力制御部１３には、電位固定手段である第２２ｎ型トランジスタが同様に設けられる。
【０１１１】
図２２は、本発明のシフトレジスタ回路の第１クロック信号入力制御部１２の一例を示している。図１９〜図２１の場合と同様に、ｎ型トランジスタＭ16のゲート電極とクロック入力ノードCKとの間に、ゲート電極に上記第１制御信号(入力パルス信号in)が入力されるｎ型トランジスタTGを介設して出力ノードCKIAを形成している。さらに、この出力ノードCKIAに、出力ノードCKIAのプルダウン抵抗として用いられる第１抵抗体としての抵抗体Ｒの一端を接続し、他方には接地電位GNDを接続している。ここで、同じ抵抗値を持つ抵抗体とトランジスタとの素子面積を単純に比較した場合には、抵抗体の方がその面積は大きくなる。ところが、抵抗体には、その単純な構造を活かして多層配線(抵抗体を配線の下側に形成する)を行うことによって実質の占有面積を小さくできるという利点がある。
なお、第２クロック信号入力制御部１３には、第２抵抗体としての抵抗体が同様に設けられる。
【０１１２】
上述のように、本実施の形態においては、上記シフトレジスタ回路１１を構成する個々のラッチ回路LATは、クロック信号ckあるいは反転クロック信号/ckの何れか一方のみに同期して動作するようになっている。したがって、図４３に示すラッチ回路SRのようにクロック信号ckおよび反転クロック信号/ckの両信号を使用する場合に比してクロック信号線の負荷を半減でき、低消費電力化を図ることができるのである。
【０１１３】
また、上記シフトレジスタ回路１１を構成する個々のラッチ回路LATは、２つのｐ型トランジスタＭ11,Ｍ12及び２つのｎ型トランジスタＭ15,Ｍ17(図４８に示したレベルシフタ回路の接地電位GNDに接続されたｎ型トランジスタＭ3,Ｍ4に相当)と接地電位GNDとの間に、ｎ型トランジスタＭ16,Ｍ18を夫々介設する。そして、ｎ型トランジスタＭ16,Ｍ18のゲート電極には第１,第２クロック信号入力制御部１２,１３の出力信号ckia, ckibを入力している。さらに、出力ノード/OUT,OUTの夫々と接地電位GNDとの間にｎ型トランジスタＭ13,Ｍ14を介設する。そして、ｎ型トランジスタＭ13,Ｍ14のゲート電極には出力ノードOUT,/OUTを接続している。
【０１１４】
したがって、上記第１クロック信号入力制御部１２への入力パルス信号inおよび第２クロック信号入力制御部１３への出力パルス信号outが“Ｈ”(つまり、ラッチ回路LATがアクティブ)であってクロック信号ckがアクティブである場合は、当該ラッチ回路LATは図４８に示すレベルシフタ回路LSと同様にレベルシフタとして機能する。一方、それ以外は、レベル保持回路して機能することができる。
【０１１５】
その結果、シフトレジスタ回路１１は、駆動電圧(Ｖcc)よりも低い振幅のクロック信号で動作させることができ、クロック信号生成用の外部回路の消費電力を低減できるのである。さらに、出力信号outのパルス幅は出力信号/outのパルス幅より狭くなる。したがって、駆動信号として出力信号outを用いることによって、隣接する２つのラッチ回路LATからの出力信号に時間的間隔を設けることができ、画像表示装置の信号線駆動回路に利用した場合には、画像信号に雑音が重畳されることがない。また、ラッチ回路LATが非アクティブな場合には、第１,第２クロック信号入力制御部１２,１３によってクロック入力ノードCKと出力ノードCKIA,CKIBとの間を電気的に切り離すことによって、クロック信号線の負荷低減および消費電力の低減を図ることができるのである。
【０１１６】
図２３は、本発明のシフトレジスタ回路を構成するラッチ回路LATの一例を示している。図２３において、ｐ型トランジスタＭ11,Ｍ12、ｎ型トランジスタＭ13〜Ｍ18、および、第１,第２クロック信号入力制御部１５,１６は、図３におけるｐ型トランジスタＭ11,Ｍ12、ｎ型トランジスタＭ13〜Ｍ18、および、第１,第２クロック信号入力制御部１２,１３と同じ構成を有して、同様に機能する。尚、第１,第２クロック信号入力制御部１５,１６の具体的回路構成は、図１９〜図２２に示す通りである。
【０１１７】
本実施の形態においては、上記ｐ型トランジスタＭ11のドレイン(図３に示すラッチ回路LATにおける出力ノード/OUT)に第１インバータINVの入力端子を接続する。同様に、ｐ型トランジスタＭ12のドレイン(図３に示すラッチ回路LATにおける出力ノードOUT)に第２インバータ回路INVを接続する。そして、第１インバータINVの出力端子を出力ノードOUTとする一方、第２インバータINVの出力端子を出力ノード/OUTとしている。一般に、レベルシフタ回路は、他の論理演算回路に比べて駆動力が小さい。そこで、インバータ回路INV等のバッファ作用(増幅作用)を有する回路を付加することによって、後段への信号伝播を確実にし、安定にシフトレジスタ動作を行うことができるのである
図２４は、上記クロック入力ノードCKに入力されるクロック信号ck(/ck)と、入力ノードIN,/INに入力されるパルス信号in,/inと、出力ノードCKIAから出力される出力信号ckiaと、出力ノードCKIBから出力される出力信号ckibと、出力ノードOUT,/OUTから出力されるパルス信号out,/outの波形を示す。図４に示す波形図と比較して、図３における出力ノードOUT,/OUTにインバータ回路INVが付加されたために出力信号out,/outの位相が反転し、その結果、出力信号outの立ち上りが出力信号/outの立ち下がりよりも早くなっている。
【０１１８】
したがって、図３に示すラッチ回路LATの場合と同様に、本ラッチ回路LATで形成したシフトレジスタ回路１１をデータ信号線駆動回路に用いると共に出力信号/outを利用した場合に、隣接するラッチ回路LATからの出力信号/outのタイミングに僅かなズレが生じても、隣接するデータ信号線に対応するサンプリング信号に重なりが生ずることを防止できるのである。
【０１１９】
なお、図２３のラッチ回路の第１,第２クロック信号入力制御部１５,１６を除去し、トランジスタＭ16,Ｍ18のゲート電極にクロック信号(CK)を入力して、図１７で述べたラッチ回路の出力端子OUT,/OUTに第１,第２インバータINVを介設した構成とすることもできる。この構成でも、上記インバータINVのバッファ作用により後段への信号伝播を確実にし、安定にシフトレジスタ動作を行うことができる。
【０１２０】
図２５は、請求項９に記載のシフトレジスタ回路の一例を示すブロック図である。このシフトレジスタ回路２１は、互いに隣接するラッチ回路LATの出力ノードと入力ノードとが、アナログスイッチASWを介して接続されて構成されている。すなわち、１段目のラッチ回路LATの入力ノードには、外部からの制御信号lrでオン/オフ制御されるアナログスイッチASW1を介してスタート信号(パルス信号)stが入力される。一方、出力ノードは、アナログスイッチASW1を介して２段目のラッチ回路LATの入力ノードに接続されている。次に、２段目のラッチ回路LATの入力ノードは、１段目のラッチ回路LATの出力ノードの他に、外部からの制御信号/lrでオン/オフ制御されるアナログスイッチASW2を介して３段目のラッチ回路LATの出力ノードに接続されている。一方、出力ノードは、アナログスイッチASW2を介して１段目のラッチ回路LATの入力ノードに接続されると共に、アナログスイッチASW1を介して３段目のラッチ回路LATの入力ノードに接続されている。次に、３段目のラッチ回路LATの入力ノードは、２段目のラッチ回路LATの出力ノードの他に、アナログスイッチASW2を介して４段目のラッチ回路LATの出力ノードに接続されている。一方、出力ノードは、２段目のラッチ回路LATの入力ノードの他に、アナログスイッチASW1を介して４段目のラッチ回路LATの入力ノードに接続されている。そして、最終段である上記４段目のラッチ回路LATの入力ノードには、３段目のラッチ回路LATからの出力信号の他に、アナログスイッチASW2を介してスタート信号stが入力されるようになっている。
【０１２１】
上記構成のシフトレジスタ回路２１は、以下のようにして走査方向を切り換えることができる。すなわち、上記制御信号lrがアクティブになると、制御信号lrでオン/オフ制御されるアナログスイッチASW1がオンする一方、制御信号/lrでオン/オフ制御されるアナログスイッチASW2がオフする。したがって、スタート信号stは１段目のラッチ回路LATに入力され、以下順次前段のラッチ回路LATからの出力パルス信号が後段のラッチ回路LATに入力される。つまり、シフトレジスタ回路２１は先頭のラッチ回路LATから最後尾のラッチ回路LATの方へ走査することになるのである。一方、上記制御信号lrが非アクティブになると、アナログスイッチASW1がオフする一方、アナログスイッチASW2がオンする。したがって、スタート信号stは４段目(最終段)のラッチ回路LATに入力され、以下順次後段のラッチ回路LATからの出力パルス信号が前段のラッチ回路LATに入力される。つまり、シフトレジスタ回路２１は最後尾のラッチ回路LATから先頭のラッチ回路LATの方へ走査することになるのである。
【０１２２】
図２６は、図２５におけるシフトレジスタ回路２１を構成するラッチ回路LATおよびアナログスイッチASWの回路構成図を示す。アナログスイッチASW1は、ゲート電極に制御信号lrが入力されるｎ型トランジスタＭ31とゲート電極に制御信号/lrが入力されるｐ型トランジスタＭ32とのソース電極同士およびドレイン同士を接続して構成されている。そして、ソース電極側にラッチ回路LATの出力ノード/OUTあるいは出力ノードOUTを接続する一方、ドレイン側を後段側への出力ノード/OUT1,OUT1としている。また、アナログスイッチASW2は、ゲート電極に制御信号/lrが入力されるｎ型トランジスタＭ33とゲート電極に制御信号lrが入力されるｐ型トランジスタＭ34とのソース電極同士及びドレイン同士を接続して構成されている。そして、ソース電極側にラッチ回路LATの出力ノード/OUTまたは出力ノードOUTを接続する一方、ドレイン側を前段側への出力ノード/OUT2,OUT2としている。尚、図２６におけるラッチ回路LATは、図３に示すラッチ回路部と図１９に示すクロック信号入力制御部とに基づいて構成されているが、図２３のラッチ回路部や図２０〜図２２のクロック信号入力制御部に基づいて構成しても差し支えない。
【０１２３】
図２７は、請求項１０に記載されたシフトレジスタの一例,かつ図２５で述べたシフトレジスタ回路の変形例を示すブロック図である。このシフトレジスタ回路では、各ラッチ回路LATの出力と前段,後段のラッチ回路に向かう第１,第２のトランスファゲートであるアナログスイッチASW1,ASW2との間にバッファ回路BUFを付加している。
このシフトレジスタ回路でも、図２５のシフトレジスタ回路と同じくシフトレジスタ回路の走査方向を切り替えることができるうえ、ラッチ回路LATの駆動力(信号伝播性能)がアナログスイツチASWを介することで低下する場合でも、バッファ回路BUFを付加しているので、大きな駆動力を得ることができ、シフトレジスタ回路の安定動作を図ることができる。
なお、上記シフトレジスタ回路を構成する各ラッチ回路等は、図２６で述べたラッチ回路LATの両側のアナログスイッチASW1,ASW2に向かう出力端子に、夫々図２３で述べたインバータINVを介設することによって構成できる。
【０１２４】
図２８は、図２に示すシフトレジスタ回路１１または図２５に示すシフトレジスタ回路２１(但し、この場合は上記制御信号lrがアクティブになって順方向に走査するようになっている)を用いたデータ信号線駆動回路SDの回路構成図である。本データ信号線駆動回路SDの基本構成は、図３９に示す従来のデータ信号線駆動回路SDと略同一である。すなわち、シフトレジスタ回路２５を構成する隣接するラッチ回路LS SRの出力信号/ｎの連なり信号を複数のインバータ回路からなるバッファ回路で増幅すると共に、必要に応じて反転信号を生成して、サンプリング信号ｓおよびその反転信号/ｓをサンプリング回路(アナログスイッチ)ASに出力する。そして、サンプリング回路ASは、サンプリング信号ｓ,/ｓに基づいて開閉して、映像信号線DATからの映像データdatをデータ信号線SLに供給する。その場合のラッチ回路LS SRへのクロック信号cks,/cksと、ラッチ回路LS SRの出力信号n1,/n1〜n3,/n3と、サンプリング信号s1,s2を、図２９に示す。
【０１２５】
この場合、上記シフトレジスタ回路２５を構成するラッチ回路LS SRは、図３あるいは図２３に示すラッチ回路LATと同じ構成を有しており、レベルシフタ機能を有したラッチ回路である。したがって、振幅が５Ｖのクロック信号cks,/cksで振幅１６Ｖの出力信号n1,/n1〜n3,/n3を出力することができる。したがって、このようなラッチ回路LS SRを有するシフトレジスタ回路２５で構成されたデータ信号線駆動回路SDを用いた場合には、低い振幅のクロック信号cks,/cksで高い駆動電圧を得ることができ、閾値電圧の絶対値が高い多結晶シリコン薄膜トランジスタを用いて上記駆動回路一体型の液晶表示装置を構成する場合におけるクロック信号cks,/cksによる消費電力の増大を防止できるのである。
【０１２６】
ここで、上記ラッチ回路LS SRは、図２３に示す回路構成のラッチ回路LATであるとする。そして、映像データdatを取り込むためのサンプリング信号ｓ,/ｓは、シフトレジスタ回路２５における各段のラッチ回路LS SRからの出力信号ｎ,/ｎのうちロウアクティブな出力信号/ｎに基づいて生成されている。その場合、図２３に示す回路構成を有するラッチ回路LATの出力信号out,/outは、図２４に示すように出力信号/outのパルス幅が出力信号outのパルス幅よりも狭くなっている。したがって、本データ信号線駆動回路SDによって生成されるサンプリング信号ｓ,/ｓにおいては、図２９に示すように、隣接するサンプリング信号s1,s2同士に時間的な重なりを持つことがない。すなわち、あるデータ信号線SLへの映像データの書き込みが終了する直前に他のデータ信号線SLに映像データを書き込み始めることがなく、データ信号線SLに雑音が重畳されるのを防止して、良好な画像表示を得ることができるのである。
【０１２７】
尚、上記の説明においては、上記シフトレジスタ回路２５を構成するラッチ回路LS SRは図２３に示す回路構成のラッチ回路LATであるとし、ロウアクティブな出力信号/ｎに基づいてサンプリング信号ｓ,/ｓを生成している。しかしながら、ラッチ回路LS SRは、図３に示す回路構成のラッチ回路LATで構成しても差し支えない。その場合には、ハイアクティブな出力信号ｎに基づいてサンプリング信号ｓ,/ｓを生成すれば、隣接するサンプリング信号s1,s2同士が時間的に重なりを持たないようにできるのである。
【０１２８】
さらに、上述したように、上記シフトレジスタ回路２５を構成するラッチ回路LS SR(すなわち、図３あるいは図２３に示すラッチ回路LAT)は、第１,第２クロック信号入力制御部１２,１３と同一の第１,第２クロック信号入力制御部を有している。そして、非アクティブ状態の場合には単にレベル保持回路として動作するのであるからクロック信号cks,/cksは必要としない。したがって、上記非アクティブ状態の場合には、上記第１,第２クロック信号入力制御部によってクロック信号cks,/cksの入力を停止することによって、クロック信号線の負荷低減および消費電力の低減を図ることができるのである。
なお、図２８の各ラッチ回路LS SRに入力されるクロック信号およびスタート信号のうち反転信号/cks,/spsの入力を省略することも可能である。
【０１２９】
図３０は、上記シフトレジスタ回路１１またはシフトレジスタ回路２１を用いたデータ信号線駆動回路SDの他の構成例を示す回路構成図である。本データ信号線駆動回路SDにおいては、シフトレジスタ回路２６の１段目のラッチ回路LS SRへのスタート信号線SPSに、図４８または図４９に示すような回路構成を有する通常のレベルシフタ回路LSを介設している。そして、レベルシフタ回路LSによって、クロック信号cks,/cksと同じ振幅５Ｖのスタート信号sps,/spsを振幅１６Ｖに昇圧して１段目のラッチ回路LS SRに供給している。
【０１３０】
このように、上記スタート信号spsの振幅を５Ｖにすることによって、本データ信号線駆動回路SDへの総てのディジタル入力信号の振幅を５Ｖにすることができる。すなわち、本実施の形態によれば、外部信号生成回路の出力レベルを５Ｖに統一することができ、低消費電力化とシステムの簡略化とを図ることができるのである。
【０１３１】
図３１は、図２に示すシフトレジスタ回路１１あるいは図２５に示すシフトレジスタ回路２１(但し、この場合は上記制御信号lrがアクティブになって順方向に走査するようになっている)を用いた走査信号線駆動回路GDの回路構成図である。本走査信号線駆動回路GDの基本構成は、図４１に示す従来の走査信号線駆動回路GDのバッファ回路からパルス幅制御信号線GPSおよびノア回路を除去したバッファ回路を有している。すなわち、シフトレジスタ回路２７を構成する隣接するラッチ回路LS SRの出力信号/ｎの連なり信号をナンド回路によってとり、複数のインバータ回路からなるバッファ回路で増幅して走査信号線GLに供給する。その場合のラッチ回路LS SRへのクロック信号ckg,/ckgと、ラッチ回路LS SRの出力信号n1,/n1〜n3,/n3と、走査信号線GLへの走査信号gl1,gl2を、図３２に示す。
【０１３２】
この場合、上記シフトレジスタ回路２７を構成するラッチ回路LS SRは、図３あるいは図２３に示すラッチ回路LATと同じ構成を有するレベルシフタ機能を有したラッチ回路である。したがって、図２８あるいは図３０に示すデータ信号線駆動回路SDの場合と同様に、低い振幅のクロック信号ckg,/ckgで高い駆動電圧を得ることができ、多結晶シリコン薄膜トランジスタを用いて駆動回路一体型の液晶表示装置を構成する場合におけるクロック信号ckg,/ckgによる消費電力の増大を防止できる。
【０１３３】
また、上記ラッチ回路LS SRは図２３に示す構成のラッチ回路LATであるとし、映像データdatを画素に書き込むための走査信号glを各段のラッチ回路LS SRからのロウアクティブな出力信号/ｎに基づいて生成している。したがって、図２８あるいは図３０に示すデータ信号線駆動回路SDの場合と同様に、図３２に示すように、隣接する走査信号gl1,gl2同士に重なりを持つことがない。すなわち、ある行の画素への映像データの書き込みが終了する直前に他の行の画素にも映像データを書き込み始めることがなく、画像信号に雑音が重畳されるのを防止して、良好な画像表示を得ることができるのである。このように、本走査信号線駆動回路GDによれば、ラッチ回路LS SRからのロウアクティブな出力信号/ｎに基づいて走査信号glを生成するだけで隣接する走査信号gl同士の重なりを無くすことができるので、図４１に示す走査信号線駆動回路GDの場合のように走査信号glのパルス幅を制御するためのパルス幅制御信号gpsの供給回路は必要としないのである。
【０１３４】
尚、本走査信号線駆動回路GDの場合も、ラッチ回路LS SRを、図３に示す回路構成のラッチ回路LATで構成して、ハイアクティブな出力信号ｎに基づいて走査信号glを生成すれば、隣接する走査信号gl1,gl2同士に重なりがないようにできる。
【０１３５】
さらに、図２８または図３０に示すデータ信号線駆動回路SDの場合と同様に、非アクティブ状態の場合には、ラッチ回路LS SRを構成する上記第１,第２クロック信号入力制御部でクロック信号ckg,/ckgの入力を停止することによって、クロック信号線の負荷低減および消費電力の低減を図ることができる。
【０１３６】
図３３は、上記シフトレジスタ回路１１またはシフトレジスタ回路２１を用いた走査信号線駆動回路GDの他の構成例を示す回路構成図である。本走査信号線駆動回路GDにおいては、シフトレジスタ回路２８の１段目のラッチ回路LS SRへのスタート信号線SPG,/SPGに、図４８あるいは図４９に示すような回路構成を有する通常のレベルシフタ回路LS1を介設している。さらに、図４１の場合と同様のパルス幅制御信号線２９を設け、このパルス幅制御信号線２９に上述のようなレベルシフタ回路LS2を接続している。そして、レベルシフタ回路LS1によって、クロック信号ckg,/ckgと同じ振幅５Ｖのスタート信号spg,/spgを振幅１６Ｖに昇圧して１段目のラッチ回路LS SRに供給している。さらに、レベルシフタ回路LS2によって、クロック信号ckg,/ckgと同じ振幅５Ｖのパルス幅制御信号gps,/gpsを振幅１６Ｖに昇圧して各段目のノア回路３０〜３３に供給している。
【０１３７】
したがって、上記スタート信号spg,/spgおよびパルス幅制御信号gps,/gpsの振幅を５Ｖにすることによって、本走査信号線駆動回路GDへの総てのディジタル入力信号の振幅を５Ｖにすることができる。すなわち、本実施の形態によれば、外部信号生成回路の出力レベルを５Ｖに統一することができ、低消費電力化とシステムの簡略化とを図ることができるのである。
【０１３８】
また、上記隣接するラッチ回路LS SRの出力信号/ｎの連なりとパルス幅制御信号gps,/gpsとの重なりをとって走査信号glを生成することによって、走査信号glのパルス幅をより最適に設定できるのである。
【０１３９】
尚、本実施の形態においては、上記各データ信号線駆動回路SDおよび各走査信号線駆動回路GDを構成するラッチ回路LS SRからの出力信号out,/outのうち、パルス幅が狭い方の出力信号を用いて制御信号を生成する場合を例に説明した。しかしながら、この発明では、パルス幅が広い方の出力信号を用いても一向に構わない。但し、その場合には、上述したような隣接するラッチ回路LS SRからの出力信号に基づく制御信号に生ずる時間的な重なりを積極的に無くすことはできないが、クロック信号の振幅を小さくする効果は得ることができる。
【０１４０】
以上の説明のごとく、本実施の形態におけるデータ信号線駆動回路SDおよび走査信号線駆動回路GDの少なくとも一方を、図３７に示すような液晶表示装置のデータ信号線駆動回路SDあるいは走査信号線駆動回路GDとして使用することによって、低消費電力と高表示品位を兼ね備えた画像表示装置を構成できるのである。
【０１４１】
特に、図３７に示すような液晶表示装置の回路構成においては、上記データ信号線駆動回路SDおよび走査信号線駆動回路GDは、画面(つまり表示領域)の辺と略同じ長さの範囲に亘って広く分散して配置されるので、クロック信号cks,ckg等の配線長は極めて長くなっている。したがって、クロック配線等の配線負荷容量が大きく、各信号の振幅を小さくすることによって低消費電力化を図ることの効果は極めて大きいのである。
なお、図３１の各ラッチ回路LS SRに入力されるクロック信号およびスタート信号のうち反転信号/cks,/spsの入力を省略することも可能である。また、図３３の各ノア回路３０〜３３に入力されるパルス幅制御信号のうち反転信号/gpsを省略することもできる。
【０１４２】
図３４は、請求項１１に記載の画像表示装置の一例である液晶表示装置を示す構成図である。この液晶表示装置４１は、図２８または図３０に示すデータ信号線駆動回路SDと、図３１または図３３に示す走査信号線駆動回路GDとを備えている。データ信号線駆動回路SDは、図２８または図３０に示すデータ信号線駆動回路SDと同じ回路構成を有している。また、走査信号線駆動回路GDは、図３１または図３３に示す走査信号線駆動回路GDと同じ回路構成を有している。また、画素アレイARYは、図３７に示す液晶表示装置における画素アレイARYと同じ構成を有している。
【０１４３】
本液晶表示装置４１においては、画素PIXと、データ信号線駆動回路SDと、走査信号線駆動回路GDは、同一基板SUB上に形成されて所謂ドライバモノリシック構造を呈している。そして、外部コントロール回路CTLからの映像信号dat,クロック信号cks,スタート信号sps,クロック信号ckg,スタート信号spg,パルス幅制御信号gpsと、外部電源回路VGENからの各種駆動電源とに従って、駆動される。
【０１４４】
このような回路構成においても、図３７に示す液晶表示装置の場合と同様に、配線負荷容量が極めて大きいので、両信号線駆動回路SD,GDを上記構成に成して両信号線駆動回路SD,GDへの上記各入力信号の振幅を両信号線駆動回路SD,GDの駆動電圧の振幅よりも小さくすることによって、大きな低消費電力化の効果を得ることができるのである。
【０１４５】
また、上記データ信号線駆動回路SDおよび走査信号線駆動回路GDを画素アレイARYと同一基板SUB上に(モノリシックに)形成することによって、別に基板上に形成して実装する場合よりも、信号線駆動回路SD,GD等の製造コストや実装コストの低減を図ることができると共に、信頼性の向上という効果を得ることもできるのである。
【０１４６】
ところで、図３４に示すようなモノリシック型の液晶表示装置においては、基板SUBとして石英基板やガラス基板等の透明基板を使うため、能動素子として、従来のアクティブ・マトリクス型液晶表示装置に用いられている非晶質シリコン薄膜トランジスタに比べて極めて駆動力の高い特性を有する多結晶シリコン薄膜トランジスタが使用される。図３５は、上記多結晶シリコン薄膜トランジスタの構造例を示す。４９はガラス基板等の絶縁基板であり、５０はシリコン酸化膜であり、５４は多結晶シリコン膜であり、５９aはソース領域であり、５９bはドレイン領域である。さらに、５５はゲート絶縁膜としてのシリコン酸化膜であり、５６はゲート電極であり、６３は層間絶縁膜としてのシリコン酸化膜であり、６５は金属配線である。また、図３６は、上記多結晶シリコン薄膜トランジスタの製造手順の一例を示す構造断面図である。以下、６００℃以下で多結晶シリコン薄膜トランジスタを形成する場合の製造プロセスについて簡単に説明する。
【０１４７】
先ず、図３６(b)に示すように、ガラス基板５１上に非晶質シリコン薄膜５２を堆積する。そして、図３６(c)に示すように、エキシマレーザ５３を照射して多結晶シリコン薄膜５４を形成する。次に、図３６(d)に示すように多結晶シリコン薄膜５４を活性領域の形状にパターニングした後、図３６(e)に示すように上面に二酸化シリコンからなるゲート絶縁膜５５を形成する。次に、図３６(f)に示すように、ゲート絶縁膜５５上に薄膜トランジスタのゲート電極５６をアルミニウム等で形成する。
【０１４８】
そうした後、図３６(g)に示すように、ｐ型薄膜トランジスタの領域をレジスト５７で覆い、ゲート電極５６を照射マスクとして、ｎ型薄膜トランジスタのソースおよびドレイン領域に不純物「燐５８」を注入する。こうして、多結晶シリコン薄膜５４におけるゲート電極５６の両側にｎ+領域５９a,５９bを形成する。同様にして、図３６(h)に示すように、ｎ型薄膜トランジスタの領域をレジスト６０で覆い、ゲート電極５６を照射マスクとして、ｐ型薄膜トランジスタのソースおよびドレイン領域に不純物「棚素６１」を注入する。こうして、多結晶シリコン薄膜５４におけるゲート電極５６の両側にｐ+領域６２a,６２bを形成する。その後、図３６(i)に示すように、二酸化シリコンまたは窒化シリコン等からなる層間絶縁膜６３を堆積する。そして、図３６(j)に示すように、層間絶縁膜６３にｎ+領域５９a,５９bおよびｐ+領域６２a,６２b(つまり、ソースおよびドレインの領域)に達するコンタクトホール６４を開口した後、図３６(k)に示すように、コンタクトホール６４を介してアルミニウム等の金属配線６５を形成する。
【０１４９】
上述の製造手順においては、プロセスの最高温度は、ゲート絶縁膜５５形成時の６００℃であるので、米国コーニング社の１７３７ガラス等の高耐熱性ガラスを使用することができる。さらに、６００℃以下で形成可能であるから安価で大面積のガラス基板を用いることができ、液晶表示装置の低価格化と大面積化とを実現できるのである。
【０１５０】
また、上記液晶表示装置を形成する際には、この後に、更に、別の層間絶縁膜を介して、透明電極(透過型液晶表示装置の場合)や反射電極(反射型液晶表示装置の場合)を形成することになる。
【０１５１】
尚、上記説明においては相補型の多結晶薄膜トランジスタを例に説明しているが、相補型でなくとも一向に構わない。さらに、絶縁性基板４９(５１)上の多結晶シリコン薄膜５４を活性層５９a,５９bとする順スタガー(トツプゲート)を例にしているが、これに限定するものではなく、逆スタガ一構造等の他の構造のものであってよい。
【０１５２】
上記のような多結晶シリコン薄膜トランジスタを能動素子として用いることによって、実用的な駆動能力を有する走査信号線駆動回路GDおよびデータ信号線駆動回路SDを、図３４における画素アレイARYと同一基板SUB上に略同一の製造工程で構成することができるのである。
【０１５３】
さらに、上記多結晶シリコン薄膜トランジスタは、単結晶シリコントランジスタ(ＭＯＳ(金属酸化膜半導体)トランジスタ)に較べて駆動能力が１〜２桁小さいので、データ信号線駆動回路SDのように高速動作させる場合には、その駆動力を稼ぐためにゲート幅を大きくする必要がある。そして、それに伴ってゲート容量も大きくなり、数百のトランジスタのゲートに接続されているクロック信号線等自体が大きな負荷となって消費電力の増大を招いてしまう。ところが、本実施の形態によれば、データ信号線駆動回路SDに図１あるいは図２５に示すような低振幅のクロック信号ck,/ckを用いるシフトレジスタ１１,２１を使用するので、クロック信号線CLK,/CLKの負荷を軽減させて、消費電力を抑えることが可能となるのである。
【０１５４】
また、上記多結晶シリコン薄膜トランジスタによって、図３０及び図３３に示すレベルシフタ回路LSを構成した場合には、単結晶トランジスタで構成した場合に比較して、その駆動能力が小さいことからパルスのデューティ変化が大きくなる。ところが、本実施の形態によれば、図１あるいは図１０に示すようなシフトレジスタ１１,２１を使用するので、サンプリング信号のパルス幅を揃えることができ、隣接するサンプリング信号との間で時間的に重なりを持たないようにできる。したがって、表示品位の劣化を抑えることができるのである。
【０１５５】
以上、この発明の実施の形態について幾つか述べたが、この発明はこれらに限定されることなく、上記実施の形態の組み合わせ等の他の構成(液晶表示装置以外の画像表示装置等)についても同様に適用できるものである。
【図面の簡単な説明】
【図１】本発明のシフトレジスタ回路の一例を示すブロック図である。
【図２】図１におけるラッチ回路の一例を示す回路構成図である。
【図３】図１におけるラッチ回路の他の例を示す回路構成図である。
【図４】図３におけるクロック信号,入力パルス信号,クロック信号入力制御部の出力信号および出力パルス信号の波形図である。
【図５】図８に示すシフトレジスタを構成するラッチ回路の一例を示す回路構成図である。
【図６】図１におけるラッチ回路の他の例を示す回路構成図である。
【図７】図１におけるラッチ回路の他の例を示す回路構成図である。
【図８】図１におけるラッチ回路の他の例を示す回路構成図である。
【図９】図８のラッチ回路を構成する論理積−否定論理和回路の一例を示す図である。
【図１０】図１におけるラッチ回路の他の例を示す回路構成図である。
【図１１】図１０のラッチ回路を構成する論理積−否定論理和回路の一例を示す図である。
【図１２】図１におけるラッチ回路の他の例を示す回路構成図である。
【図１３】図１におけるラッチ回路の他の例を示す回路構成図である。
【図１４】図１におけるラッチ回路の他の例を示す回路構成図である。
【図１５】図２におけるラッチ回路の変形例を示す回路構成図である。
【図１６】図５におけるラッチ回路の変形例を示す回路構成図である。
【図１７】図２におけるラッチ回路の他の変形例を示す回路構成図である。
【図１８】図５におけるラッチ回路の他の変形例を示す回路構成図である。
【図１９】図３におけるクロック信号入力制御部の回路構成例を示す図である。
【図２０】図１９とは異なる回路構成例を示す図である。
【図２１】図１９および図２０とは異なる回路構成例を示す図である。
【図２２】図１９〜図２１とは異なる回路構成例を示す図である。
【図２３】図３とは異なるラッチ回路の回路構成図である。
【図２４】図２３におけるクロック信号,入力パルス信号,クロック信号入力制御部の出力信号および出力パルス信号の波形図である。
【図２５】図１とは異なるシフトレジスタ回路のブロック図である。
【図２６】図２５におけるラッチ回路およびアナログスイッチの回路構成図である。
【図２７】本発明に係るシフトレジスタ回路の他の例を示すブロック図である。
【図２８】図１あるいは図２５に示すシフトレジスタ回路を用いたデータ信号線駆動回路の回路構成図である。
【図２９】図２６におけるラッチ回路へのクロック信号,ラッチ回路の出力信号およびサンプリング信号の波形図である。
【図３０】図２８とは異なるデータ信号線駆動回路の回路構成図である。
【図３１】図１あるいは図２５に示すシフトレジスタ回路を用いた走査信号線駆動回路の回路構成図である。
【図３２】図３１におけるラッチ回路へのクロック信号,ラッチ回路の出力信号および走査信号の波形図である。
【図３３】図３１とは異なる走査信号線駆動回路の回路構成図である。
【図３４】この発明の画像表示装置としてのモノリシック型液晶表示装置の概略構成図である。
【図３５】図３４の液晶表示装置に用いられる多結晶シリコン薄膜トランジスタの断面図である。
【図３６】図３５に示す多結晶シリコン薄膜トランジスタの製造手順を示す図である。
【図３７】アクティブ・マトリックス駆動方式の液晶表示装置の概略構成図である。
【図３８】図３７における画素の詳細な構成図である。
【図３９】図３７におけるデータ信号線駆動回路の詳細な回路構成を示す図である。
【図４０】図３９におけるラッチ回路へのクロック信号,ラッチ回路の出力信号およびサンプリング信号の波形図である。
【図４１】図３７における走査信号線駆動回路の詳細な回路構成を示す図である。
【図４２】図４１におけるラッチ回路へのクロック信号,ラッチ回路の出力信号,パルス幅制御信号および走査信号の波形図である。
【図４３】図３９および図４１におけるラッチ回路の回路構成図である。
【図４４】図４３におけるクロックト・インバータ回路の具体的構成例を示す図である。
【図４５】双方向に走査可能なラッチ回路の回路構成図である。
【図４６】レベルシフタ回路を搭載したデータ信号線駆動回路の回路構成図である。
【図４７】レベルシフタ回路を搭載した走査信号線駆動回路の回路構成図である。
【図４８】図４６および図４７におけるレベルシフタ回路の具体的な回路構成図である。
【図４９】図４８とは異なるレベルシフタ回路の回路構成図である。
【図５０】図４８あるいは図４９における入力信号および出力信号の波形図である。
Claims (11)
- パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、
上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、
上記ラッチ回路は、第１および第２の論理積−否定論理和回路からなり、
上記第１の論理積−否定論理和回路の論理積回路部の入力は、上記クロック信号および上記パルス信号であり、上記第１の論理積−否定論理和回路の否定論理和回路部の入力は、上記論理積回路部の出力信号と上記第２の論理積−否定論理和回路の出力信号であり、
上記第２の論理積−否定論理和回路の論理積回路部の入力は、上記クロック信号と上記パルス信号の反転信号であり、上記第２の論理積−否定論理和回路の否定論理和回路部の入力は、上記論理積回路部の出力信号と上記第１の論理積−否定論理和回路の出力信号であることを特徴とするラッチ回路。 - 請求項１に記載のラッチ回路において、上記論理積−否定論理和回路は、
夫々のソース電極が電源電位に接線される一方、夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、
ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極に上記他方の論理積−否定論理和回路の出力信号が入力される第１ｎ型トランジスタと、
ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続され、ゲート電極に上記クロック信号の反転信号が入力される第１１ｎ型トランジスタと、
ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号が入力される第３ｎ型トランジスタと、
ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第４ｎ型トランジスタと、
ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号の反転信号が入力される第５ｎ型トランジスタと、
ソース電極が上記第１１および第５ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記他方の論理積−否定論理和回路の出力信号の反転信号が入力される第１２ｎ型トランジスタとを備えて、
上記第１ｐ型トランジスタのドレイン電極から上記パルス信号が出力され、上記第２ｐ型トランジスタのドレイン電極から上記パルス信号の反転信号が出力されることを特徴とするラッチ回路。 - パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、
上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、
上記ラッチ回路は、
ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、
ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、
ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、
ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、
ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続され、ドレイン電極が接地電位に接続される第１および第２のｎ型トランジスタとを備えて、
上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とするラッチ回路。 - パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、
上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、
上記ラッチ回路は、
ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、
ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、
ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、
ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、
ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続される第１および第２のｎ型トランジスタと、
ソース電極が上記第１および第２のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号の反転信号に接続され、ドレイン電極が接地電位に接続される第７および第８のｎ型トランジスタとを備えて、
上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とするラッチ回路。 - パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、
上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、
上記ラッチ回路は、
ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、
ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、
ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続され、ドレイン電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続される第５および第６のｐ型トランジスタと、
ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、
ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、
ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続され、ドレイン電極が接地電位に接続される第１および第２のｎ型トランジスタとを備えて、
上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とするラッチ回路。 - パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、
上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、
上記ラッチ回路は、
ソース電極が電源電位に接続される第１および第２のｐ型とトランジスタと、
ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続される第３および第４のｐ型トランジスタと、
ソース電極が上記第１および第２のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続され、ドレイン電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続される第５および第６のｐ型トランジスタと、
ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が入力パルス信号および入力パルス信号の反転信号に夫々接続される第３および第５のｎ型トランジスタと、
ソース電極が上記第３および第５のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号に接続され、ドレイン電極が接地電位に接続される第４および第６のｎ型トランジスタと、
ソース電極が上記第３および第４のｐ型トランジスタのドレイン電極に夫々接続され、ゲート電極が上記第４および第３のｐ型トランジスタのドレイン電極に夫々接続される第１および第２のｎ型トランジスタと、
ソース電極が上記第１および第２のｎ型トランジスタのドレイン電極に夫々接続され、ゲート電極がクロック信号の反転信号に接続され、ドレイン電極が接地電位に接続される第７および第８のｎ型トランジスタとを備えて、
上記第４のｐ型トランジスタのドレイン電極から出力パルスが出力され、上記第３のｐ型トランジスタのドレイン電極から出力パルスの反転信号が出力されることを特徴とするラッチ回路。 - パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、
上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、
上記ラッチ回路は、
夫々のソース電極が電源電位に接線される一方、夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、
ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第２ｐ型トランジスタのドレイン電極に接続された第１ｎ型トランジスタと、
ソース電極が上記第１ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第７ｎ型トランジスタと、
ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第１ｐ型トランジスタのドレイン電極に接続された第２ｎ型トランジスタと、
ソース電極が上記第２ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第８ｎ型トランジスタと、
ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号が入力される第３ｎ型トランジスタと、
ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第４ｎ型トランジスタと、
ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号の反転信号が入力される第５ｎ型トランジスタと、
ソース電極が上記第５ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第６ｎ型トランジスタを備えて、
上記第２ｐ型トランジスタのドレイン電極から上記パルス信号が出力され、上記第１ｐ型トランジスタのドレイン電極から上記パルス信号の反転信号が出力されるとともに、
上記第１,２,３,５ｎ型トランジスタがデュアルゲート構造であり、上記第４,６,７,８ｎ型トランジスタがシングルゲート構造であることを特徴とするラッチ回路。 - パルス信号とクロック信号とが入力され、このクロック信号に同期して上記パルス信号を伝送するラッチ回路において、
上記クロック信号またはパルス信号の振幅は、上記ラッチ回路から出力されるパルス信号の振幅よりも小さく、
上記ラッチ回路は、
夫々のソース電極が電源電位に接線される一方、夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、
ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第２ｐ型トランジスタのドレイン電極に接続された第１ｎ型トランジスタと、
ソース電極が上記第１ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第７ｎ型トランジスタと、
ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続され、ゲート電極が上記第１ｐ型トランジスタのドレイン電極に接続された第２ｎ型トランジスタと、
ソース電極が上記第２ｎ型トランジスタのドレイン電極に接続され、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号の反転信号が入力される第８ｎ型トランジスタと、
ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号が入力される第３ｎ型トランジスタと、
ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第４ｎ型トランジスタと、
ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極に上記パルス信号の反転信号が入力される第５ｎ型トランジスタと、
ソース電極が上記第５ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極に上記クロック信号が入力される第６ｎ型トランジスタを備えて、
上記第２ｐ型トランジスタのドレイン電極から上記パルス信号が出力され、上記第１ｐ型トランジスタのドレイン電極から上記パルス信号の反転信号が出力されるとともに、
上記第４,６,７,８ｎ型トランジスタのチャネル長よりも、上記第１,２,３,５ｎ型トランジスタのチャネル長の方が長いことを特徴とするラッチ回路。 - クロック信号に同期してパルス信号を伝送する複数のラッチ回路を有するシフトレジスタ回路において、
上記各ラッチ回路内に、供給されるクロック信号の入力および停止を制御するクロック信号入力制御部を有すると共に、
上記クロック信号の振幅は上記パルス信号の振幅よりも小さく、
上記各ラッチ回路の出力信号は、第１のトランスファゲートを介して後段のラッチ回路に入力されるとともに、第２のトランスファゲートを介して前段のラッチ回路に入力され、上記第１または第２のトランスファゲートを外部信号により選択的に導通することによって、その走査方向が制御されることを特徴とするシフトレジスタ回路。 - クロック信号に同期してパルス信号を伝送する複数のラッチ回路を有するシフトレジスタ回路において、
上記各ラッチ回路内に、供給されるクロック信号の入力および停止を制御するクロック信号入力制御部を有すると共に、
上記クロック信号の振幅は上記パルス信号の振幅よりも小さく、
上記各ラッチ回路の出力信号は、バッファ回路を介して、後段のラッチ回路に入力されることを特徴とするシフトレジスタ回路。 - 複数配列されたデータ信号線と、複数配列された走査信号線と、上記データ信号線および上記走査信号線で囲まれた位置に配置された複数の画素と、上記データ信号線に映像信号を供給するデータ信号線駆動回路と、上記走査信号線に走査信号を供給する走査信号線駆動回路を有するアクティブ・マトリクス型の画像表示装置において、
上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方は、請求項９または１０に記載のシフトレジスタ回路を用いて構成されていることを特徴とする画像表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10523699A JP3609956B2 (ja) | 1998-04-28 | 1999-04-13 | ラッチ回路、シフトレジスタ回路、および画像表示装置 |
| US09/300,178 US6580411B1 (en) | 1998-04-28 | 1999-04-27 | Latch circuit, shift register circuit and image display device operated with a low consumption of power |
| US09/506,033 US7196699B1 (en) | 1998-04-28 | 2000-02-16 | Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power |
| US10/949,990 US7460099B2 (en) | 1998-04-28 | 2004-09-23 | Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11795598 | 1998-04-28 | ||
| JP10-117955 | 1998-04-28 | ||
| JP10523699A JP3609956B2 (ja) | 1998-04-28 | 1999-04-13 | ラッチ回路、シフトレジスタ回路、および画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000187994A JP2000187994A (ja) | 2000-07-04 |
| JP3609956B2 true JP3609956B2 (ja) | 2005-01-12 |
Family
ID=26445564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10523699A Expired - Fee Related JP3609956B2 (ja) | 1998-04-28 | 1999-04-13 | ラッチ回路、シフトレジスタ回路、および画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3609956B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4016163B2 (ja) * | 1998-08-31 | 2007-12-05 | ソニー株式会社 | 液晶表示装置およびそのデータ線駆動回路 |
| JP2002116738A (ja) * | 2000-10-06 | 2002-04-19 | Matsushita Electric Ind Co Ltd | 水平走査回路、およびアクティブマトリクス型液晶表示装置 |
| TW564430B (en) * | 2001-07-16 | 2003-12-01 | Semiconductor Energy Lab | Shift register and method of driving the same |
| CN100428319C (zh) | 2002-04-08 | 2008-10-22 | 三星电子株式会社 | 驱动电路及液晶显示器 |
| DE602005015965D1 (de) | 2004-06-14 | 2009-09-24 | Semiconductor Energy Lab | Schieberegister und halbleiter-displayeinrichtung |
| US7483013B2 (en) * | 2005-05-20 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit, display device, and electronic appliance therewith |
| JP2007214960A (ja) * | 2006-02-10 | 2007-08-23 | Oki Electric Ind Co Ltd | フリップフロップ回路及びそれを用いた周波数分周器 |
| JP5215534B2 (ja) | 2006-05-19 | 2013-06-19 | 株式会社ジャパンディスプレイイースト | 画像表示装置 |
| CN102460680B (zh) | 2009-06-09 | 2014-04-23 | 夏普株式会社 | 电子装置 |
| US8743095B2 (en) | 2009-09-30 | 2014-06-03 | Sharp Kabushiki Kaisha | Electronic apparatus and display panel |
| JP5853104B2 (ja) * | 2012-08-01 | 2016-02-09 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
| JP6030741B2 (ja) * | 2015-12-04 | 2016-11-24 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
| CN111986725B (zh) * | 2019-05-24 | 2022-08-30 | 华邦电子股份有限公司 | 比特数据位移器 |
| CN110391797B (zh) * | 2019-06-20 | 2023-04-18 | 广东工业大学 | 一种基于igzo tft的d触发器电路 |
-
1999
- 1999-04-13 JP JP10523699A patent/JP3609956B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000187994A (ja) | 2000-07-04 |
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| A02 | Decision of refusal |
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