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JP2007214960A - フリップフロップ回路及びそれを用いた周波数分周器 - Google Patents

フリップフロップ回路及びそれを用いた周波数分周器 Download PDF

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    • H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation

Abstract

【課題】動作スピードを維持しつつ、低消費電力化を図る。
【解決手段】トグル型フリップフロップ回路（TFF）は、クロックck及び反転クロックckbにより、ラッチ部２２Ａ,２２Ｂにラッチされた出力端子out及び反転出力端子outbの信号が反転する回路である。そして、出力端子outに接続された負荷トランジスタ２１−１１を、反転出力端子outbからの信号によって導通制御し、反転出力端子outbに接続された負荷トランジスタ２１−１２を、出力端子outからの信号によって導通制御する。これにより、Ｈレベル信号の立ち上がりスピードを維持しつつ、低消費電力化を実現できる。
【選択図】図１

Description

本発明は、動作速度の高速化、低消費電力化等を実現する半導体デバイスを用いたフリップフロップ回路（以下「FF」という。）及びそれを用いた周波数分周器に関するものである。
従来、動作速度の高速化と低消費電力化を実現する周波数分周器に関する技術としては、例えば、次のような文献に記載されるものがあった。
N．Krishnapura and Peter R．Kingget，"A 5.3GHz Programmable Divider for HiPerLAN in 0.25μm CMOS，"IEEE JOURNAL OF SOLID−STATE CIRCUITS，VOL．35，，N0．7，JULY 2000，pp．1019−1024．
近年、LSIの高集積化と高性能化が進展し、その応用分野が広範囲に展開されている。特に、無線通信システムの発展に伴い、LSIの消費電力化の低減やGHzオーダの高速動作といった技術的な要求が年々強まってきている。その中でも、無線通信システムにおける重要な構成回路であるPLL（Phased Locked Loop）の低消費電力化が最重要課題となってきている。とりわけ、周波数分周器の低消費電力化はPLLの低消費電力化に対し、非常に効果的である。なぜなら、PLLにおいて用いられる周波数分周器は仕様によってはGHzオーダの動作が要求されるためである。GHzオーダで動作する周波数分周器は、電力を最も消費する要素回路であるため、この回路の低消費電力化がPLLの低消費電力化に繋がる。周波数分周器のGHzオーダという高速動作を満たしつつ、低消費電力化を可能にする周波数分周器として、MOS Current Mode Logic（以下「MCML」という。）を用いた構成が提案されている。非特許文献１に、MCMLを用いたPLL用周波数分周器の応用例の論文が記載されている。
図７は、非特許文献１に記載された従来のMCML技術を用いたToggle型FF（以下「TFF」という。）を示す回路図である。図８は、図７のTFFがN段縦続接続されて構成された従来の1/2N周波数分周器を示す構成図である。
図８に示す1/2N周波数分周器の基本構成回路である図７のMCML型TFF１０は、入出力信号（例えば、第１の入力パルスであるクロックck、第２の入力パルスである反転クロックckb、第１の出力端子outの信号、及び第２の出力端子である反転出力端子outbの信号）がすべて差動型相補信号からなり、信号振幅を得るための第１、第２、第３、第４の負荷素子であるPチャネル型MOSトランジスタ（以下「PMOS」という。このオン抵抗はR、オン電流はI）１１−１〜１１−４と、論理を構成するNチャネル型MOSトランジスタ（以下「NMOS」という。）からなる第１、第２のラッチ部１２Ａ,１２Ｂとから構成されている。
出力端子out及び反転出力端子outbには、第１、第２のラッチ部１２Ａ，１２Ｂが接続されている。出力端子outは、第１のラッチ部１２ＡにおけるPMOS１１−１のドレイン電極・ソース電極を介して第１の電源電位VDDに接続され、そのPMOS１１−１のゲート電極が第２の電源電位である接地電位VSSに接続されている。反転出力端子outbは、PMOS１１−２のドレイン電極・ソース電極を介して電源電位VDDに接続され、そのPMOS１１−２のゲート電極が接地電位VSSに接続されている。第２のラッチ部１２Ｂにおける相補的な第１、第２の出力ノードm1,m2のうちの第１の出力ノードm1は、PMOS１１−３のドレイン電極・ソース電極を介して電源電位VDDに接続され、そのPMOS１１−３のゲート電極が接地電位VSSに接続されている。第２の出力ノードm2は、PMOS１１−４のドレイン電極・ソース電極を介して電源電位VDDに接続され、そのPMOS１１−４のゲート電極が接地電位VSSに接続されている。
第１のラッチ部１２Ａは、第１〜第８のNMOS１２−１〜１２−８により構成されている。出力端子outは、第１のNMOS１２−１のドレイン電極・ソース電極、第１のノードn1、及び第２のNMOS１２−２のドレイン電極・ソース電極を介して接地電位VSSに接続されると共に、第３のNMOS１２−３のドレイン電極・ソース電極、第２のノードn2、及び第４のNMOS１２−４のドレイン電極・ソース電極を介して接地電位VSSに接続されている。NMOS１２−１のゲート電極が反転出力端子outbに接続され、NMOS１２−２のゲート電極に反転クロックckbが印加され、NMOS１２−３のゲート電極が第２の出力ノードm2に接続され、NMOS１２−４のゲート電極にクロックckが印加される。
反転出力端子outbは、第５のNMOS１２−５のドレイン電極・ソース電極、第３のノードn3、及び第６のNMOS１２−６のドレイン電極・ソース電極を介して接地電位VSSに接続されると共に、第７のNMOS１２−７のドレイン電極・ソース電極、第４のノードn4、及び第８のNMOS１２−８のドレイン電極・ソース電極を介して接地電位VSSに接続されている。NMOS１２−５のゲート電極が出力端子outに接続され、NMOS１２−６のゲート電極に反転クロックckbが印加され、NMOS１２−７のゲート電極が第１の出力ノードm1に接続され、NMOS１２−８のゲート電極にクロックckが印加される。
第２のラッチ部１２Ｂは、第９〜第１６のNMOS１２−９〜１２−１６により構成されている。第１の出力ノードm1は、第９のNMOS１２−９のドレイン電極・ソース電極、第５のノードn5、及び第１０のNMOS１２−１０のドレイン電極・ソース電極を介して接地電位VSSに接続されると共に、第１１のNMOS１２−１１のドレイン電極・ソース電極、第６のノードn6、及び第１２のNMOS１２−１２のドレイン電極・ソース電極を介して接地電位VSSに接続されている。NMOS１２−９のゲート電極が第２の出力ノードm2に接続され、NMOS１２−１０のゲート電極にクロックckが印加され、NMOS１２−１１のゲート電極が出力端子outに接続され、NMOS１２−１２のゲート電極に反転クロックckbが印加される。
第２の出力ノードm2は、第１３のNMOS１２−１３のドレイン電極・ソース電極、第７のノードn7、及び第１４のNMOS１２−１４のドレイン電極・ソース電極を介して接地電位VSSに接続されると共に、第１５のNMOS１２−１５のドレイン電極・ソース電極、第８のノードn8、及び第１６のNMOS１２−１６のドレイン電極・ソース電極を介して接地電位VSSに接続されている。NMOS１２−１３のゲート電極が出力ノードm1に接続され、NMOS１２−１４のゲート電極にクロックckが印加され、NMOS１２−１５のゲート電極が反転出力端子outbに接続され、NMOS１２−１６のゲート電極に反転クロックckbが印加される。
図７のMCML型TFF１０の動作としては、PMOS１１−１〜１１−４が常時オン状態になっており、初期状態として、例えば出力端子outが“０”、反転出力端子outbが“１”、出力ノードm1が“１”、出力ノードm2が“０”の場合、NMOS１２−１，１２−７，１２−１３，１２−１５がオン状態、NMOS１２−３，１２−５，１２−１１，１２−９がオフ状態になっている。
クロックckが“１”、反転クロックckbが“０”になると、NMOS１２−４，１２−８，１２−１０，１２−１４がオン状態、NMOS１２−２，１２−６，１２−１２，１２−１６がオフ状態になる。すると、オン状態のNMOS１２−７，１２−８により、反転出力端子outbが接地電位VSS側に引き下げられて“０”となる。この時、オン状態のNMOS１２−１３，１２−１４により、出力ノードm2が“０”を保持すると共に、出力ノードm1が“１”を保持する。反転出力端子outbが“０”になると、NMOS１２−１がオフ状態になり、出力端子outがPMOS１１−１を介して電源電位VDD方向へ引き上げられて“１”となる。これにより、出力端子out、反転出力端子outbが“０”、“１”から“１”、“０”へ反転する。
クロックckが“０”、反転クロックckbが“１”になると、NMOS１２−４，１２−８，１２−１０，１２−１４がオフ状態、NMOS１２−２，１２−６，１２−１２，１２−１６がオン状態になる。すると、オン状態のNMOS１２−５，１２−６により、反転出力端子outbが“０”に保持されると共に、出力端子outが“１”に保持される。この時、オン状態のNMOS１２−１１，１２−１２により、出力ノードm1が接地電位VSS側に引き下げられて“０”になると共に、オフ状態のNMOS１２−１３，１２−１４により、出力ノードm2がPMOS１１−４を介して電源電位VDD側に引き上げられて“１”なる。
次に、クロックckが“１”、反転クロックckbが“０”になると、オン状態のNMOS１２−３，１２−４により、出力端子outが接地電位VSS側に引き下げられて“０”になると共に、反転出力端子outbがPMOS１１−２により、電源電位VDD側に引き上げられて“１”となる。これにより、NMOS１２−１１がオフ状態、NMOS１２−１５がオン状態になり、出力ノードm1がPMOS１１−３を介して電源電位VDD側に引き上げられて“１”になると共に、オン状態のNMOS１２−１３，１２−１４により、出力ノードm2が接地電位VSS側に引き下げられて“０”となる。これにより、出力端子out、反転出力端子outbが“１”、“０”から“０”、“１”へ反転する。
このように、図７のMCML型TFF１０では、クロックckが“１”、反転クロックckbが“０”になる度に、出力端子out、反転出力端子outbの論理レベルが反転し、入力されたクロックck（又は反転クロックckb）の数を1/2にする計数動作を行う。そのため、図８の周波数分周器のように、TFF１０をN段縦続接続すると、入力されたクロックck（又は反転クロックckb）の周波数が1/2Nに分周されることになる。
ここで、図７のMCML型TFF１０において、信号の高レベル（以下「Ｈレベル」という。）は電源電位VDDレベルであり、低レベル（以下「Ｌレベル」という。）は電源電位VDDレベルからIRだけ降下したレベルとしてそれぞれ規定されるため、信号振幅はIRとなる。
一般に用いられる相補型MOS（以下「CMOS」という。）論理回路の信号振幅が電源電位VDDであるのに対し、MCML型TFF１０は信号振幅がIRとなり、これは充放電時間の短縮につながり、動作スピードの向上を意味する。更に、CMOS論理回路とは異なり、入力信号の変化に対して論理閾値電圧がなく、NMOSの閾値電圧程度の入力信号振幅で出力信号が変化することも高速化に寄与している。しかも、MCML型TFF１０は差動型相補信号で動作するため、同相雑音に強いこともより高速な動作を可能にする。
消費電力の観点から考えると、MCML型TFF１０はCMOS論理回路とは異なり、負荷であるPMOS１１−１〜１１−４がオン状態であるため、絶えず電源電位VDDから電流が流れている。動作周波数が高い範囲であればCMOS論理回路よりも高速で動作するため、電源電位VDDを低減でき、CMOS論理回路と比べて低消費電力化が可能である。これに対し、CMOS論理回路はPMOSかNMOSのどちらかは絶えずオフしているため、回路が動作しない時は原理的には電力は消費しない。しかし、MCML型TFF１０は絶えず電源電位VDDから電流が流れているため、動作していない時、又は、TFF１０の入力信号周波数が遅く、ゲートの動作率が極めて低い場合には、CMOS論理回路を用いた方が低消費電力となる。そのため、MCML型TFF１０とそれを用いた周波数分周器はGHzオーダ向けの回路であると言える。
MCML型TFF１０とそれを用いた周波数分周器は、CMOS論理回路を用いた場合と比べて高速で動作するため、電源電位VDDの低減が可能となり、GHzオーダでの高速動作時での低消費電力化に適している。しかし、動作周波数の低い範囲ではCMOS論理回路に比べて消費電力が大きくなる。周波数分周器は後段のTFFに進むほど、信号の周波数が落ちるため、高速で動作させる必要のあるところはMCML型TFF１０を用い、ある程度周波数の下がったところではCMOS論理回路を用いるといった方式等も検討することができる。しかし、MCML型TFF１０のCMOS論理回路にはない大きな利点として、“差動型相補信号で動作するため同相雑音に強い”という点がある。この特徴は電源電位VDDの低電圧化に対する周波数分周器の安定動作を考えた場合、非常に重要な利点となる。そのため、MCML型TFF１０とそれを用いた周波数分周器は、今後の電源電位VDDの低電圧化において非常に重要な回路となる。そこで、同相雑音に強いという特徴を持つ差動型の回路方式を維持しつつ、これに加え、低消費電力化を図ることが、MCML型TFF１０とそれを用いた周波数分周器の課題となる。
この解決方法として、例えば、周波数分周器における高周波回路ブロック及び低周波回路ブロックを、従来のMCML型TFF１０を用いて構成した場合、低周波回路ブロックにおける負荷トランジスタであるPMOS１１−１〜１１−４のディメンジョンを、高周波回路ブロックにおける負荷トランジスタであるPMOS１１−１〜１１−４のディメンジョンよりも遙かに小さくする場合、低消費電力化を実現することはできるが、その一方で、低周波回路ブロックにおけるTFF１０からのＨレベル信号の立ち上りスピードが落ちてしまい、その結果、所望の回路動作を実現できなくなってしまう虞が生じる。逆に、低周波回路ブロックにおけるPMOS１１−１〜１１−４のディメンジョンを、高周波回路ブロックにおけるPMOS１１−１〜１１−４のディメンジョンよりも僅かに小さくする場合、低周波回路ブロックにおけるTFF１０からのＨレベル信号の立ち上りスピードは所望のレベルに維持できるが、その一方で、低消費電力化の実現が難しくなってしまう。
従って、TFFからのＨレベル信号の立ち上り（又はＬレベル信号の立ち下がり）スピードを維持しつつ、低消費電力化を図ることができるFFとそれを用いた周波数分周器の実現が強く望まれていた。
本発明のFFでは、相補的な第１及び第２の入力パルスにより、ラッチされた相補的な第１及び第２の出力端子の信号が反転するFFおいて、第１の出力端子に接続された第１の負荷トランジスタを、第２の出力端子からの信号によって導通制御し、第２の出力端子に接続された第２の負荷トランジスタを、第１の出力端子からの信号によって導通制御している。
本発明の周波数分周器では、相補的な第１及び第２の入力パルスにより、ラッチされた相補的な第１及び第２の出力端子の信号が反転するFFからなる回路ブロックがN段（但し、Nは２以上の整数）縦続接続され、前記第１及び第２の入力パルスの周波数を1/2Nに分周する周波数分周器において、周波数の高い回路ブロックは従来のFFで構成し、周波数の低い或いは中間の周波数の回路ブロックは本発明のFFで構成している。
本発明のFFによれば、例えば、第１の出力端子からＨレベル（又はＬレベル）の信号が出力される場合は、第２の出力端子からＬレベル（又はＨレベル）の信号が出力されるので、第１の負荷トランジスタがオン状態になり、第１の出力端子からのＨレベル信号（又はＬレベル信号）が所望のスピードで立ち上がる（又は立ち下がる）。その時、一方では、Ｌレベル信号（又はＨレベル信号）を出力する第２の出力端子に接続された第２の負荷トランジスタはオフ状態になっているので、電力の消費を第２の負荷トランジスタがオフ状態になっている分だけ抑制することができる。同様に、第２の出力端子からＨレベル信号（又はＬレベル信号）が出力される場合も、オン状態の第２の負荷トランジスタによってそのＨレベル信号（又はＬレベル信号）の立ち上り（又は立ち下がり）スピードが維持され、その一方で、第１の負荷トランジスタがオフ状態になっている分だけ電力消費を抑制することが可能となる。従って、TFFからのＨレベル信号（又はＬレベル信号）の立ち上がり（又は立ち下がり）スピードを維持しつつ、低消費電力化を実現できる。
本発明の周波数分周器によれば、動作周波数により適切なFFを選択して構成することで、動作スピードを維持しつつ、消費電力を低減することができる。
TFFは、相補的な第１及び第２の入力パルスにより、ラッチ部にラッチされた相補的な第１及び第２の出力端子の信号が反転するFFであり、第１の出力端子に接続された第１の負荷トランジスタを、第２の出力端子からの信号によって導通制御し、第２の出力端子に接続された第２の負荷トランジスタを、第１の出力端子からの信号によって導通制御している。
1/2N周波数分周器は、TFFからなる回路ブロックがN段縦続接続され、相補的な第１及び第２の入力パルスの周波数を1/2Nに分周するものであって、周波数の高い回路ブロックは従来のTFFで構成し、周波数の低い或いは中間の周波数の回路ブロックは前記TFFで構成している。
（実施例１の構成）
図１は、本発明の実施例１を示すTFFの回路図である。
本実施例１のTFF２０は、従来の図７のMCML型TFF１０と同様に、入出力信号（例えば、第１の入力パルスであるクロックck、第２の入力パルスである反転クロックckb、第１の出力端子outの信号、及び第２の出力端子である反転出力端子outbの信号）がすべて差動型相補信号からなり、信号振幅を得るための第１、第２、第３、第４の負荷素子であるPMOS（このオン抵抗はR、オン電流はI）２１−１〜２１−４と、従来のTFF１０に新たに追加された第１、第２、第３、第４の負荷トランジスタ（例えば、PMOS）２１−１１〜２１−１４と、従来のTFF１０中の第１、第２のラッチ部１２Ａ,１２Ｂと同様の論理を構成するNMOSからなる第１、第２のラッチ部２２Ａ,２２Ｂとから構成されている。
出力端子out及び反転出力端子outbには、第１、第２のラッチ部２２Ａ、２２Ｂが接続されている。出力端子outは、第１のラッチ部２２ＡにおけるPMOS２１−１のドレイン電極・ソース電極を介して第１の電源電位VDDに接続される共に、PMOS２１−１１のドレイン電極・ソース電極を介して第１の電源電位VDDに接続されている。PMOS２１−１は、ゲート電極が第２の電源電位である接地電位VSSに接続され、常時オン状態になっている。PMOS２１−１１は、ゲート電極が反転出力端子outbに接続されている。反転出力端子outbは、PMOS２１−２のドレイン電極・ソース電極を介して電源電位VDDに接続されると共に、PMOS２１−１２のドレイン電極・ソース電極を介して電源電位VDDに接続されている。PMOS２１−２は、ゲート電極が接地電位VSSに接続され、常時オン状態になっている。PMOS２１−１２は、ゲート電極が出力端子outに接続されている。
第２のラッチ部２２Ｂにおける相補的な第１、第２の出力ノードm1,m2のうちの第１の出力ノードm1は、PMOS２１−３のドレイン電極・ソース電極を介して電源電位VDDに接続されると共に、PMOS２１−１３のドレイン電極・ソース電極を介して電源電位VDDに接続されている。PMOS２１−３は、ゲート電極が接地電位VSSに接続され、常時オン状態になっている。PMOS２１−１３は、ゲート電極が第２の出力ノードm2に接続されている。第２の出力ノードm2は、PMOS２１−４のドレイン電極・ソース電極を介して電源電位VDDに接続されると共に、PMOS２１−１４のドレイン電極・ソース電極を介して電源電位VDDに接続されている。PMOS２１−４は、ゲート電極が接地電位VSSに接続され、常時オン状態になっている。PMOS２１−１４は、ゲート電極が第１の出力ノードm1に接続されている。
第１のラッチ部２２Ａは、従来のTFF１０中の第１のラッチ部１２Ａと同様の構成であり、第１〜第８のNMOS２２−１〜２２−８、及び第１〜第４のノードn1〜n4により構成されている。第１〜第８のNMOS２２−１〜２２−８は、従来の第１〜第８のNMOS１２−１〜１２−８にそれぞれ対応している。
第２のラッチ部２２Ｂは、従来のTFF１０中の第２のラッチ部１２Ｂと同様の構成であり、第９〜第１６のNMOS２２−９〜２２−１６、及び第５〜第８のノードn5〜n8により構成されている。第９〜第１６のNMOS２２−９〜２２−１６は、従来の第９〜第１６のNMOS１２−９〜１２−１６にそれぞれ対応している。
図２は、本発明の実施例１を示す1/2N周波数分周器の構成図である。
本実施例１の1/2N周波数分周器は、TFFがN段縦続接続されて構成されているが、周波数の高い回路ブロックでは従来のMCML型TFF１０−１〜１０−３が用いられ、周波数の低い回路ブロックでは本実施例１のTFF２０−（N-1),２０−Nが用いられている。
本実施例１のTFF２０における負荷用の各PMOS２１−１〜２１−４，２１−１１〜２１−１４のディメンジョンは、例えば、次のように設定されている。
図１のPMOS２１−１及び２１−１１の２つを併せた駆動能力と、図７の負荷用のPMOS１１−１の１つの駆動能力とが等しくなるように、PMOS２１−１及び２１−１１のディメンジョンが設定されている。同様に、図１のPMOS２１−２及び２１−１２を併せた駆動能力と、図７の負荷用のPMOS１１−２の駆動能力とが等しく、図１のPMOS２１−３及び２１−１３を併せた駆動能力と、図７の負荷用のPMOS１１−３の駆動能力とが等しく、図１のPMOS２１−４及び２１−１４を併せた駆動能力と、図７の負荷用のPMOS１１−４の駆動能力とが等しくなるように、PMOS２１−２〜２１−４，２１−１２〜２１−１４のディメンジョンが設定されている。
即ち、周波数の高い回路ブロックにおけるTFF（１）の負荷用PMOS（１つの各PMOS１１−１〜１１−４）の駆動能力と、周波数の低い回路ブロックにおける各TFF（２）〜TFF（４）の負荷用PMOS（各２つのPMOS２１−１，２１−１１〜２１−４，２１−１４）の駆動能力が等しく設定されている。例えば、図１のPMOS２１−１のゲート幅：図１のPMOS２１−１１のゲート幅：図７のPMOS１１−１のゲート幅＝１：１：２(但し、ゲート長はいずれのPMOSについても同じ)に設定されている。PMOS２１−２，２１−１２〜２１−４，２１−１４についても同様である。
（実施例１の動作）
図１のTFF２０において、 PMOS２１−１，２１−２，２１−３，２１−４は、従来と同様に、常時オン状態になっている。PMOS２１−１１のゲート電極は、反転出力端子outbに接続され、PMOS２１−１２のゲート電極は、出力端子outに接続され、PMOS２１−１３のゲート電極は、出力ノードm2に接続され、PMOS２１−１４のゲート電極は、出力ノードm1に接続されている。出力端子outの信号と反転出力端子outbの信号、出力ノードｍ１の信号と出力ノードｍ２の信号は、互いに差動型相補信号となっている。
出力ノードmlの信号が“１”、出力ノードｍ２の信号が“０”の状態では、PMOS２１−１３はオン状態となり、PMOS２１−１４はオフ状態となる。同様に、出力端子outの信号が“０”、反転出力端子outbの信号が“１”の時、PMOS２１−１１はオフ状態となり、PMOS２１−１２はオン状態となる。このように、出力ノードm1の信号と出力ノードm2の信号、出力端子outの信号と反転出力端子outbの信号の差動型相補信号の組み合わせを用いて、負荷トランジスタであるPMOS２１−１１〜２１−１４を制御することで、電源電位VDDから接地電位VSSヘの電流を制御することが可能となり、これはTFF単体での消費電流の削減を可能にする。
そして、図２に示す周波数分周器全体において、高速で動作させる回路ブロックにおいては従来のMCML型TFF１０−１〜１０−３を用い、周波数の下がった回路ブロックでは本実施例１のTFF２０−（N-1)，２０−Nを用いて構成することで、周波数分周器全体の低消費電力化を図ることができる。なお、高速で動作させる回路ブロックと低速で動作させる回路ブロックとは、例えば、下記のようなシミュレーション結果に基づき適宜選択すれば良い。
図３は、図２における４段のTFF（１）〜TFF（４）からなる1/16周波数分周器を用いたシミュレーション結果を示す図である。この図３を用いて前記の低消費電力化の効果を説明する。
回路はSOI（Silicon On Insulator）基板上で作成した場合を想定し、電源電位１V、クロックck及び反転クロックckbである入力信号周波数７GHzでシミュレーションを行った。図３に示す４段のTFF（１）〜TFF（４）を従来のMCML型TFF１０を用いて構成した場合、消費電力は２．４mWであった。これに対し、１段目のTFF（１）を従来のMCML型TFF１０で構成し、２段目のTFF（２）から４段目のTFF（４）を本実施例１のTFF２０で構成した場合、消費電力は１．８mWとなり、消費電力を２５％程度削減することができた。
（実施例１の効果）
本実施例１によれば、次の（ａ）、（ｂ）のような効果がある。
（ａ） 図１のTFF２０によれば、出力端子outに接続された負荷用PMOS２１−１１を、反転出力端子outbからの信号によって導通制御し、反転出力端子outbに接続された負荷用PMOS２１−１２を、出力端子outからの信号によって導通制御している。このような構成を採用することにより、出力端子outからＨレベルの信号が出力される場合は、反転出力端子outbからＬレベルの信号が出力されるので、PMOS２１−１及び２１−１１の両方がオン状態になり、出力端子outからのＨレベル信号が所望のスピードで立ち上がる。その時、一方では、Ｌレベル信号を出力する反転出力端子outbに接続されたPMOS２１−１２はオフ状態になっているので、電力消費をPMOS２１−１２がオフ状態になっている分だけ抑制することができる。同様に、反転出力端子outbからＨレベル信号が出力される場合も、オン状態のPMOS２１−２及び２１−１２によってそのＨレベル信号の立ち上りスピードが維持され、その一方で、PMOS２１−１１がオフ状態になっている分だけ電力消費を抑制することが可能となる。このように、負荷用PMOS２１−１１〜２１−１４の制御を通じて、電源電位VDDからの電流の制御を行い、TFF単体の消費電力を削減できる。
（ｂ） 図２の1/2N周波数分周器によれば、高速で動作させる回路ブロックに対しては従来のMCML型TFF１０−１〜１０−３を用い、周波数の下がった回路ブロックでは本実施例１のTFF２０−（N-1），２０−Nを用いて構成している。このような構成を取ることで、周波数分周器全体の消費電力の削減を行うことができる。
（実施例２の構成）
図４は、本発明の実施例２を示すTFFの回路図であり、実施例１のTFF２０を示す図１中の要素と共通の要素には共通の符号が付されている。
本実施例２のTFF３０は、実施例１のTFF２０中の負荷用PMOS２１−１〜２１−４を削除した構成になっている。
図５は、本発明の実施例２を示す1/2N周波数分周器の構成図である。
本実施例２の1/2N周波数分周器は、TFFがN段縦続接続されて構成されているが、周波数の高い回路ブロックでは従来のMCML型TFF１０−１〜１０−３が用いられ、周波数の低い回路ブロックでは本実施例２のTFF３０−（N-1),３０−Nが用いられている。
本実施例２のTFF３０における負荷用の各PMOS２１−１１〜２１−１４のディメンジョンは、例えば、次のように設定されている。
図４のPMOS２１−１１の駆動能力と、図７の負荷用のPMOS１１−１の駆動能力とが等しくなるように、PMOS２１−１１のディメンジョンが設定されている。同様に、図４のPMOS２１−１２の駆動能力と、図７の負荷用のPMOS１１−２の駆動能力とが等しく、図４のPMOS２１−１３の駆動能力と、図７の負荷用のPMOS１１−３の駆動能力とが等しく、図４のPMOS２１−１４の駆動能力と、図７の負荷用のPMOS１１−４の駆動能力とが等しくなるように、PMOS２１−１２〜２１−１４のディメンジョンが設定されている。
即ち、周波数の高い回路ブロックにおける各TFF１０−１〜１０−３の負荷用PMOS（１つのPMOS１１−１〜１１−４）の駆動能力と、周波数の低い回路ブロックにおける各TFF３０−（N-1）、３０−Nの負荷用PMOS（各PMOS２１−１１〜２１−１４）の駆動能力が等しく設定されている。例えば、図４のPMOS２１−１１のゲート幅：図７のPMOS１１−１のゲート幅＝１：１(但し、ゲート長はいずれのPMOSについても同じ)に設定されている。PMOS２１−１２〜２１−１４についても同様である。
（実施例２の動作）
図４のTFF３０において、PMOS２１−１１のゲート電極と反転出力端子outbが接続され、PMOS２１−１２のゲート電極と出力端子outが接続され、PMOS２１−１３のゲート電極と第２の出力ノードm2が接続され、PMOS２１−１４のゲート電極と第１の出力ノードm1が接続されている。出力端子outの信号と反転出力端子outbの信号、第１の出力ノードm1の信号と第２の出力ノードm2の信号は、それぞれ差動型相補信号である。
例えば、出力端子outの信号が“１”で、反転出力端子outbの信号が“０”の時、PMOS２１−１１がオン状態に、PMOS２１−１２がオフ状態になるので、電源電位VDDからの電流を制御することができる。同様に、出力ノードmlの信号が“０”で、出力ノードm2の信号が“1”の時、PMOS２１−１３がオフ状態に、PMOS２１−１４がオン状態になるので、電源電位VDDからの電流を制御することができる。図４の構成を取ることで、電源電位VDDからの消費電流を制御することができ、TFF単体での消費電力の削減を可能にする。
そして、図５に示す周波数分周器全体において、高速で動作させる回路ブロックにおいては従来のMCML型TFF１０−１〜１０−３を用い、周波数の下がった回路ブロックでは本実施例２のTFF３０−（N-1)，３０−Nを用いて構成することで、周波数分周器全体の低消費電力化を図ることができる。なお、高速で動作させる回路ブロックと低速で動作させる回路ブロックとは、例えば、下記のようなシミュレーション結果に基づき適宜選択すれば良い。
前記の低消費電力化の効果を、第３図に示す1/16周波数分周器におけるシミュレーション結果を用いて説明する。
実施例１で説明したように、回路はSOI基板上で作成したMOSトランジスタを想定し、電源電位１V、入力信号７GHzという条件でシミュレーションを行った。図３における1/16周波数分周器を構成する４段のTFF（１）〜TFF（４）を図７に示す従来のMCML型TFF１０を用いて構成した場合、消費電力は２．４mWであった。これに対し、TFF（１）とTFF（２）を図７に示す従来のMCML型TFF１０を用い、TFF（３）とTFF（４）を図４のTFF３０を用いて構成する。この結果、消費電力は１．７mWとなり、消費電力を２８％程度削減できる。
（実施例２の効果）
本実施例２によれば、次の（ａ）、（ｂ）のような効果がある。
（ａ） 図４のTFF３０によれば、実施例１と同様に、出力端子outに接続された負荷用PMOS２１−１１を、反転出力端子outbからの信号によって導通制御し、反転出力端子outbに接続された負荷用PMOS２１−１２を、出力端子outからの信号によって導通制御している。このような構成を採用することにより、出力端子outからＨレベルの信号が出力される場合は、反転出力端子outbからＬレベルの信号が出力されるので、PMOS２１−１１がオン状態になり、出力端子outからのＨレベル信号が所望のスピードで立ち上がる。その時、一方では、Ｌレベル信号を出力する反転出力端子outbに接続されたPMOS２１−１２はオフ状態になっているので、電力消費をPMOS２１−１２がオフ状態になっている分だけ抑制することができる。同様に、反転出力端子outbからＨレベル信号が出力される場合も、オン状態のPMOS２１−１２によってそのＨレベル信号の立ち上りスピードが維持され、その一方で、PMOS２１−１１がオフ状態になっている分だけ電力消費を抑制することが可能となる。このように、負荷用PMOS２１−１１〜２１−１４の制御を通じて、電源電位VDDからの電流の制御を行い、TFF単体の消費電力を削減できる。
（ｂ） 図５の1/2N周波数分周器によれば、高速で動作させる回路ブロックに対しては従来のMCML型TFF１０−１〜１０−３を用い、周波数の下がった回路ブロックでは本実施例２のTFF３０−（N-1），３０−Nを用いて構成している。このような構成を取ることで、周波数分周器全体の消費電力の削減を行うことができる。
（実施例３の構成）
図６は、本発明の実施例３を示す周波数分周器の構成である。
この周波数分周器では、周波数の高い回路ブロックに関しては図７に示す従来のMCML型TFF１０を用い、周波数の低い回路ブロックに関しては図１のTFF２０を用い、その２つの周波数に対し中間の周波数で動作する回路ブロックに関しては図４のTFF３０を用いて構成している。なお、周波数の高い回路ブロック、周波数が中間の回路ブロック、及び周波数が低い回路ブロックの区別は、例えば、下記のようなシミュレーション結果に基づき適宜選択すれば良い。
（実施例３の動作）
本実施例３の周波数分周器では、後段に進むほど信号の周波数が低下する。動作周波数が高く、動作時消費電力の支配的な回路ブロックに関しては、図７に示す従来のMCML型TFF１０を用いて回路を高速で動作させる。後段の周波数の低く、待機時消費電力を考慮しなくてはいけない回路ブロックでは、図４のTFF３０を用いて構成する。動作時の消費電力と待機時の消費電力のどちらも考慮する必要があるような、前記２つの回路ブロックに対し、中間の周波数で動作する回路ブロックに関しては、図１のTFF２０を用いて構成する。このように、動作周波数によって使用するTFFの回路構成法の選択を行うことで、周波数分周器の入力信号に対する消費電力を最適化する。この効果を図３に示す1/16周波数分周器のシミュレーション結果を用いて説明する。
実施例１と同様に、SOI基板上で作成したMOSトランジスタを用いることを想定し、電源電位１V、入力周波数７GHzという条件の下でシミュレーションを行った。図３に示すTFF（１）〜TFF（４）をすべて図７に示す従来のMCML型TFF１０を用いて構成した場合、消費電力は２．４mWであった。これに対し、TFF（１）を図７に示す従来のMCML型TFF１０を用い、TFF（２）を図１に示す実施例１のTFF２０を用い、TFF（３）とTFF（４）を図４に示す実施例２のTFF３０を用いて構成する。この場合、消費電力は１．５mWとなり、３５％程度消費電力を削減することができる。
（実施例３の効果）
本実施例３の周波数分周器によれば、動作周波数の高い回路ブロックでは図７に示す従来のMCML型TFF１０を用い、周波数の低い回路ブロックでは図４に示す実施例２のTFF３０を用いる。そして、その２つの回路ブロックに対して中間の周波数で動作する回路ブロックに関しては、図１に示す実施例１のTFF２０を用いて構成している。このように、動作周波数により使用するTFFの回路構成法を選択することで、周波数分周器の消費電力の削減を行うことができる。
なお、本発明は上記実施例１〜３に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、下記の（１）〜（３）のようなものがある。
（１） 実施例１〜３では、SOI基板上において回路を作成した場合を想定してシミュレーションを行い、効果を説明したが、同様の効果は半導体基板であるバルク基板において回路を作成した場合にも得ることができる。しかし、次の（ｉ）、（ｉｉ）に示す理由により、SOI基板上で回路を作成した方が、バルク基板上で作成した場合と比べて高い効果を期待できる。
（ｉ） SOI基板上において作成したMOSトランジスタは、バルク基板上で作成したMOSトランジスタと比べて活性層が薄いことから接合容量が小さく、高速動作が可能である。
（ｉｉ） S01基板上に作成したMOSトランジスタは、バルク基板上で作成したMOSトランジスタに比べて活性層が薄いことからオフリーク電流が小さい。このことはオフリーク電流を同程度にした場合、SOI基板上で作成したMOSトランジスタは、バルク基板上で作成したMOSトランジスタに比べて閾値電圧を低下でき、これは電源電位の低下が可能となる。
（２） 図１、図７において、負荷用のPMOS２１−１〜２１−４，１１−１〜１１−４は、これに代えて抵抗等の負荷素子に置き換えても、同様の作用効果が得られる。又、図１、図４において、負荷用のPMOS２１−１１〜２１−１４に代えて、NMOS等の他の負荷トランジスタに置き換えると共に、電源の極性を変える等して、TFFからのＬレベル信号の立ち下がりスピードを維持しつつ、低消費電力化を図ることも可能である。
（３） 図１、図４、図７において、ラッチ部１２Ａ,１２Ｂ，２２Ａ，２２Ｂは、PMOS等の他のトランジスタを用いて構成したり、或いは、図示以外の他の回路構成に変更しても良い。
本発明の実施例１を示すTFFの回路図である。 本発明の実施例１を示す1/2N周波数分周器の構成図である。 図２の1/16周波数分周器を用いたシミュレーション結果を示す図である。 本発明の実施例２を示すTFFの回路図である。 本発明の実施例２を示す1/2N周波数分周器の構成図である。 本発明の実施例３を示す周波数分周器の構成図である。 従来のMCML型TFFの回路図である。 従来の1/2N周波数分周器を示す構成図である。
符号の説明
１０，２０，３０ TFF
１１−１〜１１−４，２１−１〜２１−４，２１−１１〜２１−１４ PMOS
１２Ａ,１２Ｂ,２２Ａ,２２Ｂ ラッチ部
ck クロック
ckb 反転クロック
m1,m2 出力ノード
n1〜n8 ノード
out 出力端子
outb 反転出力端子

Claims (7)

  1. 相補的な信号を出力する第１及び第２の出力端子のうちの前記第１の出力端子と第１の電源電位との間に接続されて、電源電流を流す第１の負荷素子と、
    前記第１の電源電位と前記第２の出力端子との間に接続されて、電源電流を流す第２の負荷素子と、
    前記第１の電源電位と前記第１の出力端子との間に接続され、前記第２の出力端子の信号により導通状態が制御される第１の負荷トランジスタと、
    前記第１の電源電位と前記第２の出力端子との間に接続され、前記第１の出力端子の信号により導通状態が制御される第２の負荷トランジスタと、
    前記第１の電源電位とは異なる第２の電源電位と前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子の信号をラッチし、相補的な第１及び第２の入力パルスと相補的な第１及び第２の出力ノードの信号とにより、前記ラッチした前記第１及び第２の出力端子の信号を反転する第１のラッチ部と、
    前記第１の電源電位と前記第１の出力ノードとの間に接続されて、電源電流を流す第３の負荷素子と、
    前記第１の電源電位と前記第２の出力ノードとの間に接続されて、電源電流を流す第４の負荷素子と、
    前記第１の電源電位と前記第１の出力ノードとの間に接続され、前記第２の出力ノードの信号により導通状態が制御される第３の負荷トランジスタと、
    前記第１の電源電位と前記第２の出力ノードとの間に接続され、前記第１の出力ノードの信号により導通状態が制御される第４の負荷トランジスタと、
    前記第２の電源電位と前記第１及び第２の出力ノードとの間に接続され、前記第１及び第２の出力ノードの信号をラッチし、前記第１及び第２の入力パルスと前記第１及び第２の出力端子の信号とにより、前記ラッチした前記第１及び第２の出力ノードの信号を反転する第２のラッチ部と、
    を有することを特徴とするフリップフロップ回路。
  2. 相補的な信号を出力する第１及び第２の出力端子のうちの前記第１の出力端子と第１の電源電位との間に接続され、前記第２の出力端子の信号により導通状態が制御される第１の負荷トランジスタと、
    前記第１の電源電位と前記第２の出力端子との間に接続され、前記第１の出力端子の信号により導通状態が制御される第２の負荷トランジスタと、
    前記第１の電源電位とは異なる第２の電源電位と前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子の信号をラッチし、相補的な第１及び第２の入力パルスと相補的な第１及び第２の出力ノードの信号とにより、前記ラッチした前記第１及び第２の出力端子の信号を反転する第１のラッチ部と、
    前記第１の電源電位と前記第１の出力ノードとの間に接続され、前記第２の出力ノードの信号により導通状態が制御される第３の負荷トランジスタと、
    前記第１の電源電位と前記第２の出力ノードとの間に接続され、前記第１の出力ノードの信号により導通状態が制御される第４の負荷トランジスタと、
    前記第２の電源電位と前記第１及び第２の出力ノードとの間に接続され、前記第１及び第２の出力ノードの信号をラッチし、前記第１及び第２の入力パルスと前記第１及び第２の出力端子の信号とにより、前記ラッチした前記第１及び第２の出力ノードの信号を反転する第２のラッチ部と、
    を有することを特徴とするフリップフロップ回路。
  3. 前記第１のラッチ部は、
    前記第１の出力端子と第１のノードとの間に接続され、前記第２の出力端子の信号により導通状態が制御される第１のトランジスタと、
    前記第１のノードと前記第２の電源電位との間に接続され、前記第２の入力パルスにより導通状態が制御される第２のトランジスタと、
    前記第１の出力端子と第２のノードとの間に接続され、前記第２の出力ノードの信号により導通状態が制御される第３のトランジスタと、
    前記第２のノードと前記第２の電源電位との間に接続され、前記第１の入力パルスにより導通状態が制御される第４のトランジスタと、
    前記第２の出力端子と第３のノードとの間に接続され、前記第１の出力端子の信号により導通状態が制御される第５のトランジスタと、
    前記第３のノードと前記第２の電源電位との間に接続され、前記第２の入力パルスにより導通状態が制御される第６のトランジスタと、
    前記第２の出力端子と第４のノードとの間に接続され、前記第１の出力ノードの信号により導通状態が制御される第７のトランジスタと、
    前記第４のノードと前記第２の電源電位との間に接続され、前記第１の入力パルスにより導通状態が制御される第８のトランジスタとにより構成され、
    前記第２のラッチ部は、
    前記第１の出力ノードと第５のノードとの間に接続され、前記第２の出力ノードの信号により導通状態が制御される第９のトランジスタと、
    前記第５のノードと前記第２の電源電位との間に接続され、前記第１の入力パルスにより導通状態が制御される第１０のトランジスタと、
    前記第１の出力ノードと第６のノードとの間に接続され、前記第１の出力端子の信号により導通状態が制御される第１１のトランジスタと、
    前記第６のノードと前記第２の電源電位との間に接続され、前記第２の入力パルスにより導通状態が制御される第１２のトランジスタと、
    前記第２の出力ノードと第７のノードとの間に接続され、前記第１の出力ノードの信号により導通状態が制御される第１３のトランジスタと、
    前記第７のノードと前記第２の電源電位との間に接続され、前記第１の入力パルスにより導通状態が制御される第１４のトランジスタと、
    前記第２の出力ノードと第８のノードとの間に接続され、前記第２の出力端子の信号により導通状態が制御される第１５のトランジスタと、
    前記第８のノードと前記第２の電源電位との間に接続され、前記第２の入力パルスにより導通状態が制御される第１６のトランジスタとにより構成されていることを特徴とする請求項１又は２記載のフリップフロップ回路。
  4. 相補的な第１及び第２の入力パルスにより、ラッチされた相補的な第１及び第２の出力端子の信号が反転するフリップフロップ回路からなる回路ブロックがN段（但し、Nは２以上の整数）縦続接続され、前記第１及び第２の入力パルスの周波数を1/2Nに分周する周波数分周器において、
    周波数の高い前記回路ブロックは、
    相補的な信号を出力する前記第１及び第２の出力端子のうちの前記第１の出力端子と第１の電源電位との間に接続されて、電源電流を流す第１の負荷素子と、
    前記第１の電源電位と前記第２の出力端子との間に接続されて、電源電流を流す第２の負荷素子と、
    前記第１の電源電位とは異なる第２の電源電位と前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子の信号をラッチし、前記第１及び第２の入力パルスと相補的な第１及び第２の出力ノードの信号とにより、前記ラッチした前記第１及び第２の出力端子の信号を反転する第１のラッチ部と、
    前記第１の電源電位と前記第１の出力ノードとの間に接続されて、電源電流を流す第３の負荷素子と、
    前記第１の電源電位と前記第２の出力ノードとの間に接続されて、電源電流を流す第４の負荷素子と、
    前記第２の電源電位と前記第１及び第２の出力ノードとの間に接続され、前記第１及び第２の出力ノードの信号をラッチし、前記第１及び第２の入力パルスと前記第１及び第２の出力端子の信号とにより、前記ラッチした前記第１及び第２の出力ノードの信号を反転する第２のラッチ部と、
    を有する所定のフリップフロップ回路により構成され、
    周波数の下がった前記回路ブロックは、
    請求項１記載のフリップフロップ回路により構成されていることを特徴とする周波数分周器。
  5. 相補的な第１及び第２の入力パルスにより、ラッチされた相補的な第１及び第２の出力端子の信号が反転するフリップフロップ回路からなる回路ブロックがN段（但し、Nは２以上の整数）縦続接続され、前記第１及び第２の入力パルスの周波数を1/2Nに分周する周波数分周器において、
    周波数の高い前記回路ブロックは、
    相補的な信号を出力する前記第１及び第２の出力端子のうちの前記第１の出力端子と第１の電源電位との間に接続されて、電源電流を流す第１の負荷素子と、
    前記第１の電源電位と前記第２の出力端子との間に接続されて、電源電流を流す第２の負荷素子と、
    前記第１の電源電位とは異なる第２の電源電位と前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子の信号をラッチし、前記第１及び第２の入力パルスと相補的な第１及び第２の出力ノードの信号とにより、前記ラッチした前記第１及び第２の出力端子の信号を反転する第１のラッチ部と、
    前記第１の電源電位と前記第１の出力ノードとの間に接続されて、電源電流を流す第３の負荷素子と、
    前記第１の電源電位と前記第２の出力ノードとの間に接続されて、電源電流を流す第４の負荷素子と、
    前記第２の電源電位と前記第１及び第２の出力ノードとの間に接続され、前記第１及び第２の出力ノードの信号をラッチし、前記第１及び第２の入力パルスと前記第１及び第２の出力端子の信号とにより、前記ラッチした前記第１及び第２の出力ノードの信号を反転する第２のラッチ部と、
    を有するフリップフロップ回路により構成され、
    周波数の下がった前記回路ブロックは、
    請求項２記載のフリップフロップ回路により構成されていることを特徴とする周波数分周器。
  6. 相補的な第１及び第２の入力パルスにより、ラッチされた相補的な第１及び第２の出力端子の信号が反転するフリップフロップ回路からなる回路ブロックがN段（但し、Nは２以上の整数）縦続接続され、前記第１及び第２の入力パルスの周波数を1/2Nに分周する周波数分周器において、
    高い周波数で動作する前記回路ブロックは、
    相補的な信号を出力する前記第１及び第２の出力端子のうちの前記第１の出力端子と第１の電源電位との間に接続されて、電源電流を流す第１の負荷素子と、
    前記第１の電源電位と前記第２の出力端子との間に接続されて、電源電流を流す第２の負荷素子と、
    前記第１の電源電位とは異なる第２の電源電位と前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子の信号をラッチし、前記第１及び第２の入力パルスと相補的な第１及び第２の出力ノードの信号とにより、前記ラッチした前記第１及び第２の出力端子の信号を反転する第１のラッチ部と、
    前記第１の電源電位と前記第１の出力ノードとの間に接続されて、電源電流を流す第３の負荷素子と、
    前記第１の電源電位と前記第２の出力ノードとの間に接続されて、電源電流を流す第４の負荷素子と、
    前記第２の電源電位と前記第１及び第２の出力ノードとの間に接続され、前記第１及び第２の出力ノードの信号をラッチし、前記第１及び第２の入力パルスと前記第１及び第２の出力端子の信号とにより、前記ラッチした前記第１及び第２の出力ノードの信号を反転する第２のラッチ部と、
    を有するフリップフロップ回路により構成され、
    低い周波数で動作する前記回路ブロックは、
    請求項２記載のフリップフロップ回路により構成され、
    中間の周波数で動作する前記回路ブロックは、
    請求項１記載のフリップフロップ回路により構成されていることを特徴とする周波数分周器。
  7. 前記第１のラッチ部は、
    前記第１の出力端子と第１のノードとの間に接続され、前記第２の出力端子の信号により導通状態が制御される第１のトランジスタと、
    前記第１のノードと前記第２の電源電位との間に接続され、前記第２の入力パルスにより導通状態が制御される第２のトランジスタと、
    前記第１の出力端子と第２のノードとの間に接続され、前記第２の出力ノードの信号により導通状態が制御される第３のトランジスタと、
    前記第２のノードと前記第２の電源電位との間に接続され、前記第１の入力パルスにより導通状態が制御される第４のトランジスタと、
    前記第２の出力端子と第３のノードとの間に接続され、前記第１の出力端子の信号により導通状態が制御される第５のトランジスタと、
    前記第３のノードと前記第２の電源電位との間に接続され、前記第２の入力パルスにより導通状態が制御される第６のトランジスタと、
    前記第２の出力端子と第４のノードとの間に接続され、前記第１の出力ノードの信号により導通状態が制御される第７のトランジスタと、
    前記第４のノードと前記第２の電源電位との間に接続され、前記第１の入力パルスにより導通状態が制御される第８のトランジスタとにより構成され、
    前記第２のラッチ部は、
    前記第１の出力ノードと第５のノードとの間に接続され、前記第２の出力ノードの信号により導通状態が制御される第９のトランジスタと、
    前記第５のノードと前記第２の電源電位との間に接続され、前記第１の入力パルスにより導通状態が制御される第１０のトランジスタと、
    前記第１の出力ノードと第６のノードとの間に接続され、前記第１の出力端子の信号により導通状態が制御される第１１のトランジスタと、
    前記第６のノードと前記第２の電源電位との間に接続され、前記第２の入力パルスにより導通状態が制御される第１２のトランジスタと、
    前記第２の出力ノードと第７のノードとの間に接続され、前記第１の出力ノードの信号により導通状態が制御される第１３のトランジスタと、
    前記第７のノードと前記第２の電源電位との間に接続され、前記第１の入力パルスにより導通状態が制御される第１４のトランジスタと、
    前記第２の出力ノードと第８のノードとの間に接続され、前記第２の出力端子の信号により導通状態が制御される第１５のトランジスタと、
    前記第８のノードと前記第２の電源電位との間に接続され、前記第２の入力パルスにより導通状態が制御される第１６のトランジスタとにより構成されていることを特徴とする請求項４〜６のいずれか１項に記載のフリップフロップ回路。
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