JP3592037B2

JP3592037B2 - 光電変換装置

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Publication number: JP3592037B2
Application number: JP14219197A
Authority: JP
Inventors: 開小塚; 成利須川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 2004-11-24
Anticipated expiration: 2017-05-30
Also published as: JPH10336527A; US6437309B1; US6163024A; TW423164B

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳカレントミラー回路から成るＣＭＯＳ定電流源とＰＮ接合を用いた複数の受光素子が同一半導体基板中に形成された１次元、又は２次元の光電変換装置に関するものであり、特に固定パターンノイズの低減に対して有効なＣＭＯＳ定電流源の回路構成を有する光電変換装置に関するものである。
【０００２】
【従来の技術】
近年、光電変換装置の分野においては、受光素子と周辺回路を同一基板に形成した光電変換装置の開発が積極的に行われている。
【０００３】
例えば、演算増幅器を受光素子と同一半導体基板中に形成したリニアセンサ（テレビジョン学会誌Ｖｏｌ．４７、Ｎｏ９（１９９３）ｐｐ．１１８０）や、サンプルホールド回路を有するイメージセンサ（特開平４−２２３７７１号公報）、演算増幅器で構成された内部基準電圧発生回路を有する固体撮像装置（特開平９−６５２１５号公報）、等が提案されている。
【０００４】
また、演算増幅器のバイアス電流は一般的に定電流源回路を用いて生成されるが、この定電流源回路をＭＯＳトランジスタを用いて形成する場合には、例えば図４に示すようなＣＭＯＳ定電流源回路（Ｒ．Ｇｒｅｇｏｒｉａｎ，Ｇ．Ｃ．ＴｅｍｅｓＡｎａｌｏｇＭＯＳＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓｆｏｒＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇＰ．１２７Ｆｉｇ．４．５．）を用いるのが一般的であるが、その他にも特開平７−４４２５４号公報に開示されているようなＣＭＯＳ定電流源回路も提案されている。図４に示すＣＭＯＳ定電流源回路は上段のカレントミラー回路と下段のカレントミラー回路とを電源と接地間に縦列接続の構成とされており、上段のカレントミラー回路と下段のカレントミラー回路との接続点から定電圧源の出力Ｖ０１を得ている。即ち、上段のカレントミラー回路は、電源ＶＤＤにソースを接続したＰＭＯＳトランジスタＱ４とＰＭＯＳトランジスタＱ３とからなり、ＰＭＯＳトランジスタＱ４とＰＭＯＳトランジスタＱ３のゲートは相互に接続され、ＰＭＯＳトランジスタＱ３のゲートとドレインとを直結して、相互に各ドレインは負荷側に同一電流Ｉｂｉａｓを流す構成となっている。また、下段のカレントミラー回路は、接地端子に一方は抵抗Ｒを介してソースを接続したＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とからなり、ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２のゲートは相互に接続され、ＮＭＯＳトランジスタＱ１のゲートとドレインとを直結して、各ドレインはそれぞれ負荷側から同一電流を流しこむ構成となっている。そこで、抵抗Ｒにカレントミラー回路による一定電流が流れ込んで、抵抗Ｒによる発生電圧とＮＭＯＳトランジスタＱ２のソース・ドレイン電圧とで、出力の電圧を電圧源の一定電圧Ｖ０１として出力される。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来技術に開示されているＣＭＯＳ定電流源回路と受光素子とを同一半導体基板中に形成した光電変換装置においては、このＣＭＯＳ定電流源回路が固定パターンノイズの原因となることが、本発明者によって明らかになった。
【０００６】
ＭＯＳトランジスタのゲートに電圧を印加し、チャネルが形成された状態でソース−ドレイン間に電圧が印加されると、チャネルのドレイン端近傍の電界集中により、キャリアが加速され、アバランシェ増倍が発生する。そして、アバランシェ増倍により生成されたキャリアはその大部分が基板電流となるが、このホットキャリアが再結合する過程で発光を伴い、その光によって同一半導体基板中に新たな電子−生孔対が生成され、そのキャリアの一部分が半導体基板中を拡散し、受光素子に混入することで、その混入度合いが全受光素子で一定でないため、固定パターンノイズを生じるのである。
【０００７】
図５は従来技術のＣＭＯＳ定電流源を有する１次元光電変換素子の固定パターンノイズの発生の様子を半導体基板の平面図とともに模式的に示した図である。同図において、図４のカレントミラー回路と同様な構成を定電流源回路として有し、上段カレントミラー回路はＰＭＯＳトランジスタからなり、下段カレントミラー回路はＮＭＯＳトランジスタから構成されており、受光素子アレイの４番目から６番目の近傍に配置されており、定電流源を配置している部分の暗出力が他のビット出力よりも大きく、固定パターンノイズとなっていることがわかる。
【０００８】
［本発明の目的］
本発明の目的は、ＣＭＯＳ定電流源回路と受光素子と同一半導体基板に形成しても、固定パターンノイズの低減が可能なＣＭＯＳ定電流源回路を有する光電変換装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために、本発明は、同一半導体基板上に形成された、第１の回路部と前記第１の回路部に電源を供給するための第２の回路部とを有し、
前記第１の回路部は、
第１導電型の半導体基板と、該第１導電型の半導体基板の表面近傍に形成された複数の第２導電型の第２半導体領域と、で構成される複数の受光素子と、
前記複数の受光素子の各々に対応して設けられた、前記受光素子からの信号をゲートに受け、対応する信号を出力する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートをリセットするための第２のＭＯＳトランジスタを有し、
前記第２の回路部は、カレントミラー回路を含み、前記カレントミラー回路は、
ソースが正電源に接続された第１ＰＭＯＳトランジスタと、
ソースが該正電源に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタと、
ソースが基準電位に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタのドレインと接続された第１ＮＭＯＳトランジスタと、
ソースが抵抗を介して該基準電位に接続され、ゲートが該第１ＮＭＯＳトランジスタのゲートに接続され、ドレインが、電圧降下手段を介して該第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタと、で構成されることを特徴とする。
また、本発明は、同一半導体基板上に形成された、第１の回路部と前記第１の回路部に電源を供給するための第２の回路部とを有し、
前記第１の回路部は、
各々が、受光素子と、前記受光素子からの信号をゲートに受け、対応する信号を出力する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートをリセットするための第２のトランジスタとを含む複数の画素を有し、
前記第２の回路部は、
ソースが正電源に接続された第４のトランジスタと、ソースが前記正電源に接続され、ゲートとドレインが接続され、且つ、前記第４のトランジスタのゲートにゲート及びドレインが接続された第５のトランジスタとを含むカレントミラー回路と、ソースが抵抗を介して基準電位に接続された第６のトランジスタと、前記第５のトランジスタのゲート及びドレインと前記第６のトランジスタのドレインとの間に接続され、前記第６のトランジスタのソース・ドレイン間の電圧を低減させるための電圧降下手段とを有することを特徴とする。
【００１０】
［作用］
本発明者らの実験結果によると、ＭＯＳトランジスタの基板電流量は、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタの方が４〜５桁程度大きい。これは、ウエル濃度／ドレイン拡散層濃度プロファイルによる依存もあるが、電子のイオン化率の方が正孔のイオン化率よりも大きいという効果も反映していると考えられる。
【００１１】
また、迷走キヤリア量とＭＯＳトランジスタの動作点との相関については、ゲート電圧依存よりもソース−ドレイン電圧依存の方が大きく、ソース−ドレイン電圧に対して指数関数的に迷走キヤリア量が増加する。
【００１２】
以上の結果から、本発明者らは迷走キヤリアの発生源はＮＭＯＳであり、かつ、ソース−ドレイン間電圧が大きくなるほど迷走キヤリア量が増大するという知見を得、従来技術のＣＭＯＳ定電流源においては、図４に示すＱ２のＮＭＯＳトランジスタが迷走キヤリアの発生源となっており、電圧降下手段を用いて、このＮＭＯＳトランジスタのソース−ドレイン電圧を低下させることにより、迷走キヤリアによる固定パターンノイズの低減を図ることが可能となることを見い出したのである。
【００１３】
電圧降下手段については、ＮＭＯＳトランジスタ以外の手段、例えば、抵抗、ダイオード、ＰＭＯＳダイオード、バイポーラトランジスタ等を用いることにより、迷走キヤリアの低減に対してより高い効果が得られる。
【００１４】
上記の電圧降下手段による電圧降下量については、ＮＭＯＳトランジスタの動作点が飽和領域となるようなソース−ドレイン電圧が確保されていればよいが、ゲートが共通接続され、カレントミラーを形成するＮＭＯＳトランジスタ（図４のＱ１）のソース−ドレイン電圧と同程度に設定することにより、ＭＯＳトランジスタの飽和領域の電流変化によるミラー精度の低下を除去し、高精度のカレントミラー回路、及び定電流源の実現が可能となる。ここで、ＣＭＯＳ定電流源回路で生成した電流をＣＭＯＳトランジスタから成るカレントミラー回路を用いて所望のバイアス電流を供給する場合についても、同様に、ＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインとの間に電圧降下手段を設けることにより、同様の効果が得られる。
【００１５】
一方、迷走キヤリアは半導体基板中を拡散する少数キヤリアであり、Ｎ型半導体基板中の正孔の拡散長の方が短いことを考慮すると、Ｎ型半導体基板を用いたほうが固定パターンノイズ低減に対して、より高い有利性が見いだされる。
【００１６】
本発明におけるＮ型半導体基板としては通常のＮ型シリコンウエハの他に、Ｎ型シリコンウエハ上にＮ型のエピタキシャル層を設けたもの、Ｎ型シリコンウエハとＮ型エピタキシャル層との間に、高濃度のＮ型埋込み層を設けたもの等を用いることができる。
【００１７】
また、迷走キヤリアによる電流量は非常にわずかであるため、本発明の構成は、電流読み出し方式の光電変換装置に適用した場合よりも、電荷蓄積型の光電変換装置に適用した方が、固定パターンノイズ低減効果は特に大きい。
【００１８】
言うまでもなく、本発明は１次元光電変換装置に限らず、２次元光電変換装置においても固定パターンノイズ低減に有効である。
【００１９】
以下、実施形態を用いて本発明の具体的な構成の説明を行う。
【００２０】
【発明の実施の形態】
［実施形態１］
図１は本発明の第１の実施形態における３画素分の等価回路図、図２は受光部とＣＭＯＳトランジスタの断面構造図である。
【００２１】
本実施形態は、ホトダイオード１０，１０′，１０″と、そのホトダイオードのアノードに接続されたＰＭＯＳトランジスタ１１，１１′，１１″のゲート、及びそのホトダイオードのアノードにリセットスイッチ１２，１２′，１２″のドレインが接続され、ホトダイオードで発生した信号電荷をＰＭＯＳソースホロアで出力Ｖ０１〜Ｖ０３…から読み出す光電変換装置である。ここで、ソースホロアとして動作するＰＭＯＳトランジスタ１１，１１′，１１″はＰＭＯＳトランジスタ１３，１３′，１３″の定電流負荷を用いている。この定電流負荷を生成する定電流源１は、従来技術と同様の回路構成であるが、本発明の特徴となる電圧降下手段として、ＰＭＯＳトランジスタ１のゲート及びドレインとＮＭＯＳトランジスタ３のドレインとの間にゲートとドレインとを直結したＰＭＯＳトランジスタ６を設けている。定電流源で生成した電流は、ＰＭＯＳトランジスタ８とＰＭＯＳトランジスタ１３，１３′，１３″とからなるカレントミラー回路で、ＮＭＯＳトランジスタ９からなるソースホロアの定電流負荷としているが、このカレントミラー部分においても、ＰＭＯＳトランジスタ７を用いてＮＭＯＳトランジスタ９のソース−ドレイン電圧を低減させている。
【００２２】
図２の受光部とＣＭＯＳトランジスタの断面構造図において、Ｎ型半導体基板１００上に、Ｎ型埋込み層１０１、Ｎ型エピタキシャル層１０２が形成されている。このＮ型半導体基板の不純物濃度は約１０^１６ｃｍ^−３、Ｎ型埋込み層の不純物濃度は最大で約１０^１８ｃｍ^−３、エピタキシャル層の不純物濃度は約１０^１５ｃｍ^−３である。
【００２３】
ホトダイオード部のエピタキシャル層の表面部には、Ｐ型領域１０３、Ｎ型領域１０４が形成されており、また、受光部周囲にはＮ型バリア領域１０５を有している。本実施形態の画素構造により、Ｎ型基板中に迷走キヤリアとなる正孔が発生しても、Ｎ型埋込み層１０１、およびＮ型バリア領域１０５のポテンシャルバリアにより、ホトダイオードからなる受光素子の画素内への正孔の混入を、より低減させることが可能となる。
【００２４】
なお、図１には３画素分のみの等価回路を示しているが、本実施形態は、実際には例えば２３４画素を有する１次元の光電変換装置であることを付け加えておく。
【００２５】
ここで、図１に示す固定パターンノイズ、定電流源の電流Ｉ_１，Ｉ_２、各受光素子用出力の負荷となるカレントミラー部の電流Ｉ_３、Ａ〜Ｅの各ノードの電圧、について、本実施形態と、ＰＭＯＳトランジスタ６，７を有さない従来技術との比較を行った結果を以下に示す。
【００２６】
【表１】

上記のように、本発明は迷走キヤリアの原因となるＮＭＯＳトランジスタのソース−ドレイン電圧を低下させる電圧降下手段を用いたことにより、迷走キヤリアによる固定パターンノイズが飛躍的に改善された。
【００２７】
［実施形態２］
図３は本発明の第２の実施形態における等価回路図である。本実施形態は受光素子アレイ２３の共通出力線をオペアンプ２４を用いてインピーダンス変換をして信号を出力する光電変換装置である。また、２２は受光素子アレイ２３の各受光素子から順次読み出すタイミングをとるシフトレジスタであり、２１は共通出力線である。この図３に示す受光素子アレイ２３とシフトレジスタと定電流源２０とその出力部とオペアンプ２４とは、同一半導体基板上に構成されている。また、受光素子アレイ２３の各受光素子の構成は図１に示すホトダイオードとソースフォロワの構成でもよいし、他の構成でもよい。さらに、オペアンプ２４は図３に示す構成でもよいし、他の構成でもよく限定されない。
【００２８】
本実施形態においては、定電流源部２０、及びカレントミラー部２５のＮＭＯＳトランジスタのソース−ドレイン電圧の電圧降下手段として、それぞれ抵抗５を用いている。
【００２９】
また、定電流源２０で生成された電流はカレントミラー回路２５を用いてオペアンプ２４に供給されている。
【００３０】
受光素子アレイ２３で光電変換された信号出力は、シフトレジスタ２２により共通出力線２１に順次出力される。また共通出力線２１はオペアンプ２４の入力に接続されている。
【００３１】
本実施形態における受光素子アレイ２３、及び定電流源回路２０、カレントミラー回路２５、オペアンプ２４はすべて同一のＮ型半導体基板上に形成している。
【００３２】
本実施形態による結果は、抵抗５を有さない従来技術の光電変換装置の固定パターンノイズが約３４ｍＶ程度であったのに対し、本実施形態の光電変換装置の固定パターンノイズは約７ｍＶであり、本発明の有効性が確認された。
【００３３】
上記実施形態では、主に１次元の受光素子アレイの例を示したが、２次元構成の場合には、水平方向と垂直方向の走査によって、マトリクス構成として１ラインずつ順次読み出してオペアンプから時系列的に画像信号として読み出すことができるし、その場合にオペアンプの駆動に図１や図３に示す定電流源を用いることで、その定電流源の近傍に配置される受光素子に迷走キヤリアによるノイズの混入によって固定パターンノイズを大幅に抑制できる。
【００３４】
以上に示す受光素子列の固定パターンノイズを抑制された読み取り画像信号は、サンプルホールド回路や各受光素子の感度ばらつきを除去するシェーディング回路やガンマ回路等で信号処理されて、品質の良い画像信号として出力される。かかる光電変換装置で読み取られた画像は、例えば複写機や、ファクシミリ、イメージスキャナー等に効果的に用いられる。
【００３５】
【発明の効果】
以上示したように、本発明は、ＣＭＯＳ定電流源、及びカレントミラー回路におけるＮＭＯＳのソース−ドレイン電圧を低減させる電圧降下手段を設けたことにより、半導体基板中に生成される迷走キヤリアによる固定パターンノイズを激減させる構成が可能となり、その効果は絶大である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における３画素分の等価回路図である。
【図２】本発明の第１の実施形態における断面構造図である。
【図３】本発明の第２の実施形態における等価回路図である。
【図４】従来技術のＣＭＯＳ定電流源回路の等価回路図である。
【図５】従来技術における光電変換装置の固定パターンノイズの発生の模式図である。
【符号の説明】
１，２ＰＭＯＳトランジスタ
３，４，９ＮＭＯＳトランジスタ
５抵抗
６，７ＰＭＯＳトランジスタ（ＰＭＯＳダイオード）
１０，１０′，１０″ ホトダイオード
１１，１１′，１１″ ＰＭＯＳトランジスタ
１２，１２′，１２″ リセットスイッチ
１３，１３′，１３″ 定電流負荷用ＰＭＯＳトランジスタ
２０定電流源
２１共通出力線
２２シフトレジスタ
２３受光素子アレイ
２４オペアンプ
１００Ｎ型半導体基
１０１Ｎ型埋め込み層
１０２Ｎ型エピタキシャル層
１０３Ｐ型領域
１０４Ｎ型領域
１０５Ｎ型バリア領域
１１０，１１１，１１２絶縁膜
１１３遮光膜

Claims

同一半導体基板上に形成された、第１の回路部と前記第１の回路部に電源を供給するための第２の回路部とを有し、
前記第１の回路部は、
第１導電型の半導体基板と、該第１導電型の半導体基板の表面近傍に形成された複数の第２導電型の第２半導体領域と、で構成される複数の受光素子と、
前記複数の受光素子の各々に対応して設けられた、前記受光素子からの信号をゲートに受け、対応する信号を出力する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートをリセットするための第２のＭＯＳトランジスタとを有し、
前記第２の回路部は、カレントミラー回路を含み、前記カレントミラー回路は、
ソースが正電源に接続された第１ＰＭＯＳトランジスタと、
ソースが該正電源に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタと、
ソースが基準電位に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタのドレインと接続された第１ＮＭＯＳトランジスタと、
ソースが抵抗を介して該基準電位に接続され、ゲートが該第１ＮＭＯＳトランジスタのゲートに接続され、ドレインが、電圧降下手段を介して該第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタと、で構成されることを特徴とする光電変換装置。
前記電圧降下手段は、抵抗、ダイオード、ＰＭＯＳトランジスタ、ＮＰＮトランジスタ、ＰＮＰトランジスタのいずれかを用いて構成されることを特徴とする請求項１に記載の光電変換装置。
前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項１又は２に記載の光電変換装置。
前記受光素子は電荷蓄積手段を有することを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
請求項１において、前記第１の回路部は、前記複数の受光素子からの信号を順次読み出すシフトレジスタと、前記シフトレジスタによって順次読み出される信号を増幅するアンプを含むことを特徴とする光電変換装置。
同一半導体基板上に形成された、第１の回路部と前記第１の回路部に電源を供給するための第２の回路部とを有し、
前記第１の回路部は、
各々が、受光素子と、前記受光素子からの信号をゲートに受け、対応する信号を出力する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートをリセットするための第２のトランジスタとを含む複数の画素を有し、
前記第２の回路部は、
ソースが正電源に接続された第４のトランジスタと、ソースが前記正電源に接続され、ゲートとドレインが接続され、且つ、前記第４のトランジスタのゲートにゲート及びドレインが接続された第５のトランジスタとを含むカレントミラー回路と、ソースが抵抗を介して基準電位に接続された第６のトランジスタと、前記第５のトランジスタのゲート及びドレインと前記第６のトランジスタのドレインとの間に接続され、前記第６のトランジスタのソース・ドレイン間の電圧を低減させるための電圧降下手段とを有することを特徴とする光電変換装置。
請求項６において、前記第１の回路部は、前記複数の画素からの信号を順次読み出すシフトレジスタと、前記シフトレジスタによって順次読み出される前記画素からの信号を増幅するアンプとを有することを特徴とする光電変換装置。
前記複数の画素から出力された信号に対してシェーディング補正又は／及びガンマ補正を行う信号処理手段を有することを特徴とする請求項６又は７に記載の光電変換装置。