JP2898005B2

JP2898005B2 - 固体撮像素子

Info

Publication number: JP2898005B2
Application number: JP1043025A
Authority: JP
Inventors: 俊文尾崎; 光幸三井; 正章中井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-02-27
Filing date: 1989-02-27
Publication date: 1999-05-31
Anticipated expiration: 2014-05-31
Also published as: JPH02224480A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は固体撮像素子、更に詳しく言えば、半導体基
板上に、画素の光信号を電気信号に変換する画素子を多
数配列した光電変換部と、上記画素子を選択する走査部
と走査部からの信号を画像信号として外部に読出す出力
部を形成した固体撮像素子、特に画素子の構成に関す
る。

〔従来の技術〕

従来固体撮像素子として多くの種類のものが知られて
いるが、特に信号雑音比の高いものとしては画素子とし
て、画素毎に増幅素子を設けた構造の画素増幅型固体撮
像素子が知られている。

この種の画素増幅型固体撮像素子としては文献アイ・
イー・ディー・エムテクニィカルダイジェスト16.
4、第400頁から第443頁（1985年）（IEDM Tech.Dig.,1
6.4 pp.400−443（1985））において論じられている。
上記文献に記載されている固体撮像素子で使用されてい
る画素子は第10図に示す静電誘導トランジスタで構成さ
れている。同図において、12、13および14はそれぞれ静
電誘導トランジスタのソースとなるn⁺層、ゲートとなる
p⁺層、ドレインとなるn⁺基板であり、15は隣接画素のク
ロストークを防ぐためのトレンチアイソレーションであ
り、又、４はゲート容量である。このような画素子が水
平、垂直の行列状に配置され、垂直及び水平走査回路か
らの信号によって画素子が選択され、かつ電気信号に変
換され、画像信号として出力される。

上記画素子の出力電圧信号はα₁G_LA/（C_G＋C_T）に比
例したものとなる。ここで、C_Gはゲート容量４の容量
値、C_Tはゲート13と基板14間容量とゲート13とソース12
間容量値で、C_G＋C_Tが蓄積容量の値となる。また、Ａ
は、ゲート13のゲート容量４の領域を除く光利用領域
（第10図（ｂ）の斜線部）の面積、G_Lは電荷発生率、α
_Ｌは静電誘導トランジスタの特性により決る要因であ
る。

〔発明が解決しようとする課題〕

上述の如き画素子を多数半導体基板上にLSI製造工程
によって製造する場合、各画素子の上記定数を完全に均
一に製造することは困難であり、必然的に素子定数のば
らつきが存在する。

上記従来技術は出力信号の均一性という点について配
慮がされておらず、均一な光を照射した場合にも各画素
子からの出力電圧が均一にならず著しく画質の劣った画
像しか再生できないという問題があった。すなわち、第
１に、均一光を照射しても光利用領域Ａのばらつき、蓄
積容量C_G＋C_Tのばらつきにより、ゲート電圧は均一な変
化をしない。第２に、ゲート電圧の変化が均一であって
も各画素に設けられた静電誘導トランジスタα_Ｌのばら
つきにより、ソース線の電圧変動は均一にならない。

また、上記従来技術は暗電流低減について配慮がされ
ておらず、その画質ごとのばらつきが低照度における画
質を劣化させるという問題があった。

従って、本発明の第１の目的は上述した素子定数のば
らつきが存在しても、均一な光を照射したとき均一な信
号出力の得られる画素増幅型固体撮像素子を提供するこ
とである。本発明の他の目的は、上記第１の目的を満す
構造の固体撮像素子において、暗電流を低減することに
ある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明は、半導体基板上に
画素の光情報に対応する信号電荷をうる光電変換素子と
上記光電変換素子の信号電荷に対応した増幅信号をうる
増幅素子とからなる画素子を多数個形成した光電変換部
を持つ固体撮像素子において、上記増幅素子を構成要素
として反転増幅回路を構成し、上記増幅素子の出力端と
上記光電変換素子との間に帰還容量を設けた。さらに、
この帰還容量の形成領域と各画素の光利用領域をほぼ一
致させたものである。

上記増幅素子は上記静電誘導形トランジスタにかぎら
ずMOSトランジスタ、バイポーラトランジスタ等の半導
体回路で構成される。光電変換素子はホトダイオード等
の上記増幅素子の一部を構成する場合を含み、光情報を
電荷にして蓄積する蓄積容量素子で構成される。

上記他の目的を達成するために、上記帰還容量をMOS
容量で形成し、このMOS容量の増幅器出力端側に、信号
出力のなされない所定の期間、上記光電変換素子を形成
する第１の不純物層の表面に第１不純物層と反極性のキ
ャリヤ層が形成される様な電圧を印加するように構成し
たものである。また上記光電変換を形成する第２の不純
物層上を、第２の不純物層と反極性の第３の不純物層で
おおい、この第３の不純物層を、光電変換素子を形成す
る第２の不純物層周辺の空乏層により基板と分離するよ
うにしたものである。さらに、該光電変換素子を形成す
る第２の不純物層上に第２の不純物層と反極性の第３の
不純物層を設け、第３の不純物層を第２の不純物層によ
り基板と分離し、かつ、この分離領域の第２の不純物層
表面に信号出力のない一定期間に基板と同極性のキャリ
ヤ層を誘起する手段を設けたものである。

〔作用〕

本発明の固体撮像素子における画素子の出力電圧変
動、すなわち反転増幅起の電圧変動Vsは次式で表わすこ
とができる。

ここに、Q_Sは信号電荷量、C_Fは帰還容量の容量値、C_P
は増幅器入力端につく帰還容量以外の容量値、Ｇは増幅
器のオープンループ利得である。今、Ｇを充分に大きく
（例えば10倍以上）設計すると上記式はで近似される。

従って、前述の出力電圧の変動要因である、トンジス
タの特性αは利得Ｇに表われるものであって、これらの
要因による変動が抑えられる。また信号電荷Q_Sは各画素
の光利用領域の面積Ａ、に比例し、同一強度の光が当た
った時の信号電荷Q_Sの各画素ごとのばらつきはこの光利
用領域の面積のばらつきにより発生する。一方、帰還容
量の値C_Fは帰還容量の形成領域の面積に比例し、その容
量値のばらつきはこの帰還容量の形成領域のばらつきに
より発生する。そこで、帰還容量の形成領域を光利用領
域に一致させることにより、信号電圧は各面積のばらつ
きによらずほぼ一定となる。

また、MOS容量で形成された帰還容量の増幅器出力端
には、信号出力のなされない所定の期間、光電変換素子
を形成する第１の不純物層の表面に第１の不純物層と反
極性のキャリヤ層が形成される様な電圧がかかる。これ
によって、光電変換素子を形成する不純物層の表面に存
在する準位がキャリヤにより埋められるので、暗電流の
発生を抑圧できる。さらに、光電変換素子を形成する第
２の不純物層上に設けられた第２の不純物層と反極性の
第３の不純物層により、光電変換素子を形成する第２の
不純物層の表面は暗電流の発生源となる準位の少ない基
板深部に形成され、かつ、第２の不純物層周辺の空乏層
は、光電変換素子上の不純物層と基板とを電気的に分離
する。これによって、暗電流が抑圧されるとともに、光
電変換素子上の第３の不純物層は基板と電気的に分離さ
れた帰還容量の上部電極の役割を果すことができる。ま
た、光電変換素子を形成する第２の不純物層上の第２の
不純物層と反極性の第３の不純物層は、光電変換素子を
形成する第２の不純物層により基板と分離され、この分
離領域の第２の不純物層表面上には信号出力のない一定
期間に基板と同極性のキャリヤ層が誘起される。これに
よって、信号読み出し時には第３の不純物層は基板と電
気的に分離された期間容量の上部電極の役割を果すこと
ができ、かつ、分離領域に発生する暗電流も抑圧するこ
とができ、暗電流を低減することができる。

〔実施例〕

本発明による固体撮像素子の第１の実施例を第１図〜
第３図を用いて説明する。第１図は、第１の実施例の固
体撮像素子の回路構成図、第２図（ａ）及び（ｂ）はそ
れぞれ第１図における各画素子の平面構成図と断面構造
図、第３図（ａ）は第１図の固体撮像素子の動作説明の
ための駆動パルスタイミング図、同図（ｂ）は反転増幅
回路の動作点設定法を説明する図、同図（ｃ）は各タイ
ミングにおけるホトダイオードのポテンシャル図を示
す。本実施例の画素子には本発明者等が先に提案した
（特願昭62−153292）完全空乏化デュアルゲート縦型JF
ETを用い、また、各画素の直流電圧のばらつきをキャン
セルするための手段を各列ごとに設けている。

第１図において、ドライバとなるｎチャネル完全空乏
化デュアルゲート縦型JFET21は増幅素子であって、負荷
となるｎチャネルデプレッションMOSトランジスタ22と
ともに光電変換素子であるホトダイオードの電位を検知
増幅するための反転増幅回路を形成している。23はホト
ダイオードと増幅素子との間に設けられた帰還容量であ
る。なお、図面は簡明のため光電変換素子、増幅素子及
び帰還容量で構成される画素子は横３縦３の９素子の場
合について示している。

２は各行を選択する垂直走査回路、３は３値レベルを
発生するレベルミキシング回路、５は水平走査回路であ
る。また、24〜28は各画素子の直流電圧のばらつきをキ
ャンセルするために各列ごとに設けられた出力回路を構
成しており、24は結合容量、25は結合容量を一端をクラ
ンプするためのクランプスイッチ、27はメモリ容量26へ
の信号書き込みスイッチ、28はメモリ容量26からの信号
読み出しスイッチである。29は水平信号線30に読み出さ
れた信号電荷を増幅し出力するための増幅器、31は水平
信号線30をリセットするためのリセットスイッチであ
る。32はレベルミキシング回路３の出力を各完全空乏化
デュアルゲート縦型JFETのゲートに伝えるための垂直ゲ
ート線、33は垂直信号線である。φ_Ｄは反転増幅回路の
電源電圧、φ_Ｃはクランプスイッチ25のゲート電圧、V_R
はリセット電圧、φ_１、φ_２は読み込みスイッチのゲー
ト電圧、P₁、P₂は水平走査回路を動作させる２相のクロ
ック信号、01、02は出力端子である。なお、負荷22はｐ
チャネルMOSトランジスタでもｎチャネルトランジスタ
でもよい。

画素子の構成を示す第２図（ａ）、（ｂ）において、
41はｎ型基板、42はホトダイオードとなるフローティン
グ低濃度ｐ型不純物相、43は画素の選択リセットを行な
うリセットゲートとなるp⁺型不純物層、44は垂直ゲート
線32の配線用ポリシリコン、45は垂直信号線33と帰還容
量23の上部電極を兼ねる投光性薄膜ポリシリコン、46は
縦型JFETのドレインとなるコンタクトでオーミックコン
タクトを行なうためのn⁺層が形成される。第１図帰還容
量23は、ホトダイオードとなるp^-不純物層42と垂直信号
線33を形成する薄膜ポリシリコン45の間に形成されてい
る。また、光利用領域はp^-不純物領域42となり、その平
面領域は上記帰還容量の形成領域と一致している。な
お、高速動作が必要な場合には垂直ゲート線の配線層44
をシリサイドやアルミの低抵抗配線で形成し、薄膜ポリ
シリコン層45にアルミ配線を接続し低抵抗化をすればよ
い。さらに、リセットゲートp⁺不純物層43は垂直ゲート
線44との容量結合により電位を制御してもよい。

第３図（ａ）において、HBLは水平ブランキング期
間、ｎ行とは第１図において上からｎ番目、φ_Ｄφ_Ｃφ
_１φ_２は第１図における対応する記号の電圧を示してい
る。電圧は図中上方が高く、また、垂直ゲート線電圧V_L
V_MV_Nは、リセットゲートを形成するp⁺領域43が基板41に
対して順方向とならない様に常に基板41の電位より低く
なっている。また、φ_Ｄの電圧V_DLV_DHはドレイン領域46
がリセットゲートp⁺領域43に対し順方向にならない様に
常にp⁺領域43より高い電圧となっている。また、第３図
（ｂ）において図中の曲線は、リセットゲートp⁺領域43
がV_Lの時のホトダイオードp^-不純物層42の電位に対する
反転回路の出力となるコンタクト層46の電圧の関係を示
す図で、V_PDは同図（ｃ）に示す薄膜ポリシリコン45の
電圧が低電圧V_DLの時のホトダイオードp^-不純物層42の
電圧、V_Tは縦型JFETのしきい電圧を、V_Bは信号読み出し
時のホトダイオードp^-不純物層42のバイアス電圧を示
す。リセット時にV_PDであるホトダイオード電圧はφ_Ｄ
がV_DLからV_DHとなると、帰還容量23を介し反転回路が高
利得をもつバイアス点V_Bに設定される。また、第３図
（ｃ）において、各曲線は薄膜ポリシリコン電極45がV
_DL、V_DHの電圧の時のホトダイオードp^-不純物層42の電
位を示す図で高電圧V_DHは薄膜ポリシリコン層45にV_DHが
かけられた時にホトダイオードp^-不純物層42の表面に基
板と同型のキャリヤすなわちエレクトロンが誘起される
電圧となっている。一方、信号読み出し時のホトダイオ
ードp^-不純物層42の表面電位はホトダイオードp^-不純物
層42と薄膜ポリシリコン層45間に基板と同極性ｎのキャ
リヤが誘起され、２電極間にシールド層が形成されない
様に設定されている。以下、本実施例の動作を説明す
る。

水平ブランキング期間に入ると、まずｎ行の信号読み
出しが行なわれる。すなわちｎ行垂直ゲート線32がV_Lと
なりリセットゲートp⁺不純物層43の電圧が高くなるとと
もにφ_ＤがV_DLからV_DHとなり、出力線33と帰還容量23を
介する容量結合によりホトダイオードp^-不純物層42の電
圧が高くなり、完全空乏化デュアルゲート縦型JFET21を
ドライバとしてデプレッションMOSトランジスタ22を負
荷とする反転増幅器が高利得領域に設定される。この動
作直前には、ホトダイオード電圧は信号量に応じ、リセ
ット時電圧V_PDよりV_S′だけ高くなっているが、この動
作により、増幅素子の利得が充分に高い場合には、ホト
ダイオード電圧はしきい電圧V_T近傍のあるバイアス電圧
V_Bとなり、出力電圧は前記式で示すV_Sだけリセット時の
出力電圧より低くなる。一方、リセットスイッチ25はこ
の状態で導通しており、結合容量24の出力端はリセット
電圧V_Rとなっている。リセットスイッチ25が閉じる（OF
F）と結合容量24の両端の電位差としてｎ行の信号のあ
る時の増幅器の出力が保持される（第３図ｔ＝t₁）。こ
の後、ホトダイオードp^-不純物層42のリセットが行なわ
れる。すなわち、電圧φ_Ｄが再びV_DLとなるとともに、
ｎ行垂直ゲート線32の電圧が、リセットゲートp⁺不純物
層43とホトダイオードp^-不純物層42の間のパンチスルー
電圧V_PTとホトダイオードp^-不純物層42のリセット電圧V
_PDの和の電圧より低いリセット電圧V_Hとなり、ホトダイ
オードp^-不純物層42は完全に空乏化し、リセットがなさ
れる（第３図ｔ＝t₂）。この後、信号のない時の各画素
の増幅器出力が信号読み出し時と同様に読み出される。
すなわち、クランプスイッチ25は閉じた（OFF）また、
メモリ容量26−２への信号読み込みスイッチ27−２が開
く。この結果、結合容量24の時刻ｔ＝t₁からの電位変
動、すなわち、信号による増幅器出力の電位変動V_Sが、
結合容量24とメモリ容量26−２の容量比により分割され
た値だけメモリ容量26−２の電圧はリセット電圧V_Rより
上昇し、この電圧がスイッチ27−２を閉じる（OFF）
と、メモリ容量26−２に保持される（第３図（ａ）ｔ＝
t₃）。

以上の動作の後、全く同様にｎ＋１行の信号がメモリ
容量26−１に保持される（第３図（ａ）ｔ＝t₄）。

なお、上記動作時において、非選択行の垂直ゲート線
電圧はV_PTよりやや低い電圧V_Mに保たれ、縦型JFETは導
電状態になることはない。また、強い光が当ってもホト
ダイオードp^-不純物層42の電位はV_M−V_PTより高くなる
ことはなくブルーミング現象も抑圧される。

この後、すべての垂直ゲート線電圧がV_Mとなりすべて
の完全空乏化デュアルゲート縦型JFETが非導通の状態
で、電圧φ_Ｄが高電圧V_Hとなり、ホトダイオードp^-不純
物層42の表面には電子が一時誘起され、暗電流を発生が
抑圧される（第３図（ａ）ｔ＝t₅）。

水平走査期間に入ると、水平スイッチ28−１、28−２
が順次開閉し、水平信号線30に読み出された信号電荷が
増幅器29により増幅され出力される。なお水平信号線30
のリセットは、リセットスイッチ31を介して行なわれ
る。

本実施例によれば、帰還容量による画素出力のばらつ
き抑圧効果のほかにリセット時のホトダイオードが完全
に空乏化しているのでリセット雑音は生ぜず、かつ、帰
還容量23を介して完全空乏化ホトダイオードの表面を一
水平走査期間ごとにアキュムレーションしているので、
暗電流を低減できる。

なお、本実施例ではｎチャネルJFETの場合を述べたが
ｐチャネルJFETの場合も同様である。また、ｐ基板上の
ｎウェル内にｎチャネルJFETを形成してもよいし、ｎ基
板上のｐウェル内にｐチャネルJFETを形成してもよい。

次に、本発明の第２の実施例を第４図〜第６図を用い
説明する。第４図は本発明の第２の実施例の固体撮像素
子の回路構成図、第５図（ａ）及び（ｂ）はそれぞれ各
画素子の平面構成図と断面構造図、第６図は第４図の固
体撮像素子の動作説明のための駆動パルスタイミングを
示す。本実施例は、アイ・イー・イートランザクショ
ンオンエレクトロンデバイシィーズ 35巻５号
（1988年）646頁から652頁（IEEE TRANSACTIONS ON ELE
CTRON DEVICES vol.35 No.5 MAY 1988）に述べられた画
素増幅型固体撮像素子に本発明を適用したものである。

第４図において、２、３、５、22〜33は第１図と同様
であり、51は反転増幅回路のドライバとなる横型JFET、
52は横型JFETのゲート電圧を制御するゲート容量であ
る。また、第５図において、53はｐ型基板、54はｎ型ウ
ェル、55はホトダイオードp⁺層で、ｐ型基板53とp⁺層55
の間に横型JFETが形成されている。また、56は垂直ゲー
ト線32の配線用ポリシリコンでp⁺層55の間ゲート電圧制
御用ゲート容量52が形成される。57は横型JFETのドレイ
ンとなるコンタクト、58は垂直信号線33と帰還容量23の
上部電極を兼ねる透光性薄膜ポリシリコンで、帰還容量
23はp⁺層55とポリシリコン58間に形成される。本実施例
における光利用領域は、配線用ポリシリコン56が非透光
性であるために、同図（ａ）の領域Ａとなり、帰還容量
23の形成領域と一致している。さらに、第６図におい
て、各信号は第３図（ａ）で説明したと同様である。本
実施例の動作は増幅器が容量帰還型アンプで構成され、
この増幅器を適切なバイアス点に設定するためφ_Ｄをパ
ルス動作していること以外は上記文献に延べられたもの
と同様であるのでここでは詳細な説明は省略する。本実
施例によれば、増幅器を容量帰還型としているので、ゲ
ート電圧制御用容量がホトダイオード蓄積容量と作用す
るにもかかわらず、信号読み出し時の信号電圧には何ら
関与せず、均一性の高い信号出力を得られる。

なお、本実施例ではｎチャネルJFETの場合を述べたが
ｐチャネルの場合も同様である。

さらに、本発明による固体撮像素子の第３の実施例を
第７図と第８図を用い説明する。第７図は第３の実施例
の固体撮像素子の回路構成図、第８図（ａ）及び（ｂ）
はそれぞれ各画素の平面構成図および断面構造図を示し
ている。本実施例は、画素子ごとにバイポーラトランジ
スタを用いて構成したものである。

第７図において、２、３、５、22〜33は第１図と同様
の構成要素であり、71は反転増幅器のドライバとなるバ
イポーラトランジスタ、72はバイポーラトランジスタの
ベース電圧を制御するためのゲート容量である。また、
第８図において、73はｎ型基板、74はホトダイオードと
なるp⁺層、75は垂直ゲート線32の配線用ポリシリコンで
p⁺層74との間にベース電圧制御用ゲート容量72が形成さ
れている。また、76はバイポーラトランジスタのコレク
タとなるn⁺層、77は垂直信号線33と帰還容量23の上部電
極と兼ねる透光性薄膜ポリシリコンである。帰還容量は
コレクタとなるn⁺層76とn⁺層に接続された透光性薄膜ポ
リシリコン77とホトダイオードp⁺層74間に形成されてい
る。一方、光利用領域はホトダイオード74の上部に配線
用ポリシリコン76が形成されていない同図（ａ）の領域
Ａとなり、帰還容量の形成領域と一致している。また、
本実施例の駆動パルスタイミングは第６図と同様であ
る。本実施例の動作は、各画素ごとに設けられたトラン
ジスタがJFETからバイポーラトランジスタに変更された
だけで、第２の実施例（第４図、第５図）と同様である
ので、ここでは説明を省略する。本実施例においても、
第２の実施例と同様にゲート容量の存在にもかかわらず
均一性の高い信号出力を得られる。

なお、本実施例ではnpnトランジスタの場合を述べた
がpnpトランジスタの場合も同様である。

なお、以上の実施例では２次元固体撮像素子の例を述
べたが、本発明は２次元固体撮像素子に限定されるもの
でなく、１次元固体撮像素子においても容易に実施でき
ることは言うまでもない。また、各画素からの信号電圧
の読み出し形態や具体的な反転増幅回路の形態によらず
に実施できる。

さて、以上の実施例では帰還容量の上記電極として薄
膜ポリシリコンを用いた実施例を述べた。しかし、より
高い光透過率を得たい場合には、帰還容量の上部電極を
ホトダイオードを形成する不純物層と逆極性の不純物層
で形成することも可能である。また、ホトダイオード上
部にホトダイオードを形成する不純物層と反極性の不純
物層を形成する構造は暗電流低減にも有効である。しか
し、この場合には帰還容量を形成する不純物層が基板と
同極性となるため、帰還容量と基板間を電気的に分離す
る必要がある。以下、第９図を用い、この方法を説明す
る。

第９図は、第２図の画素構造において、上部電極をホ
トダイオードと反極性、基板と同極性の不純物層で形成
した実施例の同図BB′Ｂ″の断面構造を示す図である。
同図（ａ）の実施例では41、42、44は第２図と同様であ
り、91は帰還容量の上部電極を形成するn⁺層である。n⁺
層91はホトダイオードp^-層42の全領域をおおう様に形成
されており、第２図（ａ）のコンタクト部46で垂直信号
線のアルミ等の配線層に接続されている。本実施例で
は、ホトダイオードp^-層42の基板41に対する電位差が最
小になる時にも、ホトダイオード分離領域のｎ領域（図
中領域Ｄ）は空乏化しており、領域ＤのＸ方向の最大電
位のＹ方向の最小値は基板41の電位より常に小さい。こ
の結果、n⁺層91は基板41と電気的に分離されている。

さらに、同図（ｂ）の実施例では、各画素子のn⁺層91
間の分離を確実なものとするために、ホトダイオード分
離領域（図中領域Ｄ）の上部にフィールドプレート92を
設けた。フィールドプレート92には基板に対し負の電圧
がかけられ、異なる画素子のn⁺層91間のＹ方向の最大電
位の最小値は異なるn⁺層91間の電圧の低い方の電圧値よ
り常に低くなっている。この結果、n⁺層91は互いに電気
的に分離される。

また、同図（ｃ）の実施例では、n⁺層91はホトダイオ
ードp^-層42の内側の部分にされ、n⁺層91はホトダイオー
ドp^-層42により基板41と電気的に分離されている。この
際、ホトダイオードp^-層42のn⁺層の形成されていない領
域（図中領域Ｅ）において暗電流が発生する。この問題
を防ぐために、領域Ｅ上にフィールドプレート92を設け
る。フィールドプレート92には、第３図（ａ）の信号読
み出し帰還以外の所定の帰還に、高い電圧がかけられ、
ホトダイオードp^-層42の表面にエレクトロンが一時誘起
され、暗電流が抑圧される。また、信号読み出し期間に
は、低い電圧がかけられ、n⁺層91とｎ基板41間の最小電
圧が常にｎ基板41の電位より低くなる様に動作し、n⁺層
91とｎ基板41が電気的に分離される。なおフィールドプ
レート92をマスクとし、p^-層ならびにn⁺層を形成するこ
とにより、容易に（ｃ）図に示す構造を実現することが
できる。

なお、以上の実施例においては、第２図の画素子の構
造を例に取り説明したが、他の画素子の構造においても
同様に実施できる。また、ホトダイオードの極性がｐの
場合を述べたが、ｎの場合も同様である。また、ｐ基板
上のｎウェル間にｐ型ホトダイオードを形成した場合
も、ｎ基板上のｐウェル内にｎ型ホトダイオードを形成
した場合も同様である。さらに、第９図に示した実施例
は帰還容量の上部電極の形成法に限定されず、暗電流低
減のためにホトダイオード上部にホトダイオードと逆極
性の不純物層を形成し、かつ、その不純物層を基板より
電気的に分離することが必要なすべての場合に実施でき
る。

〔発明の効果〕

本発明によれば、各画素子に設けられた増幅器入力端
の光利用領域、蓄積容量ならびに増幅器を形成するトラ
ンジスタの特性のばらつきによらず、均一な信号出力を
得ることができるので高画質な再生画像を得られるとい
う効果がある。

また、光電変換素子を形成する不純物層表面において
発生する暗電流を、第１の発明に必要とされる帰還容量
の形成と同時に低減できるので、均一な信号出力を得つ
つ、暗電流を低減できるという効果もある。

【図面の簡単な説明】

第１図、第４図、第７図は本発明による固体撮像素子の
回路構成図、第２図、第５図、第８図はそれぞれ第１
図、第４図、第７図の実施例の画素子部の平面構成図と
断面構造図、第３図、第６図はそれぞれ第１図、第４図
の実施例の駆動パルスタイミング図、第９図は第２図
（ａ）におけるBB′Ｂ″の断面構造図、第10図は従来の
固体撮像素子の画素子の断面構造図である。 21……完全空乏化デュアルゲート縦型JFET 22……負荷MOS、23……帰還容量 42……ホトダイオードp^-不純物層 45、58、77……薄膜ポリシリコン 51……横型JFET、52、72……ゲート容量 55、74……ホトダイオードp⁺層 71……バイポーラトランジスタ 91……帰還容量n⁺層、92……フィールドプレート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−318874（ＪＰ，Ａ) 特開昭60−232788（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/14 - 27/148 H01L 29/762 - 29/768 H04N 5/335

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体表面層表面に光電変換
された信号電荷を蓄積する上記第１導電型と反極性の第
２導電型のフローティング層と上記フローティング層と
電気的に接続されたリセット手段とを備える増幅素子
と、上記増幅素子を用いて構成される反転増幅回路をも
つ固体撮像素子において、上記フローティング層の上部
に絶縁膜を介して電極が設けられ、上記電極が上記反転
増幅回路の出力に電気的に接続され、かつ記フローティ
ング層を全て覆う導電膜からなり、上記フローティング
層と上記電極との間に帰還容量を構成することを特徴と
する固体撮像素子。
【請求項２】請求項１記載において、上記電極が透光性
であり、上記の上記フローティング層と上記電極との間
が光変換領域と同じ面積をもつことを特徴とする固体撮
像素子。
【請求項３】請求項１記載において、上記フローティン
グ層はリセット時に完全に空乏化する低濃度不純物層で
あることを特徴とする固体撮像素子。