[go: up one dir, main page]

JP3549294B2 - 半導体装置及びその実装構造 - Google Patents

半導体装置及びその実装構造 Download PDF

Info

Publication number
JP3549294B2
JP3549294B2 JP21446695A JP21446695A JP3549294B2 JP 3549294 B2 JP3549294 B2 JP 3549294B2 JP 21446695 A JP21446695 A JP 21446695A JP 21446695 A JP21446695 A JP 21446695A JP 3549294 B2 JP3549294 B2 JP 3549294B2
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor element
mounting
substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21446695A
Other languages
English (en)
Other versions
JPH0964099A (ja
Inventor
光敏 東
肇 飯塚
啓 村山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP21446695A priority Critical patent/JP3549294B2/ja
Priority to US08/698,624 priority patent/US5777386A/en
Priority to KR1019960034225A priority patent/KR100231589B1/ko
Publication of JPH0964099A publication Critical patent/JPH0964099A/ja
Application granted granted Critical
Publication of JP3549294B2 publication Critical patent/JP3549294B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する利用分野】
本発明は半導体装置及びその実装構造に関し、更に詳細には、基板に搭載された半導体素子の一面側に設けられた接続端子と、前記半導体素子の搭載部近傍の基板面に配設された外部接続端子とを連結する導体パターンが前記基板面に形成されていると共に、前記半導体素子の接続端子と導体パターンの一端との接続部が封止樹脂によって封止されて成る半導体装置及びその実装構造に関する。
【０００２】
【従来の技術】
従来の半導体装置は、図３に示す如く、ＢＴレジン等を用いたプリント回路基板を多層に積層して得られたパッケージ１００に設けられたキャビティ内に、銀ペーストや耐熱性樹脂等の接着剤を介して搭載された半導体素子１０２の接続端子と、半導体素子１０２を搭載した多層プリント回路基板１０４の内部導体パターン１０５の一端とがワイヤ１０６でボンディングされて成るものである。
更に、この内部導体パターン１０５とパッケージ１００に設けられたキャビティの開口部周縁のプリント回路基板に形成された導体パターン１０８とは、スルーホール１０７、１０７によって連通されており、導体パターン１０８に形成された外部接続端子用接続パッドには、外部接続端子としてのはんだボール１１０が装着されている。
かかる半導体装置においては、半導体素子１０２及びワイヤ１０６は、ポッティングされた封止樹脂から成る封止樹脂層１１２によって封止され、外部接続端子用接続パッドを除く、キャビティの開口部周縁の導体パターン１０８は、ソルダーレジスト１１４が塗布されて保護されている。
この半導体装置のはんだボール１１０と実装基板１１６の回路パターンに設けられた接続パッド１２０とを当接し、はんだボールを一括リフローして半導体装置を実装基板１１６に実装すると、実装基板１１６と半導体装置との間に空間１１８が形成される。
このため、半導体素子１０２で発生する殆どの熱は、半導体素子１０２と直接接触しているパッケージ１００を介して放熱される。
【０００３】
【発明が解決しようとする課題】
ところで、かかる半導体装置においては、半導体素子１０２から発生する熱を効率よくパッケージ１００の外部に放熱すべく、半導体素子１０２の搭載部分（パッケージ１００のキャビティ底面）を銅板等の金属板で形成し、半導体素子１０２とパッケージ１００との伝熱特性を向上することがなされている。
しかしながら、図３に示す如く、半導体素子１０２がパッケージ１００及び封止樹脂層１１２によって覆われているため、半導体素子１０２のパッケージ１００側の一面が伝熱に寄与するのみである。
また、封止樹脂層１１２の表面からの放熱性を向上し、半導体素子１０２の他面側（ワイヤボンディングされた面）からの放熱性を向上すべく、放熱フィン等の放熱手段を封止樹脂層１１２の表面に設けることは、半導体装置を実装したときに形成される空間１１８が極めて狭いため、不可能である。
唯、半導体装置においては、搭載した半導体素子１０２の両面側から放熱することができれば、半導体装置の放熱性を著しく向上することができる。
そこで、本発明の課題は、搭載した半導体素子の両面側から放熱することができる半導体装置、及びその実装構造を提案することにある。
【０００４】
【課題を解決するための手段】
本発明者等は、前記目的を達成すべく、図４に示す半導体装置を試作した。図４に示す半導体装置は、放熱性に優れた窒化アルミニウム成分を含むセラミック製等の基板１０の一面側に形成された導体パターン１２の一端と、半導体素子１４の一面側に設けられたはんだバンプ１６とが、フリップチップボンディング方式によって接続されている。はんだバンプ１６は、半導体素子１４の接続端子である。
また、導体パターン１２の他端に形成された外部接続端子用パッドには、外部接続端子としてのはんだボール１８、１８・・が配設されている。
更に、導体パターン１２の一端と半導体素子１４のはんだバンプ１６との接合部は、ポッティングされたアンダーフィル材（例えばエポキシ樹脂）によって樹脂封止されている。
図４に示す半導体装置では、半導体素子１４の他面側及び導体パターン１２の大部分が、封止樹脂層としてのアンダーフィル材層１７から露出している。
但し、導体パターン１２の露出部分は、外部端子用接続パッドを除き、ソルダーレジスト２０が塗布されており、外部端子用接続パッドと半導体素子１４の他面側とが露出面となっている。
かかる半導体装置について、はんだボール１８側から見た概略底面図を図５に示す。図５は、外部端子用接続パッドを除いて塗布したソルダーレジスト２０の一部を切り欠いたものである。図５に示す様に、基板１０に搭載された半導体素子１４のはんだバンプ１６と一端が接続された導体パターン１２の他端側は、基板１０の周縁方向に延出されて導体パターン１２の他端に形成された外部接続端子用パッドには、はんだボール１８が装着される。
【０００５】
図４及び図５に示す半導体装置では、実装基板に実装した際に、はんだボール１８、１８・・が実装基板の回路パターンに接続され、且つ半導体素子１４の露出面が実装基板面に実質的に当接されるように、はんだボール１８、１８・・が高さ調整されている。
このため、図６に示す様に、はんだボール１８、１８・・を実装基板２２の回路パターンに設けられた接続パッド２６に接続することによって、半導体装置を実装基板２２に実装すると、半導体素子１４の露出面は実装基板面に当接しつつ銅粉等の金属粉が混合された熱伝導性接着剤層２５によって固着される。
従って、半導体素子１４で発生する熱は、はんだバンプ１６を介して半導体装置の基板１０と、熱伝導性接着剤層２５を介して実装基板２２とから放熱される。
しかも、実装基板２２は、通常、複数の電子部品を搭載するため、半導体装置を構成する基板１０の面積に比較して大きく且つ熱容量も大きく、半導体装置の放熱性を、図３に示す従来の半導体装置よりも向上できる。
【０００６】
図４及び図５に示す半導体装置を実装基板２２に実装する際には、半導体装置のはんだボール１８、１８・・の各々を、実装基板２２の回路パターンに形成された所定の接続パッド２６に載置した後、一括してリフローする。
この際に、半導体素子１４が支柱の役目をするため、はんだボール１８、１８・・の潰れ量を一定とすることができる。
この様に、はんだボール１８を一括してリフローする際に、半導体素子１４の一面側に形成されたはんだバンプ１６がリフローされないように、半導体素子１４の接続端子としてのはんだバンプ１６は、はんだボール１８、１８・・を形成するはんだよりも高融点のはんだによって形成する。
尚、はんだバンプ１６に代えて金バンプ等の他の金属製バンプを用い、導電性接着剤によって導体パターンの一端と接合してもよい。
【０００７】
図４〜図６に示す半導体装置は、基板１０として、放熱性に優れた窒化アルミニウム成分を含むセラミック製の基板を使用したが、放熱性に優れた基板としては、アルミニウム板の表面をアルマイト処理（陽極酸化処理）させて絶縁皮膜を形成した後、導体パターンをスパッタリングや蒸着によって形成した基板、或いは銅板の表面を樹脂層で覆った後、導体パターンを形成した、いわゆるメタルコア基板を使用できる。
しかし、基板１０は剛体であり、実質的に変形しないものであるため、はんだボール１８、１８・・の高さ調整を厳密に行うことが必要である。
このため、本発明者等は、はんだボール３２の高さ調整において、その厳密さの程度を緩和できる半導体装置を更に検討した結果、本発明に到達した。
【０００８】
すなわち、本発明は、基板に搭載された半導体素子の一面側に設けられた接続端子と、前記半導体素子の搭載部近傍の基板面に配設された外部接続端子とが、前記基板面に形成された導体パターンを介して接続されていると共に、前記半導体素子の接続端子と導体パターンの一端との接続部が封止樹脂によって封止されて成る半導体装置において、該基板として、可撓性フィルムによって形成されたフレキシブル配線基板が用いられており、前記フレキシブル配線基板の一面側に形成された導体パターンの一端にフリップチップボンディング方式で接続された接続端子が一面側に設けられた半導体素子が、その他面側が露出面となるように樹脂封止され、且つ前記フレキシブル配線基板の他面側に被着された枠体には、前記半導体装置を実装基板に実装する際に、前記フレキシブル配線基板に搭載された半導体素子の露出面が、前記実装基板の実装基板面に当接して押圧されたとき、前記フレキシブル配線基板の半導体素子の搭載部と共に前記半導体素子の一部が逃げ込むことのできる空間部が形成されていることを特徴とする半導体装置にある。
【０００９】
また、本発明は、基板に搭載された半導体素子の一面側に設けられた接続端子と、前記半導体素子の搭載部近傍の基板面に配設された外部接続端子とが、前記基板面に形成された導体パターンを介して接続されていると共に、前記半導体素子の接続端子と導体パターンの一端との接続部が封止樹脂によって封止されて成る半導体装置が、実装基板に実装された半導体装置の実装構造において、該半導体装置が、可撓性フィルムによって形成されたフレキシブル配線基板の一面側に形成された導体パターンの一端にフリップチップボンディング方式で接続された接続端子が一面側に設けられた半導体素子が、その他面側が露出面となるように樹脂封止され、且つ前記フレキシブル配線基板の半導体素子の搭載部に相当する部分に空間部が形成された枠体が、前記フレキシブル配線基板の他面側に被着されている半導体装置であって、前記半導体装置の外部接続端子が実装基板の回路パターンと接続されていると共に、前記半導体素子の露出面が実装基板面に当接して押圧され、前記フレキシブル配線基板の半導体素子の搭載部と共に前記半導体素子の一部が、前記枠体の空間部内に逃げ込むことを特徴とする半導体装置の実装構造でもある。
【００１０】
かかる構成を有する本発明において、外部接続端子をはんだボールとすることによって、半導体装置の実装を容易に行うことができる。
また、枠体を金属枠体とすることによって、半導体装置の放熱性を更に向上することができる。
更に、半導体素子の他面側と実装基板の基板面との間に、金属粉を混合した熱伝導性接着剤層を形成することにより、半導体装置の熱放散性を向上しつつ半導体素子を実装基板に固着できる。
かかる半導体素子の端面が当接する実装基板の領域にも、前記実装基板からの放熱性の向上を図ることができるように、金属層を設けることによって、半導体装置の放熱性を更に一層向上できる。
【００１１】
【作用】
本発明によれば、半導体素子の一面側に形成された接続端子と、フレキシブル 配線基板の一面側に形成された導体パターンの一端とをフリップチップボンディング方式で接続することにより、半導体素子の他面側を封止樹脂層から露出する露出面とすることができる。このため、半導体素子で発生した熱は、半導体素子の一面側から基板側に放熱できると共に、半導体素子の露出面からも実装基板に放熱でき、半導体装置の放熱性を向上させることができる。
しかも、半導体装置を実装基板に実装する際に、フレキシブル配線基板に搭載した半導体素子の露出面を、実装基板の実装基板面に当接して押圧したとき、フレキシブル配線基板の半導体素子の搭載部と共に半導体素子の一部が、フレキシブル配線基板の他面側に被着した枠体の空間部に逃げ込むことができるため、はんだボール等の外部接続端子の高さ調整において、その厳密さの程度を緩和できる。
【００１２】
【発明の実施の形態】
本発明を図面によって更に詳細に説明する。
図１は、本発明の一実施態様を示す半導体装置の縦断面図であり、基板として、ポリイミドフィルム等の可撓性フィルムを用いたフレキシブル配線基板３０を用いることによって、外部接続端子としてのはんだボール３２の高さ調整において、その厳密さの程度を緩和できる。
つまり、図１に示す半導体装置は、フレキシブル基板３０の一面側に形成された導体パターン３４の一端と、半導体素子３６のはんだバンプ３８とがフリップチップボンディング方式で接続され、且つ導体パターン３４の一端と半導体素子３６のはんだバンプ３８との接続部を封止する封止樹脂層としてのアンダーフィル材層４０から半導体素子３６の他面側が露出しているものである。
この半導体装置においても、アンダーフィル材層４０から露出する導体パターン３４の露出部には、外部端子用接続パッドを除き、ソルダーレジスト４２が塗布されて保護されている。
【００１３】
また、フレキシブル配線基板３０の他面側には、金属製、セラミック製、或いは樹脂製（好ましくは金属製）の剛体から成る、放熱体としての枠体４４が被着されている。
この枠体４４は、フレキシブル配線基板３０の他面側において、その枠部分４５がはんだボール３２、３２・・（外部接続端子）を覆う位置にあり、且つ空間部４６も半導体素子３６の搭載部に相当する位置に在る。
このため、半導体装置の実装基板への実装を、枠体４４を押圧することによって行うことができる。すなわち、実装基板の所定位置に載置された半導体装置の枠体４４を押圧することによって、はんだボール３２、３２・・を実装基板の回路パターンに形成された所定の接続パッドに接合できるからである。
しかも、この際に、枠体４４の押圧力によってフレキシブル配線基板３０の一面側に搭載された半導体素子３６の露出面が、実装基板の基板面に当接してフレキシブル配線基板３０の他面側方向への押圧力を受け、フレキシブル配線基板３０の搭載部が湾曲されても、半導体素子３６の一部と共に枠体４４の空間部４６内に逃げ込むことができる。
【００１４】
かかる図１に示す半導体装置は、はんだボール３２、３２・・の高さが、フレキシブル配線基板３０の一面側に搭載された半導体素子３６よりも低くなっても半導体素子３６の露出面を実装基板面に当接させることができる。
つまり、図１に示す様に、はんだボール３２、３２・・の高さが、フレキシブル配線基板３０の一面側に搭載された半導体素子３６よりも低い半導体装置を実装基板に実装すると、図２に示す様に、実装基板２２の基板面に露出面が当接した半導体素子３６がフレキシブル配線基板３０の他面側方向に押される。この押圧力によって、フレキシブル回路基板３０の搭載部が湾曲され、半導体素子３６の一部と共に枠体４４の空間部４６内に逃げ込むことができる。
この様に、図１の半導体装置は、枠体４４によってフレキシブル回路基板３０を変形可能とすることができるため、はんだボール３２、３２・・の高さ調整を、図４〜図６に示す半導体装置に比較して緩和できるのである。
尚、図１に示す半導体装置の半導体素子３６の端面も、銅粉等の金属粉が混合された熱伝導性接着剤層２５を介して実装基板面に固着されている。
【００１５】
以上、述べてきた実施態様において、実装基板２２からの放熱性を向上するためには、図１に示す様に、半導体素子１４又は半導体素子３６の端面が当接する実装基板２２の領域に、銅箔や銅板等の金属層２４を設けることが好ましい。
また、図２に示す半導体装置の半導体素子を実装基板面に熱伝導性接着剤層２５を介して実装基板面に固着しているが、熱伝導性接着剤層２５を介することなく直接接触させてもよいことは勿論である。
更に、外部接続用端子としてのはんだボールも、中心部の銅ボール等の導電性剛体にはんだ等の低融点金属めっきが施されたものであってもよく、長さ調整されたピンを用いることもできる。
【００１６】
【発明の効果】
本発明によれば、半導体装置に搭載された半導体素子で発生した熱を、半導体素子の基板側面と実装基板側面とから放熱でき、実質的に半導体素子の基板側面のみから放熱していた従来の半導体装置に比較して、半導体装置の放熱性を向上できる。
【図面の簡単な説明】
【図１】本発明に係る一実施態様を説明するための縦断面図である。
【図２】図１に示す半導体装置を実装基板に実装した状態を説明するための断面図である。
【図３】従来の半導体装置を説明するための縦断面図である。
【図４】従来の半導体装置を改良した半導体装置を説明するための縦断面図である。
【図５】図４に示す半導体装置のはんだボール１８側からの概略底面図である。
【図６】図４に示す半導体装置を実装基板に実装した状態を説明するための断面図である。
【符号の説明】
１０ 基板
１２、３４ 導体パターン
１４、３６ 半導体素子
１７、４０ アンダーフィル材層（封止樹脂層）
１８、３２ はんだボール（外部接続端子）
２２ 実装基板
２４ 金属層
２５ 熱伝導性接着剤層
２６ 接続パッド
３０ フレキシブル配線基板
４４ 枠体
４５ 枠部分
４６ 空間部

Claims (8)

  1. 基板に搭載された半導体素子の一面側に設けられた接続端子と、前記半導体素子の搭載部近傍の基板面に配設された外部接続端子とが、前記基板面に形成された導体パターンを介して接続されていると共に、前記半導体素子の接続端子と導体パターンの一端との接続部が封止樹脂によって封止されて成る半導体装置において、
    該基板として、可撓性フィルムによって形成されたフレキシブル配線基板が用いられており、
    前記フレキシブル配線基板の一面側に形成された導体パターンの一端にフリップチップボンディング方式で接続された接続端子が一面側に設けられた半導体素子が、その他面側が露出面となるように樹脂封止され、
    且つ前記フレキシブル配線基板の他面側に被着された枠体には、前記半導体装置を実装基板に実装する際に、前記フレキシブル配線基板に搭載された半導体素子の露出面が、前記実装基板の実装基板面に当接して押圧されたとき、前記フレキシブル配線基板の半導体素子の搭載部と共に前記半導体素子の一部が逃げ込むことのできる空間部が形成されていることを特徴とする半導体装置。
  2. 外部接続端子が、はんだボールである請求項１記載の半導体装置。
  3. 外部接続端子が、外部接続端子を実装基板の回路に接続して半導体装置を実装した際に、半導体素子の露出面が実装基板面に当接するように、高さ調整されている請求項１又は請求項２記載の半導体装置。
  4. 枠体が金属枠体である請求項１〜３のいずれか一項記載の半導体装置。
  5. 基板に搭載された半導体素子の一面側に設けられた接続端子と、前記半導体素子の搭載部近傍の基板面に配設された外部接続端子とが、前記基板面に形成された導体パターンを介して接続されていると共に、前記半導体素子の接続端子と導体パターンの一端との接続部が封止樹脂によって封止されて成 る半導体装置が、実装基板に実装された半導体装置の実装構造において、
    該半導体装置が、可撓性フィルムによって形成されたフレキシブル配線基板の一面側に形成された導体パターンの一端にフリップチップボンディング方式で接続された接続端子が一面側に設けられた半導体素子が、その他面側が露出面となるように樹脂封止され、且つ前記フレキシブル配線基板の半導体素子の搭載部に相当する部分に空間部が形成された枠体が、前記フレキシブル配線基板の他面側に被着されている半導体装置であって、
    前記半導体装置の外部接続端子が実装基板の回路パターンと接続されていると共に、
    前記半導体素子の露出面が実装基板面に当接して押圧され、前記フレキシブル配線基板の半導体素子の搭載部と共に前記半導体素子の一部が、前記枠体の空間部内に逃げ込むことを特徴とする半導体装置の実装構造。
  6. 外部接続端子が、はんだボールである請求項５記載の半導体装置の実装構造。
  7. 半導体素子の他面側と実装基板の基板面との間に、金属粉が混合された熱伝導性接着剤層が形成されている請求項５又は請求項６記載の半導体装置の実装構造。
  8. 半導体素子の他面側が当接する実装基板の領域に、前記実装基板からの放熱性の向上を図ることができるように、金属層が設けられている請求項５〜７のいずれか一項記載の半導体装置の実装構造。
JP21446695A 1995-08-23 1995-08-23 半導体装置及びその実装構造 Expired - Fee Related JP3549294B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP21446695A JP3549294B2 (ja) 1995-08-23 1995-08-23 半導体装置及びその実装構造
US08/698,624 US5777386A (en) 1995-08-23 1996-08-16 Semiconductor device and mount structure thereof
KR1019960034225A KR100231589B1 (ko) 1995-08-23 1996-08-19 반도체장치 및 그 실장구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21446695A JP3549294B2 (ja) 1995-08-23 1995-08-23 半導体装置及びその実装構造

Publications (2)

Publication Number Publication Date
JPH0964099A JPH0964099A (ja) 1997-03-07
JP3549294B2 true JP3549294B2 (ja) 2004-08-04

Family

ID=16656195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21446695A Expired - Fee Related JP3549294B2 (ja) 1995-08-23 1995-08-23 半導体装置及びその実装構造

Country Status (3)

Country Link
US (1) US5777386A (ja)
JP (1) JP3549294B2 (ja)
KR (1) KR100231589B1 (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486003B1 (en) * 1996-12-13 2002-11-26 Tessera, Inc. Expandable interposer for a microelectronic package and method therefor
US6848173B2 (en) * 1994-07-07 2005-02-01 Tessera, Inc. Microelectric packages having deformed bonded leads and methods therefor
US7149095B2 (en) * 1996-12-13 2006-12-12 Tessera, Inc. Stacked microelectronic assemblies
US6225688B1 (en) * 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US5900675A (en) * 1997-04-21 1999-05-04 International Business Machines Corporation Organic controlled collapse chip connector (C4) ball grid array (BGA) chip carrier with dual thermal expansion rates
US6118351A (en) * 1997-06-10 2000-09-12 Lucent Technologies Inc. Micromagnetic device for power processing applications and method of manufacture therefor
US6440750B1 (en) 1997-06-10 2002-08-27 Agere Systems Guardian Corporation Method of making integrated circuit having a micromagnetic device
US6180261B1 (en) * 1997-10-21 2001-01-30 Nitto Denko Corporation Low thermal expansion circuit board and multilayer wiring circuit board
JP3460559B2 (ja) * 1997-12-12 2003-10-27 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JPH11204699A (ja) * 1998-01-09 1999-07-30 Sony Corp 半導体装置とその製造方法と電子装置
US6362530B1 (en) * 1998-04-06 2002-03-26 National Semiconductor Corporation Manufacturing methods and construction for integrated circuit packages
US6156980A (en) * 1998-06-04 2000-12-05 Delco Electronics Corp. Flip chip on circuit board with enhanced heat dissipation and method therefor
US6224711B1 (en) * 1998-08-25 2001-05-01 International Business Machines Corporation Assembly process for flip chip package having a low stress chip and resulting structure
US6130477A (en) * 1999-03-17 2000-10-10 Chen; Tsung-Chieh Thin enhanced TAB BGA package having improved heat dissipation
US6137174A (en) * 1999-05-26 2000-10-24 Chipmos Technologies Inc. Hybrid ASIC/memory module package
US6255714B1 (en) 1999-06-22 2001-07-03 Agere Systems Guardian Corporation Integrated circuit having a micromagnetic device including a ferromagnetic core and method of manufacture therefor
US6255143B1 (en) * 1999-08-04 2001-07-03 St. Assembly Test Services Pte Ltd. Flip chip thermally enhanced ball grid array
DE69908194T2 (de) 1999-12-17 2004-02-05 Osram Opto Semiconductors Gmbh Kapselung für organische leds
US7394153B2 (en) * 1999-12-17 2008-07-01 Osram Opto Semiconductors Gmbh Encapsulation of electronic devices
CN1264057C (zh) 1999-12-17 2006-07-12 奥斯兰姆奥普托半导体有限责任公司 有机发光二极管器件封装装置及方法
US6507118B1 (en) 2000-07-14 2003-01-14 3M Innovative Properties Company Multi-metal layer circuit
JP4544724B2 (ja) * 2000-10-30 2010-09-15 京セラ株式会社 半導体装置
US6469384B2 (en) * 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US6472743B2 (en) * 2001-02-22 2002-10-29 Siliconware Precision Industries, Co., Ltd. Semiconductor package with heat dissipating structure
JP2002250826A (ja) * 2001-02-22 2002-09-06 Nec Corp チップ、チップの製造方法およびチップ収容モジュール
US6562656B1 (en) 2001-06-25 2003-05-13 Thin Film Module, Inc. Cavity down flip chip BGA
US7061077B2 (en) * 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
US7781873B2 (en) * 2003-04-28 2010-08-24 Kingston Technology Corporation Encapsulated leadframe semiconductor package for random access memory integrated circuits
JP2004327920A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置の製造方法、フレキシブル基板及び半導体装置
US6864116B1 (en) * 2003-10-01 2005-03-08 Optopac, Inc. Electronic package of photo-sensing semiconductor devices, and the fabrication and assembly thereof
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US8641913B2 (en) 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US7709968B2 (en) * 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
US7196313B2 (en) * 2004-04-02 2007-03-27 Fairchild Semiconductor Corporation Surface mount multi-channel optocoupler
JP4613536B2 (ja) * 2004-07-12 2011-01-19 セイコーエプソン株式会社 半導体素子実装基板、電気光学装置、電子機器
US7405474B1 (en) * 2004-10-12 2008-07-29 Cypress Semiconductor Corporation Low cost thermally enhanced semiconductor package
KR101297645B1 (ko) 2005-06-30 2013-08-20 페어차일드 세미컨덕터 코포레이션 반도체 다이 패키지 및 그의 제조 방법
JP5183949B2 (ja) * 2007-03-30 2013-04-17 日本電気株式会社 半導体装置の製造方法
EP2206145A4 (en) 2007-09-28 2012-03-28 Tessera Inc FLIP-CHIP CONNECTION WITH DOUBLE POSTS
US20090184416A1 (en) * 2008-01-22 2009-07-23 Yinon Degani MCM packages
JP5238274B2 (ja) * 2008-01-31 2013-07-17 日東電工株式会社 配線回路基板およびその製造方法
DE102009006757B3 (de) * 2009-01-30 2010-08-19 Continental Automotive Gmbh Lötstopplack-Beschichtung für starrbiegsame Leiterplatten
US7973393B2 (en) * 2009-02-04 2011-07-05 Fairchild Semiconductor Corporation Stacked micro optocouplers and methods of making the same
JP2010010693A (ja) * 2009-07-31 2010-01-14 Seiko Epson Corp 実装装置、及び半導体素子実装基板の製造方法
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
JP5951967B2 (ja) * 2011-11-22 2016-07-13 日本碍子株式会社 大容量モジュールの周辺回路用の回路基板および当該回路基板を用いる周辺回路を含む大容量モジュール
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US11542152B2 (en) * 2019-07-29 2023-01-03 Stmicroelectronics, Inc. Semiconductor package with flexible interconnect
JP2024501559A (ja) 2020-12-30 2024-01-12 アデイア セミコンダクター ボンディング テクノロジーズ インコーポレイテッド 導電特徴部を備えた構造体及びその形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155661A (en) * 1991-05-15 1992-10-13 Hewlett-Packard Company Aluminum nitride multi-chip module
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US5616958A (en) * 1995-01-25 1997-04-01 International Business Machines Corporation Electronic package

Also Published As

Publication number Publication date
KR100231589B1 (ko) 1999-11-15
KR970013239A (ko) 1997-03-29
JPH0964099A (ja) 1997-03-07
US5777386A (en) 1998-07-07

Similar Documents

Publication Publication Date Title
JP3549294B2 (ja) 半導体装置及びその実装構造
EP0734065B1 (en) Chip sized semiconductor device and multi-chip-sized semiconductor device
US6528876B2 (en) Semiconductor package having heat sink attached to substrate
EP1374305B1 (en) Enhanced die-down ball grid array and method for making the same
JP3890947B2 (ja) 高周波半導体装置
US5583377A (en) Pad array semiconductor device having a heat sink with die receiving cavity
US5737191A (en) Structure and process for mounting semiconductor chip
JP2570499B2 (ja) フリップチップ集積回路の背面接地
US6359341B1 (en) Ball grid array integrated circuit package structure
US5409865A (en) Process for assembling a TAB grid array package for an integrated circuit
US4849857A (en) Heat dissipating interconnect tape for use in tape automated bonding
US6756684B2 (en) Flip-chip ball grid array semiconductor package with heat-dissipating device and method for fabricating the same
US6756668B2 (en) Semiconductor package having thermal interface material (TIM)
KR100698526B1 (ko) 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
JPH0917919A (ja) 半導体装置
JP2000323516A (ja) 配線基板の製造方法及び配線基板及び半導体装置
JP3569585B2 (ja) 半導体装置
JPH0864635A (ja) 半導体装置
JP3549316B2 (ja) 配線基板
JP2003224228A (ja) 半導体装置用パッケージ並びに半導体装置及びその製造方法
JP2810130B2 (ja) 半導体パッケージ
JPS61137349A (ja) 半導体装置
JP2907187B2 (ja) ベアチップ実装方法および半導体集積回路装置
JPH11251497A (ja) 電子回路モジュール
JPH09148484A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040413

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040420

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080430

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090430

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100430

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110430

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120430

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140430

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees