JP3454094B2 - 共有メモリ制御装置および共有メモリ制御方法 - Google Patents
共有メモリ制御装置および共有メモリ制御方法Info
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- JP3454094B2 JP3454094B2 JP19618597A JP19618597A JP3454094B2 JP 3454094 B2 JP3454094 B2 JP 3454094B2 JP 19618597 A JP19618597 A JP 19618597A JP 19618597 A JP19618597 A JP 19618597A JP 3454094 B2 JP3454094 B2 JP 3454094B2
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、唯一の共有メモリ
に対してアクセスする複数のバスマスタを統合制御する
共有メモリ制御装置および共有メモリ制御方法に関す
る。
に対してアクセスする複数のバスマスタを統合制御する
共有メモリ制御装置および共有メモリ制御方法に関す
る。
【０００２】
【従来の技術】図８は従来の共有メモリシステムの概略
構成を示すブロック図である。この図において、３０
１，３０２はそれぞれ共有メモリアクセスするバスマス
タＢＭ１，ＢＭ２であり、これらと共有メモリ３０４と
はデータバス３１０で接続されている。３０３は共有メ
モリバス調停を行うアービタである。バスマスタＢＭ
１、ＢＭ２は、共有メモリ３０４にアクセスする場合、
それぞれの共有メモリアクセス権リクエスト信号（アク
セス要求信号３１１，３１３）を使用し、アービタ３０
３に共有メモリアクセス要求を伝える。
構成を示すブロック図である。この図において、３０
１，３０２はそれぞれ共有メモリアクセスするバスマス
タＢＭ１，ＢＭ２であり、これらと共有メモリ３０４と
はデータバス３１０で接続されている。３０３は共有メ
モリバス調停を行うアービタである。バスマスタＢＭ
１、ＢＭ２は、共有メモリ３０４にアクセスする場合、
それぞれの共有メモリアクセス権リクエスト信号（アク
セス要求信号３１１，３１３）を使用し、アービタ３０
３に共有メモリアクセス要求を伝える。
【０００３】アービタ３０３は共有メモリバスアクセス
調停（アービトレーション）を行う。すなわち、共有メ
モリアクセス要求信号３１１，３１３によってバスマス
タＢＭ１、ＢＭ２からアクセス要求が来ると、アービタ
３０３はどちらかのバスマスタにアクセス許可信号３１
２，３１４を供給する。いま、例えば、バスマスタＢＭ
１が共有メモリバスアクセス権を得たとすると、バスマ
スタＢＭ１からのアドレスコマンド信号３０７は、バッ
ファ３０５を介して共有メモリ３０４の共有メモリバス
３０９を経てメモリアクセスする。同様に、バスマスタ
ＢＭ２が共有メモリバスアクセス権を得た時には、アド
レスコマンド信号３０８がバッファ３０６を介して共有
メモリ３０４の共有メモリバス３０９を経てメモリアク
セスする。
調停（アービトレーション）を行う。すなわち、共有メ
モリアクセス要求信号３１１，３１３によってバスマス
タＢＭ１、ＢＭ２からアクセス要求が来ると、アービタ
３０３はどちらかのバスマスタにアクセス許可信号３１
２，３１４を供給する。いま、例えば、バスマスタＢＭ
１が共有メモリバスアクセス権を得たとすると、バスマ
スタＢＭ１からのアドレスコマンド信号３０７は、バッ
ファ３０５を介して共有メモリ３０４の共有メモリバス
３０９を経てメモリアクセスする。同様に、バスマスタ
ＢＭ２が共有メモリバスアクセス権を得た時には、アド
レスコマンド信号３０８がバッファ３０６を介して共有
メモリ３０４の共有メモリバス３０９を経てメモリアク
セスする。
【０００４】こうした共有メモリ制御におけるアービト
レーションの基本的な例は、ローティング（回転）アー
ビトレーションである。単純なローティングアービトレ
ーションには、アービタ３０３が一旦あるバスマスタ側
に共有メモリアクセス権を引渡した後は、その後に新た
に共有メモリアクセスを必要とする他のバスマスタが出
現しても、現在アクセス権を獲得しているバスマスタ側
がアクセス権を放棄するまで新たに共有メモリアクセス
を必要とする他のバスマスタ側を待機させねばならな
い、という問題がある。
レーションの基本的な例は、ローティング（回転）アー
ビトレーションである。単純なローティングアービトレ
ーションには、アービタ３０３が一旦あるバスマスタ側
に共有メモリアクセス権を引渡した後は、その後に新た
に共有メモリアクセスを必要とする他のバスマスタが出
現しても、現在アクセス権を獲得しているバスマスタ側
がアクセス権を放棄するまで新たに共有メモリアクセス
を必要とする他のバスマスタ側を待機させねばならな
い、という問題がある。
【０００５】この問題を回避するには、バスマスタ側に
与えた共有メモリアクセス権をアービタが強制的に奪取
する制御が必要となり、これ故、アービタと対応する機
能回路が複雑化する弊害が生じている。そこで、このよ
うな弊害を回避するものとして、例えば、共有メモリア
クセス１サイクル毎に、共有メモリにアクセスするバス
マスタを決めるアクセス制御方法を開示した特開平３−
１３７７５４号公報の技術が知られている。しかしなが
ら、この方法では共有メモリアクセスする複数のバスマ
スタに対し、それぞれのバスマスタが一定時間に必要と
するメモリアクセスバンド幅を保証する仕組が取り入れ
ていない。
与えた共有メモリアクセス権をアービタが強制的に奪取
する制御が必要となり、これ故、アービタと対応する機
能回路が複雑化する弊害が生じている。そこで、このよ
うな弊害を回避するものとして、例えば、共有メモリア
クセス１サイクル毎に、共有メモリにアクセスするバス
マスタを決めるアクセス制御方法を開示した特開平３−
１３７７５４号公報の技術が知られている。しかしなが
ら、この方法では共有メモリアクセスする複数のバスマ
スタに対し、それぞれのバスマスタが一定時間に必要と
するメモリアクセスバンド幅を保証する仕組が取り入れ
ていない。
【０００６】一方、図９に図示する従来の共有メモリ制
御システムでは、共有メモリ４０５に対するアドレスコ
マンドデータ信号は共有メモリコントローラ４０４が一
括制御し、共有メモリを使用するバスマスタＢＭ１（４
０１）やＢＭ２（４０２）は直接、共有メモリ４０５に
対してアドレスコマンド制御は行わない。つまり、図３
および図４に図示する従来の共有メモリ制御方法では、
バスマスタＢＭ１，ＢＭ２がバス３１０またはバス４１
２に対するバス占有権を獲得した場合の最大バス占有時
間を、バスマスタＢＭ１，ＢＭ２について１回の占有時
案を個別に設定することにより、共有メモリアクセス時
間を制限し、バス３１０もしくはバス４１７の使用効率
を向上させている。
御システムでは、共有メモリ４０５に対するアドレスコ
マンドデータ信号は共有メモリコントローラ４０４が一
括制御し、共有メモリを使用するバスマスタＢＭ１（４
０１）やＢＭ２（４０２）は直接、共有メモリ４０５に
対してアドレスコマンド制御は行わない。つまり、図３
および図４に図示する従来の共有メモリ制御方法では、
バスマスタＢＭ１，ＢＭ２がバス３１０またはバス４１
２に対するバス占有権を獲得した場合の最大バス占有時
間を、バスマスタＢＭ１，ＢＭ２について１回の占有時
案を個別に設定することにより、共有メモリアクセス時
間を制限し、バス３１０もしくはバス４１７の使用効率
を向上させている。
【０００７】
【発明が解決しようとする課題】さて、上述した従来の
共有メモリ制御システムでは、唯一の共有メモリに対し
てリード・ライトアクセスするバスマスタが複数存在す
る場合、共有メモリにアクセスするバスマスタが変更さ
れると、それ迄共有メモリに対して出力されていたペー
ジアドレスが変る場合が多く、この様な場合にはページ
ミスとなる為、リード・ライト処理が一時中断されてし
まうという弊害が生じている。
共有メモリ制御システムでは、唯一の共有メモリに対し
てリード・ライトアクセスするバスマスタが複数存在す
る場合、共有メモリにアクセスするバスマスタが変更さ
れると、それ迄共有メモリに対して出力されていたペー
ジアドレスが変る場合が多く、この様な場合にはページ
ミスとなる為、リード・ライト処理が一時中断されてし
まうという弊害が生じている。
【０００８】つまり、換言すれば、従来の共有メモリ制
御システムにおいては、共有メモリアクセスする複数の
バスマスタに対し、それぞれのバスマスタが必要とする
単位時間当りのメモリアクセスバンド幅を維持するアー
ビトレーションが考慮されていない、という問題があ
る。
御システムにおいては、共有メモリアクセスする複数の
バスマスタに対し、それぞれのバスマスタが必要とする
単位時間当りのメモリアクセスバンド幅を維持するアー
ビトレーションが考慮されていない、という問題があ
る。
【０００９】そこで本発明は、このような事情に鑑みて
なされたもので、バスマスタが必要とする単位時間当り
のメモリアクセスバンド幅を維持して効率良いメモリ制
御を実現する共有メモリ制御装置および共有メモリ制御
方法を提供することを目的としている。
なされたもので、バスマスタが必要とする単位時間当り
のメモリアクセスバンド幅を維持して効率良いメモリ制
御を実現する共有メモリ制御装置および共有メモリ制御
方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、カレント共有メモリサイ
クルにおいて、随時、各バスマスタのそれぞれの単位時
間当たりのメモリアクセスバンド幅を計算し、カレント
共有メモリサイクルの終了前に、次のメモリサイクル制
御を決定して各バスマスタが最低限必要とするメモリア
クセスバンド幅を維持することを特徴とする。
め、請求項１記載の発明では、カレント共有メモリサイ
クルにおいて、随時、各バスマスタのそれぞれの単位時
間当たりのメモリアクセスバンド幅を計算し、カレント
共有メモリサイクルの終了前に、次のメモリサイクル制
御を決定して各バスマスタが最低限必要とするメモリア
クセスバンド幅を維持することを特徴とする。
【００１１】また、請求項２に記載の発明では、共有メ
モリと、当該共有メモリに対してアクセスする複数のバ
スマスタを制御する共有メモリコントローラとから構成
される共有メモリ制御システムにおいて、前記共有複数
のバスマスタのそれぞれについて、前記共有メモリに対
する単位時間当りに必要なメモリアクセスバンド幅値φ
と、カレント共有メモリサイクル時点における共有メモ
リアクセスバンド幅値Ψとを算出する算出手段と、前記
メモリアクセスバンド幅値φと共有メモリアクセスバン
ド幅値Ψとを比較して前記カレント共有メモリサイクル
が終了する以前に、共有メモリアクセスバンド幅値Ψを
維持するよう予測処理する予測制御手段とを具備するこ
とを特徴としている。
モリと、当該共有メモリに対してアクセスする複数のバ
スマスタを制御する共有メモリコントローラとから構成
される共有メモリ制御システムにおいて、前記共有複数
のバスマスタのそれぞれについて、前記共有メモリに対
する単位時間当りに必要なメモリアクセスバンド幅値φ
と、カレント共有メモリサイクル時点における共有メモ
リアクセスバンド幅値Ψとを算出する算出手段と、前記
メモリアクセスバンド幅値φと共有メモリアクセスバン
ド幅値Ψとを比較して前記カレント共有メモリサイクル
が終了する以前に、共有メモリアクセスバンド幅値Ψを
維持するよう予測処理する予測制御手段とを具備するこ
とを特徴としている。
【００１２】さらに、請求項３に記載の発明では、唯一
の共有メモリを使用する複数のバスマスタを有する装置
であって、これら各バスマスタの夫々について、単位時
間当りに必要な第１の共有メモリアクセスバンド幅値
と、カレント共有メモリサイクル時点で随時算出される
各バスマスタ毎の第２の共有メモリアクセスバンド幅値
とを比較し、前記第１の共有メモリアクセスバンド幅値
が所定値を維持するよう予測処理することを特徴とす
る。
の共有メモリを使用する複数のバスマスタを有する装置
であって、これら各バスマスタの夫々について、単位時
間当りに必要な第１の共有メモリアクセスバンド幅値
と、カレント共有メモリサイクル時点で随時算出される
各バスマスタ毎の第２の共有メモリアクセスバンド幅値
とを比較し、前記第１の共有メモリアクセスバンド幅値
が所定値を維持するよう予測処理することを特徴とす
る。
【００１３】本発明では、カレント共有メモリサイクル
において、随時、各バスマスタのそれぞれのメモリアク
セスバンド幅を計算し判断することによって、カレント
共有メモリサイクルの終了前に、次のメモリサイクル制
御を決定するようにしたから、各バスマスタが最低限必
要とするメモリアクセスバンド幅が維持され、結果、共
有メモリを効率良く使用し得る。
において、随時、各バスマスタのそれぞれのメモリアク
セスバンド幅を計算し判断することによって、カレント
共有メモリサイクルの終了前に、次のメモリサイクル制
御を決定するようにしたから、各バスマスタが最低限必
要とするメモリアクセスバンド幅が維持され、結果、共
有メモリを効率良く使用し得る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態である
共有メモリ制御システムについて、図面を参照して説明
する。図１は、本発明による共有メモリ制御システムの
構成を示すブロック図である。この図において、共有メ
モリ１０４と共有メモリコントローラ１０３とは、共有
メモリデータバス１１５とその他の共有メモリバス１１
４とにより１対１で接続され、共有メモリコントローラ
１０３が共有メモリ１０４を一括制御する。バスマスタ
ＢＭ１（１００）、ＭＢ２（１０１）およびＢＭ３（１
０２）は、バス１１３を介して共有メモリコントローラ
１０３に接続され、当該コントローラ１０３を経て共有
メモリ１０４に対してメモリアクセスする。なお、この
図では、バスマスタ数が３組の場合を一例として説明す
るが、バスマスタ数はこれに限らず３組以上でも良い。
共有メモリ制御システムについて、図面を参照して説明
する。図１は、本発明による共有メモリ制御システムの
構成を示すブロック図である。この図において、共有メ
モリ１０４と共有メモリコントローラ１０３とは、共有
メモリデータバス１１５とその他の共有メモリバス１１
４とにより１対１で接続され、共有メモリコントローラ
１０３が共有メモリ１０４を一括制御する。バスマスタ
ＢＭ１（１００）、ＭＢ２（１０１）およびＢＭ３（１
０２）は、バス１１３を介して共有メモリコントローラ
１０３に接続され、当該コントローラ１０３を経て共有
メモリ１０４に対してメモリアクセスする。なお、この
図では、バスマスタ数が３組の場合を一例として説明す
るが、バスマスタ数はこれに限らず３組以上でも良い。
【００１５】バスマスタＢＭ１〜ＢＭ３は、それぞれバ
ス権要求信号１０７，１０９，１１２により共有メモリ
コントローラ１０３に対してバス１１３のバス権獲得要
求を発する。共有メモリコントローラ１０３は、各バス
マスタＢＭ１〜ＢＭ３のいずれかに対してバス権アクノ
リッジ信号１０８，１１０，１１１を送出してバス権獲
得を知らせる。
ス権要求信号１０７，１０９，１１２により共有メモリ
コントローラ１０３に対してバス１１３のバス権獲得要
求を発する。共有メモリコントローラ１０３は、各バス
マスタＢＭ１〜ＢＭ３のいずれかに対してバス権アクノ
リッジ信号１０８，１１０，１１１を送出してバス権獲
得を知らせる。
【００１６】共有メモリコントローラ１０３は、ＣＡＣ
Ｎ１２１、ＣＢＦＣ１２２およびＭＭＣ１２３とから構
成される。ＭＭＣ１２３は、共有メモリ１０４に対して
現在ドライブしているコマンド（アドレスを含む）やそ
のデータ幅等を記憶する一方、共有メモリ１０４に使用
しているデバイス毎のセンスアンプの開始アドレスおよ
び終了アドレスを全て記録するユニット７０９と、さら
に共有メモリ１０４への制御を行うユニット７１０とか
ら構成される。ＣＢＦＣ１２２は、共有メモリ１０４に
対するプリフェッチバッファユニット（ＰＦＢＦＵ）７
１２と、バスマスタＢＭ１〜ＢＭ３から共有メモリ１０
４へのライトデータを格納するライトバッファユニット
（ＷＢＦＵ）７１１とを備える。
Ｎ１２１、ＣＢＦＣ１２２およびＭＭＣ１２３とから構
成される。ＭＭＣ１２３は、共有メモリ１０４に対して
現在ドライブしているコマンド（アドレスを含む）やそ
のデータ幅等を記憶する一方、共有メモリ１０４に使用
しているデバイス毎のセンスアンプの開始アドレスおよ
び終了アドレスを全て記録するユニット７０９と、さら
に共有メモリ１０４への制御を行うユニット７１０とか
ら構成される。ＣＢＦＣ１２２は、共有メモリ１０４に
対するプリフェッチバッファユニット（ＰＦＢＦＵ）７
１２と、バスマスタＢＭ１〜ＢＭ３から共有メモリ１０
４へのライトデータを格納するライトバッファユニット
（ＷＢＦＵ）７１１とを備える。
【００１７】中央分岐予測コントローラ（ＣＡＣＮ）１
２１は、構成要素７０４〜７０８とから形成される。Ｓ
ＢＭＴ７０５は、各バスマスタＢＭ１〜ＢＭ３のそれぞ
れについて単位時間（Ｔ）当りの最低限必要な共有メモ
リアクセスバンド幅値（以後、バスマスタＢＭ１に対す
る共有メモリアクセスバンド幅値をＳＢＭＴ１，バスマ
スタＢＭ２に対する共有メモリアクセスバンド幅値をＳ
ＢＭＴ２，バスマスタＢＭ３に対する共有メモリアクセ
スバンド幅値をＳＢＭＴ３と記す）を記録する。ＣＢＭ
ＣＵ７０４は、ＳＢＭＴ７０５を参照してα時点（後述
する）におけるバスマスタＢＭ１〜ＢＭ３の各メモリア
クセス達成値ならびにそれらの比率を記憶する。
２１は、構成要素７０４〜７０８とから形成される。Ｓ
ＢＭＴ７０５は、各バスマスタＢＭ１〜ＢＭ３のそれぞ
れについて単位時間（Ｔ）当りの最低限必要な共有メモ
リアクセスバンド幅値（以後、バスマスタＢＭ１に対す
る共有メモリアクセスバンド幅値をＳＢＭＴ１，バスマ
スタＢＭ２に対する共有メモリアクセスバンド幅値をＳ
ＢＭＴ２，バスマスタＢＭ３に対する共有メモリアクセ
スバンド幅値をＳＢＭＴ３と記す）を記録する。ＣＢＭ
ＣＵ７０４は、ＳＢＭＴ７０５を参照してα時点（後述
する）におけるバスマスタＢＭ１〜ＢＭ３の各メモリア
クセス達成値ならびにそれらの比率を記憶する。
【００１８】ここで、図３を参照し、単位時間Ｔと時点
α、β、γとの関係について述べておく。時点α、β、
γは単位時間Ｔ期間中に含まれると仮定し、α時点を含
むＴ期間より１Ｔ時間だけ前のタイミングをＴ’期間と
する。図３において、Ｔ’期間の開始時刻を”０”と定
義し、Ｔ’期間の終了時刻を”ｔ”と定義しており、こ
れによりＴ期間の開始時刻はｔとなり、終了時刻は２ｔ
となる。そして、時刻ｔと時点α、β、γとの関係は、
次式（１）にて表現されるものとする。 ０＜ｔ＜α＜β＜γ＜２ｔ …（１）
α、β、γとの関係について述べておく。時点α、β、
γは単位時間Ｔ期間中に含まれると仮定し、α時点を含
むＴ期間より１Ｔ時間だけ前のタイミングをＴ’期間と
する。図３において、Ｔ’期間の開始時刻を”０”と定
義し、Ｔ’期間の終了時刻を”ｔ”と定義しており、こ
れによりＴ期間の開始時刻はｔとなり、終了時刻は２ｔ
となる。そして、時刻ｔと時点α、β、γとの関係は、
次式（１）にて表現されるものとする。 ０＜ｔ＜α＜β＜γ＜２ｔ …（１）
【００１９】さて、再び図２に戻り、ＣＡＣＮ１２１の
構成について説明を続ける。上述したＣＢＭＣＵ７０４
は、上記Ｔ期間においてもＴ’期間におけるデータを記
録保持しておく。α時点においては、Ｔ期間の最初から
α時点までの期間内のデータを記録し、Ｔ期間の最後ま
でデータ更新して行く。また、ＣＢＭＣＵ７０４は、
Ｔ’期間およびＴ期間における各バスマスタＢＭ１〜Ｂ
Ｍ３のそれぞれの最初のアクセス要求時点ａ，ｂ，ｃを
記録すると共に、リクエスト回数（以下、ＲＣと記す）
並びにバス１１３の占有率（以下、ＡＰと記す）とを記
録保持する。
構成について説明を続ける。上述したＣＢＭＣＵ７０４
は、上記Ｔ期間においてもＴ’期間におけるデータを記
録保持しておく。α時点においては、Ｔ期間の最初から
α時点までの期間内のデータを記録し、Ｔ期間の最後ま
でデータ更新して行く。また、ＣＢＭＣＵ７０４は、
Ｔ’期間およびＴ期間における各バスマスタＢＭ１〜Ｂ
Ｍ３のそれぞれの最初のアクセス要求時点ａ，ｂ，ｃを
記録すると共に、リクエスト回数（以下、ＲＣと記す）
並びにバス１１３の占有率（以下、ＡＰと記す）とを記
録保持する。
【００２０】さらに、ＣＢＭＣＵ７０４は、Ｔ’期間お
よびＴ期間におけるＳＢＭＴ１、ＳＢＭＴ２およびＳＢ
ＭＴ３に対して実施された各バスマスタＢＭ１〜ＢＭ３
についてのデータ転送達成比率（以後、このデータ転送
達成比率をメモリアクセスバンド幅達成比率と称し、各
バスマスタＢＭ１〜ＢＭ３のメモリアクセスバンド幅達
成比率をそれぞれＭＡＰ１，ＭＡＰ２，ＭＡＰ３と記
す）を記録する。図３に図示した一例の場合、Ｔ’期間
ではＭＡＰＴ１が６０％、ＭＡＰＴ２が１００％、ＭＡ
ＰＴ３が４０％であり、Ｔ期間のα時点ではＭＡＰＴ１
が３０％、ＭＡＰＴ２が４０％、ＭＡＰＴ３が４０％で
となっている。
よびＴ期間におけるＳＢＭＴ１、ＳＢＭＴ２およびＳＢ
ＭＴ３に対して実施された各バスマスタＢＭ１〜ＢＭ３
についてのデータ転送達成比率（以後、このデータ転送
達成比率をメモリアクセスバンド幅達成比率と称し、各
バスマスタＢＭ１〜ＢＭ３のメモリアクセスバンド幅達
成比率をそれぞれＭＡＰ１，ＭＡＰ２，ＭＡＰ３と記
す）を記録する。図３に図示した一例の場合、Ｔ’期間
ではＭＡＰＴ１が６０％、ＭＡＰＴ２が１００％、ＭＡ
ＰＴ３が４０％であり、Ｔ期間のα時点ではＭＡＰＴ１
が３０％、ＭＡＰＴ２が４０％、ＭＡＰＴ３が４０％で
となっている。
【００２１】ＣＢＭＣＵ７０４は、このようなメモリア
クセスバンド幅達成比率ＭＡＰ１，ＭＡＰ２，ＭＡＰ３
の他、Ｔ’期間に各バスマスタＢＭ１〜ＢＭ３がそれぞ
れ１サイクル中にバスマスタ権を獲得した時の、１サイ
クル中の平均転送量（以後、ＭＶＡと記す）をも記録保
持する。このＭＡＶについてはＴ期間終了後、Ｔ’期間
のＭＡＶと平均化する。また、Ｔ’期間における各バス
マスタＢＭ１〜ＢＭ３の平均転送時間ＭＡＶＴも併せて
記録するようになっており、この平均転送時間ＭＡＶＴ
についてもＭＡＶと同様、Ｔ期間終了後、Ｔ’期間のＭ
ＡＶＴと平均化する。
クセスバンド幅達成比率ＭＡＰ１，ＭＡＰ２，ＭＡＰ３
の他、Ｔ’期間に各バスマスタＢＭ１〜ＢＭ３がそれぞ
れ１サイクル中にバスマスタ権を獲得した時の、１サイ
クル中の平均転送量（以後、ＭＶＡと記す）をも記録保
持する。このＭＡＶについてはＴ期間終了後、Ｔ’期間
のＭＡＶと平均化する。また、Ｔ’期間における各バス
マスタＢＭ１〜ＢＭ３の平均転送時間ＭＡＶＴも併せて
記録するようになっており、この平均転送時間ＭＡＶＴ
についてもＭＡＶと同様、Ｔ期間終了後、Ｔ’期間のＭ
ＡＶＴと平均化する。
【００２２】ＰＰＵ７０６は、各バスマスタＢＭ１〜Ｂ
Ｍ３がアクセスする共有メモリ１０４へのアドレス等を
予測計算する。ＣＪＵ７０８は上述したＣＢＭＣＵ７０
４，ＳＢＭＴ７０５およびＰＰＵ７０６からの情報に基
づき、α時点での共有メモリコントローラ１０３の処理
命令を出す。ＡＲＣ７０７は、上記ＣＪＵ７０８の指示
に応じて各バスマスタＢＭ１〜ＢＭ３に対するアービト
レーションを行う。
Ｍ３がアクセスする共有メモリ１０４へのアドレス等を
予測計算する。ＣＪＵ７０８は上述したＣＢＭＣＵ７０
４，ＳＢＭＴ７０５およびＰＰＵ７０６からの情報に基
づき、α時点での共有メモリコントローラ１０３の処理
命令を出す。ＡＲＣ７０７は、上記ＣＪＵ７０８の指示
に応じて各バスマスタＢＭ１〜ＢＭ３に対するアービト
レーションを行う。
【００２３】次に、図４を参照してα時点における共有
コントローラ１０３の処理について説明する。まず、Ｓ
ＢＭＴ７０５およびＣＢＭＣＵ７０４の情報に基づき、
α時点以降の処理で、カレントメモリ終了後、各バスマ
スタＢＭ１〜ＢＭ３の共有メモリアクセスバンド幅値が
満足する為に、β時点のリクエストを待たずに先行処理
が必要であるか否かをステップＳ９０１で判断する。こ
こで、後述の（２）式あるいは（３）式に示す条件に該
当するバスマスタが存在する時には、ステップＳ９０２
の優先処理へ移行し、そうでない場合にはステップＳ９
０３へ進む。
コントローラ１０３の処理について説明する。まず、Ｓ
ＢＭＴ７０５およびＣＢＭＣＵ７０４の情報に基づき、
α時点以降の処理で、カレントメモリ終了後、各バスマ
スタＢＭ１〜ＢＭ３の共有メモリアクセスバンド幅値が
満足する為に、β時点のリクエストを待たずに先行処理
が必要であるか否かをステップＳ９０１で判断する。こ
こで、後述の（２）式あるいは（３）式に示す条件に該
当するバスマスタが存在する時には、ステップＳ９０２
の優先処理へ移行し、そうでない場合にはステップＳ９
０３へ進む。
【００２４】（２）式に示す条件とは、Ｔ期間にある各
バスマスタＢＭ１〜ＢＭ３のそれぞれのＭＡＰ間に差分
があり、ＭＡＰ最小値に対応するバスマスタをＢＭＺと
仮定し、当該バスマスタＢＭＺのＭＡＶをＭＡＶＺ、Ｓ
ＢＭＴをＳＢＭＴＺとすると、α時点からＴ期間終了ま
での時間（以後、これをδ期間と称す）に対して、Ｍ ＡＶＺ×（δ÷（ΣＭＡＶＴ））＜ＳＢＭＴＺ …（２） が満たされることを言う。なお、この（２）式におい
て、ΣＭＡＶＴ＝ＭＡＶＴ１＋ＭＡＶＴ２＋ＭＡＶＴ３
である。
バスマスタＢＭ１〜ＢＭ３のそれぞれのＭＡＰ間に差分
があり、ＭＡＰ最小値に対応するバスマスタをＢＭＺと
仮定し、当該バスマスタＢＭＺのＭＡＶをＭＡＶＺ、Ｓ
ＢＭＴをＳＢＭＴＺとすると、α時点からＴ期間終了ま
での時間（以後、これをδ期間と称す）に対して、Ｍ ＡＶＺ×（δ÷（ΣＭＡＶＴ））＜ＳＢＭＴＺ …（２） が満たされることを言う。なお、この（２）式におい
て、ΣＭＡＶＴ＝ＭＡＶＴ１＋ＭＡＶＴ２＋ＭＡＶＴ３
である。
【００２５】また、（３）式に示す条件とは、下記
（３）式の条件を満たすバスマスタをＢＭＹとすると、
このＢＭＹが２組以上になる場合である。すなわち、バ
スマスタのＴ’期間での共有メモリアクセス要求時刻を
ｙとし、該当するＴ’期間のＭＡＰをＭＡＰＹＴ’、Ｔ
期間のα時点までのＭＡＰをＭＡＰＹとした場合、 （α−ｙ）÷Ｔ＞（ＭＡＰＹＴ’＋ＭＡＰＹＴ）…（３） ＹＹ＝Ｔ×（ＭＡＰＹｔ’＋ＭＡＰＹｔ）÷（α−ｙ） …（４）
（３）式の条件を満たすバスマスタをＢＭＹとすると、
このＢＭＹが２組以上になる場合である。すなわち、バ
スマスタのＴ’期間での共有メモリアクセス要求時刻を
ｙとし、該当するＴ’期間のＭＡＰをＭＡＰＹＴ’、Ｔ
期間のα時点までのＭＡＰをＭＡＰＹとした場合、 （α−ｙ）÷Ｔ＞（ＭＡＰＹＴ’＋ＭＡＰＹＴ）…（３） ＹＹ＝Ｔ×（ＭＡＰＹｔ’＋ＭＡＰＹｔ）÷（α−ｙ） …（４）
【００２６】ステップＳ９０２では、まずα時点におい
てＢＭＺからバスマスタＢＭ３（１０３）に対してバス
１１３アクセス要求がされている場合、かつ、バス１１
３がアイドルの場合をＳ９０２−１とする。Ｓ９０２−
１では、ＢＭＺからアクセス要求を受け付ける。ＢＭＺ
の要求が書込み要求であって、かつＷＢＦＵ７１１に十
分な空きがある場合には、α時点でＢＭＺから共有メモ
リ１０４に対するライトサイクルを受け付ける。また、
ＢＭＺの要求が読み出し要求であった時には、ＷＢＦＵ
７１１およびＰＦＢＦ＿Ｕ７１２に対してリクエストア
ドレスをスヌープし、ヒットした場合はα時点でＢＭＺ
に対してリードサイクルを受け付ける。Ｓ９０２−１に
おいて、ＷＢＦＵ７１１およびＰＦＢＦ＿Ｕ７１２にて
バッファ対応が中断される場合には、一旦、ＢＭＺに対
するサイクルを中断し、β時点から中断された要求を再
開する。
てＢＭＺからバスマスタＢＭ３（１０３）に対してバス
１１３アクセス要求がされている場合、かつ、バス１１
３がアイドルの場合をＳ９０２−１とする。Ｓ９０２−
１では、ＢＭＺからアクセス要求を受け付ける。ＢＭＺ
の要求が書込み要求であって、かつＷＢＦＵ７１１に十
分な空きがある場合には、α時点でＢＭＺから共有メモ
リ１０４に対するライトサイクルを受け付ける。また、
ＢＭＺの要求が読み出し要求であった時には、ＷＢＦＵ
７１１およびＰＦＢＦ＿Ｕ７１２に対してリクエストア
ドレスをスヌープし、ヒットした場合はα時点でＢＭＺ
に対してリードサイクルを受け付ける。Ｓ９０２−１に
おいて、ＷＢＦＵ７１１およびＰＦＢＦ＿Ｕ７１２にて
バッファ対応が中断される場合には、一旦、ＢＭＺに対
するサイクルを中断し、β時点から中断された要求を再
開する。
【００２７】一方、バス１１３がアイドル状態でない場
合をステップＳ９０２−２とする。このステップＳ９０
２−２では、ＰＰＵ７０６によりＢＺＭの次の共有メモ
リサイクルが予測可能であるかどうかを判断する。予測
可能であって、ＢＭＺの次のリクエストサイクルがリー
ド（読み出し）の場合は、α時点のカレント共有メモリ
サイクル終了後、ＭＭＣ１２３より共有メモリコントロ
ーラ１０３に対して先読み処理を実施し、ＰＦＢＦ＿Ｕ
７１２に格納してＢＭＺからの共有メモリアクセス要求
に対して先行準備する。
合をステップＳ９０２−２とする。このステップＳ９０
２−２では、ＰＰＵ７０６によりＢＺＭの次の共有メモ
リサイクルが予測可能であるかどうかを判断する。予測
可能であって、ＢＭＺの次のリクエストサイクルがリー
ド（読み出し）の場合は、α時点のカレント共有メモリ
サイクル終了後、ＭＭＣ１２３より共有メモリコントロ
ーラ１０３に対して先読み処理を実施し、ＰＦＢＦ＿Ｕ
７１２に格納してＢＭＺからの共有メモリアクセス要求
に対して先行準備する。
【００２８】予測リクエストサイクルがライト（書込
み）である場合には、ＷＢＦＵ７１１に対して、ＢＭＺ
から共有メモリ１０４に対するライトサイクルを出来る
だけＷＢＦＵ７１１に取込めるように準備する。具体的
には、ＷＢＦＵ７１１に格納されているデータで、共有
メモリ１０４と不一致のデータがある場合は、β時点以
降ＢＭＺからの要求がくるまでの間、ＷＢＦＵ７１１に
格納されている当該データを、共有メモリ１０４に書き
戻す処理を行う。
み）である場合には、ＷＢＦＵ７１１に対して、ＢＭＺ
から共有メモリ１０４に対するライトサイクルを出来る
だけＷＢＦＵ７１１に取込めるように準備する。具体的
には、ＷＢＦＵ７１１に格納されているデータで、共有
メモリ１０４と不一致のデータがある場合は、β時点以
降ＢＭＺからの要求がくるまでの間、ＷＢＦＵ７１１に
格納されている当該データを、共有メモリ１０４に書き
戻す処理を行う。
【００２９】また、ステップＳ９０２において、ＰＰＵ
７０６の予測が可能でない場合には、予測が可能で、か
つ予測サイクルがライトの場合と同様に、カレント共有
メモリサイクル終了後、β時点でのＢＭＺから共有メモ
リ１０４へのアクセス要求があった場合に備えてＷＢＦ
Ｕ７１１に格納されているデータで、共有メモリ１０４
に格納されているデータと不一致のデータについてはβ
時点以降、ＢＭＺからの要求が来るまでの間、共有メモ
リ１０４に書き戻す処理を行う。
７０６の予測が可能でない場合には、予測が可能で、か
つ予測サイクルがライトの場合と同様に、カレント共有
メモリサイクル終了後、β時点でのＢＭＺから共有メモ
リ１０４へのアクセス要求があった場合に備えてＷＢＦ
Ｕ７１１に格納されているデータで、共有メモリ１０４
に格納されているデータと不一致のデータについてはβ
時点以降、ＢＭＺからの要求が来るまでの間、共有メモ
リ１０４に書き戻す処理を行う。
【００３０】上記ステップＳ９０２の処理においては、
α時点でβ時点以降の処理を決定することでβ時点の状
況から次の共有メモリ１０４に対する制御を行うための
判断時間を削減することで共有メモリサイクルの効率化
を促進させ得る。
α時点でβ時点以降の処理を決定することでβ時点の状
況から次の共有メモリ１０４に対する制御を行うための
判断時間を削減することで共有メモリサイクルの効率化
を促進させ得る。
【００３１】次に、ステップＳ９０３の処理に進む場合
について説明する。α時点において、Ｔ’期間およびＴ
期間の各ＭＡＰの和をＳＭＡＰとすると、 ＳＭＡＰ＝ＭＡＰＴ’＋ＭＡＰＴ …（５） となる。ステップＳ９０３では、ステップＳ９０４とス
テップＳ９０５を同時に処理する。ステップＳ９０５で
は、ＰＰＵ７０６によって、各バスマスタＢＭ１〜ＢＭ
３の次に共有メモリサイクルが予測可能であるか否かが
判断され、可能でない場合はステップＳ９０８のβ時点
判断処理に分岐する。
について説明する。α時点において、Ｔ’期間およびＴ
期間の各ＭＡＰの和をＳＭＡＰとすると、 ＳＭＡＰ＝ＭＡＰＴ’＋ＭＡＰＴ …（５） となる。ステップＳ９０３では、ステップＳ９０４とス
テップＳ９０５を同時に処理する。ステップＳ９０５で
は、ＰＰＵ７０６によって、各バスマスタＢＭ１〜ＢＭ
３の次に共有メモリサイクルが予測可能であるか否かが
判断され、可能でない場合はステップＳ９０８のβ時点
判断処理に分岐する。
【００３２】ステップＳ９０４では、α時点でＳＭＡＰ
の最小値をとるバスマスタから、共有メモリ１０４にア
クセスするために共有メモリコントローラ１０３に対し
てバス１１３アクセス要求がなされているかどうかが判
断される。アクセス要求されている場合には、ステップ
Ｓ９０７の先行処理に移行する。一方、アクセス要求さ
れていない場合には、ステップＳ９０８のβ時点判断処
理へ進む。なお、ステップＳ９０８のβ時点判断処理
は、従来技術の範疇なので、ここでは言及せずに説明を
省略する。
の最小値をとるバスマスタから、共有メモリ１０４にア
クセスするために共有メモリコントローラ１０３に対し
てバス１１３アクセス要求がなされているかどうかが判
断される。アクセス要求されている場合には、ステップ
Ｓ９０７の先行処理に移行する。一方、アクセス要求さ
れていない場合には、ステップＳ９０８のβ時点判断処
理へ進む。なお、ステップＳ９０８のβ時点判断処理
は、従来技術の範疇なので、ここでは言及せずに説明を
省略する。
【００３３】さて、ステップＳ９０４からステップＳ９
０７へ移行した場合には、最小値のＳＭＡＰをとるバス
マスタに対してＰＰＵ７０６より予測が可能である場合
は、カレントサイクル終了後、直ちにＣＡＣＮ１２１か
らＭＭＣ１２３，ＣＢＦＣ１２２に対して予測に基づく
処理が準備され、カレントサイクル終了後、当該バスマ
スタの共有メモリサイクルに移行する。
０７へ移行した場合には、最小値のＳＭＡＰをとるバス
マスタに対してＰＰＵ７０６より予測が可能である場合
は、カレントサイクル終了後、直ちにＣＡＣＮ１２１か
らＭＭＣ１２３，ＣＢＦＣ１２２に対して予測に基づく
処理が準備され、カレントサイクル終了後、当該バスマ
スタの共有メモリサイクルに移行する。
【００３４】予測不可能な場合には、α時点のカレント
サイクル中、ＷＢＦＵ７１１，ＰＦＢＦ＿Ｕ７１２の各
バッファに対して当該バスマスタのサイクルによって余
分なＷＢＦＵ７１１，ＰＦＢＦ＿Ｕ７１２のバッファ内
部のリプレースメントが生じないように準備する。例え
ば、カレント共有メモリサイクルがリード（読み出し）
である場合、ＰＦＢＦ＿Ｕ７１２にカレントサイクルの
必要以上のデータを格納しない等である。
サイクル中、ＷＢＦＵ７１１，ＰＦＢＦ＿Ｕ７１２の各
バッファに対して当該バスマスタのサイクルによって余
分なＷＢＦＵ７１１，ＰＦＢＦ＿Ｕ７１２のバッファ内
部のリプレースメントが生じないように準備する。例え
ば、カレント共有メモリサイクルがリード（読み出し）
である場合、ＰＦＢＦ＿Ｕ７１２にカレントサイクルの
必要以上のデータを格納しない等である。
【００３５】次に、ステップＳ９０４からステップＳ９
０７への分岐要因はなく、ステップＳ９０５からステッ
プＳ９０７へ進む場合の処理について述べる。ステップ
Ｓ９０５からステップＳ９０７に移行した時、ステップ
Ｓ９０７ではステップＳ９０７−１とステップＳ９０７
−２とに場合分けされる。これについて図５を参照して
説明する。
０７への分岐要因はなく、ステップＳ９０５からステッ
プＳ９０７へ進む場合の処理について述べる。ステップ
Ｓ９０５からステップＳ９０７に移行した時、ステップ
Ｓ９０７ではステップＳ９０７−１とステップＳ９０７
−２とに場合分けされる。これについて図５を参照して
説明する。
【００３６】図５において、ステップＳ１０００は、ス
テップＳ９０５からステップＳ９０７に移行した場合で
あって、かつα時点で要求がない場合を指す。α時点で
バス権要求信号１０７，１０９，１１２のいずれかが発
生した時にステップＳ１００１に移行する。ステップＳ
１０００では、次のステップＳ１０００−０，Ｓ１００
０−１，Ｓ１０００−２，Ｓ１０００−３の順に条件が
満たされた場合、条件が満たされた先行処理を、ステッ
プＳ１００１へ移行する条件、すなわち、各バスマスタ
ＢＭ１〜ＢＭ３のいずれかから要求が出されるまで行
う。
テップＳ９０５からステップＳ９０７に移行した場合で
あって、かつα時点で要求がない場合を指す。α時点で
バス権要求信号１０７，１０９，１１２のいずれかが発
生した時にステップＳ１００１に移行する。ステップＳ
１０００では、次のステップＳ１０００−０，Ｓ１００
０−１，Ｓ１０００−２，Ｓ１０００−３の順に条件が
満たされた場合、条件が満たされた先行処理を、ステッ
プＳ１００１へ移行する条件、すなわち、各バスマスタ
ＢＭ１〜ＢＭ３のいずれかから要求が出されるまで行
う。
【００３７】ステップＳ１０００−０では、ＷＢＦＵ７
１１に格納されたデータの中で、共有メモリ１０４より
新しいデータが格納されている場合、当該データのアド
レスをＣ＿ＳＥＡ＋ＣＭＰ７０９と比較し、一致してい
るデータが存在する時にはカレント共有メモリサイクル
終了後、直ちに当該データを共有メモリ１０４に書き戻
す処理を行う。一方、全く一致するデータが存在しない
時には、ＷＢＦＵ７１１に格納されているデータの内、
最も時間が長いデータから順番に共有メモリ１０４に書
き戻す処理を行う。
１１に格納されたデータの中で、共有メモリ１０４より
新しいデータが格納されている場合、当該データのアド
レスをＣ＿ＳＥＡ＋ＣＭＰ７０９と比較し、一致してい
るデータが存在する時にはカレント共有メモリサイクル
終了後、直ちに当該データを共有メモリ１０４に書き戻
す処理を行う。一方、全く一致するデータが存在しない
時には、ＷＢＦＵ７１１に格納されているデータの内、
最も時間が長いデータから順番に共有メモリ１０４に書
き戻す処理を行う。
【００３８】ステップＳ１０００−１では、上記ステッ
プＳ１０００−０によってＷＢＦＵ７１１に格納された
データを共有メモリ１０４に書き戻す処理の最中に実行
される。ＰＰＵ７０６の予測により、各バスマスタＢＭ
１〜ＢＭ３のいずれかが、次の共有メモリサイクルがリ
ード（読み出し）であって、かつその予測アドレスが共
有メモリ１０４に書き戻すデータのアドレスと一致して
いる場合、当該データを共有メモリ１０４に書き戻す処
理と同時に、ＰＦＢＦ＿Ｕ７１２に十分な空きがある場
合は上記ＰＦＢＦ＿Ｕ７１２にも当該データをストアさ
せる処理を行う。
プＳ１０００−０によってＷＢＦＵ７１１に格納された
データを共有メモリ１０４に書き戻す処理の最中に実行
される。ＰＰＵ７０６の予測により、各バスマスタＢＭ
１〜ＢＭ３のいずれかが、次の共有メモリサイクルがリ
ード（読み出し）であって、かつその予測アドレスが共
有メモリ１０４に書き戻すデータのアドレスと一致して
いる場合、当該データを共有メモリ１０４に書き戻す処
理と同時に、ＰＦＢＦ＿Ｕ７１２に十分な空きがある場
合は上記ＰＦＢＦ＿Ｕ７１２にも当該データをストアさ
せる処理を行う。
【００３９】ステップＳ１０００−２では、ＰＰＵ７０
６の予測により、あるバスマスタがリードで、かつ、各
バッファ７１１，７１２に予測アドレスがヒットせず
（予測したデータ量が各バッファ７１１，７１２に格納
されていない場合）、かつ、カレント共有メモリサイク
ルのアドレスのセンスアンプアドレスを変更することな
く、ＰＰＵ７０６の予測に対応する先読みリードが可能
な場合であって、しかもＰＦＢＦ＿Ｕ７１２に十分な空
きがある場合に共有メモリコントローラ１０３が予測に
基づいて先読み処理を行う。
６の予測により、あるバスマスタがリードで、かつ、各
バッファ７１１，７１２に予測アドレスがヒットせず
（予測したデータ量が各バッファ７１１，７１２に格納
されていない場合）、かつ、カレント共有メモリサイク
ルのアドレスのセンスアンプアドレスを変更することな
く、ＰＰＵ７０６の予測に対応する先読みリードが可能
な場合であって、しかもＰＦＢＦ＿Ｕ７１２に十分な空
きがある場合に共有メモリコントローラ１０３が予測に
基づいて先読み処理を行う。
【００４０】ステップＳ１０００−３では、ＰＰＵ７０
６のあるバスマスタの予測がリードで、かつ、各バッフ
ァ７１１，７１２に予測アドレスがヒットしなく、Ｃ＿
ＳＥＡ＋ＣＭＰ７０９に格納されている共有メモリ１０
４を構成するデバイスの中のいずれかのセンスアンプア
ドレスにＰＰＵ７０６の予測アドレスが一致する（セン
スアンプのアドレスに予測アドレスが該当する場合）で
あって、かつ、その予測アドレスを共有メモリバス１１
５にドライブ制御する場合の、ペナルティによるウェイ
トが少ない場合で、かつ、バッファ７１２に共有メモリ
１０４から読み出してきたデータを格納するのに十分な
空きがある場合において、カレント共有メモリサイクル
終了後、共有メモリコントローラ１０３がＰＰＵ７０６
の予測に基づく先読み処理を行い、バッファ７１２に先
読みしたデータを格納する。
６のあるバスマスタの予測がリードで、かつ、各バッフ
ァ７１１，７１２に予測アドレスがヒットしなく、Ｃ＿
ＳＥＡ＋ＣＭＰ７０９に格納されている共有メモリ１０
４を構成するデバイスの中のいずれかのセンスアンプア
ドレスにＰＰＵ７０６の予測アドレスが一致する（セン
スアンプのアドレスに予測アドレスが該当する場合）で
あって、かつ、その予測アドレスを共有メモリバス１１
５にドライブ制御する場合の、ペナルティによるウェイ
トが少ない場合で、かつ、バッファ７１２に共有メモリ
１０４から読み出してきたデータを格納するのに十分な
空きがある場合において、カレント共有メモリサイクル
終了後、共有メモリコントローラ１０３がＰＰＵ７０６
の予測に基づく先読み処理を行い、バッファ７１２に先
読みしたデータを格納する。
【００４１】各バスマスタＢＭ１〜ＢＭ３のいずれかか
ら要求が来た時点で上述のステップＳ１０００−０，Ｓ
１０００−１，Ｓ１０００−２，Ｓ１０００−３の先行
処理は、現在の処理を終了して要求に応じた処理、すな
わち、ステップＳ９０８のβ時点判断処理に移行する。
これにより、α時点での判断および先行処理によって、
共有メモリ１０４を使用する各バスマスタＢＭ１〜ＢＭ
３のそれぞれの共有メモリアクセスバンド幅値を維持し
た共有メモリ制御が可能になっている。
ら要求が来た時点で上述のステップＳ１０００−０，Ｓ
１０００−１，Ｓ１０００−２，Ｓ１０００−３の先行
処理は、現在の処理を終了して要求に応じた処理、すな
わち、ステップＳ９０８のβ時点判断処理に移行する。
これにより、α時点での判断および先行処理によって、
共有メモリ１０４を使用する各バスマスタＢＭ１〜ＢＭ
３のそれぞれの共有メモリアクセスバンド幅値を維持し
た共有メモリ制御が可能になっている。
【００４２】次に、図６および図７を参照して変形例に
ついて説明する。図６に示す共有メモリシステムが図１
のものと相違する点は、図６に図示するバス２１３がス
プリットトランザクションに対応することにある。こう
したシステムにおける処理フローについて図７を参照し
て説明する。
ついて説明する。図６に示す共有メモリシステムが図１
のものと相違する点は、図６に図示するバス２１３がス
プリットトランザクションに対応することにある。こう
したシステムにおける処理フローについて図７を参照し
て説明する。
【００４３】ステップＳ９０１の分岐条件が「ＹＥＳ」
となった場合には、ステップＳ９０２の優先処理に移行
し、前述と同様の処理を行う。これに対し、ステップＳ
９０１の判断結果が「ＮＯ」となった場合には、ステッ
プＳ９１０に進み、バス１１３がアイドルが否かを判断
する。
となった場合には、ステップＳ９０２の優先処理に移行
し、前述と同様の処理を行う。これに対し、ステップＳ
９０１の判断結果が「ＮＯ」となった場合には、ステッ
プＳ９１０に進み、バス１１３がアイドルが否かを判断
する。
【００４４】アイドル状態にあると、ステップＳ９１１
に処理を進め、各バスマスタＢＭ１〜ＢＭ３からのメモ
リアクセス要求を受け付ける。そして、アクセス要求が
あれば、ステップＳ９１２に進み、一方、アクセス要求
が無ければステップＳ９１３へ進む。ステップＳ９１２
に進んだ場合には、アクセス要求がライトリクエストで
あるか否かを判断する。ライトリクエストであれば、ス
テップＳ９１４の処理Ｂへ移行し、ライトリクエストで
無ければステップＳ９１３に進む。また、ステップＳ９
０１において、前述の（２）式および（３）式で表現さ
れた条件に該当するバスマスタが存在せず、しかもバス
２１３がアイドル状態になければ、この場合もステップ
Ｓ９１３に進む。
に処理を進め、各バスマスタＢＭ１〜ＢＭ３からのメモ
リアクセス要求を受け付ける。そして、アクセス要求が
あれば、ステップＳ９１２に進み、一方、アクセス要求
が無ければステップＳ９１３へ進む。ステップＳ９１２
に進んだ場合には、アクセス要求がライトリクエストで
あるか否かを判断する。ライトリクエストであれば、ス
テップＳ９１４の処理Ｂへ移行し、ライトリクエストで
無ければステップＳ９１３に進む。また、ステップＳ９
０１において、前述の（２）式および（３）式で表現さ
れた条件に該当するバスマスタが存在せず、しかもバス
２１３がアイドル状態になければ、この場合もステップ
Ｓ９１３に進む。
【００４５】ステップＳ９０３では、β時点で共有メモ
リリクエストしているバスマスタからのリクエストアド
レスを受けて処理する従来技術で対応するので、ここで
はその内容については割愛する。
リリクエストしているバスマスタからのリクエストアド
レスを受けて処理する従来技術で対応するので、ここで
はその内容については割愛する。
【００４６】次に、ステップＳ９１２に分岐する状態に
ついて詳述する。ステップＳ９１１の状態とは、現在、
バス２１３はアイドルであり、共有メモリバス１１４は
アイドル状態である。よって、ステップＳ９０２のα時
点において、バス１１４と独立に先行処理できること
は、共有メモリリクエストがライトである場合に、その
ライトデータを共有メモリコントローラ１０３のライト
バッファ７１１に格納することである。
ついて詳述する。ステップＳ９１１の状態とは、現在、
バス２１３はアイドルであり、共有メモリバス１１４は
アイドル状態である。よって、ステップＳ９０２のα時
点において、バス１１４と独立に先行処理できること
は、共有メモリリクエストがライトである場合に、その
ライトデータを共有メモリコントローラ１０３のライト
バッファ７１１に格納することである。
【００４７】したがって、ステップＳ９０２において、
バッファ７１１に十分な空きがあり、かつ共有メモリラ
イト要求してくるバスマスタがあると、そのバスマスタ
に対してスプリットトランザクション制御によって再度
データアクセスを許可し、α時点において共有メモリへ
のライトデータとそのアドレスとをバッファ７１１に格
納することが可能になる。このステップＳ９１４での先
行処理が終了した時点で、ステップＳ９１３に移行し、
共有メモリバス１１４がアイドルになったβ時点で、リ
クエストされたその他の共有メモリサイクルに対して共
有メモリコントローラ１０３が共有メモリ１０４と各バ
ッファ７１１，７１２等を制御する。
バッファ７１１に十分な空きがあり、かつ共有メモリラ
イト要求してくるバスマスタがあると、そのバスマスタ
に対してスプリットトランザクション制御によって再度
データアクセスを許可し、α時点において共有メモリへ
のライトデータとそのアドレスとをバッファ７１１に格
納することが可能になる。このステップＳ９１４での先
行処理が終了した時点で、ステップＳ９１３に移行し、
共有メモリバス１１４がアイドルになったβ時点で、リ
クエストされたその他の共有メモリサイクルに対して共
有メモリコントローラ１０３が共有メモリ１０４と各バ
ッファ７１１，７１２等を制御する。
【００４８】以上のように、本発明によれば、カレント
共有メモリサイクルにおいて、随時、各バスマスタのそ
れぞれのメモリアクセスバンド幅を計算し判断すること
によって、カレント共有メモリサイクルの終了前に、次
のメモリサイクル制御を決定するようにしたから、各バ
スマスタが最低限必要とするメモリアクセスバンド幅が
維持され、結果、共有メモリを効率良く使用し得るよう
になる訳である。
共有メモリサイクルにおいて、随時、各バスマスタのそ
れぞれのメモリアクセスバンド幅を計算し判断すること
によって、カレント共有メモリサイクルの終了前に、次
のメモリサイクル制御を決定するようにしたから、各バ
スマスタが最低限必要とするメモリアクセスバンド幅が
維持され、結果、共有メモリを効率良く使用し得るよう
になる訳である。
【００４９】
【発明の効果】本発明によれば、カレント共有メモリサ
イクルにおいて、随時、各バスマスタのそれぞれのメモ
リアクセスバンド幅を計算し判断することによって、カ
レント共有メモリサイクルの終了前に、次のメモリサイ
クル制御を決定するようにしたので、各バスマスタが最
低限必要とするメモリアクセスバンド幅が維持され、結
果、共有メモリを効率良く使用することができる。
イクルにおいて、随時、各バスマスタのそれぞれのメモ
リアクセスバンド幅を計算し判断することによって、カ
レント共有メモリサイクルの終了前に、次のメモリサイ
クル制御を決定するようにしたので、各バスマスタが最
低限必要とするメモリアクセスバンド幅が維持され、結
果、共有メモリを効率良く使用することができる。
【図１】 本発明による共有メモリ制御システムの概略
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 共有メモリコントローラ１０３の構成を示す
ブロック図である。
ブロック図である。
【図３】 時間軸を説明するための図である。
【図４】 α時点における処理動作を説明するためのフ
ローチャートである。
ローチャートである。
【図５】 先行処理の詳細を示すフローチャートであ
る。
る。
【図６】 変形例を説明するためのブロック図である。
【図７】 変形例の動作を示すフローチャートである。
【図８】 従来例を説明するための図である。
【図９】 従来例を説明するための図である。
１００〜１０２ バスマスタＢＭ１〜ＢＭ３
１０３ 共有メモリコントローラ
１０４ 共有メモリ
Claims (3)
- 【請求項１】 カレント共有メモリサイクルにおいて、
随時、各バスマスタのそれぞれの単位時間当たりのメモ
リアクセスバンド幅を計算し、カレント共有メモリサイ
クルの終了前に、次のメモリサイクル制御を決定して各
バスマスタが最低限必要とするメモリアクセスバンド幅
を維持することを特徴とする共有メモリ制御方法。 - 【請求項２】 共有メモリと、当該共有メモリに対して
アクセスする複数のバスマスタを制御する共有メモリコ
ントローラとから構成される共有メモリ制御システムに
おいて、 前記共有複数のバスマスタのそれぞれについて、前記共
有メモリに対する単位時間当りに必要なメモリアクセス
バンド幅値φと、カレント共有メモリサイクル時点にお
ける共有メモリアクセスバンド幅値Ψとを算出する算出
手段と、 前記メモリアクセスバンド幅値φと共有メモリアクセス
バンド幅値Ψとを比較して前記カレント共有メモリサイ
クルが終了する以前に、共有メモリアクセスバンド幅値
Ψを維持するよう予測処理する予測制御手段とを具備す
ることを特徴とする共有メモリ制御装置。 - 【請求項３】 唯一の共有メモリを使用する複数のバス
マスタを有する装置であって、これら各バスマスタの夫
々について、単位時間当りに必要な第１の共有メモリア
クセスバンド幅値と、カレント共有メモリサイクル時点
で随時算出される各バスマスタ毎の第２の共有メモリア
クセスバンド幅値とを比較し、前記第１の共有メモリア
クセスバンド幅値が所定値を維持するよう予測処理する
ことを特徴とする共有メモリ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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