JP3366266B2 - プログラマブルコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラマブル
コントローラに関し、特に、基本ベースや増設ベースに
装着されている複数のＩ／Ｏユニットから基本ベースに
装着されているＣＰＵユニットに対して割込み要求・解
除をするための割込み処理を行うプログラマブルコント
ローラに関するものである。

【０００２】

【従来の技術】図４は、従来におけるプログラマブル・
コントローラ（以下、ＰＣと略す）の構成例を示してい
る。このＰＣは、各ユニットを電気的に接続するための
１台の基本ベース１と、複数台（便宜上２台とする）の
増設ベース２とを有している。

【０００３】基本ベース１にはＰＣシステム全体の制御
を司るＣＰＵユニット３が装着されている。ＣＰＵユニ
ット３は、マイクロプロセッサ３ａと、マイクロプロセ
ッサ３ａが実行するプログラムを格納したメモリ３ｂ
と、Ｉ／Ｏユニット４を制御するためのシステムバス制
御回路３ｃと、割込み入力回路３ｄとを有している。

【０００４】基本ベース１と増設ベース２には、電源ユ
ニット１１と、図示されていない外部入出力機器とデー
タのやり取りを行う複数台のＩ／Ｏユニット４がそれぞ
れ装着されている。Ｉ／Ｏユニット４は、割込み要求回
路４ａと、オープンコレクタ出力のインバータゲート４
ｂと、割込み要求の有無をＣＰＵユニット３が判定する
ための割込み信号状態通知回路４ｃとを有している。

【０００５】基本ベース１にはシステムバス５が設けら
れており、システムバス５は、ＣＰＵユニット３に対し
て割込み要求・解除を伝達するための割込み信号線５ａ
と、割込み信号線以外の信号線群５ｅとを含み、割込み
信号線５ａにはプルアップ抵抗５ｆが接続されている。
このプルアップ抵抗５ｆは、オープンコレクタによるワ
イヤードＯＲ接続を実現するために必要であり、およ
び、基本ベース上にＩ／Ｏユニットが一台も装着されて
いないときに割込み信号が誤動作しないように実装して
いるものである。増設ベース２にもシステムバス７が設
けられており、システムバス７は、ＣＰＵユニット３に
対して割込み要求・解除を伝達するための割込み信号線
７ａと、割込み信号線以外の信号線群７ｅとを含んでい
る。

【０００６】基本ベース１、増設ベース２のそれぞれに
は増設コネクタ１０が設けられており、各増設コネクタ
１０には割込み信号線５ａを含むシステムバス５が接続
されている。基本ベース１と増設ベース２の増設コネク
タ１０、および増設ベース２どうしの増設コネクタ１０
にはそれぞれ増設ケーブル９が接続されており、増設ケ
ーブル９は各ベースのシステムバス５、７を直結してい
る。

【０００７】ＰＣは工場等において複数台の装置を制御
するために当該ＰＣのＩ／Ｏユニット４経由で各装置へ
多数の入出力線を配線するのであるが、基本ベース１に
搭載可能なＩ／Ｏユニット数だけでは入出力線の本数が
足りない場合には、図示されているように、基本ベース
１および増設ベース２上の増設コネクタ１０に、複数の
増設ケーブル９を接続し、基本ベース１上のシステムバ
ス５と複数の増設ベース２上のシステムバス７を電気的
に同一のシステムバスにすることにより、基本ベース１
のＣＰＵユニット３が増設ベース２上のＩ／Ｏユニット
４を制御できるようにし、入出力線の本数増設を実現し
ている。また、基本ベース１から離れた場所にある装置
を制御する場合にも、基本ベース１に増設ケーブル９を
介して増設ベース２を接続し、距離の延長を実現してい
る。

【０００８】ＰＣは複数のＩ／Ｏユニットが接続される
ため、仮にＩ／Ｏユニット１台につき１本の割込み信号
線によって個別に割込み信号をＣＰＵユニット３に入力
する構成とした場合、割込み入力信号線が多数となり、
システムバス本数・増設コネクタのピン数・増設ケーブ
ル内の芯数が増える等、コストやスペースの面で短所が
多いことから、割込み信号線５ａ、７ａは複数のＩ／Ｏ
ユニットで１本の割込み信号線として共有化している。

【０００９】なお、便宜上、ＣＰＵユニット３は割込み
処理プログラムを起動する以前に、基本ベースから近い
増設ベースから順番に増設ベース（１）、増設ベース
（２）〜増設ベース（ｊ）と位置付けていること、およ
び各ベース毎にＩ／Ｏユニット４の装着有無および装着
位置を把握しており、装着順にＩ／Ｏユニット（１）、
Ｉ／Ｏユニット（２）〜Ｉ／Ｏユニット（ｉ）と位置付
けていることを前提条件とする。

【００１０】複数のＩ／Ｏユニット４からの割込み信号
線５ａは１本で共有化して割込み信号をＣＰＵユニット
３内のシステムバス制御部３ｃへ入力しているため、そ
れぞれのＩ／Ｏユニット４内にはオープンコレクタ出力
のインバータゲート４ｂを実装してワイヤードＯＲ接続
を実現し、割込み信号出力どうしが電気的に衝突しない
ように割込み信号線５ａをＣＰＵユニット３内の割込み
入力回路３ｄと接続し、マイクロプロセッサ３ａへ割込
み要求をするようになっている。

【００１１】よって、ＣＰＵユニット３が基本ベース１
または増設ベース２に装着してある複数のＩ／Ｏユニッ
ト４のうちのどのＩ／Ｏユニットから割込み要求された
のか判別する手段が必要であり、このため、それぞれの
Ｉ／Ｏユニット４内に割込み信号状態通知回路４ｃを実
装し、ＣＰＵユニット３内の割込み入力回路３ｄを介し
てマイクロプロセッサ３ａが割込み要求を受けたとき、
メモリ３ｂに格納されている割込み処理プログラムを起
動する。

【００１２】図５、図６は割込み処理プログラムの処理
フローを示している。最初に、ユニット番号ｉを１にセ
ットし（ステップＳ１０１）、基本ベース１に搭載され
ているＩ／Ｏユニット（ｉ）内の割込み信号状態通知回
路４ｃを割込み信号線以外の信号線群５ｅによりアクセ
スし（Ｓ１０２）、そのＩ／Ｏユニット（ｉ）からの割
込み要求有無を判別するための情報を得る。その情報に
よってＩ／Ｏユニット（ｉ）からの割込み要求有無を判
別し（ステップＳ１０３）、割込み要求が有るＩ／Ｏユ
ニットに対しては、対応する割込み処理を実施する（Ｓ
１０４）。

【００１３】以降、基本ベース１に装着されているＩ／
Ｏユニット４の台数分、その処理を繰り返す（ステップ
Ｓ１０５、ステップＳ１０６、ステップＳ１０２〜ステ
ップＳ１０５）。

【００１４】基本ベース１に装着されているＩ／Ｏユニ
ット４の台数分の処理が完了すれば、増設ベース２が装
着されているか否かを判別し（ステップＳ１０７）、増
設ベース２が装着されていれば、増設ベース番号ｊ、ユ
ニット番号ｉをそれぞれ１にセットし（ステップＳ１０
８、ステップＳ１０９）、増設ベース（ｊ）に搭載され
ているＩ／Ｏユニット（ｉ）内の割込み信号状態通知回
路４ｃを割込み信号線以外の信号線群７ｅによりアクセ
スし（Ｓ１１０）、そのＩ／Ｏユニット（ｉ）からの割
込み要求有無を判別するための情報を得る。その情報に
よってＩ／Ｏユニット（ｉ）からの割込み要求有無を判
別し（ステップＳ１１１）、割込み要求が有るＩ／Ｏユ
ニットに対しては、対応する割込み処理を実施する（Ｓ
１１２）以降、増設ベース（ｊ）に装着されているＩ／
Ｏユニット４の台数分、その処理を繰り返す（ステップ
Ｓ１１３、ステップＳ１１４、ステップＳ１１０〜ステ
ップＳ１１３）。

【００１５】一つの増設ベース（ｊ）の処理が全て完了
すれば、増設ベース（ｊ＋１）の有無を確認し（ステッ
プＳ１１５）、増設ベース（ｊ＋１）が装着されていれ
ば、この増設ベース（ｊ＋１）のＩ／Ｏユニット４の処
理を同様に行う（ステップＳ１１６、ステップＳ１０９
〜ステップＳ１１５）。

【００１６】以上のように、従来の割込み処理プログラ
ムでは、ＰＣに装着されている全てのＩ／Ｏユニット４
内の割込み信号状態通知回路４ｃを割込み信号線以外の
信号線群５ｅ、７ｅおよび増設ケーブル９を介してアク
セスし、どのＩ／Ｏユニットからの割込み要求なのかを
判別し、割込み要求のあるＩ／Ｏユニットに対して対応
する割込み処理プログラムを実行するという方法が取ら
れている。

【００１７】

【発明が解決しようとする課題】上述のような従来にお
ける割込み信号の接続法では、増設ベース、増設ケーブ
ルおよびＩ／Ｏユニットを増設すればするほど、システ
ムバスの総延長が長くなり、同時にシステムバス内の割
込み信号線の総延長も長くなり、割込み信号線のインダ
クタンスや静電容量が増え、ＰＣに装着してあるすべて
のＩ／ＯユニットからＣＰＵユニットへの割込み要求・
解除にかかる伝播遅延時間が一律に増加してしまってい
た。

【００１８】特に、増設ケーブルは数１０ｃｍから数ｍ
または数１０ｍの長さを持ち、また増設ベース上の割込
み信号線においても数１０ｃｍの長さを持つことから、
割込み信号の伝播遅延に大きく影響していた。

【００１９】また、１本の割込み信号線を共有化するた
めに各Ｉ／Ｏユニットの割込み信号出力としてオープン
コレクタ出力のインバータゲートを使用しているが、オ
ープンコレクタ出力のＩＣの特性上、Ｉ／Ｏユニットが
割込み要求を解除したときに、共有化された割込み信号
はプルアップ抵抗によりハイレベルに駆動されるため、
割込み信号線の配線長が長いほど、インダクタンスや静
電容量により、ローレベルからハイレベルに状態遷移す
る時間が長くなってしまっていた。

【００２０】また、通常、数１０台のＩ／Ｏユニットが
装着してあっても、割込み要求が同時に発生する確率は
低く、仮に同時に発生したとしても、せいぜい数台であ
るにも拘わらず、ＣＰＵユニットはＩ／Ｏユニットから
割込み要求を受けた後、装着されているすべてのＩ／Ｏ
ユニットの割込み信号状態通知回路をアクセスし、どの
Ｉ／Ｏユニットからの割込み要求なのかを判別してお
り、ＣＰＵユニットがＩ／Ｏユニットをアクセスするた
めに要する時間は、ＣＰＵユニット内のＣＰＵがメモリ
をアクセスするために要する時間に比べて数倍から数１
０倍必要となるため、割込み要求有無の判別に時間を要
し、割込み処理プログラムの実行時間に長い時間を要し
ていた。

【００２１】この発明は、上述の如き問題点を解消する
ためになされたもので、Ｉ／Ｏユニットから割込み信号
線によりＣＰＵユニットへ割込み要求・解除を伝達する
時間を高速化することを目的としており、特に、ＣＰＵ
ユニットに近いベースに装着されているＩ／Ｏユニット
からの割込み要求・解除のための割込み信号ほど高速化
でき、またＣＰＵユニットが実行する割込み処理プログ
ラムの実行時間を短くすることにより、ＰＣ全体の処理
時間を短くすることができるプログラマブルコントロー
ラを得ることを目的としている。

【００２２】

【課題を解決するための手段】この発明によるプログラ
マブルコントローラは、複数のＩ／ＯユニットおよびＣ
ＰＵユニットを備える基本ベースと、複数のＩ／Ｏユニ
ットをそれぞれ備える複数の増設ベースとを増設コネク
タを介してシステムバスによって縦続接続するととも
に、前記基本ベースおよび複数の増設ベース内の各Ｉ／
Ｏユニットからの割込み要求信号を基本ベース上のＣＰ
Ｕユニットに入力するようにしたプログラマブルコント
ローラにおいて、基本ベース内の何れかのＩ／Ｏユニッ
トからの割込み要求の有無および全増設ベースの何れか
のＩ／Ｏユニットからの割込み要求の有無を検出する基
本ベース割込み制御回路を基本ベースに設け、自増設ベ
ース内の何れかのＩ／Ｏユニットからの割込み要求の有
無および自増設ベースより後段の増設ベースの何れかの
Ｉ／Ｏユニットからの割込み要求の有無を検出する増設
ベース割込み制御回路を各増設ベースに夫々設け、基本
ベースのＣＰＵユニットは、基本ベースおよび複数の増
設ベースの何れかから割込み要求がある場合、前記基本
ベース割込み制御回路または増設ベース割込み制御回路
の検出出力に基づき、割込み要求が自ベース上のＩ／Ｏ
ユニットからのものか他の後段ベース上のＩ／Ｏユニッ
トからのものかを判別し、自ベース上のＩ／Ｏユニット
から割込み要求がある場合にのみ自ベース上のＩ／Ｏユ
ニットについて割込み要求元のＩ／Ｏユニットを検索し
て割込み処理を実行し、自ベース上のＩ／Ｏユニットか
ら割込み要求がない場合には自ベース上のＩ／Ｏユニッ
トについて割込み要求元のＩ／Ｏユニットの検索をスキ
ップさせ、他の後段ベースのＩ／Ｏユニットからの割込
み要求がない場合には、他の後段ベースについての割込
み要求元のＩ／Ｏユニットの検索をスキップすることを
特徴とする。

【００２３】つぎの発明によるプログラマブルコントロ
ーラは、複数のＩ／ＯユニットおよびＣＰＵユニットを
備える基本ベースと、複数のＩ／Ｏユニットをそれぞれ
備える複数の増設ベースとを増設コネクタを介してシス
テムバスによって縦続接続するとともに、前記基本ベー
スおよび複数の増設ベース内の各Ｉ／Ｏユニットからの
割込み要求信号を基本ベース上のＣＰＵユニットに入力
するようにしたプログラマブルコントローラにおいて、
基本ベース内の何れかのＩ／Ｏユニットからの割込み要
求の有無および全増設ベースの何れかのＩ／Ｏユニット
からの割込み要求の有無を検出する基本ベース割込み制
御回路を基本ベースに設け、自増設ベース内の何れかの
Ｉ／Ｏユニットからの割込み要求の有無および自増設ベ
ースより後段の増設ベースの何れかのＩ／Ｏユニットか
らの割込み要求の有無を検出する増設ベース割込み制御
回路を各増設ベースに夫々設け、基本ベースのＣＰＵユ
ニットは、基本ベースおよび複数の増設ベースの何れか
から割込み要求がある場合、前記基本ベース割込み制御
回路または増設ベース割込み制御回路の検出出力に基づ
き、（ａ）自ベース内の各Ｉ／Ｏユニットからの割込み
要求が有ってかつ自ベースより後段のベースの何れかの
Ｉ／Ｏユニットからの割込み要求がない場合は、自ベー
スの各Ｉ／Ｏユニットの割込み要求の有無を個別に検索
する検索処理を実行した後、割込み要求有りを検出した
Ｉ／Ｏユニットに対し割込み処理を実行させて、割込み
処理を終了する（ｂ）自ベース内の各Ｉ／Ｏユニットか
らの割込み要求が有ってかつ自ベースより後段のベース
の何れかのＩ／Ｏユニットからの割込み要求がある場合
は、自ベースに対する前記検索処理および前記割込み処
理を実行した後、手順を自ベースより１つ後段のベース
に移行させる（ｃ）自ベース内の各Ｉ／Ｏユニットから
の割込み要求が無しでかつ自ベースより後段のベースの
何れかのＩ／Ｏユニットからの割込み要求がある場合
は、自ベースに対する前記検索処理および前記割込み処
理をスキップして、手順を自ベースより１つ後段のベー
スに移行させる（ｄ）自ベース内の各Ｉ／Ｏユニットか
らの割込み要求が無しでかつ自ベースより後段のベース
の何れかのＩ／Ｏユニットからの割込み要求が無い場合
は、割込み処理を終了する処理を基本ベースおよび増設
ベースに対して実行することを特徴とする。

【００２４】

【００２５】

【００２６】

【００２７】

【発明の実施の形態】以下に添付の図を参照して、この
発明にかかるプログラマブルコントローラの実施の形態
を詳細に説明する。なお、以下に説明するこの発明の実
施の形態において、上述の従来例と同一構成の部分は、
上述の従来例に付した符号と同一の符号を付して、その
説明を省略する。

【００２８】図１は、この発明によるプログラマブルコ
ントローラの一つの実施の形態を示している。この発明
によるプログラマブルコントローラは、基本ベース１に
基本ベース割込み制御回路６が、増設ベース２に増設ベ
ース割込み制御回路８がそれぞれ組み込まれている。

【００２９】基本ベース割込み制御回路６は、基本ベー
ス１上のＣＰＵユニット３が装着される場所の近傍に搭
載され、基本ベース１上の割込み信号と複数の増設ベー
スからの割込み信号を電気的に分離したり、その分離し
たそれぞれの基本ベース１と複数の増設ベース２上の割
込み信号の状態をＣＰＵユニット３がモニタするための
回路を含んでいる。

【００３０】具体的には、基本ベース割込み制御回路６
は、出力端子を割込み信号線５ｃによってＣＰＵユニッ
ト３の割込み入力回路３ｄに接続された割込み信号線分
断手段としてのＡＮＤゲート６ａと、基本ユニット１内
にてバス接続されて割込み信号線５ｂと５ｄより信号入
力し、基本ベース１上の割込み要求有無および増設ベー
ス２からの割込み要求有無をＣＰＵユニット３が判別す
るための割込み信号状態通知回路６ｂと、増設ベース２
が装着されない場合に増設コネクタ１０側の割込み信号
線５ｄをハイレベルに確実に固定して割込要求が誤動作
しないようにするためのプルアップ抵抗６ｃとを有して
おり、基本ベース１上のＩ／Ｏユニット４の割込み信号
線５ｂがＡＮＤゲート６ａの一方の入力端子に接続さ
れ、増設コネクタ１０よりの割込み信号線５ｄがＡＮＤ
ゲート６ａの他方の入力端子に接続されている。

【００３１】増設ベース割込み制御回路８は、増設ベー
ス２上の増設コネクタ１０の近傍に搭載され、各増設ベ
ース２の割込み信号を電気的に分離したり、その分離し
たそれぞれの割込み信号の状態をＣＰＵユニット３がモ
ニタするための回路を含んでいる。

【００３２】具体的には、増設ベース割込み制御回路８
は、出力端子を割込み信号線７ｃによって基本ユニット
１側の増設コネクタ（前段側増設コネクタ）１０に接続
された割込み信号線分断手段としてのＡＮＤゲート８ａ
と、基本ユニット１内にてバス接続されて割込み信号線
７ｂと７ｄより信号入力し、自増設ベース上の割込み要
求有無および、自増設ベースにさらに追加増設されてい
る他の増設ベースからの割込み要求有無をＣＰＵユニッ
ト３が判別するための割込み信号状態通知回路８ｂと、
自増設ベースに他の増設ベースが追加されなかった場合
に割込み信号線７ｄをハイレベルに確実に固定して割込
要求が誤動作しないようにするためのプルアップ抵抗８
ｃと、ワイヤードＯＲ接続を実現するため、および、自
増設ベース上にＩ／Ｏユニットが一台も装着されていな
いときに割込み信号が誤動作しないように実装してある
プルアップ抵抗８ｄとを有しており、自増設ベース上の
Ｉ／Ｏユニット４の割込み信号線７ｂがＡＮＤゲート８
ａの一方の入力端子に接続され、他の増設ベース側の増
設コネクタ（後段側増設コネクタ）１０よりの割込み信
号線７ｄがＡＮＤゲート６ａの他方の入力端子に接続さ
れている。

【００３３】つぎに、上述の構成によるプログラマブル
コントローラの動作について以下に説明する。基本ベー
ス１上に装着されているＩ／Ｏユニット４、たとえば基
本ベース１上のＩ／Ｏユニット（１）が外部入出力機器
からの指令等によりＣＰＵユニット３に割込み要求を発
生させると、基本ベース１上の割込み信号線５ｂがロー
レベルに駆動され、続いて基本ベース割込み制御回路６
内のＡＮＤゲート６ａが、割込み信号線５ｃをローレベ
ルに駆動し、ＣＰＵユニット３内の割込み入力回路３ｄ
に割込み要求が発生したことを通知する。

【００３４】よって、基本ベース１上のＩ／Ｏユニット
４から割込み要求が発生した場合には、インバータゲー
ト４ｂが基本ベース１上の割込み信号線５ｄ、増設ケー
ブル９および増設ベース２上の割込み信号線７ｂ、７
ｃ、７ｄを駆動する必要がない分、基本ベース１上のＩ
／Ｏユニット（１）が割込み要求をしてからＣＰＵユニ
ット３内の割込み入力回路３ｄに割込み要求が到達する
までの遅延時間が短くなる。

【００３５】また、第１段目の増設ベース（１）上に装
着されているＩ／Ｏユニット４が割込み要求を発生した
場合、増設ベース（１）上の割込み信号線７ｂがローレ
ベルに駆動され、続いて増設ベース（１）上の増設ベー
ス割込み制御回路８内のＡＮＤゲート８ａが増設ベース
（１）上の割込み信号線７ｃと増設ケーブル（１）内の
割込み信号線および基本ベース１上の割込み信号線５ｄ
をローレベルに駆動し、基本ベース割込み制御回路６内
のＡＮＤゲート６ａが、割込み信号線５ｃをローレベル
に駆動し、ＣＰＵユニット３内の割込み入力回路３ｄに
割込み要求が発生したことを通知する。

【００３６】よって、増設ベース（１）上のＩ／Ｏユニ
ット４から割込み要求が発生した場合には、ＡＮＤゲー
ト２個を駆動するための数ｎｓｅｃの遅延時間は余分に
必要になるものの、増設ベース（１）以外の増設ベース
上の通常、数１０ｃｍに及ぶ割込み信号線７ｂと基本ベ
ース１上の割込み信号線５ｂおよび増設ケーブル（２）
内の割込み信号線のインダクタンスや静電容量による遅
延時間分がなくなり、従来の割込み信号配線方式より
も、増設ベース（１）上のＩ／Ｏユニット４が割込み要
求をしてからＣＰＵユニット３内の割込み入力回路３ｄ
に割込み要求が到達するまでの遅延時間が短くなる。

【００３７】２段目の増設ベース（２）上に装着されて
いるＩ／Ｏユニット４が割込み要求を発生すると、増設
ベース（２）上の割込み信号線７ｂがローレベルに駆動
され、続いて増設ベース（２）上の増設ベース割込み制
御回路８内のＡＮＤゲート８ａが増設ベース（２）上の
割込み信号線７ｃと増設ケーブル（２）内の割込み信号
線および１段目の増設ベース（１）上の割込み信号線７
ｄをローレベルに駆動する。

【００３８】これにより増設ベース（１）上の増設ベー
ス割込み制御回路８内のＡＮＤゲート８ａが増設ベース
（１）上の割込み信号線７ｃと増設ケーブル（１）内の
割込み信号線および基本ベース１上の割込み信号線５ｄ
をローレベルに駆動し、基本ベース割込み制御回路６内
のＡＮＤゲート６ａが割込み信号線５ｃをＬｏｗレベル
に駆動してＣＰＵユニット３内の割込み入力回路３ｄに
割込み要求が発生したことを通知する。

【００３９】よって、図１の例では、基本ベースから一
番遠い位置にある２段目の増設ベース（２）上のＩ／Ｏ
ユニット４から割込み要求が発生した場合には、ＡＮＤ
ゲート３個を駆動するための数ｎｓｅｃの遅延時間は余
分に必要になるものの、増設ベース（２）以外の増設ベ
ース上の通常数１０ｃｍに及ぶ割込み信号線７ｂと基本
ベース１上の割込み信号線５ｂのインダクタンスや静電
容量による遅延時間分がなくなるため、ＡＮＤゲート駆
動による遅延時間が相殺され、２段目の増設ベース
（２）上のＩ／Ｏユニット４が割込み要求をしてからＣ
ＰＵユニット３内の割込み入力回路３ｄに割込み要求が
到達するまでの遅延時間は、従来の割込み信号配線方式
のときと同等の遅延時間となる。

【００４０】以上のことから、割込み信号の配線距離が
基本ベース１上のＣＰＵユニット３に近いベースに搭載
されているＩ／Ｏユニットほど、割込み要求をＣＰＵユ
ニットへ速く伝達できることになる。

【００４１】また、基本ベース割込み制御回路６、増設
ベース割込み制御回路８が搭載されていることにより、
Ｉ／Ｏユニット内のオープンコレクタ出力のインバータ
ゲート出力をワイヤードＯＲ接続している割込み信号線
の配線長が短くなったため、インダクタンスや静電容量
が小さくなり、Ｉ／Ｏユニットが割込み要求を解除した
ときに、ワイヤードＯＲ接続している割込み信号線５
ｂ、７ｂがプルアップ抵抗によりローレベルからハイレ
ベルに状態遷移する時間が短くなる。

【００４２】以上のように、この発明によるプログラマ
ブルコントローラは、従来のベース上に数個の電気部品
を追加して割込み制御回路を設けることによって、シス
テムバスおよび増設ケーブル内の割込み信号線の本数を
増やすことなく、またＣＰＵユニットやＩ／Ｏユニット
の割込み回路を変更することなく、割込み要求・解除を
ＣＰＵユニットへ伝達するまでの時間を高速化すること
ができる。

【００４３】上述のように、ＣＰＵユニット３内の割込
み入力回路３ｄに割込み要求の発生が通知され、割込み
入力回路３ｄを介してマイクロプロセッサ３ａが割込み
要求を受けると、メモリ３ｂに格納されている割込み処
理プログラムを起動する。

【００４４】なお、この場合も、便宜上、ＣＰＵユニッ
ト３は割込み処理プログラムを起動する以前に、基本ベ
ースから近い増設ベースから順番に増設ベース（１）、
増設ベース（２）〜増設ベース（ｊ）と位置付けている
こと、および各ベース毎にＩ／Ｏユニット４の装着有無
および装着位置を把握しており、装着順にＩ／Ｏユニッ
ト（１）、Ｉ／Ｏユニット（２）〜Ｉ／Ｏユニット
（ｉ）と位置付けていることを前提条件とする。

【００４５】図２、図３は、この発明によるプログラマ
ブルコントローラにおける割込み処理プログラムの処理
フローを示している。割込み処理プログラムが起動され
ると、ＣＰＵユニット３は、まず基本ベース１に搭載さ
れている基本ベース割込み制御回路６内の割込み信号状
態通知回路６ｂをアクセスし（ステップＳ１）、基本ベ
ース１上のＩ／Ｏユニット４からの割込み信号線５ｂお
よび増設ベースからの割込み信号線５ｄの状態（ハイレ
ベルまたはローレベル）をモニタし、基本ベース１に搭
載されているＩ／Ｏユニット４からの割込み要求有無を
判別するための情報および増設ベース３に搭載されてい
るＩ／Ｏユニット４からの割込み要求有無を判別するた
めの情報を得る。

【００４６】つぎに、割込み信号線５ｂの状態より基本
ベース１に搭載されているＩ／Ｏユニット４からの割込
み要求の有無を判別する（ステップＳ２）。割込み要求
が有りの場合には、従来の割込み処理と同様、チェック
対象のユニット番号ｉを１にセットし（ステップＳ
３）、基本ベース１に装着されている全てのＩ／Ｏユニ
ット４の割込み信号状態通知回路４ｃをアクセスして割
込み要求の有無を判別し（ステップＳ４、ステップＳ
５）、割込み要求が有るＩ／Ｏユニットについては所定
の割込み処理を行う（ステップＳ６）。

【００４７】以降、基本ベース１に装着されているＩ／
Ｏユニット４の台数分、その処理を繰り返す（ステップ
Ｓ７、ステップＳ８、ステップＳ４〜ステップＳ７）。

【００４８】もし、ステップＳ２にて、基本ベース１に
搭載されているＩ／Ｏユニット４からの割込み要求が無
しの場合には、基本ベース１ではなくて増設ベース２上
のＩ／Ｏユニット４からの割込み要求であると判断で
き、ステップＳ２からステップＳ１０にジャンプでき、
基本ベース１に装着されている全てのＩ／Ｏユニット４
の割込み信号状態通知回路４ｃをアクセスする必要がな
くなる。

【００４９】また前述のとおり、基本ベース１に搭載さ
れている基本ベース割込み制御回路６内の割込み信号状
態通知回路６ｂをアクセスすることにより得た情報によ
り、全ての増設ベース２に搭載されているＩ／Ｏユニッ
ト４からの割込み要求の有無を判別することができる
（ステップＳ９）。この判別にて割り込み要求無しの場
合には割込み処理プログラムは直ちに終了する。

【００５０】これに対して、増設ベース２に搭載されて
いるＩ／Ｏユニット４からの割り込み要求が有ると判断
された場合には、チェック対象の増設ベース番号ｊを１
にセットし（ステップＳ１０）、基本ベース１に近い増
設ベース（ｊ）から順に増設ベース上の割込み制御回路
８内の割込み信号状態通知回路８ｂをアクセスし（Ｓ１
１）、自増設ベース上のＩ／Ｏユニット４からの割込み
信号線７ｂおよび他の増設ベース（後段の増設ベース）
からの割込み信号線７ｄの状態（ハイレベルまたはロー
レベル）をモニタし、自増設ベースに搭載されているＩ
／Ｏユニット４からの割込み要求有無を判別するための
情報および後段の増設ベースに搭載されているＩ／Ｏユ
ニット４からの割込み要求有無を判別するための情報を
得る。

【００５１】つぎに、割込み信号線７ｂの状態より自増
設ベースに搭載されているＩ／Ｏユニット４からの割込
み要求の有無を判別する（ステップＳ１２）。割込み要
求が有りの場合には、従来の割込み処理と同様、チェッ
ク対象のユニット番号ｉを１にセットし（ステップＳ１
３）、自増設ベースに装着されている全てのＩ／Ｏユニ
ット４の割込み信号状態通知回路４ｃをアクセスして割
込み要求の有無を判別し（ステップＳ１４、ステップＳ
１５）、割込み要求が有るＩ／Ｏユニットについては所
定の割込み処理を行う（ステップＳ１６）。

【００５２】以降、自増設ベースに装着されているＩ／
Ｏユニット４の台数分、その処理を繰り返す（ステップ
Ｓ１７、ステップＳ１８、ステップＳ１４〜ステップＳ
１７）。

【００５３】もし、ステップＳ１２にて、自増設ベース
に搭載されているＩ／Ｏユニット４からの割込み要求が
無しの場合には、自増設ベースでなくて自増設ベースよ
り後段の増設ベース上のＩ／Ｏユニット４からの割込み
要求であると判断でき、ステップＳ１２からステップＳ
１９にジャンプでき、自増設ベースに装着されている全
てのＩ／Ｏユニット４の割込み信号状態通知回路４ｃを
アクセスする必要がなくなる。

【００５４】以上のように、どのＩ／Ｏユニットが割り
込み要求しているかについての判断を、あらかじめベー
ス単位で判断していくため、特にＩ／Ｏユニットや増設
ベースの装着台数が多いほど、判断するための時間が従
来に比べ短くなり、全体の割込み処理プログラムの実行
時間を短くすることができる。

【００５５】

【発明の効果】以上の説明から理解される如く、この発
明によるプログラマグルコントローラによれば、自ベー
スより後段のベースに属するＩ／Ｏユニットからの割込
み要求の有無を検出し、自ベースより後段のベースから
の割込要求がない場合は、他の後段ベースについての割
込み要求元のＩ／Ｏユニットの検索をスキップするよう
にしたので、ＣＰＵユニットが実行する割込処理プログ
ラムの実行時間を短くでき、プログラマブルコントロー
ラのＣＰＵの割込処理に関する負担を軽減することが可
能となる。さらに、基本ベース及び複数の増設ベースか
ら構成されるプログラマブルコントローラ全体としての
割込み処理時間を短くすることができる。

【００５６】

【００５７】

【００５８】

【００５９】

【図面の簡単な説明】

【図１】 この発明によるプログラマブルコントローラ
の一つの実施の形態を示すシステム構成図である。

【図２】 この発明によるプログラマブルコントローラ
における割込み処理フローの前半部分を示すフローチャ
ートである。

【図３】 この発明によるプログラマブルコントローラ
における割込み処理フローの後半部分を示すフローチャ
ートである。

【図４】 従来におけるプログラマブルコントローラの
一つの実施の形態を示すシステム構成図である。

【図５】 従来のプログラマブルコントローラにおける
割込み処理フローの前半部分を示すフローチャートであ
る。

【図６】 従来のプログラマブルコントローラにおける
割込み処理フローの後半部分を示すフローチャートであ
る。

【符号の説明】

１ 基本ベース、２ 増設ベース、３ ＣＰＵユニッ
ト、３ａ マイクロプロセッサ、３ｂ メモリ、３ｃ
システムバス制御回路、３ｄ 割込み入力回路、４ Ｉ
／Ｏユニット、 ４ａ 割込み要求回路、 ４ｂ イン
バータゲート、４ｃ 割込み信号状態通知回路、５ 基
本ベース上のシステムバス、５ａ、５ｂ、５ｃ、５ｄ
基本ベース上の割込み信号線、５ｅ 基本ベース上の割
込み信号以外の信号線、６ 基本ベース割込み制御回
路、６ａ ＡＮＤゲート、６ｂ 割込み信号状態通知回
路、６ｃ プルアップ抵抗、７ 増設ベース上のシステ
ムバス、７ａ、７ｂ、７ｃ、７ｄ 増設ベース上の割込
み信号線、７ｅ 増設ベース上の割込み信号以外の信号
線、８ 増設ベース割込み制御回路、８ａ ＡＮＤゲー
ト、８ｂ 割込み信号状態通知回路、８ｃ、８ｄ プル
アップ抵抗、９ 増設ケーブル、１０ 増設コネクタ、
１１ 電源ユニット。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数のＩ／ＯユニットおよびＣＰＵユニ
   ットを備える基本ベースと、複数のＩ／Ｏユニットをそ
   れぞれ備える複数の増設ベースとを増設コネクタを介し
   てシステムバスによって縦続接続するとともに、前記基
   本ベースおよび複数の増設ベース内の各Ｉ／Ｏユニット
   からの割込み要求信号を基本ベース上のＣＰＵユニット
   に入力するようにしたプログラマブルコントローラにお
   いて、 基本ベース内の何れかのＩ／Ｏユニットからの割込み要
   求の有無および全増設ベースの何れかのＩ／Ｏユニット
   からの割込み要求の有無を検出する基本ベース割込み制
   御回路を基本ベースに設け、 自増設ベース内の何れかのＩ／Ｏユニットからの割込み
   要求の有無および自増設ベースより後段の増設ベースの
   何れかのＩ／Ｏユニットからの割込み要求の有無を検出
   する増設ベース割込み制御回路を各増設ベースに夫々設
   け、 基本ベースのＣＰＵユニットは、 基本ベースおよび複数の増設ベースの何れかから割込み
   要求がある場合、前記基本ベース割込み制御回路または
   増設ベース割込み制御回路の検出出力に基づき、割込み
   要求が自ベース上のＩ／Ｏユニットからのものか他の後
   段ベース上のＩ／Ｏユニットからのものかを判別し、自
   ベース上のＩ／Ｏユニットから割込み要求がある場合に
   のみ自ベース上のＩ／Ｏユニットについて割込み要求元
   のＩ／Ｏユニットを検索して割込み処理を実行し、自ベ
   ース上のＩ／Ｏユニットから割込み要求がない場合には
   自ベース上のＩ／Ｏユニットについて割込み要求元のＩ
   ／Ｏユニットの検索をスキップさせ、他の後段ベースの
   Ｉ／Ｏユニットからの割込み要求がない場合には、他の
   後段ベースについての割込み要求元のＩ／Ｏユニットの
   検索をスキップすることを特徴とするプログラマブルコ
   ントローラ。
2. 【請求項２】 複数のＩ／ＯユニットおよびＣＰＵユニ
   ットを備える基本ベースと、複数のＩ／Ｏユニットをそ
   れぞれ備える複数の増設ベースとを増設コネクタを介し
   てシステムバスによって縦続接続するとともに、前記基
   本ベースおよび複数の増設ベース内の各Ｉ／Ｏユニット
   からの割込み要求信号を基本ベース上のＣＰＵユニット
   に入力するようにしたプログラマブルコントローラにお
   いて、 基本ベース内の何れかのＩ／Ｏユニットからの割込み要
   求の有無および全増設ベースの何れかのＩ／Ｏユニット
   からの割込み要求の有無を検出する基本ベース割込み制
   御回路を基本ベースに設け、 自増設ベース内の何れかのＩ／Ｏユニットからの割込み
   要求の有無および自増設ベースより後段の増設ベースの
   何れかのＩ／Ｏユニットからの割込み要求の有無を検出
   する増設ベース割込み制御回路を各増設ベースに夫々設
   け、 基本ベースのＣＰＵユニットは、 基本ベースおよび複数の増設ベースの何れかから割込み
   要求がある場合、前記基本ベース割込み制御回路または
   増設ベース割込み制御回路の検出出力に基づき、 （ａ）自ベース内の各Ｉ／Ｏユニットからの割込み要求
   が有ってかつ自ベースより後段のベースの何れかのＩ／
   Ｏユニットからの割込み要求がない場合は、自ベースの
   各Ｉ／Ｏユニットの割込み要求の有無を個別に検索する
   検索処理を実行した後、割込み要求有りを検出したＩ／
   Ｏユニットに対し割込み処理を実行させて、割込み処理
   を終了する （ｂ）自ベース内の各Ｉ／Ｏユニットからの割込み要求
   が有ってかつ自ベースより後段のベースの何れかのＩ／
   Ｏユニットからの割込み要求がある場合は、自ベースに
   対する前記検索処理および前記割込み処理を実行した
   後、手順を自ベースより１つ後段のベースに移行させる （ｃ）自ベース内の各Ｉ／Ｏユニットからの割込み要求
   が無しでかつ自ベースより後段のベースの何れかのＩ／
   Ｏユニットからの割込み要求がある場合は、自ベースに
   対する前記検索処理および前記割込み処理をスキップし
   て、手順を自ベースより１つ後段のベースに移行させる （ｄ）自ベース内の各Ｉ／Ｏユニットからの割込み要求
   が無しでかつ自ベースより後段のベースの何れかのＩ／
   Ｏユニットからの割込み要求が無い場合は、割込み処理
   を終了する処理を基本ベースおよび増設ベースに対して
   実行することを特徴とするプログラマブルコントロー
   ラ。