JP2001100813A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 ケーブルの分布容量による信号波形のなまり
に左右されずＩ／Ｏユニットの処理時間を短縮すると共
に、システムを変更する時に煩雑であったウェイト時間
の設定についても簡易に設定変更が可能とプログラマブ
ルコントローラを得る。 【解決手段】 ＣＰＵユニット及び該ＣＰＵユニットと
Ｉ／Ｏバスで接続されたＩ／Ｏユニットを有するプログ
ラマブルコントローラにおいて、ＣＰＵユニットから何
れかのＩ／Ｏユニットに対してアクセスがある場合、ア
クセス先のＩ／Ｏユニット固有の番号と、自局の番号と
を比較し、自局番号以降のＩ／Ｏユニットに対するアク
セスの際にはアクセス先のＩ／Ｏユニットの代わりにウ
ェイト信号を出力し、アクセス先Ｉ／Ｏユニットから出
力される第２のウェイト信号がＣＰＵユニットに届くま
での所定期間ＣＰＵユニットの処理を停止させるバス延
長ユニットを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラマブルコ
ントローラーに関し、特にＩ／ＯユニットがＣＰＵユニ
ットから離れて、ケーブルによって接続され、ケーブル
長を長くするためＣＰＵユニットに対して、ウェイト信
号を入力することで、信号の遅延をリカバリーするプロ
グラムコントローラに関する。

【０００２】

【従来の技術】図８は、特開平１０−１８７２１３号公
報に示された従来のプログラムコントローラの構成例を
示すブロック図である。図に示すように、所定のタイミ
ングでラダープログラムに従って負荷（図示せず）に対
する制御を行なうＣＰＵユニット１１と、Ｉ／Ｏバス１
５を介してＣＰＵユニット１１と接続され外部とのデー
タ或いは信号の授受を行なうＩ／Ｏユニット１４と、Ｃ
ＰＵユニット１１及びＩ／Ｏユニット１４に電源を供給
する電源ユニット１６と、ＣＰＵユニット１１、Ｉ／Ｏ
ユニット１4及び電源ユニット１６が装着される基本ラ
ック１０とから構成されており、ＣＰＵユニット１１に
ラダープログラムに従って負荷の制御を行なうＣＰＵ１
２と、ＣＰＵ１２における制御動作のタイミングを制御
するウェイト制御回路１３とが設けられている。

【０００３】また、Ｉ／Ｏユニットを拡張するため、Ｉ
／Ｏユニット２４１〜２４ｎをそれぞれ有する増設ラッ
ク２０１〜２０ｎが設けられており、基本ラック１０の
Ｉ／Ｏバス１５と増設ラック２０１〜２０ｎのＩ／Ｏバ
スとが接続手段であるケーブル３０によって接続されて
いる。

【０００４】次に、このように構成されたプログラマブ
ルコントローラの動作について説明する。基本ラック１
０内のＣＰＵ１２からＩ／Ｏユニット１４、２４１〜２
４ｎに対してアクセスが行われた場合、ウェイト制御回
路１３において、どのＩ／Ｏユニットに対してアクセス
が行われているかが検出され、検出されたＩ／Ｏユニッ
トとＣＰＵユニット１１との間のバス及び接続手段の長
さに対応したウェイト時間によるウェイト信号がＣＰＵ
１２に対して出力される。ウェイト制御回路１３からＣ
ＰＵ１２にウェイト信号が送られると、ＣＰＵ１２にお
いて、送られてきたウェイト信号に従って、所定時間だ
けおくらされてラダープログラムによる負荷に対する制
御が行われる。

【０００５】

【発明が解決しようとする課題】従来のプログラマブル
コントローラにおいては、予めケーブル距離に対するウ
ェイト時間の設定をＣＰＵユニット内部で、例えば、パ
ラメータ等により設定しているので、システム上でユニ
ットの追加、及びＩ／Ｏユニットの設置場所の変更に伴
うケーブル長の変更をする場合や、Ｉ／Ｏユニットの追
加をする場合等に、ウェイト制御回路の設定値を変える
必要があり、作業が煩わしいという課題があった。

【０００６】また一般に、Ｉ／Ｏユニットを拡張する増
設ラックと基本ラックがケーブルで接続されているた
め、ケーブルの分布容量がＩ／Ｏバスの信号に影響を与
える。従って、システムのケーブル距離が長くなる程、
ケーブルの分布容量が大きくなり、バス上の信号のＨレ
ベルとＬレベルの電位の切り替り時に波形がなまること
になる。図９は、ケーブルの分布容量による信号波形の
なまりを示した信号波形図であり、図に示すように波形
がなまると、図に示されるごとく、ｔ１，ｔ２のように
なまった分の信号の遅延が発生する。波形のなまりにつ
いては、ＣＰＵに近いＩ／Ｏユニットも、遠いＩ／Ｏユ
ニットも同様になまりが発生するため、ケーブルの総延
長が長くなるほど、距離による信号伝達の遅延と比較し
て、信号のなまりによる遅延の割合が大きくなる。その
ため、別途信号のなまりによる遅延を考慮したウェイト
信号、もしくは信号のなまり分の時間を遅らせるための
ウェイト時間を設定しなければならず、Ｉ／Ｏ処理時間
が長くなり、ＣＰＵユニットの処理速度が遅くなるとい
った課題があった。

【０００７】本発明は、上述したような課題に鑑みてな
されたものであって、ケーブルの分布容量による信号波
形のなまりに左右されずＩ／Ｏユニットの処理時間を短
縮すると共に、システムを変更する時に煩雑であった、
ウェイト時間の設定についても、簡易に設定変更が可能
となるプログラマブルコントローラを得ることである。

【０００８】

【課題を解決するための手段】この発明にかかるＣＰＵ
ユニット及び該ＣＰＵユニットとＩ／Ｏバスで接続され
たＩ／Ｏユニットを有するプログラマブルコントローラ
は、ＣＰＵユニットから何れかのＩ／Ｏユニットに対し
てアクセスがある場合、アクセス先のＩ／Ｏユニット固
有の番号と、自局の番号とを比較し、自局番号以降のＩ
／Ｏユニットに対するアクセスの際にはアクセス先のＩ
／Ｏユニットの代わりにウェイト信号を出力し、アクセ
ス先Ｉ／Ｏユニットから出力される第２のウェイト信号
が上記ＣＰＵユニットに届くまでの所定時間上記ＣＰＵ
ユニットの処理を停止させるバス延長ユニットを備えた
ものである。

【０００９】また、バス延長ユニットにおける自局の番
号及びＩ／Ｏユニット固有の番号は、アドレス設定用ス
イッチに基づき、適宜変更可能である。

【００１０】また、バス延長ユニットにおいて、アクセ
ス先Ｉ／Ｏユニットから出力される第２のウェイト信号
がＣＰＵユニットに届くまでの所定時間経過後、上記Ｃ
ＰＵユニットに対する処理停止を解除するものである。

【００１１】また、バス延長ユニットを、ＣＰＵユニッ
トにおけるＩ／Ｏ処理時間内に第２のウェイト信号を送
ることができないＩ／Ｏユニットの直前に設けるもので
ある。

【００１２】さらに、バス延長ユニットは、バッファＩ
Ｃを有し、Ｉ／ＯバスをＣＰＵユニットからバス延長ユ
ニットまでのＩ／Ｏバスと、バス延長ユニットより後段
のＩ／Ｏバスとに電気的に分離するものである。

【００１３】

【発明の実施の形態】実施の形態１．図１は、本発明の
プログラマブルコントローラの一実施の形態を示すブロ
ック図である。図において、１は所定のタイミングでシ
ーケンスプログラムに従って負荷（図示せず）に対する
制御を行うＣＰＵユニット、２はＩ／Ｏバス３を介して
ＣＰＵユニット１と接続され、外部とのデータの授受を
行うＩ／Ｏユニット、３はアドレス信号・データ信号・
ウェイト信号・ラッチ信号などから構成されるＩ／Ｏバ
ス、４は各Ｉ／Ｏユニット２のアドレスを設定するため
のアドレス設定用スイッチ、５は電源ユニットである。

【００１４】Ｉ／Ｏユニット２は、プログラマブルコン
トローラシステムを構築する際に増設（拡張）が可能で
あり、説明の便宜上、図において、Ｉ／Ｏユニット２１
〜２ｎとしたｎユニットとして説明する。なお、２台目
からのＩ／Ｏユニット２２〜２ｎは、増設ラック７にて
接続手段であるケーブル８、８ａを介して接続されてい
る。アドレス設定用スイッチ４は、各Ｉ／Ｏユニット２
に対応してｎ個設けられており、説明の便宜上、図にお
いて、アドレス設定用スイッチ４１〜４ｎとして説明す
る。

【００１５】６はＣＰＵユニット１及びＩ／Ｏユニット
２１、アドレス設定用スイッチ４１並びに電源ユニット
５を装着する基本ラックである。なお、本実施の形態に
おいては、基本ラック６及び増設ラック７にＩ／Ｏユニ
ットが１つずつ装着されている例を示すが、基本ラック
６、増設ラック７に複数台のＩ／Ｏユニット２を装着す
ることも可能であることは言うまでもない。

【００１６】９はＣＰＵユニット１から距離の離れた増
設ユニット７に実装しているＩ／Ｏユニット２に対する
ＣＰＵユニット１の処理を遅らせるためのウェイト信号
を出力するためのバス延長ユニットである。ここで、Ｉ
／Ｏユニット２のアドレスはＣＰＵユニット１からバス
延長ユニット９までに接続されているＩ／Ｏユニット２
１〜２３と、バス延長ユニット９より後段に接続されて
いるＩ／Ｏユニット２（ｎ−１）〜２ｎに分け、ＣＰＵ
ユニット１に近いＩ／Ｏユニット２１〜２３はバス延長
ユニット９のアドレスより小さい値を、バス延長ユニッ
ト９より後段Ｉ／Ｏユニット２（ｎ−１）〜２ｎはバス
延長ユニット９より大きな値をアドレス設定用スイッチ
４１〜４３、４（ｎ−１）、４ｎで各々設定する。つま
り、アドレス値の大小の比較により、Ｉ／Ｏユニット２
の接続がバス延長ユニット９より、前段か後段か解るよ
うにして設定する。なお、バス延長ユニット９は、ＣＰ
Ｕユニット１のＩ／Ｏユニットへのアクセスに対し、ケ
ーブル８による遅延時間を加えてもＣＰＵの定められた
ウェイト受付け可能な時間内に、Ｉ／Ｏユニットからウ
ェイト信号が届く範囲の位置に設置する。つまり、バス
延長ユニット９は、ＣＰＵユニット１のウェイト信号受
付時間までにウェイト信号を届けることができないＩ／
Ｏユニット２を備えた増設ラック７より前段に設置す
る。

【００１７】バス延長ユニット９において、９１はバス
延長ユニット自局の番号（アドレス）を設定するアドレ
ス設定用スイッチであり、作業者がＣＰＵユニット１の
規定するウェイト受付け可能な時間にウェイト信号が届
くことができるＩ／Ｏユニットの最後段のアドレス番号
より大きいアドレス番号を設定（ウェイト信号の駆動が
どのＩ／Ｏユニットから必要であるかを設定）する。９
２はＣＰＵユニット１がどのＩ／ＯユニットのＩ／Ｏ処
理を行うかを検知し、アドレス設定用スイッチ９１と検
知したＩ／Ｏユニットのアドレス（各増設ラック７に装
着されるＩ／Ｏユニット２に対応するアドレスであり、
アドレス設定用スイッチ４により設定されている）を比
較し、ウェイト信号が必要な距離のＩ／Ｏユニットの場
合は、ウェイト信号１を出力するＩ／Ｏユニット検知回
路である。９３はＩ／Ｏユニット検知回路９２からのウ
ェイト信号１と、ＣＰＵユニット１からアクセスされた
Ｉ／ＯユニットがＣＰＵユニットの処理を待たせる時間
のウェイト信号２をＯＲして、ウェイト信号３を出力す
るＯＲ回路（有意なレベルをＬレベルとしている）であ
る。９４はＣＰＵユニットからバス延長ユニットまでの
Ｉ／Ｏバスと、バス延長ユニットより後段のＩ／Ｏバス
とに電気的に分離を行うバッファＩＣ、９５はセレクト
信号に基づきアドレス信号／データ信号におけるデータ
を切り換えるマルチプレクサである。

【００１８】図２は、本実施の形態におけるＩ／Ｏユニ
ット検知回路の内部構成を示したブロック図である。図
において、９２１は、Ｉ／Ｏバスの中のアドレス信号と
ラッチ信号を使用し、ＣＰＵユニット１がどのＩ／Ｏユ
ニットにアクセスしているかをラッチするラッチ回路、
９２２はラッチされた際のアドレス信号上のアドレスと
アドレス設定スイッチ９１の値を比較し、アドレスがア
ドレス設定スイッチ９１の値より大きければ、バス延長
ユニット９より後段のＩ／Ｏユニットであることの判定
を行い、後段の場合Ｌレベルの信号を出力する比較回
路、９２３は比較回路９２２からの信号がＬレベルとな
った時間から動作を開始し、所定時間Ｔ１経過後にタイ
マー信号をＨレベルに出力するタイマー、９２４は比較
回路９２２及びタイマー９２３からの信号をＡＮＤする
ＡＮＤ回路（有意なレベルをＬレベルとしている）であ
る。

【００１９】図３は、ウェイト信号に伴いＣＰＵユニッ
トのＩ／Ｏ処理時間が延長される様子を示したタイミン
グチャートである。なお、ウェイト信号の有意なレベル
をＬレベルとしている。一般に、ＣＰＵユニット１は、
所定のタイミングでＩ／Ｏ処理を行い、Ｉ／Ｏユニット
２等を制御（アクセス）している。ここで、ＣＰＵユニ
ット１のＩ／Ｏ処理を行うタイミング内に、Ｉ／Ｏユニ
ット２内部の処理等により、Ｉ／Ｏユニット２からの応
答が完了しない場合が発生する。そのような場合、ＣＰ
Ｕユニット１は、次の処理に進むまでの所定時間（ウェ
イト信号を受付け可能な時間）が設定されており、この
ウェイト信号受付け可能な時間内にＩ／Ｏユニット２か
らウェイト信号が入力されないと、ＣＰＵユニット１は
他のＩ／Ｏユニット等に対する処理を継続（例えば、今
回アクセスしているＩ／Ｏユニット２に対する処理を飛
ばし、次のＩ／Ｏユニット２に対する制御を行う）し、
このウェイト信号受付け可能な時間内にＩ／Ｏユニット
２からウェイト信号が入力されると、Ｉ／Ｏ処理時間が
延長される。（図３参照）

【００２０】図４は、本実施の形態におけるバス延長ユ
ニットによりＣＰＵユニットのＩ／Ｏ処理時間が延長さ
れる様子を示したタイミングチャートである。なお、ウ
ェイト信号の有意なレベルをＬレベルとしている。基本
ラック６内のＣＰＵユニット１からＩ／Ｏユニット２に
対してアクセスが行われると、バス延長ユニット９にお
いて、ＣＰＵユニット１からのアクセスがバス延長ユニ
ット９より後段のＩ／Ｏユニットか、前段のＩ／Ｏユニ
ットかの判定を行う。判定の結果、ＣＰＵユニット１か
らのアクセスがバス延長ユニット９より後段のＩ／Ｏユ
ニットに対する場合は、バス延長ユニット９よりウェイ
ト信号１が出力され、後段のＩ／Ｏユニットに先立って
ＣＰＵユニット１に対するウェイトが実行される。一
方、判定の結果、ＣＰＵユニット１からのアクセスがバ
ス延長ユニット９より前段のＩ／Ｏユニットに対する場
合は、バス延長ユニット９の処理は必要なく、バス延長
ユニット９よりウェイト信号は出力されない。しかし、
ＣＰＵユニット１のウェイト信号受付け可能な時間内に
前段のＩ／Ｏユニットから必要に応じてウェイト信号が
出力され、前段のＩ／Ｏユニットに対するウェイトが実
行される。

【００２１】具体的には、アクセス先のＩ／Ｏユニット
の判定は、Ｉ／Ｏバスの中のラッチ信号に基づきラッチ
回路９２１がアドレス信号上に存在するアドレスデータ
ラッチすることにより取り込み、比較回路９２２にて、
該取り込んだアドレスデータとバス延長ユニット９内部
に予め設定されているアドレス設定用スイッチ９１内の
アドレスデータとの大小を比較する。つまり、ラッチ回
路９２１にて取込んだアドレスデータの方が大きい場合
には、ＣＰＵユニット１からのアクセスは、バス延長ユ
ニット９が設置されている位置より後段のＩ／Ｏユニッ
トに対するものと判断できるので、比較回路９２２より
Ｌレベルの信号がタイマー９２３及びＡＮＤ回路９２４
に対して出力される。

【００２２】タイマー９２３は、Ｌレベルの信号が入力
されると同時にＡＮＤ回路９２４に対してＬレベルの出
力を行い、所定時間Ｔ１経過後にＡＮＤ回路９２４に対
する信号レベルをＨレベルとする。その結果、ＡＮＤ回
路９２４すなわちＩ／Ｏユニット検知回路９２からは、
ウェイト信号１がＯＲ回路９３に出力され、所定時間Ｔ
１経過後にウェイト信号１の出力が停止する。なお、ラ
ッチ回路９２１はウェイト信号２が入力されるとクリア
されて値が「０」となり、比較回路９２２にてアドレス
設定用スイッチ９１の値より小さくなり、ウェイト信号
１がＨレベルとなる。

【００２３】そして、ＣＰＵユニット１からバス延長ユ
ニット９より後段のＩ／Ｏユニットに対するアクセスの
場合、後段のＩ／Ｏユニットから必要に応じて出力され
るウェイト信号２が所定時間Ｔ１以内にＯＲ回路９３に
入力されることにより、所定時間Ｔ１経過に伴いウェイ
ト信号１の出力が停止した後も、ＣＰＵユニット１に対
するウェイトが継続され、ＣＰＵユニット１はＩ／Ｏユ
ニットの処理時間に合わせるため、ウェイト信号の駆動
終了までプログラムの処理を行わない。その後、ウェイ
ト信号２は、Ｉ／Ｏユニット２の処理が終了した時点で
Ｈレベルとなり、ウェイト信号３もＨレベルとなるの
で、ＣＰＵユニット１に対するウェイト信号を駆動する
のを止める。ＣＰＵユニット１はウェイト信号の駆動が
終了した時点で、プログラムの処理を再開する。

【００２４】次に、本実施の形態においてタイマー９２
３を設け、所定時間Ｔ１をカウントする動作について、
図５を用いて説明する。一般に、プログラマブルコント
ローラは必ずしもＣＰＵユニット１のＩ／Ｏユニット最
大接続数通りにＩ／Ｏユニット２が接続されているわけ
ではなく、Ｉ／Ｏユニット最大接続数より、少なく接続
されている場合が多々ある。そのような最大接続数未満
のＩ／Ｏユニット２がＣＰＵユニット１に接続されてい
る場合でも、接続されていないＩ／Ｏユニット２に対し
てもアドレスが発生（最大接続数分のアドレスが発生）
する。そして、ＣＰＵユニット１は、Ｉ／Ｏユニット２
が接続されていないアドレスに対してはアクセスをせ
ず、処理時間を短くしている。

【００２５】このＩ／Ｏユニット２が接続されていない
アドレスにＣＰＵユニット１がアクセスしないようにす
るため、接続されていないアドレスをユーザがソフトウ
ェア（パラメータ）に設定し、ＣＰＵにあらかじめ空き
アドレスを認識させるか、もしくは、電源投入時に全て
のＩ／Ｏユニットに対してアクセスし、存在を確認して
パラメータに自動的に設定する必要があった。

【００２６】本実施の形態におけるバス延長ユニット９
を用いて、接続されていないアドレスをソフトウェア
（パラメータ）に設定する作業を省略したい場合は、Ｃ
ＰＵユニット１は、Ｉ／Ｏユニット２が接続されていな
いアドレスを認識するために、電源投入後、アドレスと
Ｉ／Ｏユニット２の接続状態を調べるべく全アドレスを
アクセスする。

【００２７】バス延長ユニット９をＩ／Ｏバスのケーブ
ル８、８ａの途中に接続することにより、バス延長ユニ
ット９より後段でＩ／Ｏユニット２が接続されていない
アドレスにＣＰＵユニット１からアクセスされた場合、
バス延長ユニット９からはウェイト信号１が出力され、
ＣＰＵユニット１に対するウェイト信号としてＣＰＵユ
ニット１のウェイトを実行させる。ここで、ウェイト信
号２を出力するＩ／Ｏユニット２が不在となるため、ウ
ェイト信号２がＬレベルのままでＨレベルにならない。
（図５参照）そこで、ウェイト信号１が出力された後、
所定時間Ｔ１が経過しても後段からウェイト信号２が入
力されない場合は、Ｉ／Ｏユニット２が接続されていな
いと判断し、タイマー９２３がＨレベルの信号を出力す
ることにより、ウェイト信号１が解除され、ＣＰＵユニ
ット１の処理が再開される。

【００２８】なお、所定時間Ｔ１経過後に、ＣＰＵユニ
ット１に対するウェイト信号をＨレベルにするのは、ア
クセスされたＩ／Ｏユニット２が処理終了時にウェイト
信号を解除する構成のプログラマブルコントローラにお
いて、ＣＰＵユニット１の特性として、ウェイト信号に
Ｌレベルが入力され、一定時間が過ぎてもＨレベルにな
らない場合、ウェイト信号を解除できず、ウェイト信号
がＬレベルのままでエラーが発生したとして処理をスト
ップしてしまうからである。所定時間Ｔ１は最後段のＩ
／Ｏユニット２が充分ウェイト時間２を入力できる時間
をあらかじめ設定しておく。この時間Ｔ１はプログラマ
ブルコントローラシステムのケーブル長さの制限より算
出され、タイマーカウント値Ｎとして固定値を設定す
る。

【００２９】なお、この際、バス延長ユニット９より空
きアドレスであることを知らせるため決められたデー
タ、例えば８ビットバスの場合は、電源投入後のアクセ
スでＣＰＵユニットにＦＦｈのデータが入力された場合
はアクセスしたアドレスにはＩ／Ｏユニット２が接続さ
れていないと定義する。ＣＰＵユニット１とバス延長ユ
ニット９までのＩ／Ｏバスでは、ＣＰＵユニット１から
アクセスされたアドレスにＩ／Ｏユニット２が接続され
ていない場合、Ｉ／Ｏバスのデータバスを抵抗によりプ
ルアップしておけば、どのＩ／Ｏユニット２もＩ／Ｏバ
スをドライブしないので、データバスが全てＨレベルと
なり、データがＦＦｈとなる。一方、バス延長ユニット
９から後段のI／Ｏバスでは、長いケーブル８、８ａに
伴うケーブルの分布容量により、プルアップ抵抗でデー
タバスをＦＦｈにするには時間を要する。そこで、バス
延長ユニットの内部にＦＦｈデータを保持しておき、マ
ルチプレクサ９５により通常は後段からのデータを出力
するが、タイマーカウント値がＮになった場合はＦＦｈ
のデータをＩ／Ｏバスのデータ信号に出力することによ
り、ＣＰＵユニット１はアクセスしたアドレスにＩ／Ｏ
ユニット２が接続されているかいないかを認識すること
ができる。（図６参照）

【００３０】つまり、バス延長ユニット９を設けること
により、ＣＰＵユニット１から存在しないＩ／Ｏユニッ
ト２にアクセスされた場合、所定時間Ｔ１経過後には、
該アドレスにはＩ／Ｏユニット２が存在しないことをＣ
ＰＵユニット１に対して認識させることができ、Ｉ／Ｏ
ユニット２が接続されていないアドレスのＣＰＵユニッ
ト１に対する設定を不要にでき、初期設定時の作業を軽
減できる。また、バス延長ユニット９を設けることによ
り、ケーブル８の距離に応じたウェイト時間を設定する
のではないので、例えばＩ／Ｏユニット２が存在しない
アドレスからも所定時間Ｔ１経過後に応答が帰り、シス
テム全体の初期設定時に要するオーバヘッド時間を短縮
できる。なお、従来通り空きアドレスの設定は、従来と
同様にユーザによるソフトウェア（パラメータ）設定、
或いは、電源投入時の自動設定は、ユーザが選択できる
ものである。

【００３１】次に、Ｉ／Ｏユニット２の設置場所の変更
に伴うケーブル長の変更や、Ｉ／Ｏユニット２の追加時
のアドレス設定スイッチのアドレス設定値について図７
を用いて説明する。従来技術の項目で説明したＩ／Ｏバ
スのケーブル距離によりウェイト設定時間をＣＰＵユニ
ットのウェイト制御回路に設定する場合では、Ｉ／Ｏユ
ニット２の設置場所の変更に伴うケーブル長の変更並び
にＩ／Ｏユニット２の追加等の際に、ウェイト制御回路
に予め格納されているウェイト時間の設定を変更しなけ
ればならなかった。本実施の形態では、Ｉ／Ｏユニット
２のアドレスを、バス延長ユニット９よりＣＰＵユニッ
ト側かバス延長ユニットより後段かを判断し、ＣＰＵユ
ニット側ならバス延長ユニットのアドレスより小さい値
を、バス延長ユニットより後段ならバス延長ユニットの
アドレスより大きい値を、他のユニットと重ならない番
号をアドレス設定用スイッチ４で設定するだけである。

【００３２】また、アドレスを示す値により比較する上
述の一例とは別例として、増設ラックにＩ／Ｏユニット
が複数台接続された場合は、増設ラックを段数で示し、
増設ラック内のＩ／Ｏユニットをユニット番号で示すこ
ととし、Ｉ／Ｏユニットに段数スイッチとユニット番号
スイッチの２種類のスイッチを持った場合、バス延長ユ
ニットと増設ラックの接続位置関係は段数設定だけで判
断できることになり、バス延長ユニットは段数設定のス
イッチを実装するだけとなる。

【００３３】つまり、Ｉ／Ｏユニット２の設置場所の変
更に伴うケーブル長の変更や、Ｉ／Ｏユニット２の追加
等の場合、従来はウェイト制御回路の設定値を変える煩
雑な作業が必要であったが、本実施の形態では、スイッ
チの設定番号の変更だけで、Ｉ／Ｏユニット２の設置場
所の変更に伴うケーブル長の変更や、Ｉ／Ｏユニット２
の追加等に容易に対処できる。換言すれば、従来例では
工事を行う場合に、必ずシーケンサープログラムの変更
を行える作業者が必要であるが、本実施の形態では、シ
ーケンサープログラムの変更を行う必要がないため、工
事作業者のみで工事が行え、工事費用も削減できる。

【００３４】また、バッファＩＣ９４を挿入することで
ケーブルを８及び８ａと電気的に分離してＩ／Ｏバスを
分け、ＣＰＵユニット１に近いＩ／Ｏユニット２はケー
ブル８による分布容量を小さくし、信号の波形なまりに
よる遅延時間を小さくすることでＩ／Ｏユニット２の処
理時間を短縮するとともに、バッファＩＣ９４を介在し
た後段のＩ／Ｏバスにおいては、遅延時間が大きくとも
影響が少ない、例えば表示器等のＩ／Ｏユニット２をケ
ーブル距離を長く伸ばして動作可能とする。ここで、バ
ス延長ユニット９の取付け位置については、ＣＰＵユニ
ット１におけるＩ／Ｏ処理時間内に第２のウェイト信号
を送ることができないＩ／Ｏユニット２の直前に設ける
ことにより、遅延時間の少ないＩ／Ｏバスであるケーブ
ル８に接続されるＩ／Ｏユニットが多くなり、プログラ
マブルコントローラ全体の処理時間を短くするための効
果がより大きくなる。

【００３５】また、バス延長ユニットを多段に設けるこ
とにより、ケーブルをさらに伸ばした場合にも適用でき
る。この場合、第１段目のバス延長ユニットは、ウェイ
ト信号受付け可能時間内にＣＰＵユニット１にウェイト
信号を送ることができない上述した位置に設け、第２段
目のバス延長ユニットは、第１段目のバス延長ユニット
のウェイト信号１の出力期間内にウェイト信号２として
第２段目のバス延長ユニットからのウェイト信号を入力
できる位置に設ければよい。

【００３６】

【発明の効果】本発明によれば、バス延長ユニットが一
時的にウェイト信号を駆動し、離れたＩ／Ｏユニットの
ウェイト信号が届くまでＣＰＵユニットを待たせること
により、距離がはなれたＩ／Ｏユニットのみウェイトを
伸ばすことができる。

【００３７】また、Ｉ／Ｏユニットの設置場所の変更に
伴うケーブル長の変更や、Ｉ／Ｏユニットの追加時に必
要なウェイト制御回路の設定値を変える煩雑な作業をス
イッチの設定番号の変更だけとなり容易である。

【００３８】さらに、バス延長ユニットより後段におい
て、Ｉ／Ｏユニットが接続されていないアドレスをあら
かじめＣＰＵユニットに設定する必要がない。

【００３９】またＩ／Ｏバスを、ＣＰＵユニットとバス
延長ユニットまでのＩ／Ｏバスと、バス延長ユニットか
ら後段のＩ／ＯバスにバッファＩＣにより分けることに
より、ＣＰＵユニットに近い位置にいるＩ／Ｏユニット
については、ケーブル長が短くなり、ケーブルの分布容
量による信号のなまりを減らすことができ、処理時間を
短くできる。

【図面の簡単な説明】

【図１】 本発明のプログラマブルコントローラ一形態
を示すブロック図である。

【図２】 Ｉ／Ｏユニット検知回路の内部構成を示した
ブロック図である。

【図３】 ウェイト信号に伴いＣＰＵユニットのＩ／Ｏ
処理時間が延長される様子を示したタイミングチャート
である。

【図４】 バス延長ユニットにおけるウェイト信号に伴
いＣＰＵユニットのＩ／Ｏ処理時間が延長される様子を
示したタイミングチャートである。

【図５】 空きスロットアクセス時のバス延長ユニット
のウェイト信号のタイミングチャートである。

【図６】 マルチプレクサ回路の構成を示した構成図で
ある。

【図７】 本実施の形態におけるアドレス設定例を示し
た図である。

【図８】 従来のプログラマブルコントローラの一形態
を示すブロック図である。

【図９】 ケーブルの分布容量による信号波形のなまり
を示した波形図である。

【符号の説明】

１ ＣＰＵユニット、２ Ｉ／Ｏユニット、３ Ｉ／Ｏ
バス、４ アドレス設定用スイッチ、５ 電源ユニッ
ト、６ 基本ラック、７ 増設ラック、８、８ａケーブ
ル、９ バス延長ユニット、９１アドレス設定用スイッ
チ、９２ Ｉ／Ｏユニット検出回路、９３ ＯＲ回路、
９４ バッファＩＣ、９２１ ラッチ回路、９２２ 比
較回路、９２３ タイマー、９２４ ＡＮＤ回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵユニット及び該ＣＰＵユニットと
   Ｉ／Ｏバスで接続されたＩ／Ｏユニットを有するプログ
   ラマブルコントローラにおいて、 上記ＣＰＵユニットから何れかのＩ／Ｏユニットに対し
   てアクセスがある場合、アクセス先のＩ／Ｏユニット固
   有の番号と、自局の番号とを比較し、自局番号以降のＩ
   ／Ｏユニットに対するアクセスの際にはアクセス先のＩ
   ／Ｏユニットの代わりにウェイト信号を出力し、アクセ
   ス先Ｉ／Ｏユニットから出力される第２のウェイト信号
   が上記ＣＰＵユニットに届くまでの所定時間上記ＣＰＵ
   ユニットの処理を停止させるバス延長ユニットを備えた
   ことを特徴とするプログラマブルコントローラ。
2. 【請求項２】 バス延長ユニットにおける自局の番号及
   びＩ／Ｏユニット固有の番号は、アドレス設定用スイッ
   チに基づき、適宜変更可能であることを特徴とする請求
   項１に記載のプログラマブルコントローラ。
3. 【請求項３】 バス延長ユニットにおいて、アクセス先
   Ｉ／Ｏユニットから出力される第２のウェイト信号がＣ
   ＰＵユニットに届くまでの所定時間経過後、上記ＣＰＵ
   ユニットに対する処理停止を解除することを特徴とする
   請求項１又は２に記載のプログラマブルコントローラ。
4. 【請求項４】 バス延長ユニットを、ＣＰＵユニットに
   おけるＩ／Ｏ処理時間内に第２のウェイト信号を送るこ
   とができないＩ／Ｏユニットの直前に設けることを特徴
   とする請求項１〜３何れかに記載のプログラマブルコン
   トローラ。
5. 【請求項５】 バス延長ユニットは、バッファＩＣを有
   し、Ｉ／ＯバスをＣＰＵユニットからバス延長ユニット
   までのＩ／Ｏバスと、バス延長ユニットより後段のＩ／
   Ｏバスとに電気的に分離することを特徴とする請求項１
   〜４何れかに記載のプログラマブルコントローラ。