JP2003022247A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 中央演算処理装置の動作状況に関わらず、周
辺回路相互間で所定の処理を適切に行える半導体装置を
得る。 【解決手段】 システムクロックに応じて動作する中央
演算処理装置２と、前記システムクロックに応じて動作
する複数の周辺回路４，６，７，８，１０，１１とを備
え、システムクロック同期シリアルバス通信回路を前記
複数の周辺回路に内蔵し、前記周辺回路相互間でシステ
ムクロック同期シリアルバス２０を介して所定の処理を
行わせるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置、特
に、システムクロック同期シリアルバス通信回路組み込
み機能回路を内蔵した半導体装置に関するものである。

【０００２】

【従来の技術】近年、我々の身の回りの生活において、
産業用途の機器や家電用途の製品等の機能化，低価格化
が急速に進んでいる。それら産業用機器や家電製品の発
展に貢献した重要な部品の一つにシングルチップマイク
ロコンピュータ（以下、ワンチップマイコン、あるい
は、単に、マイコンと呼ぶ）がある。産業用機器や家電
製品は、マイコンの採用により、周辺機能回路（以下、
周辺モジュールと呼ぶ）が単一の半導体内に組み込まれ
ることでのデータ伝送配線路の短縮による高速化や、単
一の半導体に多くの機能を内蔵することによる高機能
化、産業用機器や家電製品の高速化，高機能化，小型
化，低価格化が画期的に促進された。

【０００３】この発明は、一般的な産業用機器や家電製
品等に使用されるマイコンを代表とする半導体製品にお
いて、それら産業用機器や家電製品等の重要部品として
高い性能を最大限引き出すために現有のマイコンに内蔵
される機能を有効に使った半導体装置やマイコンに内蔵
する周辺機能回路間のシリアルバス通信回路に関するも
のである。

【０００４】従来より、マイコンの高機能化技術の一つ
として、マイコン内部の基準クロック（以下、システム
クロックと呼ぶ）の高速化がある。このシステムクロッ
クを高速にすることでマイコンを制御する中央演算処理
装置（以下、ＣＰＵと呼ぶ）の動作を単純に高速化でき
るため、マイコン内部のデータの転送を担うパラレルデ
ータ信号線束（以下、データバスと呼ぶ）の正常伝送が
可能な範囲でＣＰＵの演算処理やデータ処理の高速化を
行うことで、マイコンの処理能力の高速化により性能向
上が実現できる。

【０００５】近年、マイコンにダイレクトメモリアクセ
スコントローラ（以下、ＤＭＡＣと呼ぶ）などのＣＰＵ
以外のバス制御回路が内蔵されるようになり、ＣＰＵを
介さず高速に周辺モジュール間でのデータ伝送が可能と
なった。

【０００６】しかし、このＣＰＵ以外のバス制御回路で
あるＤＭＡＣが内蔵されたマイコンであってもデータ転
送時は、ＣＰＵが使用するデータバスと同一のパラレル
データバスを使用するため、ＣＰＵとＤＭＡＣの互いに
データ処理をする機能を内蔵するマイコンであるにもか
かわらず同時に同一のデータバスを使ったデータ処理は
不可能であった。

【０００７】また、シリアル入出力回路（以下、シリア
ルＩ／Ｏと呼ぶ）やアナログデジタルコンバータ（以
下、ＡＤと呼ぶ）などのマイコン外部からのデータ情報
をマイコン内部に取り込む回路が内蔵されている場合
に、外部からのデータ情報をマイコンに取り込む期間の
処理として、シリアルＩ／Ｏによる外部入力データをＲ
ＡＭなどの記憶素子に転送しデータを蓄えておくだけで
良い場合などＣＰＵがあえてデータ転送に関与する必要
のない場合があり、従来はマイコンが持つ内蔵機能を最
大限に活用できていない。

【０００８】具体的な不都合例を一例紹介すると、現在
の一般的なマイコンは、内部データバスはパラレルデー
タバス１系統であり、同時にＣＰＵとＤＭＡＣのデータ
処理が必要になった場合には、ＣＰＵとＤＭＡＣのお互
いの優先権を判定する回路が調停役となり、それら相互
に決められた優先順位に従い、どちらかデータ処理を待
たされることで順序よくデータが処理される。この際、
ＣＰＵとＤＭＡＣのにどちらかデータ処理を待たされる
ことになるため、マイコンの総合的なデータ処理能力の
低下を招いてしまい、マイコンが本来持つデータ処理能
力およびＤＭＡＣのようなデータ処理資源を条件によっ
ては十分に活用できていなかった。

【０００９】この発明によるパラレルデータのみなら
ず、シリアルデータも扱えるＤＭＡＣＣによると、たと
えＣＰＵがデータ処理中であった場合も、ＤＭＡＣ等の
ＣＰＵ周辺データ処理機能回路を効率的に、従来のシス
テムクロックを流用した場合には、新たに設けるシリア
ルデータバス１本と１本から数本程度のステータス信号
線を追加するだけによりＣＰＵのデータ処理状況に左右
されずにＤＭＡＣによるシリアルデータ転送が可能とな
る。

【００１０】この発明の応用例としてシリアルデータも
扱えるＤＭＡＣを半導体装置に内蔵するのではなく、Ｃ
ＰＵ周辺のそれぞれの機能回路に、この発明によるＤＭ
ＡＣのシリアルバス通信できる回路を組み込むことでＤ
ＭＡＣも介さず、ＣＰＵ周辺機能モジュール間だけでシ
リアルバス通信できる回路を組み込むことで半導体装置
内部でシリアルデータ転送によるデータ転送が可能とな
る。

【００１１】《従来回路の構成説明》ここで、従来回路
の説明を行う。図８は、従来のマイコンである一般的な
半導体回路のシステム構成を示す図である。まず、ワン
チップマイコンを構成する内部の一般的な構成要素につ
いて説明する。２はマイコン１の動作を主として管理
し、演算処理を行うためのセントラル・プロセッシング
・ユニット（以下、ＣＰＵと呼ぶ）である。３は上記マ
イコン１の内部システムクロックの制御を担う、主シス
テムクロック出力制御回路（以下、クロック回路、また
は、ＣＬＫと呼ぶ）である。この主システムクロック出
力制御回路３は、マイコン１の動作を制御すべく、シス
テムクロック線３０への出力クロックを制御するよう構
成される。４は割り込み要求要因を管理するための割り
込み制御回路（以下、ＩＣＵと呼ぶ）であり、マイコン
１の外部割り込み端子や後に述べる各種周辺回路からの
各種割り込み要求信号を入力とし、割り込み信号４１を
ＣＰＵ：２に割り込み処理を要求するよう配線され構成
される。

【００１２】また、ＣＰＵ：２以外のバス制御回路のひ
とつであるＤＭＡＣが内蔵された場合の一般的なマイコ
ンの構成について説明する。ＤＭＡＣ：６は、ＣＰＵ：
２と同様に内部バスであるパラレルデータ信号線束（Ａ
ｄｒｅｓｓ＿&＿Ｄｅｔａ＿&＿Ｃｏｎｔｒｏｌ＿Ｂｕｓ
ｌｉｎｅｓ：以下、内部データバス，内部バス，単にデ
ータバス等いくつかの呼び名で呼ぶが、同意語である）
５０を制御できる副のマイコン動作管理回路であり、Ｄ
ＭＡＣ：６とインターフェイスユニット（以下、ＢＩＵ
と呼ぶ）を通じて上記内部バス５０へのデータ使用優先
権を互いに判断することで、内部バス５０を共用で使用
できる。ＣＰＵ：２やＤＭＡＣ：６はＢＩＵ：５で内部
バス５０と接続され、データの転送元（ソース），転送
先（ディスティネーション）の指示をし、周辺機能回路
との間のデータの転送を可能にするよう構成している。

【００１３】次に、この発明の主となる問題個所であ
る、ワンチップマイコン５０内部のデータの転送を担う
パラレルデータ信号線束（以下、データバスと呼ぶ）の
構成について詳細に説明する。データバス５０はアドレ
ス信号線束とデータ信号線束、さらにデータ入出力制御
線をまとめた信号線束で構成される。しかし、多数の信
号配線で構成されるため、信号線の配置に非常に占有面
積が広くなる問題点がある。そのため、通常、一般的な
マイコンには、データバス５０は１系統しか用意されて
いない。この従来回路の説明でも１系統のデータバスで
構成される一般的なマイコンについて説明をする。マイ
コン１には、上記主要なバス制御回路の他、データを記
憶するリードライト可能な揮発メモリであるＲＡＭ：７
と、主にプログラムとしての命令やデータを記憶する不
揮発メモリＲＯＭ：８と、タイマ回路（以下、タイマと
呼ぶ）９を内蔵する。その他周辺回路としてアナログデ
ジタルコンバータ（以下、ＡＤと呼ぶ），デジタルアナ
ログコンバータ（以下、ＤＡと呼ぶ），パルスウイズス
モジュレータ（以下、ＰＷＭと呼ぶ）等の種々の周辺回
路（以下、その他ペリフェラルと呼ぶ）が内蔵されてい
る場合もある。しかし、それら全ての周辺機能回路は、
内部バス５０でＢＩＵ：５と接続されている点ではＲＡ
Ｍ：７やＲＯＭ：８と同じ構成であるため、この説明で
はあえて説明を省略し、上記機能回路７，８，９の内部
バス５０を使用する主要な周辺回路のほか、周辺回路の
代表としてマイコン１の外部と情報としてのデータをや
りとりするためのシリアル入出力ポート１０をなすＩ／
Ｏ（以下、シリアルＩ／ＯＳＩＯと呼ぶ）がある。ＣＰ
Ｕ：２とＤＭＡＣ：６やマイコン１に内蔵される全機能
回路は、共通のシステムクロックを出力するためにクロ
ック回路３から出力されるシステムクロック線（Ｓｙｓ
ｔｅｍ＿Ｃｌｏｃｋ＿Ｌｉｎｅ：以下、クロックやＣＬ
ＯＣＫと呼ぶ）３０をそれぞれの機能回路に内蔵される
クロック入力回路で受けるよう全てに接続される。

【００１４】最後に、上記説明したマイコンの内部バス
制御を担うＣＰＵ，ＤＭＡＣの機能回路以外で、一般的
なマイコンに内蔵される代表的な機能回路の構成を説明
する。マイコン１には、上記機能回路５，６，７，８，
９の主要なバス制御回路の他、データを記憶するメモリ
（ＲＡＭ，ＲＯＭの両者を代表する名称とする）、さら
にマイコン１の外部と情報としてのデータをやりとりす
るための入出力ポートを制御するＩ／Ｏ（以降、パラレ
ルＩ／Ｏ，シリアルＩ／Ｏの両者を代表する名称とす
る）、その他周辺回路（アナログデジタルコンバータ，
デジタルアナログコンバータ，パルスウイズスモジュレ
ータ等の種々の周辺回路の総称とする）が内蔵されてお
り、それら全ての周辺機能回路は、内部バス５０と呼ば
れるアドレス信号線束，データ信号線束，データ入出力
制御線で、バス制御回路であるＣＰＵ：２やＤＭＡＣ：
７と接続され、データの転送元（ソース），転送先（デ
ィスティネーション）の指示をし、周辺機能回路間での
データの転送を可能にするよう構成している。

【００１５】《従来回路の動作》次に、図８の従来のマ
イクロコンピュータの動作について説明する。まず、マ
イコン動作の例として、ＣＰＵが外部クロックの供給を
受けクロックに同期して機能しているときの動作につい
て説明する。マイコン１の端子である外部クロック入力
端子１０２と外部クロック出力端子１０３との間に挿入
されるマイコン１の外部の発振振動子が、マイコン１に
内蔵されるクロック出力の発振回路およびクロック波形
成形回路に内蔵される発振回路とともに、自励発振を起
しその出力を波形成形回路で波形成形され、システムク
ロック線３０へ内部システムクロックのおおもとの波形
出力としてマイコン１内部に伝えられる。

【００１６】このようにマイコン１は、システムとして
動作するための基準クロックの供給をマイコン１の外部
より受け、そのクロックを動作源としてデータ転送，演
算処理などのデータ処理動作をクロックに同期させて動
作を行う。

【００１７】次に、例えば、タイマによる割り込み動作
を実行してＲＡＭ内のデータをＩ／Ｏに出力する場合を
説明する。ＣＰＵ：２は、内部バス５０と呼ばれるアド
レス信号線束，データ信号線束，データ入出力制御線を
使いタイマ等周辺回路のひとつであるタイマ９に対し動
作モードの指示を受けるタイマ９の動作モードレジスタ
に対し書き込みを実行する。タイマはその後、システム
クロック線３０より周辺機能動作クロックとして受けた
クロックで動作し、任意の時間後、割り込み要求信号９
０をＩＣＵ：４に割り込み要求を与える。ＩＣＵ：４
は、割り込み実行要求信号４０をＣＰＵ：２に対し出力
し割り込み処理を要求する。割り込み要求を受けたＣＰ
Ｕ：２は、割り込み処理動作を実行し、例えばメモリ７
からデータをパラレルＩ／Ｏ：１１に転送し、最後にマ
イコン１外部の入出力ポート１１１にデータを出力する
などの動作を行う。

【００１８】

【発明が解決しようとする課題】従来の一般的なマイコ
ンでは、内部データバスはパラレルデータバス一系統で
あり、同時にＣＰＵとＤＭＡＣのデータ処理が必要とな
った場合には、ＣＰＵとＤＭＡＣのどちらかがデータ処
理を待たされることになるため、マイコンの総合的なデ
ータ処理能力の低下を招いてしまい、マイコンが本来持
つデータ処理能力およびＤＭＡＣのようなデータ処理資
源を条件によっては十分に活用できていなかった。この
発明によるパラレルデータのみならず、シリアルデータ
も扱えるＤＭＡＣによると、たとえＣＰＵがデータ処理
中であった場合も、ＤＭＡＣ等のＣＰＵ周辺データ処理
機能回路を効率的に、従来のシステムクロックを流用し
た場合には、新たに設けるシリアルデータバス１本と１
本から数本程度のステータス信号線を追加するだけによ
りＣＰＵのデータ処理状況に左右されずにＤＭＡＣによ
るシリアルデータ転送が可能となる。

【００１９】この発明の応用例として、シリアルデータ
も扱えるＤＭＡＣを半導体装置に内蔵するのではなく、
ＣＰＵ周辺のそれぞれの機能回路に、この発明のＤＭＡ
Ｃのシリアルバス通信できる回路を組み込むことでＤＭ
ＡＣをも介さず、ＣＰＵ周辺機能モジュール間だけでシ
リアルバス通信できる回路を組み込むことで半導体装置
内部でシリアルデータ転送によるデータ転送が可能とな
る。マイコンへの最小限の回路の搭載でマイコン内部資
源を有効に使用し、ＣＰＵによるデータ交換時も同時に
データ処理をすることでクロック周波数を上げずに、実
質的な高速処理を実現することを目的とする。

【００２０】この発明は、中央演算処理装置の動作状況
に関わらず、周辺回路相互間で所定の処理を適切に行え
る半導体装置を得ようとするものである。

【００２１】

【課題を解決するための手段】第１の発明に係る半導体
装置では、システムクロックに応じて動作する中央演算
処理装置と、前記システムクロックに応じて動作する複
数の周辺回路とを備え、システムクロック同期シリアル
バス通信回路を前記複数の周辺回路に内蔵し、前記周辺
回路相互間でシステムクロック同期シリアルバスを介し
て所定の処理を行わせるようにしたものである。

【００２２】第２の発明に係る半導体装置では、第１の
発明において、前記システムクロック同期シリアルバス
が、半導体装置外部へは出力されず、半導体装置内部で
配線されているようにしたものである。

【００２３】第３の発明に係る半導体装置では、第１ま
たは第２の発明において、前記システムクロック同期シ
リアルバスが、前記周辺回路の少なくとも一つと、前記
周辺回路を構成するダイレクトメモリアクセスコントロ
ーラとの間で結線されているようにしたものである。

【００２４】第４の発明に係る半導体装置では、第１ま
たは第２の発明において、システムクロック同期シリア
ルバスが、ダイレクトメモリアクセスコントローラと、
単一の周辺回路との間で直結されているようにしたもの
である。

【００２５】第５の発明に係る半導体装置では、第１ま
たは第２の発明において、システムクロック同期シリア
ルバスが、ダイレクトメモリアクセスコントローラと、
ＲＡＭとの間で直結されているようにしたものである。

【００２６】第６の発明に係る半導体装置では、第１ま
たは第２の発明において、システムクロック同期シリア
ルバスが、ダイレクトメモリアクセスコントローラと、
単一方向通信可能な単一の周辺回路との間で単一方向通
信可能に直結されているものである。

【００２７】第７の発明に係る半導体装置では、第１ま
たは第２の発明において、システムクロック同期シリア
ルバスが、ダイレクトメモリアクセスコントローラと、
ＲＯＭとの間で単一方向通信可能に直結されているもの
である。

【００２８】

【発明の実施の形態】以下、この発明であるシステムク
ロック同期シリアルバス通信回路組み込み機能回路をマ
イコンに内蔵する半導体装置例として半導体回路への機
能回路間シリアルバス通信回路配置構成図の実施の形態
を示すことにより説明する。

【００２９】実施の形態１．この発明による実施の形態
１を図１および図２について説明する。図１は、この発
明による実施の形態におけるシステムクロック同期シリ
アルバス通信回路組み込み機能回路の構成を示すブロッ
ク図である。各機能回路の機能回路間シリアル通信回路
にデータのシフトレジスタと各周辺機能にあらかじめ設
定されたアドレスを判別する一致回路とデータの制御方
向を指定するリードライトステータス信号判定回路が内
蔵されていて、機能回路間で相互の通信が可能な場合に
ついて説明する。図２は、上記の回路に内蔵される機能
回路間シリアルバス通信回路の構成および動作について
説明した図である。この実施の形態１において、ここで
説明する特有の構成以外の構成については、先に説明し
た従来のマイクロコンピュータと同様の構成を有し、同
様の動作を行うものである。図中、同一または相当部分
には同一の符号を付けている。

【００３０】《回路の構成説明》図１は、実施の形態１
における半導体回路のシステム構成を示す図である。ま
ず、ワンチップマイコンを構成する内部の一般的な構成
要素について説明する。２はマイコン１の動作を主とし
て管理し、演算処理を行うための、セントラル・プロセ
ッシング・ユニット（中央演算処理装置：以下、ＣＰＵ
と呼ぶ）である。３は上記マイコン１の内部システムク
ロックの制御を担う、主システムクロック出力制御回路
（以下、クロック回路、または、ＣＬＫと呼ぶ）であ
る。この主システムクロック出力制御回路３は、マイコ
ン１の動作を制御すべく、システムクロック線３０への
出力クロックを制御するよう構成される。４は割り込み
要求要因を管理するための割り込み制御回路（以下、Ｉ
ＣＵと呼ぶ）であり、マイコン１の外部割り込み端子や
後に述べる各種周辺回路からの各種割り込み要求信号を
入力とし、割り込み信号４１をＣＰＵ：２に割り込み処
理を要求するよう配線され構成される。

【００３１】また、ＣＰＵ：２以外のバス制御回路のひ
とつであるＤＭＡＣが内蔵された場合の一般的なマイコ
ンの構成について説明する。ＤＭＡＣ：６は、ＣＰＵ：
２と同様に内部バスであるパラレルデータ信号線束（Ａ
ｄｒｅｓｓ＿&＿Ｄｅｔａ＿&＿Ｃｏｎｔｒｏｌ＿Ｂｕｓ
ｌｉｎｅｓ：以下、内部データバス，内部バス，単にデ
ータバス等いくつかの呼び名で呼ぶが、同意語である）
５０を制御できる副のマイコン動作管理回路であり、Ｄ
ＭＡＣ：６とインターフェイスユニット（以下、ＢＩＵ
と呼ぶ）を通じて上記内部バス５０へのデータ使用優先
権を互いに判断することで、内部バス５０を共用で使用
できる。ＣＰＵ：２やＤＭＡＣ：６はＢＩＵ：５で内部
バス５０と接続され、データの転送元（ソース），転送
先（ディスティネーション）の指示をし、周辺機能回路
との間のデータの転送を可能にするよう構成している。

【００３２】次に、この発明の主となる問題個所であ
る、ワンチップマイコン５０内部のデータの転送を担う
パラレルデータ信号線束（以下、データバスと呼ぶ）の
構成について詳細に説明する。データバス５０はアドレ
ス信号線束とデータ信号線束、さらにデータ入出力制御
線をまとめた信号線束で構成される。しかし、多数の信
号配線で構成されるため、信号線の配置に非常に占有面
積が広くなる問題点がある。そのため、通常、一般的な
マイコンには、データバス５０は１系統しか用意されて
いない。この回路の説明でも１系統のデータバスで構成
される一般的なマイコンについて説明をする。マイコン
１には、上記主要なバス制御回路の他、データを記憶す
るリードライト可能な揮発メモリであるＲＡＭ：７と、
主にプログラムとしての命令やデータを記憶する不揮発
メモリＲＯＭ：８と、タイマ回路（以下、タイマと呼
ぶ）９を内蔵する。その他周辺回路としてアナログデジ
タルコンバータ（以下、ＡＤと呼ぶ），デジタルアナロ
グコンバータ（以下、ＤＡと呼ぶ），パルスウイズスモ
ジュレータ（以下、ＰＷＭと呼ぶ）等の種々の周辺回路
（以下、その他ペリフェラルと呼ぶ）が内蔵されている
場合もある。しかし、それら全ての周辺機能回路は、内
部バス５０でＢＩＵ：５と接続されている点ではＲＡ
Ｍ：７やＲＯＭ：８と同じ構成であるため、この説明で
はあえて説明を省略し、上記機能回路７，８，９の内部
バス５０を使用する主要な周辺回路のほか、周辺回路の
代表としてマイコン１の外部と情報としてのデータをや
りとりするためのシリアル入出力ポート１０をなすＩ／
Ｏ（以下、シリアルＩ／ＯＳＩＯと呼ぶ）がある。ＣＰ
Ｕ：２とＤＭＡＣ：６やマイコン１に内蔵される全機能
回路は、共通のシステムクロックを出力するためにクロ
ック回路３から出力されるシステムクロック線（Ｓｙｓ
ｔｅｍ＿Ｃｌｏｃｋ＿Ｌｉｎｅ：以下、クロックやＣＬ
ＯＣＫと呼ぶ）３０をそれぞれの機能回路に内蔵される
クロック入力回路で受けるよう全てに接続される。

【００３３】最後に、上記説明したマイコンの内部バス
制御を担うＣＰＵ，ＤＭＡＣの機能回路以外で、一般的
なマイコンに内蔵される代表的な機能回路の構成を説明
する。マイコン１には、上記機能回路５，６，７，８，
９の主要なバス制御回路の他、データを記憶するメモリ
（ＲＡＭ，ＲＯＭの両者を代表する名称とする）、さら
にマイコン１の外部と情報としてのデータをやりとりす
るための入出力ポートを制御するＩ／Ｏ（以降、パラレ
ルＩ／Ｏ，シリアルＩ／Ｏの両者を代表する名称とす
る）、その他周辺回路（アナログデジタルコンバータ，
デジタルアナログコンバータ，パルスウイズスモジュレ
ータ等の種々の周辺回路の総称とする）が内蔵されてお
り、それら全ての周辺機能回路は、内部バス５０と呼ば
れるアドレス信号線束，データ信号線束，データ入出力
制御線で、バス制御回路であるＣＰＵ：２やＤＭＡＣ：
７と接続され、データの転送元（ソース），転送先（デ
ィスティネーション）の指示をし、周辺機能回路間での
データの転送を可能にするよう構成している。２０は周
辺機能回路間用のシリアルバス線である。

【００３４】この回路は、従来のマイコン１に、機能回
路間用のシリアルバス線２０を配置し、このシリアルバ
ス線２０が各周辺機能に内蔵される個別の機能回路間シ
リアル通信回路に接続されるものである。個別の機能回
路間シリアル通信回路にはデータシフトレジスタの他
に、図２に示すような、あらかじめ設定されたアドレス
を判別するアドレス一致回路とデータの制御方向を指定
するリードライトステータス信号判別回路が内蔵されて
いる。各周辺機能の内蔵される個別の機能回路間シリア
ル通信回路は、各機能回路に同じく接続されるクロック
線３０の入力クロックをシリアル通信の同期信号となる
よう構成される。この機能回路間シリアル通信回路はＣ
ＰＵ：にだけは内蔵されておらず、同じくシリアルバス
線２０もＣＰＵ：２には接続されていない。その他の点
では従来回路と同じ構成である。

【００３５】《回路の動作》この発明に関わる機能回路
間シリアル通信回路は、ＣＰＵ：２以外のマイコンの周
辺機能回路にシステムクロック同期シリアルバス制御回
路を内蔵し、ＣＰＵ：２が内部バスを使いデータ交換制
御中においても、ＣＰＵ：２の制限を受けない専用の内
部シリアルバスを機能回路に設けるようシングルチップ
のマイコンに１本あるいは数本のシリアルバス制御線を
内蔵する。従来回路同様、ＢＩＵ：５を通じＣＰＵ：２
により制御されるデータバス５０が使用されている間に
おいても、シリアルバス線２０を使い、ＤＭＡＣ：６か
らＲＡＭ：７へデータを書き込んだり、パラレルポート
１１からＲＡＭ：７へデータを書き込んだり、データ取
り込みあるいはデータ送付先のアドレスを各機能回路に
あらかじめ指示することで制御を可能としている。

【００３６】この発明による実施の形態１によれば、シ
ステムクロックに応じて動作する中央演算処理装置（Ｃ
ＰＵ）２と、前記システムクロックに応じて動作するＤ
ＭＡＣ：６，ＩＣＵ：４，ＲＡＭ：７，ＲＯＭ：８，シ
リアルポート１０およびパラレルポート１１を含む複数
の周辺回路とを備え、システムクロック同期シリアルバ
ス通信回路を前記複数の周辺回路に内蔵し、前記周辺回
路相互間でシステムクロック同期シリアルバス２０を介
して所定の処理を行わせるようにしたので、中央演算処
理装置（ＣＰＵ）の動作状況に関わらず、周辺回路相互
間で所定の処理を適切に行える半導体装置を得ることが
できる。

【００３７】この発明による実施の形態１によれば、前
項の構成において、前記システムクロック同期シリアル
バスが、半導体装置外部へは出力されず、半導体装置内
部で配線されているようにしたので、中央演算処理装置
（ＣＰＵ）の動作状況に関わらず、半導体装置内部にお
ける周辺回路相互間で所定の処理を適切に行える半導体
装置を得ることができる。

【００３８】さらに、この発明による実施の形態１によ
れば、前記システムクロック同期シリアルバスが、ＩＣ
Ｕ：４，ＲＡＭ：７，ＲＯＭ：８，シリアルポート１０
およびパラレルポート１１を含む前記周辺回路の少なく
とも一つと、前記周辺回路を構成するダイレクトメモリ
アクセスコントローラ（ＤＭＡＣ）６との間で結線され
ているようにしたので、中央演算処理装置（ＣＰＵ）の
動作状況に関わらず、前記周辺回路の少なくとも一つと
ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）と
の相互間で、所定の処理を適切に行える半導体装置を得
ることができる。

【００３９】実施の形態２．この発明による実施の形態
２を図３ないし図５について説明する。図３と図４は、
この発明による実施の形態におけるシステムクロック同
期シリアルバス通信回路組み込み機能回路をマイコンに
内蔵する半導体装置において、機能回路間シリアルバス
通信回路を１組の機能回路間に配置構成した半導体装置
の一実施形態を示す図である。図３は、ＤＭＡＣとＲＡ
Ｍ間で機能回路間シリアルバス通信回路を構成したもの
であり、図４はＤＭＡＣとパラレルポートとの間で機能
回路間シリアルバス通信回路を構成したものである。図
４は、上記のそれぞれの回路に内蔵される機能回路間シ
リアルバス通信回路で特定機能回路間双方向通信可能な
回路の構成および動作について説明した図である。図
３，図４ともに、機能回路間シリアルバス通信回路を１
組の機能回路間に限定することで、図５に示すように、
特定回路間の通信であるためにアドレス検出機能が不要
になったことで機能回路間シリアルバス通信回路の回路
規模を削減した例である。この実施の形態２において、
ここで説明する特有の構成以外の構成については、先に
説明した実施の形態１におけるマイクロコンピュータと
同様の構成を有し、同様の動作を行うものである。図
中、同一または相当部分には同一の符号を付けている。

【００４０】《回路の構成説明》この発明のマイコン１
の機能回路間用のシリアルバス線２０を特定のＤＭＡ
Ｃ：６とＲＡＭ：７の間にのみ配置し、各周辺機能に内
蔵されていた個別の機能回路間シリアル通信回路を必要
なＤＭＡＣ：６とＲＡＭ：７にのみ配置し、機能回路間
用のシリアルバス線２０はそれぞれの機能回路間用シリ
アルバス通信回路に接続される。図５の個別の機能回路
間シリアル通信回路にはデータシフトレジスタの他に
は、図４に示されたような、あらかじめ設定されたアド
レスを判別するアドレス一致回路はなく、データの制御
方向を指定するリードライトステータス信号判別回路が
内蔵されている。その他の点では従来回路やこの発明に
よる実施の形態１と同じ構成である。

【００４１】《回路の動作》図３は、ＤＭＡＣ：６やＲ
ＡＭ：７に内蔵される機能回路間シリアルバス通信回路
を内蔵した場合であり、図４はＤＭＡＣ：６とパラレル
Ｉ／Ｏ：１１に内蔵される場合である。実施の形態１と
同様に、ＣＰＵ：２が内部バスを使いデータ交換制御中
においても、ＣＰＵ：２の制限を受けない専用の内部シ
リアルバス２０をＤＭＡＣ：６とＲＡＭ：７の機能回路
間あるいはＤＭＡＣ：６とパラレルＩ／Ｏ：１１間に専
用で設けるようシングルチップのマイコンに１本あるい
は数本のシリアルバス制御線を内蔵する。従来回路同
様、ＢＩＵ：５を通じＣＰＵ：２により制御されるデー
タバス５０が使用されている間においても、シリアルバ
ス線２０を使い、ＤＭＡＣ：６からＲＡＭ：７へデータ
を書き込んだり、パラレルポート１１からＲＡＭ：７へ
データを書き込んだり、データ取り込みあるいはデータ
送付先のアドレスを各機能回路にあらかじめ指示するこ
とで制御を可能としている。

【００４２】この発明による実施の形態２によれば、シ
ステムクロックに応じて動作する中央演算処理装置（Ｃ
ＰＵ）２と、前記システムクロックに応じて動作するＤ
ＭＡＣ：６，ＩＣＵ：４，ＲＡＭ：７，ＲＯＭ：８，シ
リアルポート１０およびパラレルポート１１を含む複数
の周辺回路とを備え、システムクロック同期シリアルバ
ス２０が、ダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ）６と、前記複数の周辺回路の内の単一の周辺回
路との間で直結されているようにしたので、中央演算処
理装置（ＣＰＵ）の動作状況に関わらず、システムクロ
ック同期シリアルバスにより直結されたダイレクトメモ
リアクセスコントローラ（ＤＭＡＣ）と特定の周辺回路
との相互間で所定の処理を適切に行える半導体装置を得
ることができる。

【００４３】また、この発明による実施の形態２によれ
ば、前項の構成において、システムクロック同期シリア
ルバス２０が、ダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）６と、ＲＡＭ：７との間で直結されている
ようにしたので、中央演算処理装置（ＣＰＵ）の動作状
況に関わらず、システムクロック同期シリアルバスによ
り直結されたダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）とＲＡＭとの相互間で所定の処理を適切に
行える半導体装置を得ることができる。

【００４４】実施の形態３．この発明による実施の形態
３を図６および図７について説明する。図６は、この発
明による実施の形態におけるシステムクロック同期シリ
アルバス通信回路組み込み機能回路をマイコンに内蔵す
る半導体装置において、機能回路間シリアルバス通信回
路を１組の機能回路間に配置構成した半導体装置の一実
施形態を示す図である。図６は、ＤＭＡＣとＲＡＭ間で
機能回路間シリアルバス通信回路を構成したものであ
る。図７は上記の回路に内蔵される機能回路間シリアル
バス通信回路で特定機能回路間単一方向通信可能な回路
の構成および動作について説明した図である。図６は、
実施の形態２と同様に、機能回路間シリアルバス通信回
路を１組の機能回路間に限定し、さらにデータ通信方向
を限定することで、図７に示すように、特定回路間の特
定方向通信であるため、実施の形態２と同様に、アドレ
ス検出機能が不要になったことに加えて、リードライト
ステータスの判別が不要となり、機能回路間シリアルバ
ス通信回路の回路規模を大幅に削減した例である。この
実施の形態３において、ここで説明する特有の構成以外
の構成については、先に説明した実施の形態１および実
施の形態２におけるマイクロコンピュータと同様の構成
を有し、同様の動作を行うものである。図中、同一また
は相当部分には、同一の符号を付けている。

【００４５】《回路の構成説明》この発明のマイコン１
の機能回路間用のシリアルバス線２０を特定のＤＭＡ
Ｃ：６とＲＡＭ：８の間にのみ配置し、各周辺機能に内
蔵されていた個別の機能回路間シリアル通信回路を必要
なＤＭＡＣ：６とＲＡＭ：８にのみ配置し、機能回路間
用のシリアルバス線２０はそれぞれの機能回路間用シリ
アルバス通信回路に接続される。図５の個別の機能回路
間シリアル通信回路にはデータシフトレジスタの他に
は、図４に示されたような、あらかじめ設定されたアド
レスを判別するアドレス一致回路とデータの制御方向を
指定するリードライトステータス信号判別回路もなく、
スタート判別とストップ判別の回路だけがデータシフト
レジスタに内蔵されている。個別の機能回路間用シリア
ルバス通信回路は、クロック線３０の入力クロックをシ
リアル通信の同期信号となるよう構成されている。その
他の点では従来回路やこの発明による実施の形態１，２
と同じ構成である。

【００４６】《回路の動作》図６は、ＤＭＡＣ：６やＲ
ＡＭ：８に内蔵されるこの発明に係る機能回路間シリア
ルバス通信回路を内蔵した場合である。実施の形態１や
実施の形態２と同様に、ＣＰＵ：２が内部バスを使いデ
ータ交換制御中においても、ＣＰＵ：２の制限を受けな
い専用の内部シリアルバス２０をＤＭＡＣ：６とＲＡ
Ｍ：８の機能回路間に専用で設けるようシングルチップ
のマイコンに１本あるいは数本のシリアルバス制御線を
内蔵する。従来回路同様、ＢＩＵ：５を通じＣＰＵ：２
により制御されるデータバス５０が使用されている間に
おいても、シリアルバス線２０を使い、ＲＡＭ：８から
ＤＭＡＣ：６へデータを取り込むよう、あらかじめデー
タ取り込みあるいはデータ送付先のアドレスを各機能回
路に指示することで制御を可能としている。

【００４７】この発明による実施の形態３によれば、シ
ステムクロックに応じて動作する中央演算処理装置（Ｃ
ＰＵ）２と、前記システムクロックに応じて動作するＲ
ＯＭ：８を含む複数の周辺回路とを備え、システムクロ
ック同期シリアルバス２０が、ダイレクトメモリアクセ
スコントローラと、単一方向通信可能なＲＯＭ：８など
の単一の周辺回路との間で単一方向通信可能に直結され
ているようにしたので、中央演算処理装置（ＣＰＵ）の
動作状況に関わらず、システムクロック同期シリアルバ
スにより直結されたダイレクトメモリアクセスコントロ
ーラ（ＤＭＡＣ）と単一方向通信可能な周辺回路との相
互間で所定の処理を適切に行えるとともに、回路規模を
大幅に削減できる半導体装置を得ることができる。

【００４８】また、この発明による実施の形態３によれ
ば、前項の構成において、システムクロック同期シリア
ルバス２０が、ダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）と、ＲＯＭ：８との間で単一方向通信可能
に直結されているようにしたので、中央演算処理装置
（ＣＰＵ）の動作状況に関わらず、システムクロック同
期シリアルバスにより直結されたダイレクトメモリアク
セスコントローラ（ＤＭＡＣ）と単一方向通信可能なＲ
ＯＭとの相互間で所定の処理を適切に行えるとともに、
回路規模を大幅に削減できる半導体装置を得ることがで
きる。

【００４９】以上詳述したように、この発明による実施
の形態では、ＣＰＵの動作状況に関わらず機能回路間で
単一方向のデータ交換が出来、さらに、パラレルデータ
のみならず、シリアルデータも扱えるＤＭＡＣを内蔵す
ることで、たとえＣＰＵがデータ処理中であった場合
も、ＤＭＡＣ等のＣＰＵ周辺データ処理機能回路を効率
的に、従来のシステムクロックを流用した場合には、新
たに設けるシリアルデータバス１本から数本程度のステ
ータス信号線を追加するだけにより、ＣＰＵのデータ処
理状況に左右されずにＤＭＡＣによる双方向のシリアル
データ転送が可能となる。

【００５０】この発明の応用例としてシリアルデータも
扱えるＤＭＡＣを半導体装置に内蔵するのではなく、Ｃ
ＰＵ周辺のそれぞれの機能回路に、この発明のＤＭＡＣ
のシリアルバス通信できる回路を組み込むことでＤＭＡ
Ｃをも介さず、ＣＰＵ周辺機能モジュール間だけでシリ
アルバス通信できる回路を組み込むことで半導体装置内
部でシリアルデータ転送によるデータ転送が可能ともな
る。

【００５１】

【発明の効果】第１の発明によれば、システムクロック
に応じて動作する中央演算処理装置と、前記システムク
ロックに応じて動作する複数の周辺回路とを備え、シス
テムクロック同期シリアルバス通信回路を前記複数の周
辺回路に内蔵し、前記周辺回路相互間でシステムクロッ
ク同期シリアルバスを介して所定の処理を行わせるよう
にしたので、中央演算処理装置（ＣＰＵ）の動作状況に
関わらず、周辺回路相互間で所定の処理を適切に行える
半導体装置を得ることができる。

【００５２】第２の発明によれば、第１の発明におい
て、前記システムクロック同期シリアルバスが、半導体
装置外部へは出力されず、半導体装置内部で配線されて
いるようにしたので、中央演算処理装置（ＣＰＵ）の動
作状況に関わらず、周辺回路相互間で所定の処理を適切
に行える半導体装置を得ることができる。

【００５３】第３の発明によれば、第１または第２の発
明において、前記システムクロック同期シリアルバス
が、前記周辺回路の少なくとも一つと、前記周辺回路を
構成するダイレクトメモリアクセスコントローラとの間
で結線されているようにしたので、中央演算処理装置
（ＣＰＵ）の動作状況に関わらず、周辺回路相互間で所
定の処理を適切に行える半導体装置を得ることができ
る。

【００５４】第４の発明によれば、第１または第２の発
明において、システムクロック同期シリアルバスが、ダ
イレクトメモリアクセスコントローラと、単一の周辺回
路との間で直結されているようにしたので、中央演算処
理装置（ＣＰＵ）の動作状況に関わらず、周辺回路相互
間で所定の処理を適切に行える半導体装置を得ることが
できる。

【００５５】第５の発明によれば、第１または第２の発
明において、システムクロック同期シリアルバスが、ダ
イレクトメモリアクセスコントローラと、ＲＡＭとの間
で直結されているようにしたので、中央演算処理装置
（ＣＰＵ）の動作状況に関わらず、周辺回路相互間で所
定の処理を適切に行える半導体装置を得ることができ
る。

【００５６】第６の発明によれば、第１または第２の発
明において、システムクロック同期シリアルバスが、ダ
イレクトメモリアクセスコントローラと、単一方向通信
可能な単一の周辺回路との間で単一方向通信可能に直結
されているようにしたので、中央演算処理装置（ＣＰ
Ｕ）の動作状況に関わらず、システムクロック同期シリ
アルバスにより直結されたダイレクトメモリアクセスコ
ントローラ（ＤＭＡＣ）と単一方向通信可能な周辺回路
との相互間で所定の処理を適切に行えるとともに、回路
規模を大幅に削減できる半導体装置を得ることができ
る。

【００５７】第７の発明によれば、第１または第２の発
明において、システムクロック同期シリアルバスが、ダ
イレクトメモリアクセスコントローラと、ＲＯＭとの間
で単一方向通信可能に直結されているようにしたので、
中央演算処理装置（ＣＰＵ）の動作状況に関わらず、シ
ステムクロック同期シリアルバスにより直結されたダイ
レクトメモリアクセスコントローラ（ＤＭＡＣ）と単一
方向通信可能な周辺回路との相互間で所定の処理を適切
に行えるとともに、回路規模を大幅に削減できる半導体
装置を得ることができる。

【図面の簡単な説明】

【図１】 この発明による実施の形態１における半導体
装置への機能回路間シリアルバス通信回路配置構成を示
すブロック図である。

【図２】 この発明による実施の形態１における機能回
路間シリアルバス通信回路の構成と動作を示すブロック
図である。

【図３】 この発明による実施の形態２における半導体
装置への特定の機能回路間通信の双方向シリアルバス通
信回路配置構成の一例を示すブロック図である。

【図４】 この発明による実施の形態２における半導体
装置への特定の機能回路間通信の双方向シリアルバス通
信回路配置構成の他の例を示すブロック図である。

【図５】 この発明による実施の形態２における機能回
路間シリアルバス通信回路の特定の機能回路間通信の双
方向シリアルバス通信回路構成と動作を示すブロック図
である。

【図６】 この発明による実施の形態３における半導体
装置への特定の機能回路間通信の単一方向シリアルバス
通信回路配置構成の他の例を示すブロック図である。

【図７】 この発明による実施の形態３における機能回
路間シリアルバス通信回路の特定の機能回路間通信の単
一方向シリアルバス通信回路構成と動作を示すブロック
図である。

【図８】 従来技術における半導体回路の代表としての
マイクロコンピュータの構成を示すブロック図である。

【符号の説明】

１ マイクロコンピュータ（マイコン）：半導体装置の
一例として、２ 中央演算処理装置（ＣＰＵ）、３ ク
ロック発生回路（ＣＬＯＣＫ）、４ 割り込み制御回路
（ＩＣＵ）、５ バスインターフェイスユニット（ＢＩ
Ｕ）、６ ダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ）、７ ランダムアクセスメモリ（ＲＡＭ）、８
リードオンリーメモリ（ＲＯＭ）、９ タイマ（ＴＩ
ＭＥＲ）、１０ シリアルポート（Ｓ−Ｉ／Ｏ）、１１
パラレルポート（Ｐ−Ｉ／Ｏ）、１２ 割り込み信号
（ＩＮＴ）、２０ 機能回路間シリアル通信線（シリア
ルバス）、３０ クロック線（ＣＬＫ）、５０ データ
バス（ＤＢ）、１００ シリアルポート端子、１０１
パラレルポート端子、１０２ 外部クロック入力端子、
１０３ 外部クロック出力端子。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 システムクロックに応じて動作する中央
   演算処理装置と、前記システムクロックに応じて動作す
   る複数の周辺回路とを備え、システムクロック同期シリ
   アルバス通信回路を前記複数の周辺回路に内蔵し、前記
   周辺回路相互間でシステムクロック同期シリアルバスを
   介して所定の処理を行わせるようにしたことを特徴とす
   る半導体装置。
2. 【請求項２】 前記システムクロック同期シリアルバス
   が、半導体装置外部へは出力されず、半導体装置内部で
   配線されていることを特徴とする請求項１に記載の半導
   体装置。
3. 【請求項３】 前記システムクロック同期シリアルバス
   が、前記周辺回路の少なくとも一つと、前記周辺回路を
   構成するダイレクトメモリアクセスコントローラとの間
   で結線されていることを特徴とする請求項１または請求
   項２に記載の半導体装置。
4. 【請求項４】 システムクロック同期シリアルバスが、
   ダイレクトメモリアクセスコントローラと、単一の周辺
   回路との間で直結されていることを特徴とする請求項１
   または請求項２に記載の半導体装置。
5. 【請求項５】 システムクロック同期シリアルバスが、
   ダイレクトメモリアクセスコントローラと、ＲＡＭとの
   間で直結されていることを特徴とする請求項１または請
   求項２に記載の半導体装置。
6. 【請求項６】 システムクロック同期シリアルバスが、
   ダイレクトメモリアクセスコントローラと、単一方向通
   信可能な単一の周辺回路との間で単一方向通信可能に直
   結されていることを特徴とする請求項１または請求項２
   に記載の半導体装置。
7. 【請求項７】 システムクロック同期シリアルバスが、
   ダイレクトメモリアクセスコントローラと、ＲＯＭとの
   間で単一方向通信可能に直結されていることを特徴とす
   る請求項１または請求項２に記載の半導体装置。