JP3311125B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法について、
図２を用いて説明する。この方法は、ソース・ドレイン
領域にシリサイド膜を自己整合的に形成するものであ
る。
図２を用いて説明する。この方法は、ソース・ドレイン
領域にシリサイド膜を自己整合的に形成するものであ
る。
【０００３】図２（ａ）に示されたように、ｐ型半導体
基板の表面において、素子分離領域にフィールド酸化膜
２０２が形成され、素子領域にゲート酸化膜２０３が形
成される。ゲート酸化膜２０３上に多結晶シリコンが堆
積され、パターニングが行われてゲート電極２０４が形
成される。
基板の表面において、素子分離領域にフィールド酸化膜
２０２が形成され、素子領域にゲート酸化膜２０３が形
成される。ゲート酸化膜２０３上に多結晶シリコンが堆
積され、パターニングが行われてゲート電極２０４が形
成される。
【０００４】表面全体にシリコン酸化膜又はシリコン窒
化膜が堆積され、反応性イオンエッチングが行われて、
図２（ｂ）のようにゲート電極２０４の側面に側壁２０
５が形成される。
化膜が堆積され、反応性イオンエッチングが行われて、
図２（ｂ）のようにゲート電極２０４の側面に側壁２０
５が形成される。
【０００５】図２（ｃ）のように、チタン（Ｔi ）等の
高融点金属がスパッタリングされて金属膜２１０が形成
される。
高融点金属がスパッタリングされて金属膜２１０が形成
される。
【０００６】この後、熱処理が行われて半導体基板２０
１の表面と接触している金属膜２１０がシリサイド化さ
れ、図２（ｄ）のように、ソース・ドレイン領域に自己
整合的にシリサイド膜２０６が形成される。シリサイド
化されなかった金属膜２１０は、硫酸（Ｈ2 ＳＯ4 ）等
により除去される。
１の表面と接触している金属膜２１０がシリサイド化さ
れ、図２（ｄ）のように、ソース・ドレイン領域に自己
整合的にシリサイド膜２０６が形成される。シリサイド
化されなかった金属膜２１０は、硫酸（Ｈ2 ＳＯ4 ）等
により除去される。
【０００７】図２（ｅ）のように層間絶縁膜２０７が形
成され、コンタクトホール２０９が開孔された後、アル
ミニウム（Ａｌ）等の金属が堆積されてパターニングが
行われ、配線層２０８が形成される。
成され、コンタクトホール２０９が開孔された後、アル
ミニウム（Ａｌ）等の金属が堆積されてパターニングが
行われ、配線層２０８が形成される。
【０００８】しかし、このような従来の製造方法には次
のような問題があった。
のような問題があった。
【０００９】コンタクトホール２０９を開孔する時マス
ク合わせずれを考慮し、図２（ｅ）に示されたように素
子形成領域に寸法Ｘ及びＹの余裕をもたせる必要があ
る。この結果、面積が増加し高集積化が妨げられてい
た。
ク合わせずれを考慮し、図２（ｅ）に示されたように素
子形成領域に寸法Ｘ及びＹの余裕をもたせる必要があ
る。この結果、面積が増加し高集積化が妨げられてい
た。
【００１０】また、従来はソース・ドレイン領域に自己
整合的にシリサイド膜を形成するためには、上述のよう
にゲート電極２０４の側面に側壁２０５を持つＬＤＤ構
造にしなければならなかった。
整合的にシリサイド膜を形成するためには、上述のよう
にゲート電極２０４の側面に側壁２０５を持つＬＤＤ構
造にしなければならなかった。
【００１１】次に、従来の他の製造方法について図３を
参照して説明する。この方法はソース・ドレイン領域に
配線層を直接接続するもので、ダイレクトコンタクトと
称されている。上述した方法と同様な工程を経て、図３
（ａ）のようにｐ型半導体基板３０１上にフィールド酸
化膜３０２とゲート酸化膜３０３が形成される。この
後、多結晶シリコン膜３０４が堆積される。
参照して説明する。この方法はソース・ドレイン領域に
配線層を直接接続するもので、ダイレクトコンタクトと
称されている。上述した方法と同様な工程を経て、図３
（ａ）のようにｐ型半導体基板３０１上にフィールド酸
化膜３０２とゲート酸化膜３０３が形成される。この
後、多結晶シリコン膜３０４が堆積される。
【００１２】図３（ｂ）のように、レジストが塗布され
コンタクトホール３０９の部分が除去されたレジスト膜
３０５が形成され、このレジスト膜３０５をマスクとし
てエッチングが行われて、コンタクトホール３０９部の
多結晶シリコン膜３０４が除去される。この後、フッ化
アンモニウム（ＮＨ4 Ｆ）によりコンタクトホール３０
９部に露出したゲート酸化膜３０３が除去される。これ
により、コンタクトホール３０９が開孔される。
コンタクトホール３０９の部分が除去されたレジスト膜
３０５が形成され、このレジスト膜３０５をマスクとし
てエッチングが行われて、コンタクトホール３０９部の
多結晶シリコン膜３０４が除去される。この後、フッ化
アンモニウム（ＮＨ4 Ｆ）によりコンタクトホール３０
９部に露出したゲート酸化膜３０３が除去される。これ
により、コンタクトホール３０９が開孔される。
【００１３】レジスト膜３０５が除去された後、図３
（ｃ）のように多結晶シリコン膜３１０が全体に堆積さ
れる。多結晶シリコン膜３０４及び３１０にリンが拡散
される。多結晶シリコン膜３１０に拡散されたリンが、
コンタクトホール３０９の下部に拡散されて、ソース・
ドレイン領域に相当するｎ+ 型拡散層３０６が形成され
る。このｎ+ 型拡散層３０６は、リンイオン（Ｐ+ ）の
注入により形成される場合もある。
（ｃ）のように多結晶シリコン膜３１０が全体に堆積さ
れる。多結晶シリコン膜３０４及び３１０にリンが拡散
される。多結晶シリコン膜３１０に拡散されたリンが、
コンタクトホール３０９の下部に拡散されて、ソース・
ドレイン領域に相当するｎ+ 型拡散層３０６が形成され
る。このｎ+ 型拡散層３０６は、リンイオン（Ｐ+ ）の
注入により形成される場合もある。
【００１４】図３（ｄ）のように、レジスト膜３１１を
マスクとして多結晶シリコン膜３０４及び３１０にエッ
チングが行われる。これにより、隣接したトランジスタ
のゲート電極３１２と自己のトランジスタのｎ+ 型拡散
層３０６とが直接接続された構造となる。
マスクとして多結晶シリコン膜３０４及び３１０にエッ
チングが行われる。これにより、隣接したトランジスタ
のゲート電極３１２と自己のトランジスタのｎ+ 型拡散
層３０６とが直接接続された構造となる。
【００１５】しかし、この従来の製造方法には次のよう
な問題があった。
な問題があった。
【００１６】ゲート酸化膜３０３を除去する時のマスク
と、ゲート電極３１２，３１３を形成する時のマスクと
の間には、合わせずれが存在する。さらに、自己のトラ
ンジスタのゲート電極３１３と、自己のトランジスタの
ｎ+ 型拡散層３０６とは分離した構造にしなければなら
ない。
と、ゲート電極３１２，３１３を形成する時のマスクと
の間には、合わせずれが存在する。さらに、自己のトラ
ンジスタのゲート電極３１３と、自己のトランジスタの
ｎ+ 型拡散層３０６とは分離した構造にしなければなら
ない。
【００１７】そこで、図３（ｄ）に示されるように、ゲ
ート電極３１２，３１３を形成する時のレジスト膜３１
１には，ゲート酸化膜３０３が存在せず半導体基板３０
１の表面が露出した部分が存在する。この結果、ゲート
電極形成時のエッチングにより、ｎ+ 型拡散層３０６の
一部が削られることになる。これにより、ソース・ドレ
イン領域の抵抗値が増加する。
ート電極３１２，３１３を形成する時のレジスト膜３１
１には，ゲート酸化膜３０３が存在せず半導体基板３０
１の表面が露出した部分が存在する。この結果、ゲート
電極形成時のエッチングにより、ｎ+ 型拡散層３０６の
一部が削られることになる。これにより、ソース・ドレ
イン領域の抵抗値が増加する。
【００１８】さらに、削られた領域にリンイオン
（Ｐ+ ）が注入されてｎ+ 型拡散層３０７が形成される
が、削られた分だけ深さが深くなり、動作速度の低下と
いったトランジスタ特性の低下を招く。
（Ｐ+ ）が注入されてｎ+ 型拡散層３０７が形成される
が、削られた分だけ深さが深くなり、動作速度の低下と
いったトランジスタ特性の低下を招く。
【００１９】
【発明が解決しようとする課題】上述したように、図２
に示された従来の製造方法には、トランジスタの寸法が
大きく、またＬＤＤ構造のトランジスタ以外には適用す
ることができないという問題があった。
に示された従来の製造方法には、トランジスタの寸法が
大きく、またＬＤＤ構造のトランジスタ以外には適用す
ることができないという問題があった。
【００２０】さらに、図３に示された従来の製造方法に
は、ソース・ドレイン領域の抵抗値が増加し、またソー
ス・ドレイン領域が深く形成されトランジスタ特性が低
下するという問題があった。
は、ソース・ドレイン領域の抵抗値が増加し、またソー
ス・ドレイン領域が深く形成されトランジスタ特性が低
下するという問題があった。
【００２１】本発明は上記事情に鑑みてなされたもの
で、マスク合わせの余裕が大きく、ソース・ドレイン領
域が低抵抗で、トランジスタ特性の低下を防止し、さら
にＬＤＤ構造以外のトランジスタにも適用が可能な半導
体装置の製造方法を提供することを目的とする。
で、マスク合わせの余裕が大きく、ソース・ドレイン領
域が低抵抗で、トランジスタ特性の低下を防止し、さら
にＬＤＤ構造以外のトランジスタにも適用が可能な半導
体装置の製造方法を提供することを目的とする。
【００２２】本発明の半導体装置の製造方法は、一導電
型半導体基板の表面に素子分離を行って素子領域及び素
子分離領域を形成する工程と、前記素子領域上にゲート
酸化膜を形成する工程と、前記ゲート酸化膜上及び前記
素子分離領域上にゲート電極を形成する工程と、窒化性
雰囲気中で前記ゲート電極の表面に窒化膜を形成する工
程と、前記ゲート酸化膜のうち前記ゲート電極で覆われ
ていない部分を除去し、この部分の前記半導体基板の表
面を露出する工程と、表面全体に高融点金属膜を形成す
る工程と、前記高融点金属膜に熱処理を行い、この高融
点金属膜のうち前記半導体基板の表面と接触している部
分をシリサイド化させてシリサイド膜を形成する工程
と、前記高融点金属膜のうち、シリサイド化されなかっ
た部分を除去する工程と、表面全体に導電性材料を堆積
してパターニングを行い、前記素子分離領域上の前記ゲ
ート電極上を前記窒化膜が介在した状態で跨いで異なる
前記素子領域におけるそれぞれの前記半導体基板の表面
の間を前記半導体基板の表面に形成された前記シリサイ
ド膜が介在した状態で接続するパターンを含む第１の配
線層を形成する工程と、層間絶縁膜を形成し、前記シリ
サイド膜上にコンタクトホールを開孔する工程と、表面
全体に導電性材料を堆積してパターニングを行い、前記
コンタクトホールにおいて前記第１の配線層の表面及び
前記シリサイド膜の表面と接触する第２の配線層を形成
する工程とを備えたことを特徴とする。
型半導体基板の表面に素子分離を行って素子領域及び素
子分離領域を形成する工程と、前記素子領域上にゲート
酸化膜を形成する工程と、前記ゲート酸化膜上及び前記
素子分離領域上にゲート電極を形成する工程と、窒化性
雰囲気中で前記ゲート電極の表面に窒化膜を形成する工
程と、前記ゲート酸化膜のうち前記ゲート電極で覆われ
ていない部分を除去し、この部分の前記半導体基板の表
面を露出する工程と、表面全体に高融点金属膜を形成す
る工程と、前記高融点金属膜に熱処理を行い、この高融
点金属膜のうち前記半導体基板の表面と接触している部
分をシリサイド化させてシリサイド膜を形成する工程
と、前記高融点金属膜のうち、シリサイド化されなかっ
た部分を除去する工程と、表面全体に導電性材料を堆積
してパターニングを行い、前記素子分離領域上の前記ゲ
ート電極上を前記窒化膜が介在した状態で跨いで異なる
前記素子領域におけるそれぞれの前記半導体基板の表面
の間を前記半導体基板の表面に形成された前記シリサイ
ド膜が介在した状態で接続するパターンを含む第１の配
線層を形成する工程と、層間絶縁膜を形成し、前記シリ
サイド膜上にコンタクトホールを開孔する工程と、表面
全体に導電性材料を堆積してパターニングを行い、前記
コンタクトホールにおいて前記第１の配線層の表面及び
前記シリサイド膜の表面と接触する第２の配線層を形成
する工程とを備えたことを特徴とする。
【００２３】
【作用】ゲート電極の側面に側壁を持たない構造のトラ
ンジスタに対しても、ソース・ドレイン領域にシリサイ
ド膜を自己整合的に形成することができる。逆導電型拡
散層と第２の配線層とのコンタクトをとる場合、第１の
配線層が間に介在していることによりマスク合わせずれ
に対する余裕が大きく、トランジスタの面積の縮小に寄
与する。ゲート電極と第２の配線層とを異なる層で形成
するため、配線の自由度が高い。半導体基板の表面がエ
ッチングにより削られる虞れがなく、この部分の抵抗値
が増加せず、トランジスタ特性の低下が防止される。
ンジスタに対しても、ソース・ドレイン領域にシリサイ
ド膜を自己整合的に形成することができる。逆導電型拡
散層と第２の配線層とのコンタクトをとる場合、第１の
配線層が間に介在していることによりマスク合わせずれ
に対する余裕が大きく、トランジスタの面積の縮小に寄
与する。ゲート電極と第２の配線層とを異なる層で形成
するため、配線の自由度が高い。半導体基板の表面がエ
ッチングにより削られる虞れがなく、この部分の抵抗値
が増加せず、トランジスタ特性の低下が防止される。
【００２４】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に、本実施例による半導体装置の製
造方法を工程別に示す。
して説明する。図１に、本実施例による半導体装置の製
造方法を工程別に示す。
【００２５】図２を用いて説明した従来の方法と同様
に、先ず図１（ａ）に示されるようにｐ型半導体基板１
０１上にフィールド酸化膜１０２、ゲート酸化膜１０３
及び多結晶シリコンから成るゲート電極１０４が形成さ
れる。また、フィールド酸化膜１０２上にも同一又は他
のトランジスタのゲート電極１０５が存在する。
に、先ず図１（ａ）に示されるようにｐ型半導体基板１
０１上にフィールド酸化膜１０２、ゲート酸化膜１０３
及び多結晶シリコンから成るゲート電極１０４が形成さ
れる。また、フィールド酸化膜１０２上にも同一又は他
のトランジスタのゲート電極１０５が存在する。
【００２６】ゲート電極１０４が窒化されるように、窒
素（Ｎ2 ）又はアンモニア（ＮＨ3）雰囲気中で摂氏９
００度の温度で熱処理が行われる。これにより、図１
（ｂ）に示されるようにゲート電極１０４の表面及び側
面のみにシリコン窒化膜１０６が形成される。
素（Ｎ2 ）又はアンモニア（ＮＨ3）雰囲気中で摂氏９
００度の温度で熱処理が行われる。これにより、図１
（ｂ）に示されるようにゲート電極１０４の表面及び側
面のみにシリコン窒化膜１０６が形成される。
【００２７】図１（ｃ）のように、フッ化アンモニウム
（ＮＨ4 Ｆ）でエッチングが行われて、半導体基板１０
１の表面とシリコン窒化膜１０６とが溶解せずに、表面
が露出しているつまり、ゲート電極のない部分のゲート
酸化膜１０３のみが溶解し除去される。このエッチング
工程は、ソース・ドレイン領域上のゲート酸化膜１０３
が完全に除去されるまで行われる。また、この工程でフ
ィールド酸化膜１０２も若干除去されるが、予め厚く形
成しておくことで問題は生じない。
（ＮＨ4 Ｆ）でエッチングが行われて、半導体基板１０
１の表面とシリコン窒化膜１０６とが溶解せずに、表面
が露出しているつまり、ゲート電極のない部分のゲート
酸化膜１０３のみが溶解し除去される。このエッチング
工程は、ソース・ドレイン領域上のゲート酸化膜１０３
が完全に除去されるまで行われる。また、この工程でフ
ィールド酸化膜１０２も若干除去されるが、予め厚く形
成しておくことで問題は生じない。
【００２８】図１（ｄ）のように、全面にチタン（Ｔi
）が約５００オングストロームの膜厚にスパッタリン
グされてチタン膜１０７が形成される。
）が約５００オングストロームの膜厚にスパッタリン
グされてチタン膜１０７が形成される。
【００２９】真空又は不活性ガス雰囲気中で、摂氏６０
０度の温度で熱処理が行われる。これにより、半導体基
板１０１と直接接触しているチタン膜１０７はシリサイ
ド反応を起こし、図１（ｅ）のようにチタンシリサイド
（Ｔi Ｓi 2 ）膜１０８が形成される。
０度の温度で熱処理が行われる。これにより、半導体基
板１０１と直接接触しているチタン膜１０７はシリサイ
ド反応を起こし、図１（ｅ）のようにチタンシリサイド
（Ｔi Ｓi 2 ）膜１０８が形成される。
【００３０】硫酸（Ｈ2 ＳＯ4 ）等によりエッチングが
行われ、図１（ｆ）に示されるように、チタンシリサイ
ド膜１０８とフィールド酸化膜１０２は除去されずに、
未反応のチタン膜１０７のみが除去される。
行われ、図１（ｆ）に示されるように、チタンシリサイ
ド膜１０８とフィールド酸化膜１０２は除去されずに、
未反応のチタン膜１０７のみが除去される。
【００３１】多結晶シリコンが約１０００オングストロ
ームの厚さで堆積され、パターニングが行われて図１
（ｇ）のように多結晶シリコン膜１０９が形成される。
この多結晶シリコン膜１０９は、チタン（Ｔi ）やタン
グステン（Ｗ）等の高融点金属を用いて金属膜を替わり
に形成してもよい。この場合には、すでに形成してある
チタンシリサイド膜１０８及びシリコン酸化膜とのエッ
チングの選択比が十分あるものがのぞましい。多結晶シ
リコンで膜１０９を形成した場合には、通常のエッチン
グで十分な選択比が得られる。
ームの厚さで堆積され、パターニングが行われて図１
（ｇ）のように多結晶シリコン膜１０９が形成される。
この多結晶シリコン膜１０９は、チタン（Ｔi ）やタン
グステン（Ｗ）等の高融点金属を用いて金属膜を替わり
に形成してもよい。この場合には、すでに形成してある
チタンシリサイド膜１０８及びシリコン酸化膜とのエッ
チングの選択比が十分あるものがのぞましい。多結晶シ
リコンで膜１０９を形成した場合には、通常のエッチン
グで十分な選択比が得られる。
【００３２】図１（ｈ）のように、ＣＶＤ法により３０
００オングストロームの膜厚でシリコン酸化膜が堆積さ
れて層間絶縁膜１１１が形成される。多結晶シリコン膜
１０９及び／又はチタンシリサイド膜１０８と接続すべ
き箇所にコンタクトホール１１２が開孔される。アルミ
ニウム等の金属がスパッタリングにより堆積された後、
パターニングが行われて配線層１１３が形成される。
００オングストロームの膜厚でシリコン酸化膜が堆積さ
れて層間絶縁膜１１１が形成される。多結晶シリコン膜
１０９及び／又はチタンシリサイド膜１０８と接続すべ
き箇所にコンタクトホール１１２が開孔される。アルミ
ニウム等の金属がスパッタリングにより堆積された後、
パターニングが行われて配線層１１３が形成される。
【００３３】ここで、ソース・ドレイン領域に相当する
ｎ+ 型拡散層１１０を形成するためのイオン注入は、上
述した図１（ａ）〜（ｆ）のいずれの工程の後に行って
もよい。
ｎ+ 型拡散層１１０を形成するためのイオン注入は、上
述した図１（ａ）〜（ｆ）のいずれの工程の後に行って
もよい。
【００３４】但し、図１（ｃ）における工程と図１
（ｄ）における工程の間でイオン注入をする場合には、
以下の点を考慮する必要がある。即ち、図１（ｃ）の工
程の後にｎ+ 型拡散層１１０が形成されると、図１
（ｄ）に示される工程でチタン膜２０５が形成されシリ
サイド化が行われるときに、ｎ+ 型拡散層１１０中の不
純物がチタンシリサイド膜１０７に吸い出される。これ
により、ｎ+ 型拡散層１１０の不純物濃度が低下するお
それがある。
（ｄ）における工程の間でイオン注入をする場合には、
以下の点を考慮する必要がある。即ち、図１（ｃ）の工
程の後にｎ+ 型拡散層１１０が形成されると、図１
（ｄ）に示される工程でチタン膜２０５が形成されシリ
サイド化が行われるときに、ｎ+ 型拡散層１１０中の不
純物がチタンシリサイド膜１０７に吸い出される。これ
により、ｎ+ 型拡散層１１０の不純物濃度が低下するお
それがある。
【００３５】また、図１（ａ）に示された工程の直後に
イオン注入を行いｎ+ 型拡散層１１０を形成する場合に
は、図１（ｂ）の工程において窒化雰囲気中でｎ+ 型拡
散層１１０の表面が窒化される虞れがあることを考慮し
なければならない。この工程は不可能というわけではな
いが、本発明でソースドレインのイオン注入はゲート電
極形成直後が望ましい。
イオン注入を行いｎ+ 型拡散層１１０を形成する場合に
は、図１（ｂ）の工程において窒化雰囲気中でｎ+ 型拡
散層１１０の表面が窒化される虞れがあることを考慮し
なければならない。この工程は不可能というわけではな
いが、本発明でソースドレインのイオン注入はゲート電
極形成直後が望ましい。
【００３６】図２に示された従来の製造方法では、ドレ
イン・ソース領域とコンタクトをとるためのコンタクト
ホール２０９を形成する時に、マスク合わせずれに対す
る余裕が小さい。この結果、素子面積の増大を招いてい
た。これに対し、本実施例においてｎ+ 型拡散層１１０
と配線層１１３とのコンタクトをとる場合、間に多結晶
シリコン膜１０９が介在することにより、マスク合わせ
ずれに対する余裕が大きい。この多結晶シリコン膜１０
９は、フィールド酸化膜１０２上に存在してもよく、ｎ
+ 型拡散層１１０の大きさに影響を及ぼさない。このた
め、素子面積を縮小することができる。
イン・ソース領域とコンタクトをとるためのコンタクト
ホール２０９を形成する時に、マスク合わせずれに対す
る余裕が小さい。この結果、素子面積の増大を招いてい
た。これに対し、本実施例においてｎ+ 型拡散層１１０
と配線層１１３とのコンタクトをとる場合、間に多結晶
シリコン膜１０９が介在することにより、マスク合わせ
ずれに対する余裕が大きい。この多結晶シリコン膜１０
９は、フィールド酸化膜１０２上に存在してもよく、ｎ
+ 型拡散層１１０の大きさに影響を及ぼさない。このた
め、素子面積を縮小することができる。
【００３７】また、図２に示された従来の方法はＬＤＤ
構造を持つトランジスタにのみ適用することができる。
しかし、本実施例の製造方法はこのような制約はなく、
ＬＤＤ構造の側壁を持たないトランジスタに対しても、
ソース・ドレイン領域にシリサイド膜を自己整合的に形
成することが可能である。又、ＬＤＤ側壁が窒化シリコ
ンで形成されているならば本発明をＬＤＤ構造のトラン
ジスタに適用しても問題はない。
構造を持つトランジスタにのみ適用することができる。
しかし、本実施例の製造方法はこのような制約はなく、
ＬＤＤ構造の側壁を持たないトランジスタに対しても、
ソース・ドレイン領域にシリサイド膜を自己整合的に形
成することが可能である。又、ＬＤＤ側壁が窒化シリコ
ンで形成されているならば本発明をＬＤＤ構造のトラン
ジスタに適用しても問題はない。
【００３８】図３に示された従来の製造方法は、自己の
トランジスタのゲート電極３１３及とｎ+ 型拡散層３０
６とが同じ層で形成されている。このため、両者を分離
する必要上配線の自由度が低い。また、図３（ｄ）に示
されたようにｎ+ 型拡散層３０６の一部が削られ、ソー
ス・ドレイン領域の抵抗が高くなる。
トランジスタのゲート電極３１３及とｎ+ 型拡散層３０
６とが同じ層で形成されている。このため、両者を分離
する必要上配線の自由度が低い。また、図３（ｄ）に示
されたようにｎ+ 型拡散層３０６の一部が削られ、ソー
ス・ドレイン領域の抵抗が高くなる。
【００３９】これに対し、本実施例ではゲート電極１０
４と配線層１１３とは異なる層から成り分離した構造と
なっており、高い配線の自由度が得られる。また、ゲー
ト電極１０４は表面にシリコン窒化膜１０６が形成され
て絶縁されている。このため、ソース・ドレイン領域と
コンタクトをとった配線層１１３とゲート電極１０４と
を交差して配線することができ、より高い配線の自由度
が得られる。さらに、ｎ+ 型拡散層１１０の表面が削ら
れることはなく、ソース・ドレイン領域のシート抵抗は
低い。
４と配線層１１３とは異なる層から成り分離した構造と
なっており、高い配線の自由度が得られる。また、ゲー
ト電極１０４は表面にシリコン窒化膜１０６が形成され
て絶縁されている。このため、ソース・ドレイン領域と
コンタクトをとった配線層１１３とゲート電極１０４と
を交差して配線することができ、より高い配線の自由度
が得られる。さらに、ｎ+ 型拡散層１１０の表面が削ら
れることはなく、ソース・ドレイン領域のシート抵抗は
低い。
【００４０】また、従来のようにｎ+ 型拡散層３０６の
一部が削られて深い領域にまで拡散層を形成すると、動
作速度が低下しトランジスタ特性が低下するが、本実施
例ではこのような事態が回避される。
一部が削られて深い領域にまで拡散層を形成すると、動
作速度が低下しトランジスタ特性が低下するが、本実施
例ではこのような事態が回避される。
【００４１】さらに、本実施例によればｎ+ 型拡散層１
１０の表面にチタンシリサイド膜１０８が形成されてお
り、低いコンタクト抵抗が得られる。また、多結晶シリ
コン膜１０９はｎ+ 型拡散層１１０とチタンシリサイド
膜１０８を介して電気的に接続されている。このため、
多結晶シリコン膜１０９の導電型はｎ+ 型拡散層１１０
と異なるｐ型であってもよい。逆に多結晶シリコンがｐ
型で拡散層がｎ型でも良いし、さらに同じ型でも問題は
ない。また、配線層１１３のパターニングは１回で足り
るため、工程数の削減に寄与する。
１０の表面にチタンシリサイド膜１０８が形成されてお
り、低いコンタクト抵抗が得られる。また、多結晶シリ
コン膜１０９はｎ+ 型拡散層１１０とチタンシリサイド
膜１０８を介して電気的に接続されている。このため、
多結晶シリコン膜１０９の導電型はｎ+ 型拡散層１１０
と異なるｐ型であってもよい。逆に多結晶シリコンがｐ
型で拡散層がｎ型でも良いし、さらに同じ型でも問題は
ない。また、配線層１１３のパターニングは１回で足り
るため、工程数の削減に寄与する。
【００４２】上述した実施例は一例であり、本発明を限
定するものではない。例えば、実施例において示された
導電型を全て反転したものに対しても、本発明を同様に
適用することができる。また、図１（ｄ）におけるチタ
ン膜１０７は、シリサイドを形成することのできる高融
点金属であればよい。従って、例えばコバルト（ＣO）
やモリブデン（ＭO ）、タングステン（Ｗ）等を用いて
もよい。
定するものではない。例えば、実施例において示された
導電型を全て反転したものに対しても、本発明を同様に
適用することができる。また、図１（ｄ）におけるチタ
ン膜１０７は、シリサイドを形成することのできる高融
点金属であればよい。従って、例えばコバルト（ＣO）
やモリブデン（ＭO ）、タングステン（Ｗ）等を用いて
もよい。
【００４３】また、図１（ｇ）において示された多結晶
シリコン膜１０９は、金属で形成してもよい。但し、金
属を用いる場合には、その後の平坦化を行う工程におけ
る熱処理に耐え得るように、高融点金属を用いるのが望
ましい。
シリコン膜１０９は、金属で形成してもよい。但し、金
属を用いる場合には、その後の平坦化を行う工程におけ
る熱処理に耐え得るように、高融点金属を用いるのが望
ましい。
【００４４】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、ゲート電極の側面に側壁を持た
ない構造のトランジスタに対してもソース・ドレイン領
域にシリサイド膜を自己整合的に形成することができ、
ソース・ドレイン領域と第２の配線層との間にコンタク
トをとる場合にもソース・ドレイン領域と接触している
第１の配線層が間に介在しているため、マスク合わせず
れに対する余裕が大きくトランジスタの面積の縮小に寄
与する。また、ゲート電極と第１、第２の配線層とを異
なる層で形成するため、両者をエッチングにより分離す
る必要がなく高い配線の自由度が得られる。さらに、ソ
ース・ドレイン領域の表面がエッチングにより削られる
虞れがなく、この部分の抵抗値の増加及びトランジスタ
特性の低下が防止される。
置の製造方法によれば、ゲート電極の側面に側壁を持た
ない構造のトランジスタに対してもソース・ドレイン領
域にシリサイド膜を自己整合的に形成することができ、
ソース・ドレイン領域と第２の配線層との間にコンタク
トをとる場合にもソース・ドレイン領域と接触している
第１の配線層が間に介在しているため、マスク合わせず
れに対する余裕が大きくトランジスタの面積の縮小に寄
与する。また、ゲート電極と第１、第２の配線層とを異
なる層で形成するため、両者をエッチングにより分離す
る必要がなく高い配線の自由度が得られる。さらに、ソ
ース・ドレイン領域の表面がエッチングにより削られる
虞れがなく、この部分の抵抗値の増加及びトランジスタ
特性の低下が防止される。
【図１】本発明の一実施例による半導体装置の製造方法
を工程別に示した素子断面図。
を工程別に示した素子断面図。
【図２】従来の半導体装置の製造方法を工程別に示した
素子断面図。
素子断面図。
【図３】従来の他の半導体装置の製造方法を工程別に示
した素子断面図。
した素子断面図。
１０１ ｐ型半導体基板 １０２ フィールド酸化膜 １０３，１０３ａ ゲート酸化膜 １０４，１０５ ゲート電極 １０６ シリコン窒化膜 １０７ チタン膜 １０８ チタンシリサイド膜 １０９ 多結晶シリコン膜 １１０ ｎ+ 型拡散層 １１１ 層間絶縁膜 １１２ コンタクトホール １１３ 配線層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−99775（ＪＰ，Ａ) 特開 昭64−4069（ＪＰ，Ａ) 特開 平２−82639（ＪＰ，Ａ) 特開 平５−82470（ＪＰ，Ａ) 特表 平５−503189（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 27/088 H01L 29/78 H01L 21/336 H01L 21/28 301
Claims (3)
- 【請求項１】一導電型半導体基板の表面に素子分離を行
って素子領域及び素子分離領域を形成する工程と、 前記素子領域上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上及び前記素子分離領域上にゲート電
極を形成する工程と、 窒化性雰囲気中で前記ゲート電極の表面に窒化膜を形成
する工程と、 前記ゲート酸化膜のうち前記ゲート電極で覆われていな
い部分を除去し、この部分の前記半導体基板の表面を露
出する工程と、 表面全体に高融点金属膜を形成する工程と、 前記高融点金属膜に熱処理を行い、この高融点金属膜の
うち前記半導体基板の表面と接触している部分をシリサ
イド化させてシリサイド膜を形成する工程と、 前記高融点金属膜のうち、シリサイド化されなかった部
分を除去する工程と、 表面全体に導電性材料を堆積してパターニングを行い、
前記素子分離領域上の前記ゲート電極上を前記窒化膜が
介在した状態で跨いで異なる前記素子領域におけるそれ
ぞれの前記半導体基板の表面の間を前記半導体基板の表
面に形成された前記シリサイド膜が介在した状態で接続
するパターンを含む第１の配線層を形成する工程と、 層間絶縁膜を形成し、前記シリサイド膜上にコンタクト
ホールを開孔する工程と、 表面全体に導電性材料を堆積してパターニングを行い、
前記コンタクトホールにおいて前記第１の配線層の表面
及び前記シリサイド膜の表面と接触する第２の配線層を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。 - 【請求項２】前記高融点金属膜がチタン、タングステ
ン、モリブデン又はコバルトのいずれかであることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記ゲート酸化膜上に前記ゲート電極を形
成する工程の後に、前記半導体基板の素子領域表面部分
に不純物を導入する工程をさらに備えることを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31530793A JP3311125B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31530793A JP3311125B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169955A JPH07169955A (ja) | 1995-07-04 |
| JP3311125B2 true JP3311125B2 (ja) | 2002-08-05 |
Family
ID=18063827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31530793A Expired - Fee Related JP3311125B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3311125B2 (ja) |
-
1993
- 1993-12-15 JP JP31530793A patent/JP3311125B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07169955A (ja) | 1995-07-04 |
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