JP3300514B2 - ピーククリップ回路 - Google Patents
ピーククリップ回路Info
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- JP3300514B2 JP3300514B2 JP00314694A JP314694A JP3300514B2 JP 3300514 B2 JP3300514 B2 JP 3300514B2 JP 00314694 A JP00314694 A JP 00314694A JP 314694 A JP314694 A JP 314694A JP 3300514 B2 JP3300514 B2 JP 3300514B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えばビデオテープレ
コーダで使用されるテレビジョン信号生成用の高周波変
調器用集積回路に形成されるピーククリップ回路に係
り、特に電圧比較回路を用いたピーククリップ回路に関
する。
コーダで使用されるテレビジョン信号生成用の高周波変
調器用集積回路に形成されるピーククリップ回路に係
り、特に電圧比較回路を用いたピーククリップ回路に関
する。
【０００２】
【従来の技術】この種の従来のピーククリップ回路は、
図５に示すような電圧比較回路が用いられていた。この
電圧比較回路は、入力信号Ｖinと基準電圧Ｖref が各ベ
ースに入力する差動対をなすＰＮＰトランジスタＰ１、
Ｐ２と、この差動対トランジスタの各エミッタに共通に
接続された定電流源回路５０とからなり、上記差動対ト
ランジスタの切換え特性を利用して入力信号Ｖinのピー
ククリップを行うものである。
図５に示すような電圧比較回路が用いられていた。この
電圧比較回路は、入力信号Ｖinと基準電圧Ｖref が各ベ
ースに入力する差動対をなすＰＮＰトランジスタＰ１、
Ｐ２と、この差動対トランジスタの各エミッタに共通に
接続された定電流源回路５０とからなり、上記差動対ト
ランジスタの切換え特性を利用して入力信号Ｖinのピー
ククリップを行うものである。
【０００３】しかし、このような従来のピーククリップ
回路の入出力特性は、図６に示すように、入力信号Ｖin
のレベルが上昇してクリップ点に達する手前から徐々に
クリップ動作が開始し、クリップ特性（クリップ電圧近
傍の電圧変化特性）が緩やかである。また、出力電圧Ｖ
out のレベルは、ＰＮＰトランジスタＰ１、Ｐ２のエミ
ッタ・ベース間電圧ＶEBだけ高い方へシフトしている。
回路の入出力特性は、図６に示すように、入力信号Ｖin
のレベルが上昇してクリップ点に達する手前から徐々に
クリップ動作が開始し、クリップ特性（クリップ電圧近
傍の電圧変化特性）が緩やかである。また、出力電圧Ｖ
out のレベルは、ＰＮＰトランジスタＰ１、Ｐ２のエミ
ッタ・ベース間電圧ＶEBだけ高い方へシフトしている。
【０００４】なお、特開平１−４９３０８号の「ピーク
クリップ回路」には、クリップ電圧近傍の入出力電圧の
リニアリティを良好にする技術が開示されている。ま
た、特開昭６１−１２５２２０号の「スイッチング回
路」には、差動増幅器に正帰還をかけることにより、リ
ニアリティの良好な伝達特性を得る技術が開示されてい
る。
クリップ回路」には、クリップ電圧近傍の入出力電圧の
リニアリティを良好にする技術が開示されている。ま
た、特開昭６１−１２５２２０号の「スイッチング回
路」には、差動増幅器に正帰還をかけることにより、リ
ニアリティの良好な伝達特性を得る技術が開示されてい
る。
【０００５】
【発明が解決しようとする課題】上記したように従来の
電圧比較回路のみからなるピーククリップ回路は、クリ
ップ特性が緩やかであるという問題があった。本発明は
上記の問題点を解決すべくなされたもので、クリップ特
性を急俊化でき、さらに、高周波特性を改善し得るピー
ククリップ回路を提供することを目的とする。
電圧比較回路のみからなるピーククリップ回路は、クリ
ップ特性が緩やかであるという問題があった。本発明は
上記の問題点を解決すべくなされたもので、クリップ特
性を急俊化でき、さらに、高周波特性を改善し得るピー
ククリップ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のピーククリップ
回路は、入力信号と基準電圧とを電圧比較する正帰還型
の電圧比較回路と、この電圧比較回路の比較出力により
制御され、非クリップ時とクリップ時とに対応して前記
入力信号または前記基準電圧を切換え選択して出力する
スイッチ回路とを具備し、前記正帰還型の電圧比較回路
は、入力信号がベースに入力し、コレクタが電源電位ノ
ードに接続された第１のＮＰＮトランジスタと、上記第
１のＮＰＮトランジスタのエミッタに一端が接続された
第１のレベルシフト素子と、上記第１のレベルシフト素
子の他端に接続された第１の定電流源回路とからなり、
上記入力信号をレベルシフトする第１のレベルシフト回
路と、基準電圧がベースに入力し、コレクタが電源電位
ノードに接続された第２のＮＰＮトランジスタと、上記
第２のＮＰＮトランジスタのエミッタに一端が接続され
た第２のレベルシフト素子と、上記第２のレベルシフト
素子の他端に接続された第２の定電流源回路とからな
り、上記基準電圧をレベルシフトする第２のレベルシフ
ト回路と、ベースが上記第１のレベルシフト素子の他端
に接続され、コレクタが上記第２のレベルシフト素子の
一端に接続された第３のＮＰＮトランジスタと、ベース
が上記第２のレベルシフト素子の他端に接続され、コレ
クタが上記第１のレベルシフト素子の一端に接続され、
エミッタが上記第３のＮＰＮトランジスタのエミッタに
共通に接続されて上記第３のＮＰＮトランジスタととも
に差動対をなす第４のＮＰＮトランジスタと、上記第３
および第４のＮＰＮトランジスタの共通エミッタに接続
された第３の定電流源回路とを有して構成されている。
回路は、入力信号と基準電圧とを電圧比較する正帰還型
の電圧比較回路と、この電圧比較回路の比較出力により
制御され、非クリップ時とクリップ時とに対応して前記
入力信号または前記基準電圧を切換え選択して出力する
スイッチ回路とを具備し、前記正帰還型の電圧比較回路
は、入力信号がベースに入力し、コレクタが電源電位ノ
ードに接続された第１のＮＰＮトランジスタと、上記第
１のＮＰＮトランジスタのエミッタに一端が接続された
第１のレベルシフト素子と、上記第１のレベルシフト素
子の他端に接続された第１の定電流源回路とからなり、
上記入力信号をレベルシフトする第１のレベルシフト回
路と、基準電圧がベースに入力し、コレクタが電源電位
ノードに接続された第２のＮＰＮトランジスタと、上記
第２のＮＰＮトランジスタのエミッタに一端が接続され
た第２のレベルシフト素子と、上記第２のレベルシフト
素子の他端に接続された第２の定電流源回路とからな
り、上記基準電圧をレベルシフトする第２のレベルシフ
ト回路と、ベースが上記第１のレベルシフト素子の他端
に接続され、コレクタが上記第２のレベルシフト素子の
一端に接続された第３のＮＰＮトランジスタと、ベース
が上記第２のレベルシフト素子の他端に接続され、コレ
クタが上記第１のレベルシフト素子の一端に接続され、
エミッタが上記第３のＮＰＮトランジスタのエミッタに
共通に接続されて上記第３のＮＰＮトランジスタととも
に差動対をなす第４のＮＰＮトランジスタと、上記第３
および第４のＮＰＮトランジスタの共通エミッタに接続
された第３の定電流源回路とを有して構成されている。
【０００７】
【作用】入力信号と基準電圧との電圧比較が正帰還型の
電圧比較回路により急俊に行われ、この急俊に変化する
電圧比較出力によりスイッチ回路が切換え選択されて入
力信号（非クリップ時）または基準電圧（クリップ時）
が出力するので、クリップ特性を急俊化することが可能
になる。
電圧比較回路により急俊に行われ、この急俊に変化する
電圧比較出力によりスイッチ回路が切換え選択されて入
力信号（非クリップ時）または基準電圧（クリップ時）
が出力するので、クリップ特性を急俊化することが可能
になる。
【０００８】また、正帰還型の電圧比較回路として、ラ
テラルＰＮＰトランジスタを用いずに、ＮＰＮトランジ
スタのみにより電圧比較を行うように構成すれば、入力
信号に対する応答遅れによるクリップ点でのオーバーシ
ュートなどが発生しなくなり、高周波特性を改善でき、
良好なクリップ特性が得られる。
テラルＰＮＰトランジスタを用いずに、ＮＰＮトランジ
スタのみにより電圧比較を行うように構成すれば、入力
信号に対する応答遅れによるクリップ点でのオーバーシ
ュートなどが発生しなくなり、高周波特性を改善でき、
良好なクリップ特性が得られる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るピークク
リップ回路のブロック構成を示している。
に説明する。図１は、本発明の一実施例に係るピークク
リップ回路のブロック構成を示している。
【００１０】このピーククリップ回路は、入力信号Ｖin
と基準電圧Ｖref とを電圧比較する正帰還型の電圧比較
回路１１と、この電圧比較回路１１の比較出力により制
御され、非クリップ時とクリップ時とに対応して前記入
力信号Ｖinまたは前記基準電圧Ｖref を切換え選択して
出力するスイッチ回路１２とを具備する。
と基準電圧Ｖref とを電圧比較する正帰還型の電圧比較
回路１１と、この電圧比較回路１１の比較出力により制
御され、非クリップ時とクリップ時とに対応して前記入
力信号Ｖinまたは前記基準電圧Ｖref を切換え選択して
出力するスイッチ回路１２とを具備する。
【００１１】このピーククリップ回路は、例えばビデオ
テープレコーダ用の高周波変調器用集積回路に形成さ
れ、例えばＮＴＳＣ方式のテレビジョン複合映像信号に
より数百ＭＨｚの搬送波信号を振幅変調してテレビジョ
ン信号を生成する前に複合映像信号の振幅を制限するた
めに使用される。
テープレコーダ用の高周波変調器用集積回路に形成さ
れ、例えばＮＴＳＣ方式のテレビジョン複合映像信号に
より数百ＭＨｚの搬送波信号を振幅変調してテレビジョ
ン信号を生成する前に複合映像信号の振幅を制限するた
めに使用される。
【００１２】上記ピーククリップ回路によれば、入力信
号Ｖinと基準電圧Ｖref との電圧比較が正帰還型の電圧
比較回路１１により急俊に行われ、この急俊に変化する
電圧比較出力によりスイッチ回路１２が切換え選択さ
れ、非クリップ時には入力信号Ｖinが出力し、クリップ
時には基準電圧Ｖref が出力するので、クリップ特性を
急俊化することが可能になる。
号Ｖinと基準電圧Ｖref との電圧比較が正帰還型の電圧
比較回路１１により急俊に行われ、この急俊に変化する
電圧比較出力によりスイッチ回路１２が切換え選択さ
れ、非クリップ時には入力信号Ｖinが出力し、クリップ
時には基準電圧Ｖref が出力するので、クリップ特性を
急俊化することが可能になる。
【００１３】図２は、図１のピーククリップ回路の入出
力特性を示しており、図６に示したような従来のピーク
クリップ回路の入出力特性と比べて、クリップ特性が急
俊化しており、出力電圧Ｖout のレベルシフトが生じて
いないことが分る。
力特性を示しており、図６に示したような従来のピーク
クリップ回路の入出力特性と比べて、クリップ特性が急
俊化しており、出力電圧Ｖout のレベルシフトが生じて
いないことが分る。
【００１４】図３は、図１のピーククリップ回路の一具
体例を示す回路図である。図３において、正帰還型の電
圧比較回路１１は、入力信号Ｖinがベースに入力し、コ
レクタが電源電位（ＶCC）ノードに接続された第１のＮ
ＰＮトランジスタＮ１を用いて入力信号Ｖinをレベルシ
フトする第１のレベルシフト回路３１と、基準電圧源３
０から入力する基準電圧Ｖref がベースに入力し、コレ
クタがＶCCノードに接続された第２のＮＰＮトランジス
タＮ２を用いて基準電圧Ｖref をレベルシフトする第２
のレベルシフト回路３２と、上記第１のレベルシフト回
路３１によりレベルシフトされた入力信号と上記第２の
レベルシフト回路３２によりレベルシフトされた基準電
圧とが各ベースに対応して入力し、各エミッタが共通に
接続され、各コレクタが対応して上記第２のレベルシフ
ト回路３２および第１のレベルシフト回路３１に接続さ
れた差動対をなす第３のＮＰＮトランジスタＮ３および
第４のＮＰＮトランジスタＮ４と、この差動対トランジ
スタＮ３およびＮ４の各エミッタに共通に接続された第
１の定電流源回路４１とを具備する。
体例を示す回路図である。図３において、正帰還型の電
圧比較回路１１は、入力信号Ｖinがベースに入力し、コ
レクタが電源電位（ＶCC）ノードに接続された第１のＮ
ＰＮトランジスタＮ１を用いて入力信号Ｖinをレベルシ
フトする第１のレベルシフト回路３１と、基準電圧源３
０から入力する基準電圧Ｖref がベースに入力し、コレ
クタがＶCCノードに接続された第２のＮＰＮトランジス
タＮ２を用いて基準電圧Ｖref をレベルシフトする第２
のレベルシフト回路３２と、上記第１のレベルシフト回
路３１によりレベルシフトされた入力信号と上記第２の
レベルシフト回路３２によりレベルシフトされた基準電
圧とが各ベースに対応して入力し、各エミッタが共通に
接続され、各コレクタが対応して上記第２のレベルシフ
ト回路３２および第１のレベルシフト回路３１に接続さ
れた差動対をなす第３のＮＰＮトランジスタＮ３および
第４のＮＰＮトランジスタＮ４と、この差動対トランジ
スタＮ３およびＮ４の各エミッタに共通に接続された第
１の定電流源回路４１とを具備する。
【００１５】上記第１のレベルシフト回路３１は、前記
第１のＮＰＮトランジスタＮ１と、この第１のＮＰＮト
ランジスタＮ１のエミッタと前記第３のＮＰＮトランジ
スタＮ３のベースとの間に順方向の向きに挿入されたレ
ベルシフト用の第１のダイオードＤ１と、この第１のダ
イオードＤ１のカソードと接地電位（ＧＮＤ）との間に
接続された第２の定電流源回路４２とからなる。
第１のＮＰＮトランジスタＮ１と、この第１のＮＰＮト
ランジスタＮ１のエミッタと前記第３のＮＰＮトランジ
スタＮ３のベースとの間に順方向の向きに挿入されたレ
ベルシフト用の第１のダイオードＤ１と、この第１のダ
イオードＤ１のカソードと接地電位（ＧＮＤ）との間に
接続された第２の定電流源回路４２とからなる。
【００１６】また、前記第２のレベルシフト回路３２
は、前記第２のＮＰＮトランジスタＮ２と、この第２の
ＮＰＮトランジスタＮ２のエミッタと前記第４のＮＰＮ
トランジスタＮ４のベースとの間に順方向の向きに挿入
されたレベルシフト用の第２のダイオードＤ２と、この
第２のダイオードＤ２のカソードとＧＮＤとの間に接続
された第３の定電流源回路４３とからなる。
は、前記第２のＮＰＮトランジスタＮ２と、この第２の
ＮＰＮトランジスタＮ２のエミッタと前記第４のＮＰＮ
トランジスタＮ４のベースとの間に順方向の向きに挿入
されたレベルシフト用の第２のダイオードＤ２と、この
第２のダイオードＤ２のカソードとＧＮＤとの間に接続
された第３の定電流源回路４３とからなる。
【００１７】そして、上記第１のＮＰＮトランジスタＮ
１のエミッタに前記第４のＮＰＮトランジスタＮ４のコ
レクタが接続され、上記第２のＮＰＮトランジスタＮ２
のエミッタに前記第３のＮＰＮトランジスタＮ３のコレ
クタが接続されている。
１のエミッタに前記第４のＮＰＮトランジスタＮ４のコ
レクタが接続され、上記第２のＮＰＮトランジスタＮ２
のエミッタに前記第３のＮＰＮトランジスタＮ３のコレ
クタが接続されている。
【００１８】一方、前記スイッチ回路１２は、スイッチ
回路部２１と、ボルテージフォロア部２２とからなる。
上記スイッチ回路部２１は、前記第４のＮＰＮトランジ
スタＮ４のベース電位および前記第３のＮＰＮトランジ
スタＮ３のベース電位が対応して各ベースに入力し、各
エミッタが共通に接続された差動対をなす第５のＮＰＮ
トランジスタＮ５および第６のＮＰＮトランジスタＮ６
と、この差動対トランジスタＮ５およびＮ６の各エミッ
タに共通に接続された第４の定電流源回路４４とからな
る。
回路部２１と、ボルテージフォロア部２２とからなる。
上記スイッチ回路部２１は、前記第４のＮＰＮトランジ
スタＮ４のベース電位および前記第３のＮＰＮトランジ
スタＮ３のベース電位が対応して各ベースに入力し、各
エミッタが共通に接続された差動対をなす第５のＮＰＮ
トランジスタＮ５および第６のＮＰＮトランジスタＮ６
と、この差動対トランジスタＮ５およびＮ６の各エミッ
タに共通に接続された第４の定電流源回路４４とからな
る。
【００１９】また、上記ボルテージフォロア部２２は、
入力信号Ｖinがベースに入力し、ＶCCノードと上記第５
のＮＰＮトランジスタＮ５のコレクタとの間にコレクタ
・エミッタ間が接続された第７のＮＰＮトランジスタＮ
７と、エミッタが上記第７のＮＰＮトランジスタＮ７の
エミッタに共通に接続された第８のＮＰＮトランジスタ
Ｎ８と、ＶCCノードと上記第８のＮＰＮトランジスタＮ
８のコレクタとの間に接続された第５の定電流源回路４
５と、基準電圧Ｖref がベースに入力し、ＶCCノードと
前記第６のＮＰＮトランジスタＮ６のコレクタとの間に
コレクタ・エミッタ間が接続された第９のＮＰＮトラン
ジスタＮ９と、エミッタが上記第９のＮＰＮトランジス
タＮ９のエミッタに共通に接続され、コレクタが前記第
８のＮＰＮトランジスタＮ８のコレクタに共通に接続さ
れた第１０のＮＰＮトランジスタＮ１０と、ＶCCノード
にコレクタが接続され、ベースが上記第８のＮＰＮトラ
ンジスタＮ８および第１０のＮＰＮトランジスタＮ１０
のコレクタ共通接続ノードに接続され、エミッタ（スイ
ッチ回路出力ノード）が上記第８のＮＰＮトランジスタ
Ｎ８および第１０のＮＰＮトランジスタＮ１０の各ベー
スに接続された第１１のＮＰＮトランジスタＮ１１と、
この第１１のＮＰＮトランジスタＮ１１のエミッタとＧ
ＮＤとの間に接続された第６の定電流源回路４６とから
なる。
入力信号Ｖinがベースに入力し、ＶCCノードと上記第５
のＮＰＮトランジスタＮ５のコレクタとの間にコレクタ
・エミッタ間が接続された第７のＮＰＮトランジスタＮ
７と、エミッタが上記第７のＮＰＮトランジスタＮ７の
エミッタに共通に接続された第８のＮＰＮトランジスタ
Ｎ８と、ＶCCノードと上記第８のＮＰＮトランジスタＮ
８のコレクタとの間に接続された第５の定電流源回路４
５と、基準電圧Ｖref がベースに入力し、ＶCCノードと
前記第６のＮＰＮトランジスタＮ６のコレクタとの間に
コレクタ・エミッタ間が接続された第９のＮＰＮトラン
ジスタＮ９と、エミッタが上記第９のＮＰＮトランジス
タＮ９のエミッタに共通に接続され、コレクタが前記第
８のＮＰＮトランジスタＮ８のコレクタに共通に接続さ
れた第１０のＮＰＮトランジスタＮ１０と、ＶCCノード
にコレクタが接続され、ベースが上記第８のＮＰＮトラ
ンジスタＮ８および第１０のＮＰＮトランジスタＮ１０
のコレクタ共通接続ノードに接続され、エミッタ（スイ
ッチ回路出力ノード）が上記第８のＮＰＮトランジスタ
Ｎ８および第１０のＮＰＮトランジスタＮ１０の各ベー
スに接続された第１１のＮＰＮトランジスタＮ１１と、
この第１１のＮＰＮトランジスタＮ１１のエミッタとＧ
ＮＤとの間に接続された第６の定電流源回路４６とから
なる。
【００２０】次に、図３のピーククリップ回路の動作を
説明する。いま、Ｖin、Ｖref のレベル関係がＶin》Ｖ
ref あるいはＶin《Ｖref の領域では、トランジスタＮ
３、Ｎ４の一方に第１の定電流源回路４１の電流Ｉ1 の
全部が流れ、Ｖinが変化しても上記トランジスタＮ３、
Ｎ４の各コレクタ電流は変化しない。
説明する。いま、Ｖin、Ｖref のレベル関係がＶin》Ｖ
ref あるいはＶin《Ｖref の領域では、トランジスタＮ
３、Ｎ４の一方に第１の定電流源回路４１の電流Ｉ1 の
全部が流れ、Ｖinが変化しても上記トランジスタＮ３、
Ｎ４の各コレクタ電流は変化しない。
【００２１】これに対して、ＶinのレベルがＶref に近
付くように上昇してＶin＝Ｖref の付近になると、トラ
ンジスタＮ３のコレクタ電流ＩC3は増加し、トランジス
タＮ４のコレクタ電流ＩC4は減少する。ここで、トラン
ジスタＮ４のコレクタは、トランジスタＮ３の入力段で
ある第１のレベルシフト回路３１のトランジスタＮ１の
エミッタに接続されているので、上記コレクタ電流ＩC4
の減少分をΔＩC4で表わすと、トランジスタＮ１のエミ
ッタ電流ＩE1の変化分ΔＩE1は、 ΔＩE1＝−ΔＩC4 となる。つまり、トランジスタＮ１のエミッタ電流の変
化分ΔＩE1が減少し、そのベース・エミッタ間電圧ＶBE
N1が減少する。
付くように上昇してＶin＝Ｖref の付近になると、トラ
ンジスタＮ３のコレクタ電流ＩC3は増加し、トランジス
タＮ４のコレクタ電流ＩC4は減少する。ここで、トラン
ジスタＮ４のコレクタは、トランジスタＮ３の入力段で
ある第１のレベルシフト回路３１のトランジスタＮ１の
エミッタに接続されているので、上記コレクタ電流ＩC4
の減少分をΔＩC4で表わすと、トランジスタＮ１のエミ
ッタ電流ＩE1の変化分ΔＩE1は、 ΔＩE1＝−ΔＩC4 となる。つまり、トランジスタＮ１のエミッタ電流の変
化分ΔＩE1が減少し、そのベース・エミッタ間電圧ＶBE
N1が減少する。
【００２２】これにより、前記トランジスタＮ３のベー
ス電位の変化には、前記Ｖinの変化分（増加分）に上記
ＶBEN1の変化分（減少分）が加算され、電圧比較動作に
正帰還がかかり、Ｖin＝Ｖref の付近でも電圧比較動作
が急俊に行われる。
ス電位の変化には、前記Ｖinの変化分（増加分）に上記
ＶBEN1の変化分（減少分）が加算され、電圧比較動作に
正帰還がかかり、Ｖin＝Ｖref の付近でも電圧比較動作
が急俊に行われる。
【００２３】上記と同様に、ＶinのレベルがＶref に近
付くように下降してＶin＝Ｖref の付近になると、トラ
ンジスタＮ３のコレクタ電流ＩC3は減少し、トランジス
タＮ４のコレクタ電流ＩC4は増加する。このコレクタ電
流ＩC4の増加分をΔＩC4で表わすと、トランジスタＮ１
のエミッタ電流の変化分ΔＩE1は、 ΔＩE1＝＋ΔＩC4 となり、トランジスタＮ１のエミッタ電流の変化分ΔＩ
E1が増加し、そのベース・エミッタ間電圧ＶBEN1が増加
する。
付くように下降してＶin＝Ｖref の付近になると、トラ
ンジスタＮ３のコレクタ電流ＩC3は減少し、トランジス
タＮ４のコレクタ電流ＩC4は増加する。このコレクタ電
流ＩC4の増加分をΔＩC4で表わすと、トランジスタＮ１
のエミッタ電流の変化分ΔＩE1は、 ΔＩE1＝＋ΔＩC4 となり、トランジスタＮ１のエミッタ電流の変化分ΔＩ
E1が増加し、そのベース・エミッタ間電圧ＶBEN1が増加
する。
【００２４】これにより、前記トランジスタＮ３のベー
ス電位の変化は、前記Ｖinの変化分（減少分）に上記Ｖ
BEN1の変化分（増加分）が加算され、電圧比較動作に正
帰還がかかり、電圧比較動作が急俊に行われる。
ス電位の変化は、前記Ｖinの変化分（減少分）に上記Ｖ
BEN1の変化分（増加分）が加算され、電圧比較動作に正
帰還がかかり、電圧比較動作が急俊に行われる。
【００２５】なお、上記動作において、ダイオードＤ１
は、その順方向電圧降下により、入力信号のレベルシフ
トを行うと共にトランジスタＮ４の動作の飽和を防止す
る作用を有し、ダイオードＤ２は、その順方向電圧降下
により、基準電圧のレベルシフトを行うと共にトランジ
スタＮ３の動作の飽和を防止する作用を有する。
は、その順方向電圧降下により、入力信号のレベルシフ
トを行うと共にトランジスタＮ４の動作の飽和を防止す
る作用を有し、ダイオードＤ２は、その順方向電圧降下
により、基準電圧のレベルシフトを行うと共にトランジ
スタＮ３の動作の飽和を防止する作用を有する。
【００２６】一方、例えばＶin〈Ｖref の領域では、前
記トランジスタＮ３のベース電位ＶB3がトランジスタＮ
４のベース電位ＶB4より低い（ＶB3〈ＶB4）ので、スイ
ッチ回路部２１においては、トランジスタＮ５がオン、
トランジスタＮ６がオフとなる。
記トランジスタＮ３のベース電位ＶB3がトランジスタＮ
４のベース電位ＶB4より低い（ＶB3〈ＶB4）ので、スイ
ッチ回路部２１においては、トランジスタＮ５がオン、
トランジスタＮ６がオフとなる。
【００２７】その結果、ボルテージフォロア部２２にお
いては、上記トランジスタＮ５を電流源とするトランジ
スタＮ７、Ｎ８およびトランジスタＮ１１、第５の定電
流源回路４５、第６の定電流源回路４６により形成され
ているボルテージフォロア回路が動作する。この場合、
前記トランジスタＮ６を電流源とするトランジスタＮ
９、Ｎ１０はオフ状態であり、第５の定電流源回路４５
の電流Ｉ4 が第４の定電流源回路４４の電流Ｉ3 の１／
２となるように設定されているものとすれば、トランジ
スタＮ７、Ｎ８の各ベース電位は等しくし、ボルテージ
フォロア部２２の出力信号Ｖout のレベルはＶinに等し
くなる。
いては、上記トランジスタＮ５を電流源とするトランジ
スタＮ７、Ｎ８およびトランジスタＮ１１、第５の定電
流源回路４５、第６の定電流源回路４６により形成され
ているボルテージフォロア回路が動作する。この場合、
前記トランジスタＮ６を電流源とするトランジスタＮ
９、Ｎ１０はオフ状態であり、第５の定電流源回路４５
の電流Ｉ4 が第４の定電流源回路４４の電流Ｉ3 の１／
２となるように設定されているものとすれば、トランジ
スタＮ７、Ｎ８の各ベース電位は等しくし、ボルテージ
フォロア部２２の出力信号Ｖout のレベルはＶinに等し
くなる。
【００２８】上記とは逆に、Ｖin〉Ｖref の領域では、
前記トランジスタＮ３のベース電位ＶB3がトランジスタ
Ｎ４のベース電位ＶB4より高い（ＶB3〉ＶB4）ので、ス
イッチ回路部２１においては、トランジスタＮ５がオ
フ、トランジスタＮ６がオンとなる。
前記トランジスタＮ３のベース電位ＶB3がトランジスタ
Ｎ４のベース電位ＶB4より高い（ＶB3〉ＶB4）ので、ス
イッチ回路部２１においては、トランジスタＮ５がオ
フ、トランジスタＮ６がオンとなる。
【００２９】その結果、ボルテージフォロア部２２にお
いては、上記トランジスタＮ５を電流源とするトランジ
スタＮ７、Ｎ８はオフ状態であり、上記トランジスタＮ
６を電流源とするトランジスタＮ９、Ｎ１０およびトラ
ンジスタＮ１１、第５の定電流源回路４５、第６の定電
流源回路４６により形成されているボルテージフォロア
回路が動作する。この場合、第５の定電流源回路４５の
電流Ｉ4 が第４の定電流源回路４４の電流Ｉ3 の１／２
となるので、トランジスタＮ９、Ｎ１０の各ベース電位
は等しくし、ボルテージフォロア部２２の出力信号Ｖou
t のレベルはＶref に等しくなる。
いては、上記トランジスタＮ５を電流源とするトランジ
スタＮ７、Ｎ８はオフ状態であり、上記トランジスタＮ
６を電流源とするトランジスタＮ９、Ｎ１０およびトラ
ンジスタＮ１１、第５の定電流源回路４５、第６の定電
流源回路４６により形成されているボルテージフォロア
回路が動作する。この場合、第５の定電流源回路４５の
電流Ｉ4 が第４の定電流源回路４４の電流Ｉ3 の１／２
となるので、トランジスタＮ９、Ｎ１０の各ベース電位
は等しくし、ボルテージフォロア部２２の出力信号Ｖou
t のレベルはＶref に等しくなる。
【００３０】上記したような図３のピーククリップ回路
によれば、正帰還型の電圧比較回路として、集積回路製
造プロセスの関係で高周波特性が相対的に良くないラテ
ラルＰＮＰトランジスタを用いずに、高周波特性が相対
的に良いＮＰＮトランジスタのみによりレベルシフトお
よび電圧比較を行うようにしている。これにより、高周
波領域の入力信号Ｖin（例えばＮＴＳＣ方式のテレビジ
ョン複合映像信号に含まれる３．５８ＭＨｚのクロマ信
号）に対する応答遅れがなくなり、応答遅れによるクリ
ップ点でのオーバーシュートなどが発生しなくなり、高
周波特性を改善でき、図４中に実線で示すように良好な
クリップ特性が得られる。
によれば、正帰還型の電圧比較回路として、集積回路製
造プロセスの関係で高周波特性が相対的に良くないラテ
ラルＰＮＰトランジスタを用いずに、高周波特性が相対
的に良いＮＰＮトランジスタのみによりレベルシフトお
よび電圧比較を行うようにしている。これにより、高周
波領域の入力信号Ｖin（例えばＮＴＳＣ方式のテレビジ
ョン複合映像信号に含まれる３．５８ＭＨｚのクロマ信
号）に対する応答遅れがなくなり、応答遅れによるクリ
ップ点でのオーバーシュートなどが発生しなくなり、高
周波特性を改善でき、図４中に実線で示すように良好な
クリップ特性が得られる。
【００３１】なお、図４中の点線は、対比のために従来
例のピーククリップ回路によるクロマ信号に対するクリ
ップ時に発生するオーバーシュート特性を示している。
なお、本発明は上記実施例に限られるものではなく、図
１のブロック構成に対応する具体的な回路は種々の構成
が可能であり、テレビジョン複合映像信号以外の種々の
入力信号に対するピーククリップ動作が可能である。
例のピーククリップ回路によるクロマ信号に対するクリ
ップ時に発生するオーバーシュート特性を示している。
なお、本発明は上記実施例に限られるものではなく、図
１のブロック構成に対応する具体的な回路は種々の構成
が可能であり、テレビジョン複合映像信号以外の種々の
入力信号に対するピーククリップ動作が可能である。
【００３２】
【発明の効果】上述したように本発明のピーククリップ
回路によれば、クリップ特性を急俊化でき、さらに、高
周波特性を改善することができる。
回路によれば、クリップ特性を急俊化でき、さらに、高
周波特性を改善することができる。
【図１】本発明の一実施例に係るピーククリップ回路を
示すブロック図。
示すブロック図。
【図２】図１のピーククリップ回路の入出力特性を示す
図。
図。
【図３】図１のピーククリップ回路の一具体例を示す回
路図。
路図。
【図４】図３のピーククリップ回路によるクロマ信号に
対するクリップ特性および従来例のクリップ特性を示す
図。
対するクリップ特性および従来例のクリップ特性を示す
図。
【図５】従来のピーククリップ回路の一例を示す回路
図。
図。
【図６】図５のピーククリップ回路の入出力特性を示す
図。
図。
１１…正帰還型の電圧比較回路、１２…スイッチ回路、
２１…スイッチ回路部、２２…ボルテージフォロア部、
３０…基準電圧源、３１…第１のレベルシフト回路、３
２…第２のレベルシフト回路、４１〜４６…定電流源回
路、Ｎ１〜Ｎ１１…ＮＰＮトランジスタ、Ｄ１、Ｄ２…
ダイオード。
２１…スイッチ回路部、２２…ボルテージフォロア部、
３０…基準電圧源、３１…第１のレベルシフト回路、３
２…第２のレベルシフト回路、４１〜４６…定電流源回
路、Ｎ１〜Ｎ１１…ＮＰＮトランジスタ、Ｄ１、Ｄ２…
ダイオード。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−125220（ＪＰ，Ａ) 特開 平６−177687（ＪＰ，Ａ) 実開 昭62−127114（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 11/00 H04N 5/20
Claims (2)
- 【請求項１】 入力信号と基準電圧とを電圧比較する正
帰還型の電圧比較回路と、 この電圧比較回路の比較出力により制御され、非クリッ
プ時とクリップ時とに対応して前記入力信号または前記
基準電圧を切換え選択して出力するスイッチ回路とを具
備し、 前記正帰還型の電圧比較回路は、 入力信号がベースに入力し、コレクタが電源電位ノード
に接続された第１のＮＰＮトランジスタと、上記第１の
ＮＰＮトランジスタのエミッタに一端が接続された第１
のレベルシフト素子と、上記第１のレベルシフト素子の
他端に接続された第１の定電流源回路とからなり、上記
入力信号をレベルシフトする第１のレベルシフト回路
と、 基準電圧がベースに入力し、コレクタが電源電位ノード
に接続された第２のＮＰＮトランジスタと、上記第２の
ＮＰＮトランジスタのエミッタに一端が接続された第２
のレベルシフト素子と、上記第２のレベルシフト素子の
他端に接続された第２の定電流源回路とからなり、上記
基準電圧をレベルシフトする第２のレベルシフト回路
と、 ベースが上記第１のレベルシフト素子の他端に接続さ
れ、コレクタが上記第２のレベルシフト素子の一端に接
続された第３のＮＰＮトランジスタと、 ベースが上記第２のレベルシフト素子の他端に接続さ
れ、コレクタが上記第１のレベルシフト素子の一端に接
続され、エミッタが上記第３のＮＰＮトランジスタのエ
ミッタに共通に接続されて上記第３のＮＰＮトランジス
タとともに差動対をなす第４のＮＰＮトランジスタと、 上記第３および第４のＮＰＮトランジスタの共通エミッ
タに接続された第３の定電流源回路 とを有して構成されていること を特徴とするピーククリ
ップ回路。 - 【請求項２】 請求項１記載のピーククリップ回路にお
いて、 前記スイッチ回路は、 前記第２、第１のレベルシフト回路の第２、第１のレベ
ルシフト素子の他端の 電圧が各ベースに入力し、エミッ
タが共通に接続された差動対をなす第５、第６のＮＰＮ
トランジスタと、 上記第５、第６のＮＰＮトランジスタの共通エミッタに
接続された第４の定電流源回路と、 ピーククリップされた信号が出力される出力端子と、 入力信号がベースに入力し、コレクタが電源電位ノード
に接続され、エミッタが上記第５のＮＰＮトランジスタ
のコレクタに接続された第７のＮＰＮトランジスタと、 上記出力端子の信号がベースに入力し、エミッタが上記
第５のＮＰＮトランジスタのコレクタに接続された第８
のＮＰＮトランジスタと、 基準電圧がベースに入力し、コレクタが電源電位ノード
に接続され、エミッタが上記第６のＮＰＮトランジスタ
のコレクタに接続された第９のＮＰＮトランジスタと、 上記出力端子の信号がベースに入力し、エミッタが上記
第６のＮＰＮトランジスタのコレクタに接続された第１
０のＮＰＮトランジスタと、 上記第８および第１０のトランジスタの各コレクタに共
通に接続された第５の定電流源回路と、 ベースが上記第８および第１０のトランジスタの共通コ
レクタと上記第５の定電流源回路との接続点に接続さ
れ、コレクタが電源電位ノードに接続され、エミッタが
上記出力端子に接続された第１１のＮＰＮトランジスタ
と、 上記出力端子に接続された第６の定電流源回路 とを具備することを特徴とするピーククリップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00314694A JP3300514B2 (ja) | 1994-01-17 | 1994-01-17 | ピーククリップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00314694A JP3300514B2 (ja) | 1994-01-17 | 1994-01-17 | ピーククリップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07212157A JPH07212157A (ja) | 1995-08-11 |
| JP3300514B2 true JP3300514B2 (ja) | 2002-07-08 |
Family
ID=11549221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00314694A Expired - Lifetime JP3300514B2 (ja) | 1994-01-17 | 1994-01-17 | ピーククリップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3300514B2 (ja) |
-
1994
- 1994-01-17 JP JP00314694A patent/JP3300514B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07212157A (ja) | 1995-08-11 |
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