JPH11136105A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH11136105A JPH11136105A JP30188897A JP30188897A JPH11136105A JP H11136105 A JPH11136105 A JP H11136105A JP 30188897 A JP30188897 A JP 30188897A JP 30188897 A JP30188897 A JP 30188897A JP H11136105 A JPH11136105 A JP H11136105A
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- 229920006395 saturated elastomer Polymers 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 出力信号のダイナミックレンジを広くでき、
トランジスタの温度特性に影響されることなく、安定し
た動作を実現可能な電圧比較回路を供給する。 【解決手段】 トランジスタＱ１とＱ２により差動対を
構成し、トランジスタＱ３と抵抗素子Ｒ３からなる電流
源によりバイアス電圧Ｖbsに応じた定電流ｉ0 を差動対
に供給する。ベースにバイアス電圧Ｖbsが印加されるト
ランジスタＱ４およびそのエミッタと電源電圧ＶCC間に
接続されている抵抗素子Ｒ２０により、基準電圧供給回
路２０を構成し、トランジスタＱ４のエミッタ電圧を基
準電圧Ｖref としてトランジスタＱ２のベースに入力
し、トランジスタＱ１のベースに印加される入力電圧Ｖ
inと比較し、比較結果に応じた電圧Ｖout を出力するの
で、温度変化によるトランジスタの特性の変動に影響さ
れず、トランジスタが飽和状態になることを回避でき、
安定した動作を実現できる。
トランジスタの温度特性に影響されることなく、安定し
た動作を実現可能な電圧比較回路を供給する。 【解決手段】 トランジスタＱ１とＱ２により差動対を
構成し、トランジスタＱ３と抵抗素子Ｒ３からなる電流
源によりバイアス電圧Ｖbsに応じた定電流ｉ0 を差動対
に供給する。ベースにバイアス電圧Ｖbsが印加されるト
ランジスタＱ４およびそのエミッタと電源電圧ＶCC間に
接続されている抵抗素子Ｒ２０により、基準電圧供給回
路２０を構成し、トランジスタＱ４のエミッタ電圧を基
準電圧Ｖref としてトランジスタＱ２のベースに入力
し、トランジスタＱ１のベースに印加される入力電圧Ｖ
inと比較し、比較結果に応じた電圧Ｖout を出力するの
で、温度変化によるトランジスタの特性の変動に影響さ
れず、トランジスタが飽和状態になることを回避でき、
安定した動作を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号の電圧と
所定の基準電圧とを比較し、比較結果に応じた信号を供
給するバイポーラトランジスタＩＣ回路からなる電圧比
較回路に関するものである。
所定の基準電圧とを比較し、比較結果に応じた信号を供
給するバイポーラトランジスタＩＣ回路からなる電圧比
較回路に関するものである。
【０００２】
【従来の技術】電圧比較回路は、一般的に差動増幅回路
により構成され、差動増幅回路の一方の入力端子に、比
較対象となる電圧が入力され、他方の入力端子に比較用
の基準電圧が入力される。当該差動増幅回路により、入
力電圧と基準電圧とのレベルに応じて、所定のレベルを
有する電圧信号を出力する。例えば、入力電圧のレベル
が基準電圧より高い場合に、電圧Ｖout1が出力され、逆
に入力電圧のレベルが基準電圧より低い場合に、電圧Ｖ
out1と異なるレベルを持つ電圧Ｖout2が出力される。
により構成され、差動増幅回路の一方の入力端子に、比
較対象となる電圧が入力され、他方の入力端子に比較用
の基準電圧が入力される。当該差動増幅回路により、入
力電圧と基準電圧とのレベルに応じて、所定のレベルを
有する電圧信号を出力する。例えば、入力電圧のレベル
が基準電圧より高い場合に、電圧Ｖout1が出力され、逆
に入力電圧のレベルが基準電圧より低い場合に、電圧Ｖ
out1と異なるレベルを持つ電圧Ｖout2が出力される。
【０００３】図３は、バイポーラトランジスタＩＣに一
般的に使用されている電圧比較回路の一例を示してい
る。図示のように、本例の電圧比較回路は、バイアス電
圧発生回路１０、差動増幅回路および基準電圧発生回路
２０により構成されている。
般的に使用されている電圧比較回路の一例を示してい
る。図示のように、本例の電圧比較回路は、バイアス電
圧発生回路１０、差動増幅回路および基準電圧発生回路
２０により構成されている。
【０００４】バイアス電圧発生回路１０は、ベース同士
が接続されているｎｐｎトランジスタＱ５，Ｑ６、ベー
スがトランジスタＱ５のコレクタに接続され、エミッタ
がトランジスタＱ６のコレクタに接続されているトラン
ジスタＱ７を有する。さらに、トランジスタＱ５とＱ６
のベース同士が、トランジスタＱ６のコレクタに接続さ
れている。トランジスタＱ５のコレクタが抵抗素子Ｒ４
を介して電源電圧ＶCCの供給線に接続され、トランジス
タＱ５およびＱ６のエミッタがそれぞれ抵抗素子Ｒ５お
よびＲ６を介して、接地されている。
が接続されているｎｐｎトランジスタＱ５，Ｑ６、ベー
スがトランジスタＱ５のコレクタに接続され、エミッタ
がトランジスタＱ６のコレクタに接続されているトラン
ジスタＱ７を有する。さらに、トランジスタＱ５とＱ６
のベース同士が、トランジスタＱ６のコレクタに接続さ
れている。トランジスタＱ５のコレクタが抵抗素子Ｒ４
を介して電源電圧ＶCCの供給線に接続され、トランジス
タＱ５およびＱ６のエミッタがそれぞれ抵抗素子Ｒ５お
よびＲ６を介して、接地されている。
【０００５】バイアス電圧発生回路１０において、電源
電圧ＶCCと接地電位ＧＮＤとの間に、２本の抵抗素子お
よび二つのトランジスタのベース・エミッタ間のＰＮ接
合が介在しており、それぞれの抵抗素子の抵抗値および
トランジスタのベース・エミッタ間電圧に応じて、バイ
アス電圧、即ち、図示のトランジスタＱ５とＱ６のベー
ス電圧Ｖbsが決定される。なお、トランジスタＱ５、Ｑ
６およびＱ７は、カレントミラー回路を構成している。
当該カレントミラー回路により、差動増幅回路に供給さ
れる動作電流が設定される。さらに、当該カレントミラ
ー回路により設定されたバイアス電圧Ｖbsに基づき、差
動増幅回路に供給される基準電圧Ｖref が設定される。
電圧ＶCCと接地電位ＧＮＤとの間に、２本の抵抗素子お
よび二つのトランジスタのベース・エミッタ間のＰＮ接
合が介在しており、それぞれの抵抗素子の抵抗値および
トランジスタのベース・エミッタ間電圧に応じて、バイ
アス電圧、即ち、図示のトランジスタＱ５とＱ６のベー
ス電圧Ｖbsが決定される。なお、トランジスタＱ５、Ｑ
６およびＱ７は、カレントミラー回路を構成している。
当該カレントミラー回路により、差動増幅回路に供給さ
れる動作電流が設定される。さらに、当該カレントミラ
ー回路により設定されたバイアス電圧Ｖbsに基づき、差
動増幅回路に供給される基準電圧Ｖref が設定される。
【０００６】差動増幅回路は、図示のように、トランジ
スタＱ１、Ｑ２およびＱ３により構成されている。トラ
ンジスタＱ１のベースに入力電圧Ｖinが印加され、トラ
ンジスタＱ２のベースに基準電圧発生回路２０により生
成された基準電圧Ｖref が入力される。トランジスタＱ
１とＱ２のエミッタ同士が接続され、その接続点が、ト
ランジスタＱ３のコレクタに接続されている。トランジ
スタＱ１とＱ２のコレクタがそれぞれ抵抗素子Ｒ１とＲ
２を介して、電源電圧ＶCCの供給線に接続され、トラン
ジスタＱ３のベースに、バイアス電圧Ｖbsが印加され、
そのエミッタが抵抗素子Ｒ３を介して接地されている。
スタＱ１、Ｑ２およびＱ３により構成されている。トラ
ンジスタＱ１のベースに入力電圧Ｖinが印加され、トラ
ンジスタＱ２のベースに基準電圧発生回路２０により生
成された基準電圧Ｖref が入力される。トランジスタＱ
１とＱ２のエミッタ同士が接続され、その接続点が、ト
ランジスタＱ３のコレクタに接続されている。トランジ
スタＱ１とＱ２のコレクタがそれぞれ抵抗素子Ｒ１とＲ
２を介して、電源電圧ＶCCの供給線に接続され、トラン
ジスタＱ３のベースに、バイアス電圧Ｖbsが印加され、
そのエミッタが抵抗素子Ｒ３を介して接地されている。
【０００７】基準電圧発生回路２０は、図示のように、
トランジスタＱ１１とＱ１２、抵抗素子Ｒ１１、Ｒ１２
とＲ１３により構成されている。トランジスタＱ１１の
ベースにバイアス電圧Ｖbsが印加され、エミッタが抵抗
素子Ｒ１３を介して接地され、コレクタはトランジスタ
Ｑ１２のエミッタに接続されている。抵抗素子Ｒ１１の
ベースが抵抗素子Ｒ１１とＲ１２との接続点に接続さ
れ、コレクタが電源電圧ＶCCの供給線に接続されてい
る。なお、抵抗素子Ｒ１１とＲ１２は、電源電圧ＶCCと
接地電位ＧＮＤとの間に直列接続されている。
トランジスタＱ１１とＱ１２、抵抗素子Ｒ１１、Ｒ１２
とＲ１３により構成されている。トランジスタＱ１１の
ベースにバイアス電圧Ｖbsが印加され、エミッタが抵抗
素子Ｒ１３を介して接地され、コレクタはトランジスタ
Ｑ１２のエミッタに接続されている。抵抗素子Ｒ１１の
ベースが抵抗素子Ｒ１１とＲ１２との接続点に接続さ
れ、コレクタが電源電圧ＶCCの供給線に接続されてい
る。なお、抵抗素子Ｒ１１とＲ１２は、電源電圧ＶCCと
接地電位ＧＮＤとの間に直列接続されている。
【０００８】このため、基準電圧発生回路２０におい
て、抵抗素子Ｒ１１とＲ１２の抵抗値に応じて分圧電圧
Ｖ0 の電圧値が決まる。これに応じて、基準電圧Ｖref
は、分圧電圧Ｖ0 よりトランジスタＱ１２のベース・エ
ミッタ間電圧Ｖbe分だけ低い電圧となる。即ち、分圧用
抵抗素子Ｒ１１とＲ１２の抵抗値を調整することによ
り、所定の基準電圧Ｖref が得られる。
て、抵抗素子Ｒ１１とＲ１２の抵抗値に応じて分圧電圧
Ｖ0 の電圧値が決まる。これに応じて、基準電圧Ｖref
は、分圧電圧Ｖ0 よりトランジスタＱ１２のベース・エ
ミッタ間電圧Ｖbe分だけ低い電圧となる。即ち、分圧用
抵抗素子Ｒ１１とＲ１２の抵抗値を調整することによ
り、所定の基準電圧Ｖref が得られる。
【０００９】差動増幅回路において、入力電圧Ｖinと基
準電圧Ｖref がそれぞれトランジスタＱ１とＱ２に入力
されるので、例えば、入力電圧Ｖinが基準電圧Ｖref よ
り高い場合に、トランジスタＱ３により供給された電流
がほとんどトランジスタＱ１側に流れ、トランジスタＱ
２側にほとんど電流が流れない。即ち、トランジスタＱ
１のコレクタがローレベルに保持され、トランジスタＱ
２のコレクタがハイレベルに保持される。逆に入力電圧
Ｖinが基準電圧Ｖref より低い場合に、トランジスタＱ
３により供給された電流がほとんどトランジスタＱ２側
に流れ、トランジスタＱ１側にほとんど電流が流れな
い。これに応じて、トランジスタＱ１のコレクタがハイ
レベルに保持され、トランジスタＱ２のコレクタがロー
レベルに保持される。この結果、入力電圧Ｖinと基準電
圧Ｖref のレベルに応じて、差動増幅回路の出力電圧Ｖ
out が異なり、当該出力電圧Ｖout により電圧比較の結
果が分かる。
準電圧Ｖref がそれぞれトランジスタＱ１とＱ２に入力
されるので、例えば、入力電圧Ｖinが基準電圧Ｖref よ
り高い場合に、トランジスタＱ３により供給された電流
がほとんどトランジスタＱ１側に流れ、トランジスタＱ
２側にほとんど電流が流れない。即ち、トランジスタＱ
１のコレクタがローレベルに保持され、トランジスタＱ
２のコレクタがハイレベルに保持される。逆に入力電圧
Ｖinが基準電圧Ｖref より低い場合に、トランジスタＱ
３により供給された電流がほとんどトランジスタＱ２側
に流れ、トランジスタＱ１側にほとんど電流が流れな
い。これに応じて、トランジスタＱ１のコレクタがハイ
レベルに保持され、トランジスタＱ２のコレクタがロー
レベルに保持される。この結果、入力電圧Ｖinと基準電
圧Ｖref のレベルに応じて、差動増幅回路の出力電圧Ｖ
out が異なり、当該出力電圧Ｖout により電圧比較の結
果が分かる。
【００１０】
【発明が解決しようとする課題】ところで、上述した従
来の電圧比較回路において、差動増幅回路の出力信号の
ダイナミックレンジを広く取りたい場合に、入力電圧Ｖ
inのスライス可能な範囲内で、比較電圧をできる限り低
くする必要がある。しかし、このときトランジスタの温
度特性などを十分考慮して電圧を設定しないと、差動増
幅回路に動作電流流を供給する電流源を構成するトラン
ジスタＱ３が飽和し、差動増幅回路が正常に動作しなく
なるという不利益がある。
来の電圧比較回路において、差動増幅回路の出力信号の
ダイナミックレンジを広く取りたい場合に、入力電圧Ｖ
inのスライス可能な範囲内で、比較電圧をできる限り低
くする必要がある。しかし、このときトランジスタの温
度特性などを十分考慮して電圧を設定しないと、差動増
幅回路に動作電流流を供給する電流源を構成するトラン
ジスタＱ３が飽和し、差動増幅回路が正常に動作しなく
なるという不利益がある。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、出力信号のダイナミックレンジ
を広く取得でき、トランジスタの温度特性に影響される
ことなく、常に安定した動作を実現可能な電圧比較回路
を提供することにある。
のであり、その目的は、出力信号のダイナミックレンジ
を広く取得でき、トランジスタの温度特性に影響される
ことなく、常に安定した動作を実現可能な電圧比較回路
を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の電圧比較回路は、入力電圧と所定の基準電
圧とを比較し、比較結果に応じて所定のレベルを有する
信号を出力する電圧比較回路であって、電源電圧に応じ
て、所定のバイアス電圧を発生するバイアス電圧発生回
路と、制御電極に上記入力電圧が印加される第１のトラ
ンジスタと、制御電極に上記基準電圧が印加される第２
のトランジスタとを有し、上記第１および第２のトラン
ジスタのエミッタ同士の接続点に上記バイアス電圧に応
じた動作電流が供給される差動増幅回路と、制御電極に
上記バイアス電圧が印加され、コレクタが上記第１およ
び第２のトランジスタのエミッタ同士の接続点に接続さ
れ、エミッタが負荷素子を介して接地されている第３の
トランジスタと、制御電極に上記バイアス電圧が印加さ
れ、コレクタが接地され、エミッタが抵抗素子を介して
電源電圧供給線に接続されている第４のトランジスタと
を有し、上記第４のトランジスタのエミッタ電圧が上記
基準電圧として上記差動増幅回路を構成する上記第２の
トランジスタの制御電極に印加される。
め、本発明の電圧比較回路は、入力電圧と所定の基準電
圧とを比較し、比較結果に応じて所定のレベルを有する
信号を出力する電圧比較回路であって、電源電圧に応じ
て、所定のバイアス電圧を発生するバイアス電圧発生回
路と、制御電極に上記入力電圧が印加される第１のトラ
ンジスタと、制御電極に上記基準電圧が印加される第２
のトランジスタとを有し、上記第１および第２のトラン
ジスタのエミッタ同士の接続点に上記バイアス電圧に応
じた動作電流が供給される差動増幅回路と、制御電極に
上記バイアス電圧が印加され、コレクタが上記第１およ
び第２のトランジスタのエミッタ同士の接続点に接続さ
れ、エミッタが負荷素子を介して接地されている第３の
トランジスタと、制御電極に上記バイアス電圧が印加さ
れ、コレクタが接地され、エミッタが抵抗素子を介して
電源電圧供給線に接続されている第４のトランジスタと
を有し、上記第４のトランジスタのエミッタ電圧が上記
基準電圧として上記差動増幅回路を構成する上記第２の
トランジスタの制御電極に印加される。
【００１３】また、本発明では、好適には上記第４のト
ランジスタは、上記差動増幅回路を構成する上記第１お
よび第２のトランジスタとチャネル導電型が異なり、上
記バイアス電圧発生回路は、制御電極同士が接続され、
エミッタが接地され、コレクタがそれぞれ負荷素子を介
して電源電圧供給線に接続され、且つ一方のコレクタが
上記制御電極同士に接続されている第５および第６のト
ランジスタにより構成され、上記第５および第６のトラ
ンジスタの制御電極同士の電圧が上記バイアス電圧とし
て、外部に出力される。
ランジスタは、上記差動増幅回路を構成する上記第１お
よび第２のトランジスタとチャネル導電型が異なり、上
記バイアス電圧発生回路は、制御電極同士が接続され、
エミッタが接地され、コレクタがそれぞれ負荷素子を介
して電源電圧供給線に接続され、且つ一方のコレクタが
上記制御電極同士に接続されている第５および第６のト
ランジスタにより構成され、上記第５および第６のトラ
ンジスタの制御電極同士の電圧が上記バイアス電圧とし
て、外部に出力される。
【００１４】また、本発明の電圧比較回路は、入力電圧
と所定の基準電圧とを比較し、比較結果に応じて所定の
レベルを有する信号を出力する電圧比較回路であって、
電源電圧に応じて、所定のバイアス電圧を発生するバイ
アス電圧発生回路と、制御電極に上記入力電圧が印加さ
れる第１のトランジスタと、制御電極に上記基準電圧が
印加される第２のトランジスタとを有し、上記第１およ
び第２のトランジスタのエミッタ同士の接続点に上記バ
イアス電圧に応じた動作電流が供給される差動増幅回路
と、制御電極に上記バイアス電圧が印加され、コレクタ
が上記第１および第２のトランジスタのエミッタ同士の
接続点に接続され、エミッタが負荷素子を介して接地さ
れている第３のトランジスタと、制御電極に上記バイア
ス電圧が印加され、コレクタが接地され、エミッタが直
列接続されている少なくとも二つの抵抗素子を介して電
源電圧供給線に接続されている第４のトランジスタとを
有し、上記直列に接続されている少なくとも二つの抵抗
素子間の接続点の電圧が上記基準電圧として上記差動増
幅回路を構成する上記第２のトランジスタの制御電極に
印加される。
と所定の基準電圧とを比較し、比較結果に応じて所定の
レベルを有する信号を出力する電圧比較回路であって、
電源電圧に応じて、所定のバイアス電圧を発生するバイ
アス電圧発生回路と、制御電極に上記入力電圧が印加さ
れる第１のトランジスタと、制御電極に上記基準電圧が
印加される第２のトランジスタとを有し、上記第１およ
び第２のトランジスタのエミッタ同士の接続点に上記バ
イアス電圧に応じた動作電流が供給される差動増幅回路
と、制御電極に上記バイアス電圧が印加され、コレクタ
が上記第１および第２のトランジスタのエミッタ同士の
接続点に接続され、エミッタが負荷素子を介して接地さ
れている第３のトランジスタと、制御電極に上記バイア
ス電圧が印加され、コレクタが接地され、エミッタが直
列接続されている少なくとも二つの抵抗素子を介して電
源電圧供給線に接続されている第４のトランジスタとを
有し、上記直列に接続されている少なくとも二つの抵抗
素子間の接続点の電圧が上記基準電圧として上記差動増
幅回路を構成する上記第２のトランジスタの制御電極に
印加される。
【００１５】さらに、本発明では、好適には、上記第４
のトランジスタのコレクタと接地電位間に、抵抗素子が
接続されている。また、上記バイアス電圧発生回路は、
制御電極同士が共通に接続され、エミッタがそれぞれ抵
抗素子を介して接地されている第５のトランジスタと第
６のトランジスタと、制御電極が上記第５のトランジス
タのコレクタに接続され、その接続点が抵抗素子を介し
て電源電圧供給線に接続され、エミッタが上記第６のト
ランジスタのコレクタに接続、コレクタが電源電圧供給
線に接続されている第７のトランジスタとを有する。
のトランジスタのコレクタと接地電位間に、抵抗素子が
接続されている。また、上記バイアス電圧発生回路は、
制御電極同士が共通に接続され、エミッタがそれぞれ抵
抗素子を介して接地されている第５のトランジスタと第
６のトランジスタと、制御電極が上記第５のトランジス
タのコレクタに接続され、その接続点が抵抗素子を介し
て電源電圧供給線に接続され、エミッタが上記第６のト
ランジスタのコレクタに接続、コレクタが電源電圧供給
線に接続されている第７のトランジスタとを有する。
【００１６】本発明によれば、差動増幅回路を構成する
二つのトランジスタの一方の制御電極に入力電圧が印加
され、他方のトランジスタの制御電極に基準電圧が印加
され、入力電圧と基準電圧のレベルに応じて、差動増幅
回路の出力電圧のレベルが設定されるので、差動増幅回
路の出力電圧により入力電圧と基準電圧との比較結果が
分かる。
二つのトランジスタの一方の制御電極に入力電圧が印加
され、他方のトランジスタの制御電極に基準電圧が印加
され、入力電圧と基準電圧のレベルに応じて、差動増幅
回路の出力電圧のレベルが設定されるので、差動増幅回
路の出力電圧により入力電圧と基準電圧との比較結果が
分かる。
【００１７】さらに、本発明によれば、差動増幅回路
は、制御電極にバイアス電圧発生回路により発生された
バイアス電圧が印加される第３のトランジスタからなる
電流源により動作電流が供給される。基準電圧発生回路
において、ベースに上記バイアス電圧が印加され、コレ
クタが抵抗素子を介して電源電圧供給線に接続されてい
る第４のトランジスタからなり、当該第４のトランジス
タのエミッタ電圧が基準電圧として差動増幅回路に供給
される。この結果、上記差動増幅回路に動作電流を供給
する第３のトランジスタのコレクタ・エミッタ間の電圧
は、バイアス電圧と関係なく、基準電圧供給回路を構成
する第４のトランジスタおよび差動増幅回路を構成する
トランジスタのベース・エミッタ間の電圧により決定さ
れるので、当該第３のトランジスタが温度変化などによ
って飽和状態になることが防止され、電圧比較回路が常
に安定した動作が得られる。
は、制御電極にバイアス電圧発生回路により発生された
バイアス電圧が印加される第３のトランジスタからなる
電流源により動作電流が供給される。基準電圧発生回路
において、ベースに上記バイアス電圧が印加され、コレ
クタが抵抗素子を介して電源電圧供給線に接続されてい
る第４のトランジスタからなり、当該第４のトランジス
タのエミッタ電圧が基準電圧として差動増幅回路に供給
される。この結果、上記差動増幅回路に動作電流を供給
する第３のトランジスタのコレクタ・エミッタ間の電圧
は、バイアス電圧と関係なく、基準電圧供給回路を構成
する第４のトランジスタおよび差動増幅回路を構成する
トランジスタのベース・エミッタ間の電圧により決定さ
れるので、当該第３のトランジスタが温度変化などによ
って飽和状態になることが防止され、電圧比較回路が常
に安定した動作が得られる。
【００１８】
【発明の実施の形態】第１実施形態 図１は本発明に係る電圧比較回路の第１の実施形態を示
す回路図である。図示のように、本実施形態の電圧比較
回路は、バイアス電圧発生回路１０、差動増幅回路およ
び基準電圧発生回路３０により構成されている。
す回路図である。図示のように、本実施形態の電圧比較
回路は、バイアス電圧発生回路１０、差動増幅回路およ
び基準電圧発生回路３０により構成されている。
【００１９】差動増幅回路において、ｎｐｎトランジス
タＱ１とＱ２が差動対を構成し、トランジスタＱ１のベ
ースに比較対象となる入力電圧Ｖinが印加され、トラン
ジスタＱ２のベースに基準電圧発生回路３０により発生
された基準電圧Ｖref が印加される。トランジスタＱ１
とＱ２のエミッタ同士が接続し、接続点がｎｐｎトラン
ジスタＱ３のコレクタに接続されている。トランジスタ
Ｑ３のベースにバイアス電圧発生回路１０により発生さ
れたバイアス電圧Ｖbsが印加され、そのエミッタが抵抗
素子Ｒ３を介して接地されている。
タＱ１とＱ２が差動対を構成し、トランジスタＱ１のベ
ースに比較対象となる入力電圧Ｖinが印加され、トラン
ジスタＱ２のベースに基準電圧発生回路３０により発生
された基準電圧Ｖref が印加される。トランジスタＱ１
とＱ２のエミッタ同士が接続し、接続点がｎｐｎトラン
ジスタＱ３のコレクタに接続されている。トランジスタ
Ｑ３のベースにバイアス電圧発生回路１０により発生さ
れたバイアス電圧Ｖbsが印加され、そのエミッタが抵抗
素子Ｒ３を介して接地されている。
【００２０】また、トランジスタＱ１とＱ２のコレクタ
がそれぞれ抵抗素子Ｒ１およびＲ２を介して、電源電圧
ＶCCの供給線に接続されている。トランジスタＱ１とＱ
２のコレクタにより、差動増幅回路の出力端子が構成さ
れ、これらの出力端子間の電圧Ｖout が電圧比較回路の
出力電圧として、外部に出力される。
がそれぞれ抵抗素子Ｒ１およびＲ２を介して、電源電圧
ＶCCの供給線に接続されている。トランジスタＱ１とＱ
２のコレクタにより、差動増幅回路の出力端子が構成さ
れ、これらの出力端子間の電圧Ｖout が電圧比較回路の
出力電圧として、外部に出力される。
【００２１】バイアス電圧発生回路は、図示のように、
ｎｐｎトランジスタＱ５，Ｑ６，Ｑ７、さらに、抵抗素
子Ｒ４，Ｒ５およびＲ６により構成されている。トラン
ジスタＱ５とＱ６のベース同士が接続され、その接続点
がトランジスタＱ６のコレクタに接続されている。ま
た、トランジスタＱ５とＱ６のエミッタがそれぞれ抵抗
素子Ｒ５とＲ６を介して接地されている。
ｎｐｎトランジスタＱ５，Ｑ６，Ｑ７、さらに、抵抗素
子Ｒ４，Ｒ５およびＲ６により構成されている。トラン
ジスタＱ５とＱ６のベース同士が接続され、その接続点
がトランジスタＱ６のコレクタに接続されている。ま
た、トランジスタＱ５とＱ６のエミッタがそれぞれ抵抗
素子Ｒ５とＲ６を介して接地されている。
【００２２】トランジスタＱ７のコレクタが電源電圧Ｖ
CCの供給線に接続され、ベースがトランジスタＱ５のコ
レクタに接続され、その接続点が抵抗素子Ｒ４を介し
て、電源電圧ＶCCの供給線に接続されている。また、ト
ランジスタＱ７のエミッタがトランジスタＱ６のコレク
タおよびトランジスタＱ５，Ｑ６のベースに共通に接続
されている。
CCの供給線に接続され、ベースがトランジスタＱ５のコ
レクタに接続され、その接続点が抵抗素子Ｒ４を介し
て、電源電圧ＶCCの供給線に接続されている。また、ト
ランジスタＱ７のエミッタがトランジスタＱ６のコレク
タおよびトランジスタＱ５，Ｑ６のベースに共通に接続
されている。
【００２３】このように構成されているバイアス電圧発
生回路１０において、トランジスタＱ５，Ｑ６およびＱ
７の電流増幅率ｈfeが十分大きい場合に、トランジスタ
Ｑ７のコレクタ電流と抵抗素子Ｒ４に流れる電流が近似
的に同じく、さらに、トランジスタＱ５およびＱ６のエ
ミッタ電流も近似的に同じと考えられる。即ち、トラン
ジスタＱ５、Ｑ６およびＱ７は、カレントミラー回路を
構成している。当該カレントミラー回路により、差動増
幅回路に供給される動作電流が設定される。さらに、当
該カレントミラー回路により設定されたバイアス電圧Ｖ
bsに基づき、差動増幅回路に供給される基準電圧Ｖref
が設定される。
生回路１０において、トランジスタＱ５，Ｑ６およびＱ
７の電流増幅率ｈfeが十分大きい場合に、トランジスタ
Ｑ７のコレクタ電流と抵抗素子Ｒ４に流れる電流が近似
的に同じく、さらに、トランジスタＱ５およびＱ６のエ
ミッタ電流も近似的に同じと考えられる。即ち、トラン
ジスタＱ５、Ｑ６およびＱ７は、カレントミラー回路を
構成している。当該カレントミラー回路により、差動増
幅回路に供給される動作電流が設定される。さらに、当
該カレントミラー回路により設定されたバイアス電圧Ｖ
bsに基づき、差動増幅回路に供給される基準電圧Ｖref
が設定される。
【００２４】ここで、抵抗素子Ｒ４の抵抗値をｒ4 、抵
抗素子Ｒ５およびＲ６の抵抗値を同じくｒ5 とし、さら
に、トランジスタＱ５，Ｑ６およびＱ７のベース・エミ
ッタ間電圧はともにＶbeとすると、バイアス電圧発生回
路１０により発生されたバイアス電圧Ｖbsは、次式によ
り求められる。
抗素子Ｒ５およびＲ６の抵抗値を同じくｒ5 とし、さら
に、トランジスタＱ５，Ｑ６およびＱ７のベース・エミ
ッタ間電圧はともにＶbeとすると、バイアス電圧発生回
路１０により発生されたバイアス電圧Ｖbsは、次式によ
り求められる。
【００２５】
【数１】 Ｖbs＝Ｖbe＋（ＶCC−２Ｖbe）・ｒ5 ／（ｒ4 ＋ｒ5 ） …（１）
【００２６】このように、バイアス電圧Ｖbsは、電源電
圧ＶCC、トランジスタのベース・エミッタ間電圧および
抵抗素子の抵抗値により決定される。
圧ＶCC、トランジスタのベース・エミッタ間電圧および
抵抗素子の抵抗値により決定される。
【００２７】差動増幅回路において、トランジスタＱ３
のベースに上述したバイアス電圧Ｖbsが印加されるの
で、トランジスタＱ３のエミッタに流れる電流ｉ0 が、
バイアス電圧Ｖbs、トランジスタＱ３のベース・エミッ
タ電圧および抵抗素子Ｒ３の抵抗値により決定される。
ここで、トランジスタＱ３のベース・エミッタ電圧をＶ
beとして、抵抗素子Ｒ３の抵抗値をｒ3 とすると、電流
ｉ0 は次式により求められる。
のベースに上述したバイアス電圧Ｖbsが印加されるの
で、トランジスタＱ３のエミッタに流れる電流ｉ0 が、
バイアス電圧Ｖbs、トランジスタＱ３のベース・エミッ
タ電圧および抵抗素子Ｒ３の抵抗値により決定される。
ここで、トランジスタＱ３のベース・エミッタ電圧をＶ
beとして、抵抗素子Ｒ３の抵抗値をｒ3 とすると、電流
ｉ0 は次式により求められる。
【００２８】
【数２】 ｉ0 ＝（Ｖbs−Ｖbe）／ｒ3 …（２）
【００２９】即ち、バイアス電圧Ｖbsおよびトランジス
タＱ３のベース・エミッタ電圧が決まれば、電流ｉ0 が
決まる。このように、トランジスタＱ３と抵抗素子Ｒ３
により、トランジスタＱ１とＱ２のエミッタ同士に動作
電流を供給する定電流源を構成する。当該定電流源によ
り、トランジスタＱ１とＱ２のエミッタ同士の接続点に
動作電流ｉ0 が供給される。
タＱ３のベース・エミッタ電圧が決まれば、電流ｉ0 が
決まる。このように、トランジスタＱ３と抵抗素子Ｒ３
により、トランジスタＱ１とＱ２のエミッタ同士に動作
電流を供給する定電流源を構成する。当該定電流源によ
り、トランジスタＱ１とＱ２のエミッタ同士の接続点に
動作電流ｉ0 が供給される。
【００３０】差動増幅回路は、動作電流ｉ0 を受けて動
作する。例えば、入力電圧Ｖinは基準電圧Ｖref より高
い場合に、トランジスタＱ１側に電流ｉ0 が流れ、トラ
ンジスタＱ２側にほとんど電流が流れない。即ち、トラ
ンジスタＱ１がオン状態、トランジスタＱ２がオフ状態
にそれぞれ保持される。この場合に、トランジスタＱ１
のコレクタ電圧Ｖ1 は、（ＶCC−ｒ1 ・ｉ0 ）となり、
トランジスタＱ２のコレクタ電圧Ｖは、電源電圧ＶCCと
なる。即ち、この場合電圧比較回路の出力電圧Ｖ
out1は、次式により求まる。
作する。例えば、入力電圧Ｖinは基準電圧Ｖref より高
い場合に、トランジスタＱ１側に電流ｉ0 が流れ、トラ
ンジスタＱ２側にほとんど電流が流れない。即ち、トラ
ンジスタＱ１がオン状態、トランジスタＱ２がオフ状態
にそれぞれ保持される。この場合に、トランジスタＱ１
のコレクタ電圧Ｖ1 は、（ＶCC−ｒ1 ・ｉ0 ）となり、
トランジスタＱ２のコレクタ電圧Ｖは、電源電圧ＶCCと
なる。即ち、この場合電圧比較回路の出力電圧Ｖ
out1は、次式により求まる。
【００３１】
【数３】 Ｖout1＝Ｖ1 −Ｖ2 ＝−ｒ1 ・ｉ0 …（３）
【００３２】逆に、入力電圧Ｖinは基準電圧Ｖref より
低い場合に、トランジスタＱ２側に電流ｉ0 が流れ、ト
ランジスタＱ１側にほとんど電流が流れない。即ち、ト
ランジスタＱ１がオフ状態、トランジスタＱ２がオン状
態にそれぞれ保持される。この場合に、トランジスタＱ
１のコレクタ電圧Ｖ1 は、電源電圧ＶCCとなり、トラン
ジスタＱ２のコレクタ電圧Ｖは、（ＶCC−ｒ1 ・ｉ0 ）
となる。即ち、この場合電圧比較回路の出力電圧Ｖout2
は、次式により求まる。
低い場合に、トランジスタＱ２側に電流ｉ0 が流れ、ト
ランジスタＱ１側にほとんど電流が流れない。即ち、ト
ランジスタＱ１がオフ状態、トランジスタＱ２がオン状
態にそれぞれ保持される。この場合に、トランジスタＱ
１のコレクタ電圧Ｖ1 は、電源電圧ＶCCとなり、トラン
ジスタＱ２のコレクタ電圧Ｖは、（ＶCC−ｒ1 ・ｉ0 ）
となる。即ち、この場合電圧比較回路の出力電圧Ｖout2
は、次式により求まる。
【００３３】
【数４】 Ｖout2＝Ｖ1 −Ｖ2 ＝ｒ1 ・ｉ0 …（４）
【００３４】上述のように、入力電圧Ｖinと基準電圧Ｖ
ref のレベルに応じて、電圧比較回路の出力電圧Ｖout
のレベルが異なる。当該出力電圧Ｖout に応じて、入力
電圧Ｖinのレベルを判定することができる。
ref のレベルに応じて、電圧比較回路の出力電圧Ｖout
のレベルが異なる。当該出力電圧Ｖout に応じて、入力
電圧Ｖinのレベルを判定することができる。
【００３５】基準電圧発生回路３０は、抵抗素子Ｒ２０
とｐｎｐトランジスタＱ４により構成されている。トラ
ンジスタＱ４のベースにバイアス電圧Ｖbsが印加され、
そのコレクタが接地され、エミッタが抵抗素子Ｒ２０を
介して電源電圧ＶCCの供給線に接続されている。トラン
ジスタＱ４のエミッタ電圧が基準電圧Ｖref として、差
動増幅回路に供給される。
とｐｎｐトランジスタＱ４により構成されている。トラ
ンジスタＱ４のベースにバイアス電圧Ｖbsが印加され、
そのコレクタが接地され、エミッタが抵抗素子Ｒ２０を
介して電源電圧ＶCCの供給線に接続されている。トラン
ジスタＱ４のエミッタ電圧が基準電圧Ｖref として、差
動増幅回路に供給される。
【００３６】ここで、ｐｎｐトトランジスタＱ４のベー
ス・エミッタ間電圧を、差動増幅回路を構成するｎｐｎ
トランジスタＱ１，Ｑ２およびＱ３と同じく、Ｖbeとす
ると、基準電圧Ｖref は、次式により求められる。
ス・エミッタ間電圧を、差動増幅回路を構成するｎｐｎ
トランジスタＱ１，Ｑ２およびＱ３と同じく、Ｖbeとす
ると、基準電圧Ｖref は、次式により求められる。
【００３７】
【数５】 Ｖref ＝Ｖbs＋Ｖbe …（５）
【００３８】即ち、基準電圧Ｖref は、バイアス電圧Ｖ
bsおよびｐｎｐトランジスタＱ４のベース・エミッタ間
電圧により決定される。
bsおよびｐｎｐトランジスタＱ４のベース・エミッタ間
電圧により決定される。
【００３９】ここで、トランジスタＱ３のエミッタ電圧
をＶe とすると、（Ｖe ＝Ｖbs−Ｖbe）となる。入力電
圧Ｖinが基準電圧Ｖref より低い場合に、上述したよう
に、トランジスタＱ１がオフ状態に、トランジスタＱ２
がオン状態にそれぞれ保持される。この場合に、トラン
ジスタＱ３のコレクタ電圧、即ち、トランジスタＱ２の
エミッタ電圧は、（Ｖref −Ｖbe）となり、トランジス
タＱ３のコレクタ・エミッタ間電圧Ｖceは次式により求
まる。
をＶe とすると、（Ｖe ＝Ｖbs−Ｖbe）となる。入力電
圧Ｖinが基準電圧Ｖref より低い場合に、上述したよう
に、トランジスタＱ１がオフ状態に、トランジスタＱ２
がオン状態にそれぞれ保持される。この場合に、トラン
ジスタＱ３のコレクタ電圧、即ち、トランジスタＱ２の
エミッタ電圧は、（Ｖref −Ｖbe）となり、トランジス
タＱ３のコレクタ・エミッタ間電圧Ｖceは次式により求
まる。
【００４０】
【数６】 Ｖce＝（Ｖref −Ｖbe）−Ｖe ＝Ｖbe …（６）
【００４１】即ち、温度変化に関係なく、トランジスタ
Ｑ３のコレクタ・エミッタ間電圧Ｖceが常に一定のレベ
ルＶbeに保持されているので、トランジスタＱ３が飽和
することなく、差動増幅回路は安定して動作可能であ
る。
Ｑ３のコレクタ・エミッタ間電圧Ｖceが常に一定のレベ
ルＶbeに保持されているので、トランジスタＱ３が飽和
することなく、差動増幅回路は安定して動作可能であ
る。
【００４２】一方、入力電圧Ｖinが基準電圧Ｖref より
高い場合に、トランジスタＱ１がオン状態、トランジス
タＱ２がオフ状態にそれぞれ保持される。ここで、入力
電圧Ｖinと基準電圧Ｖref との差電圧をΔＶとすると、
この場合のトランジスタＱ３のコレクタ・エミッタ間電
圧Ｖceは、次式により表される。
高い場合に、トランジスタＱ１がオン状態、トランジス
タＱ２がオフ状態にそれぞれ保持される。ここで、入力
電圧Ｖinと基準電圧Ｖref との差電圧をΔＶとすると、
この場合のトランジスタＱ３のコレクタ・エミッタ間電
圧Ｖceは、次式により表される。
【００４３】
【数７】 Ｖce＝Ｖbe＋ΔＶ …（７）
【００４４】この場合にもトランジスタＱ３が飽和する
ことなく、差動増幅回路が正常に動作することができ
る。このように、入力電圧Ｖinと基準電圧Ｖref との比
較結果に関わらず、何れの場合においても差動増幅回路
に動作電流を供給するトランジスタＱ３が飽和すること
なく、正常に動作できる。さらに、基準電圧Ｖref を低
く設定することが可能であり、出力信号のダイナミック
レンジが広く取れる。
ことなく、差動増幅回路が正常に動作することができ
る。このように、入力電圧Ｖinと基準電圧Ｖref との比
較結果に関わらず、何れの場合においても差動増幅回路
に動作電流を供給するトランジスタＱ３が飽和すること
なく、正常に動作できる。さらに、基準電圧Ｖref を低
く設定することが可能であり、出力信号のダイナミック
レンジが広く取れる。
【００４５】以上説明したように、本実施形態によれ
ば、トランジスタＱ１、Ｑ２およびＱ３により差動増幅
回路を構成し、トランジスタＱ３と抵抗素子Ｒ３からな
る定電流源はバイアス電圧Ｖbsに応じた定電流を差動増
幅回路に供給する。ベースにバイアス電圧Ｖbsが印加さ
れているトランジスタＱ４およびそのエミッタと電源電
圧ＶCC間に接続されている抵抗素子Ｒ２０により、基準
電圧供給回路２０を構成し、トランジスタＱ４のエミッ
タ電圧を基準電圧Ｖref としてトランジスタＱ２のベー
スに入力し、トランジスタＱ１のベースに印加される入
力電圧Ｖinと比較し、比較結果に応じた電圧Ｖout を出
力する。この結果、トランジスタの温度特性に影響され
ることなく、電流源を構成するトランジスタＱ３が飽和
状態になることが回避され、差動増幅回路は常に安定し
た状態で動作することができる。
ば、トランジスタＱ１、Ｑ２およびＱ３により差動増幅
回路を構成し、トランジスタＱ３と抵抗素子Ｒ３からな
る定電流源はバイアス電圧Ｖbsに応じた定電流を差動増
幅回路に供給する。ベースにバイアス電圧Ｖbsが印加さ
れているトランジスタＱ４およびそのエミッタと電源電
圧ＶCC間に接続されている抵抗素子Ｒ２０により、基準
電圧供給回路２０を構成し、トランジスタＱ４のエミッ
タ電圧を基準電圧Ｖref としてトランジスタＱ２のベー
スに入力し、トランジスタＱ１のベースに印加される入
力電圧Ｖinと比較し、比較結果に応じた電圧Ｖout を出
力する。この結果、トランジスタの温度特性に影響され
ることなく、電流源を構成するトランジスタＱ３が飽和
状態になることが回避され、差動増幅回路は常に安定し
た状態で動作することができる。
【００４６】第２実施形態 図２は本発明に係る電圧比較回路の第２の実施形態を示
す回路図である。なお、本実施形態においては、バイア
ス電圧発生回路および差動増幅回路の各部分は、図１に
示す本発明の第１の実施形態と同様であるため、ここ
で、差動増幅回路に定電流ｉ0 を供給する電流源および
基準電圧発生回路４０のみを図示している。
す回路図である。なお、本実施形態においては、バイア
ス電圧発生回路および差動増幅回路の各部分は、図１に
示す本発明の第１の実施形態と同様であるため、ここ
で、差動増幅回路に定電流ｉ0 を供給する電流源および
基準電圧発生回路４０のみを図示している。
【００４７】図示のように、電流源は、トランジスタＱ
３と抵抗素子Ｒ３により構成され、トランジスタＱ３の
ベースにバイアス電圧Ｖbsが印加され、トランジスタＱ
３のエミッタが抵抗素子Ｒ３を介して接地されている。
トランジスタＱ３のコレクタに定電流ｉ0 が流れる。電
流ｉ0 が動作電流として差動増幅回路に供給される。な
お、電流ｉ0 は、式（２）により求められる。
３と抵抗素子Ｒ３により構成され、トランジスタＱ３の
ベースにバイアス電圧Ｖbsが印加され、トランジスタＱ
３のエミッタが抵抗素子Ｒ３を介して接地されている。
トランジスタＱ３のコレクタに定電流ｉ0 が流れる。電
流ｉ0 が動作電流として差動増幅回路に供給される。な
お、電流ｉ0 は、式（２）により求められる。
【００４８】基準電圧発生回路４０は、図示のようにｐ
ｎｐトランジスタＱ４ａと抵抗素子Ｒ２０，Ｒ２１およ
びＲ２２により構成されている。トランジスタＱ４ａの
ベースにバイアス電圧Ｖbsが印加され、コレクタが抵抗
素子Ｒ２２を介して接地され、エミッタが直列接続され
ている抵抗素子Ｒ２０とＲ２１を介して、電源電圧ＶCC
の供給線に接続されている。なお、本実施形態では、抵
抗素子Ｒ２２は抵抗値の小さいものであり、さらに、抵
抗素子Ｒ２２を省略できる。即ち、トランジスタＱ４ａ
のコレクタが直接接地してもよい。
ｎｐトランジスタＱ４ａと抵抗素子Ｒ２０，Ｒ２１およ
びＲ２２により構成されている。トランジスタＱ４ａの
ベースにバイアス電圧Ｖbsが印加され、コレクタが抵抗
素子Ｒ２２を介して接地され、エミッタが直列接続され
ている抵抗素子Ｒ２０とＲ２１を介して、電源電圧ＶCC
の供給線に接続されている。なお、本実施形態では、抵
抗素子Ｒ２２は抵抗値の小さいものであり、さらに、抵
抗素子Ｒ２２を省略できる。即ち、トランジスタＱ４ａ
のコレクタが直接接地してもよい。
【００４９】抵抗素子Ｒ２０とＲ２１との接続点の電圧
が、基準電圧Ｖref として出力される。当該基準電圧Ｖ
ref は、差動増幅回路に供給され、トランジスタＱ２の
ベースに印加される。ここで、トランジスタＱ４ａのベ
ース・エミッタ間電圧をＶbeとし、さらに抵抗素子Ｒ２
１に生じた電圧降下をαとすれば、本実施形態における
基準電圧Ｖref は、次式により求められる。
が、基準電圧Ｖref として出力される。当該基準電圧Ｖ
ref は、差動増幅回路に供給され、トランジスタＱ２の
ベースに印加される。ここで、トランジスタＱ４ａのベ
ース・エミッタ間電圧をＶbeとし、さらに抵抗素子Ｒ２
１に生じた電圧降下をαとすれば、本実施形態における
基準電圧Ｖref は、次式により求められる。
【００５０】
【数８】 Ｖref ＝Ｖbs＋Ｖbe＋α …（８）
【００５１】このため、本実施形態においては、差動増
幅回路の電流源を構成するトランジスタＱ３のコレクタ
・エミッタ間電圧は、上述した第１の実施形態に較べ
て、α分だけ大きくなるので、第１実施形態よりさらに
トランジスタＱ３が飽和しにくくなり、差動増幅回路が
常に安定して動作することができる。
幅回路の電流源を構成するトランジスタＱ３のコレクタ
・エミッタ間電圧は、上述した第１の実施形態に較べ
て、α分だけ大きくなるので、第１実施形態よりさらに
トランジスタＱ３が飽和しにくくなり、差動増幅回路が
常に安定して動作することができる。
【００５２】以上説明したように、本実施形態によれ
ば、基準電圧発生回路４０において、ベースにバイアス
電圧Ｖbsが印加されるｐｎｐトランジスタＱ４ａを設け
て、トランジスタＱ４ａのエミッタを直列した抵抗素子
Ｒ２０とＲ２１を介して、電源電圧ＶCCに接続し、抵抗
素子Ｒ２０とＲ２１との接続点の電圧を基準電圧Ｖref
として差動増幅回路に供給するので、差動増幅回路に動
作電流ｉ0 を供給するトランジスタＱ３のコレクタ・エ
ミッタ間電圧は、抵抗素子Ｒ２１の電圧降下分だけ大き
く保持されるので、トランジスタＱ３が飽和しにくくな
り、温度と関係なく常に安定した動作が得られる。な
お、本実施形態は、上述した第１の実施形態に較べて、
基準電圧Ｖref をやや大きく設定されるので、出力信号
のダイナミックレンジもそれに応じて狭められるが、電
流源を構成するトランジスタＱ３のコレクタ・エミッタ
間電圧が大きくなり、トランジスタの温度特性などに影
響されることなく、飽和しにくくなり、電圧比較回路の
動作安定性がさらに向上する。
ば、基準電圧発生回路４０において、ベースにバイアス
電圧Ｖbsが印加されるｐｎｐトランジスタＱ４ａを設け
て、トランジスタＱ４ａのエミッタを直列した抵抗素子
Ｒ２０とＲ２１を介して、電源電圧ＶCCに接続し、抵抗
素子Ｒ２０とＲ２１との接続点の電圧を基準電圧Ｖref
として差動増幅回路に供給するので、差動増幅回路に動
作電流ｉ0 を供給するトランジスタＱ３のコレクタ・エ
ミッタ間電圧は、抵抗素子Ｒ２１の電圧降下分だけ大き
く保持されるので、トランジスタＱ３が飽和しにくくな
り、温度と関係なく常に安定した動作が得られる。な
お、本実施形態は、上述した第１の実施形態に較べて、
基準電圧Ｖref をやや大きく設定されるので、出力信号
のダイナミックレンジもそれに応じて狭められるが、電
流源を構成するトランジスタＱ３のコレクタ・エミッタ
間電圧が大きくなり、トランジスタの温度特性などに影
響されることなく、飽和しにくくなり、電圧比較回路の
動作安定性がさらに向上する。
【００５３】
【発明の効果】以上説明したように、本発明の電圧比較
回路によれば、出力信号のダイナミックレンジを広くで
き、トランジスタの温度特性に影響されることなく、常
に安定した動作を実現できる利点がある。
回路によれば、出力信号のダイナミックレンジを広くで
き、トランジスタの温度特性に影響されることなく、常
に安定した動作を実現できる利点がある。
【図１】本発明に係る電圧比較回路の第１の実施形態を
示す回路図である。
示す回路図である。
【図２】電圧比較回路の第２の実施形態を示す回路図で
あり、基準電圧発生回路の構成を示す回路図である。
あり、基準電圧発生回路の構成を示す回路図である。
【図３】従来の電圧比較回路の一例を示す回路図であ
る。
る。
１０…バイアス電圧発生回路、２０，３０，４０…基準
電圧発生回路、Ｑ１，Ｑ２，Ｑ３，Ｑ５，Ｑ６，Ｑ７…
ｎｐｎトランジスタ、Ｑ４，Ｑ４ａ…ｐｎｐトランジス
タ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ５，Ｒ１１，Ｒ
１２，Ｒ１３，Ｒ２０，Ｒ２１，Ｒ２２…抵抗素子、Ｖ
CC…電源電圧、ＧＮＤ…接地電位。
電圧発生回路、Ｑ１，Ｑ２，Ｑ３，Ｑ５，Ｑ６，Ｑ７…
ｎｐｎトランジスタ、Ｑ４，Ｑ４ａ…ｐｎｐトランジス
タ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ５，Ｒ１１，Ｒ
１２，Ｒ１３，Ｒ２０，Ｒ２１，Ｒ２２…抵抗素子、Ｖ
CC…電源電圧、ＧＮＤ…接地電位。
Claims (10)
- 【請求項１】入力電圧と所定の基準電圧とを比較し、比
較結果に応じて所定のレベルを有する信号を出力する電
圧比較回路であって、 電源電圧に応じて、所定のバイアス電圧を発生するバイ
アス電圧発生回路と、 制御電極に上記入力電圧が印加される第１のトランジス
タと、制御電極に上記基準電圧が印加される第２のトラ
ンジスタとを有し、上記第１および第２のトランジスタ
のエミッタ同士の接続点に上記バイアス電圧に応じた動
作電流が供給される差動増幅回路と、 制御電極に上記バイアス電圧が印加され、コレクタが上
記第１および第２のトランジスタのエミッタ同士の接続
点に接続され、エミッタが抵抗素子を介して接地されて
いる第３のトランジスタと、 制御電極に上記バイアス電圧が印加され、コレクタが接
地され、エミッタが負荷素子を介して電源電圧供給線に
接続されている第４のトランジスタとを有し、上記第４
のトランジスタのエミッタ電圧が上記基準電圧として上
記差動増幅回路を構成する上記第２のトランジスタの制
御電極に印加される電圧比較回路。 - 【請求項２】上記第４のトランジスタは、上記差動増幅
回路を構成する上記第１および第２のトランジスタとチ
ャネル導電型が異なる請求項１記載の電圧比較回路。 - 【請求項３】上記第４のトランジスタのコレクタと接地
電位間に、負荷素子が接続されている請求項１記載の電
圧比較回路。 - 【請求項４】上記バイアス電圧発生回路は、制御電極同
士が接続され、エミッタが接地され、コレクタがそれぞ
れ負荷素子を介して電源電圧供給線に接続され、且つ一
方のコレクタが上記制御電極同士に接続されている第５
および第６のトランジスタにより構成され、 上記第５および第６のトランジスタの制御電極同士の電
圧が上記バイアス電圧として、外部に出力される請求項
１記載の電圧比較回路。 - 【請求項５】上記バイアス電圧発生回路は、制御電極同
士が共通に接続され、エミッタがそれぞれ抵抗素子を介
して接地されている第５のトランジスタと第６のトラン
ジスタと、 制御電極が上記第５のトランジスタのコレクタに接続さ
れ、その接続点が負荷素子を介して電源電圧供給線に接
続され、エミッタが上記第６のトランジスタのコレクタ
に接続、コレクタが電源電圧供給線に接続されている第
７のトランジスタとを有する請求項１記載の電圧比較回
路。 - 【請求項６】入力電圧と所定の基準電圧とを比較し、比
較結果に応じて所定のレベルを有する信号を出力する電
圧比較回路であって、 電源電圧に応じて、所定のバイアス電圧を発生するバイ
アス電圧発生回路と、 制御電極に上記入力電圧が印加される第１のトランジス
タと、制御電極に上記基準電圧が印加される第２のトラ
ンジスタとを有し、上記第１および第２のトランジスタ
のエミッタ同士の接続点に上記バイアス電圧に応じた動
作電流が供給される差動増幅回路と、 制御電極に上記バイアス電圧が印加され、コレクタが上
記第１および第２のトランジスタのエミッタ同士の接続
点に接続され、エミッタが負荷素子を介して接地されて
いる第３のトランジスタと、 制御電極に上記バイアス電圧が印加され、コレクタが接
地され、エミッタが直列接続されている少なくとも二つ
の抵抗素子を介して電源電圧供給線に接続されている第
４のトランジスタとを有し、上記直列に接続されている
少なくとも二つの抵抗素子間の接続点の電圧が上記基準
電圧として上記差動増幅回路を構成する上記第２のトラ
ンジスタの制御電極に印加される電圧比較回路。 - 【請求項７】上記第４のトランジスタは、上記差動増幅
回路を構成する上記第１および第２のトランジスタとチ
ャネル導電型が異なる請求項６記載の電圧比較回路。 - 【請求項８】上記第４のトランジスタのコレクタと接地
電位間に、負荷素子が接続されている請求項６記載の電
圧比較回路。 - 【請求項９】上記バイアス電圧発生回路は、制御電極同
士が接続され、エミッタが接地され、コレクタがそれぞ
れ負荷素子を介して電源電圧供給線に接続され、且つ一
方のコレクタが上記制御電極同士に接続されている第５
および第６のトランジスタにより構成され、 上記第５および第６のトランジスタの制御電極同士の電
圧が上記バイアス電圧として、外部に出力されている請
求項６記載の電圧比較回路。 - 【請求項１０】上記バイアス電圧発生回路は、制御電極
同士が共通に接続され、エミッタがそれぞれ抵抗素子を
介して接地されている第５のトランジスタと第６のトラ
ンジスタと、 制御電極が上記第５のトランジスタのコレクタに接続さ
れ、その接続点が抵抗素子を介して電源電圧供給線に接
続され、エミッタが上記第６のトランジスタのコレクタ
に接続、コレクタが電源電圧供給線に接続されている第
７のトランジスタとを有する請求項６記載の電圧比較回
路。
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|---|---|---|---|
| JP30188897A JP3736077B2 (ja) | 1997-11-04 | 1997-11-04 | 電圧比較回路 |
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|---|---|---|---|
| JP30188897A JP3736077B2 (ja) | 1997-11-04 | 1997-11-04 | 電圧比較回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH11136105A true JPH11136105A (ja) | 1999-05-21 |
| JP3736077B2 JP3736077B2 (ja) | 2006-01-18 |
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ID=17902349
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30188897A Expired - Fee Related JP3736077B2 (ja) | 1997-11-04 | 1997-11-04 | 電圧比較回路 |
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|---|---|
| JP (1) | JP3736077B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1309165C (zh) * | 2004-05-20 | 2007-04-04 | 广达电脑股份有限公司 | 单向导通器件 |
| CN110196397A (zh) * | 2018-02-27 | 2019-09-03 | 精工爱普生株式会社 | 电源电压检测电路、半导体装置以及电子设备 |
-
1997
- 1997-11-04 JP JP30188897A patent/JP3736077B2/ja not_active Expired - Fee Related
Cited By (3)
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|---|---|---|---|---|
| CN1309165C (zh) * | 2004-05-20 | 2007-04-04 | 广达电脑股份有限公司 | 单向导通器件 |
| CN110196397A (zh) * | 2018-02-27 | 2019-09-03 | 精工爱普生株式会社 | 电源电压检测电路、半导体装置以及电子设备 |
| CN110196397B (zh) * | 2018-02-27 | 2023-04-21 | 精工爱普生株式会社 | 电源电压检测电路、半导体装置以及电子设备 |
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