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JP3277106B2 - 表示装置の駆動装置 - Google Patents

表示装置の駆動装置

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JP3277106B2
JP3277106B2 JP25909195A JP25909195A JP3277106B2 JP 3277106 B2 JP3277106 B2 JP 3277106B2 JP 25909195 A JP25909195 A JP 25909195A JP 25909195 A JP25909195 A JP 25909195A JP 3277106 B2 JP3277106 B2 JP 3277106B2
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voltage
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voltages
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嘉規 小川
滋樹 玉井
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Original Assignee
Sharp Corp
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Publication date
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Priority to US08/671,514 priority patent/US6002384A/en
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  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、たとえばアクティ
ブマトリクス形液晶表示装置などの表示装置を駆動する
ための装置に関する。
【０００２】
【従来の技術】典型的な先行技術は、図２９に示されて
いる。アクティブマトリクス形液晶表示装置を構成する
表示パネル１１には、行列状にソースラインＯ１〜ＯＮ
とゲートラインＬ１〜ＬＭとが形成され、その交差位置
に薄膜トランジスタＴがそれぞれ配置され、絵素電極Ｐ
にソースラインＯ１〜ＯＮの電圧がトランジスタＴを介
して選択的に与えられる。ソースラインＯ１〜ＯＮは、
半導体集積回路によって構成されるソースドライバ１２
に接続される。ソースドライバ１２は、各ソースライン
Ｏｋ（ｋ＝１〜Ｎ）に個別的に対応する３ビットから成
る表示データＤ０〜Ｄ２に応じて、合計８種類の電圧Ｖ
０〜Ｖ７を、基準電圧源１３から選択して、ソースライ
ンＯ１〜ＯＮに与える。半導体集積回路から成るゲート
ドライバ１４は、ゲートラインＬ１〜ＬＭに、ゲート信
号Ｇ１〜ＧＭを出力する。ソースドライバ１２は、各ゲ
ート信号Ｇｊ（ｊ＝１〜Ｍ）に与えられている１水平走
査期間中において、各絵素電極Ｐの階調に対応した電圧
をソースラインＯｋにそれぞれ与える。
【０００３】図３０は、図２９に示される先行技術のソ
ースドライバ１２の一部の構成を具体的に示すブロック
図である。ソースドライバ１２は各ソースラインＯ１〜
ＯＮ毎に個別的に対応したデコーダ回路ＦＲｋ（ｋ＝１
〜Ｎ）を備えており、表示データＤ０〜Ｄ２にそれぞれ
対応するデータｄ０〜ｄ２に応答し、基準電圧源１３か
らの８種類の電圧Ｖ０〜Ｖ７を、信号Ｓ０〜Ｓ７がそれ
ぞれ与えられるアナログスイッチＡＳＷ０〜ＡＳＷ７を
介して、択一的にソースラインＯｋに与え、８階調の表
示を行う。
【０００４】このような図２９および図３０に示される
先行技術では、ソースドライバ１２において基準電圧源
１３から各階調に対応した個別的な電圧Ｖ０〜Ｖ７が与
えられる。したがって、その各基準電圧Ｖ０〜Ｖ７が与
えられるための入力用接続端子数を必要とし、さらに各
階調に個別的に対応するアナログスイッチＡＳＷ０〜Ａ
ＳＷ７を必要とする。したがって、入力用接続端子数を
減少することが望まれる。さらに、アナログスイッチＡ
ＳＷ０〜ＡＳＷ７の数を減少して、半導体集積回路から
成るソースドライバ１２のチップサイズを小形化してコ
スト低減を図ることが望まれている。
【０００５】ソースドライバ１２におけるアナログスイ
ッチＡＳＷ０〜ＡＳＷ７は、そのソースドライバ１２の
外部に接続される表示パネル１１のソースラインＯ１〜
ＯＮに、選択された基準電圧Ｖ０〜Ｖ７のレベルを正確
に書込むために、そのオン抵抗を充分に低くする必要が
ある。したがって、アナログスイッチＡＳＷ０〜ＡＳＷ
７の半導体チップ内で占める面積は、そのソースドライ
バ１２内の論理演算のためにオン／オフ制御される論理
回路素子に比べて、一般に、十数倍〜数十倍程度必要で
ある。したがって、このようなアナログスイッチＡＳＷ
０〜ＡＳＷ７がソースドライバ１２の半導体チップの面
積全体に対して占める割合は大きい。したがって、多階
調化によるアナログスイッチＡＳＷ０〜ＡＳＷ７の数の
増加は、そのまま半導体チップサイズの増大につながる
結果になる。
【０００６】図２９および図３０に示される先行技術で
は、たとえば４ビットの表示データを用いて１６階調表
示を行う場合には、１６種類の基準電圧のための入力用
接続端子を必要とし、さらにその各基準電圧に対応した
合計１６個のアナログスイッチを必要とする。
【０００７】基準電圧の接続端子数を減少し、またアナ
ログスイッチ数を減少して半導体チップを小形化するこ
とを可能にする他の先行技術は、本件出願人によって特
開平６−２７９００として提案されている。この新たな
先行技術の基本的な構成は図２９に類似し、そのソース
ドライバ１２の一部の構成は図３１に示されている。こ
の先行技術では、基準電圧源１３において合計４種類の
基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ７が発生されてソースド
ライバ１２ａに与えられる。ソースドライバ１２ａで
は、基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ７に個別的に対応す
る合計４つのアナログスイッチＡＳＷ０，ＡＳＷ２，Ａ
ＳＷ５，ＡＳＷ７からソースラインＯｈ（ｈ＝１〜Ｎ）
に、基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ７をそのまま導出す
るほかに、それらの間の基準電圧間のいわば振動によっ
て電圧Ｖ１，Ｖ３，Ｖ４，Ｖ６を作成することによっ
て、８階調の各階調に対応する合計８種類の電圧Ｖ０，
Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ７を出力す
る。このために、デコーダ回路ＧＲｈは、８階調表示の
データＤ０〜Ｄ２に対応するデータｄ０〜ｄ２に応答
し、基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ７のうちの選択され
た１つの電圧をソースラインＯｈに出力し、またそれら
の中間の電圧Ｖ１，Ｖ３，Ｖ４，Ｖ６を、基準電圧Ｖ
０，Ｖ２，Ｖ５，Ｖ７の選択された２つの電圧を用いて
時分割して交互にソースラインＯｈに出力する。ここ
で、たとえば基準電圧Ｖ０よりも基準電圧Ｖ７が高い電
圧となるように設定されていると、Ｖ０＜Ｖ１＜Ｖ２＜
Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７である。アナログスイッ
チＡＳＷ０，ＡＳＷ２，ＡＳＷ５，ＡＳＷ７は、それぞ
れ信号ＡＳ０，ＡＳ２，ＡＳ５，ＡＳ７によってオン／
オフが制御される。
【０００８】たとえば基準電圧Ｖ２，Ｖ５の間の電圧Ｖ
３を作成してソースラインＯｈに印加するために、予め
定める１出力期間中においてデコーダ回路ＧＲｈは、ア
ナログスイッチＡＳＷ２，ＡＳＷ５を図３２（１）に示
されるように間欠的に交互にオン／オフ制御してソース
ラインＯｈに図３２（１）に示される振動電圧を発生す
る。これによってソースラインＯｈの抵抗および容量に
起因して、そのソースラインＯｈの電圧は、図３２
（２）に示されるようにローパスフィルタを経た電圧波
形に近づき、図３２（３）に示される平均化された電圧
Ｖ３を有する電圧となり、トランジスタＴを経て絵素電
極Ｐに印加されることになる。
【０００９】一旦、絵素電極Ｐに印加された電圧は、そ
の絵素電極Ｐとこれらの絵素電極Ｐに共通に液晶を介し
て対向して配置された共通電極との間の容量によって保
持される。このような動作がゲートラインＬ１〜ＬＭ毎
に、各ソースラインＯ１〜ＯＮに関して行われて繰返さ
れ、この電圧Ｖ０〜Ｖ７の保持は、たとえば１垂直期間
にわたって行われる。
【００１０】このような図３１および図３２に示される
先行技術では、３ビットから成る８階調表示データＤ０
〜Ｄ２の階調表示のために、合計４種類の基準電圧Ｖ
０，Ｖ２，Ｖ５，Ｖ７を用いるだけでよい。したがっ
て、合計４個のアナログスイッチＡＳＷ０，ＡＳＷ２，
ＡＳＷ５，ＡＳＷ７を用いればよい。こうして、階調数
未満で、それぞれ等しい数の基準電圧とアナログスイッ
チとによって、各階調に対応した８種類の電圧Ｖ０〜Ｖ
７を用いることができる。したがって、図２９および図
３０に示される先行技術に比べて基準電圧源１３によっ
て発生される基準電圧の数が低減され、またこれに応じ
てアナログスイッチ数を低減することができるので、ソ
ースドライバ１２の半導体チップ面積の小形化を図るこ
とができ、さらに消費電流を低く抑えることができるよ
うになり、これに応じて低コスト化および高密度実装化
が可能となる。
【００１１】しかしながら現実には、特にオフィスオー
トメーション用液晶表示装置などにおいては、もっと多
階調化を図り、しかも接続端子数を低減し、半導体チッ
プの小形化を図ることが要求されてきている。
【００１２】
【発明が解決しようとする課題】本発明の目的は、多階
調化を図りながら接続端子数およびアナログスイッチ数
を低減し、これによってソースドライバなどの半導体チ
ップの小形化、低消費電力化、低コスト化、高密度実装
化などを可能にすることができるようにした表示装置の
駆動装置を提供することである。
【００１３】
【課題を解決するための手段】本発明は、表示装置に接
続される出力端子と、前記出力端子に対応して設けられ
るとともに複数の異なる電圧値の電圧がそれぞれ入力さ
れる複数の入力端子と、前記出力端子と前記各入力端子
との間にそれぞれ介在されるスイッチング素子と、前記
スイッチング素子のオン／オフを制御する制御信号を出
力する制御手段とを含み、表示データに応じて前記スイ
ッチング素子のオン／オフを制御して前記複数の電圧の
うちの１つの電圧を連続的に、または２つの電圧を時分
割的に前記表示装置に出力する駆動手段と、前記複数の
電圧の数よりも多い数の異なる電圧値の基準電圧を発生
する基準電圧源と、前記基準電圧源からの複数の基準電
圧を前記入力端子の数単位でグループ分けし、基準電圧
をグループ単位で時分割的に切換えて、最も近い電圧値
に順次切換わる階段状の電圧を前記入力端子に供給する
多値電圧発生手段とを備え、前記制御手段は、前記表示
装置に出力すべき基準電圧が入力端子に入力されている
期間内で前記制御信号を出力することを特徴とする表示
装置の駆動装置である。本発明に従えば、基準電圧源か
らの複数の異なる電圧値の基準電圧は、多値電圧発生手
段によって入力端子と同じ数の階段状の電圧であって、
最も近い電圧値に順次切換わる階段状の電圧に変換され
て各入力端子に与えられる。そして、表示装置に出力す
べき基準電圧が入力端子に入力されている期間内で、ス
イッチング素子のオン／オフを制御することによって、
表示データに応じた１つの基準電圧が連続的に、または
２つの基準電圧が時分割的に表示装置に出力される。こ
れによって、入力端子数およびスイッチング素子数を減
らすことができる。
【００１４】また本発明は、前記多値電圧発生手段は、
供給する基準電圧を切換える際に、各基準電圧の出力さ
れる期間が終了してから引続く基準電圧の出力が開始さ
れるまでの間にいずれかの基準電圧も出力されないスリ
ット期間を挿入することを特徴とする。本発明に従え
ば、基準電圧が切換わる際に、いずれの基準電圧も出力
されないスリット期間が設けられるので、２つの基準電
圧が同時に選択されることによって２つの基準電圧間に
貫通電流が流れることを防止することができる。
【００１５】また本発明は、各出力端子に対応して一対
の入力端子がそれぞれ設けられ、各出力端子とその出力
端子に対応する一対の各入力端子との間に、前記スイッ
チング素子がそれぞれ介在され、多値電圧発生手段は、
各出力端子に対応する入力端子に与える基準電圧を、時
間経過に伴って前記複数の基準電圧の高くなる順に、ま
たは低くなる順に時分割的に、かつ繰返される各サイク
ル中に複数回にわたって与え、かつ一対の各入力端子に
各回に同時に与えられる基準電圧は、前記順に１つだけ
ずれていることを特徴とする。 本発明に従えば、後述の図１〜図１４に示される本発明
の実施の一態様、特に図１２および図１３から明らかな
ように、繰返される１周期Ｗ０であるサイクル中に、時
間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃの各回にわたって基準電圧Ｖ
０，Ｖ２，Ｖ５，Ｖ７が、高くなる順に、または低くな
る順に時分割的に与えられ、さらに、各時間Ｗ１ａ，Ｗ
１ｂ，Ｗ１ｃの各回に同時に与えられる基準電圧（Ｖ
０，Ｖ２），（Ｖ２，Ｖ５），（Ｖ５，Ｖ７）は、基準
電圧の高くなる順に、または低くなる順に１つだけずれ
ており、たとえば図１２では一方の入力端子に与えられ
る電圧ＡＶが基準電圧Ｖ０，Ｖ２，Ｖ５の順に与えられ
るのに対して、もう１つの入力端子の電圧ＢＶは、基準
電圧Ｖ２，Ｖ５，Ｖ７の順に与えられている。このよう
な構成によれば、全ての基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ
７とそれらの間の振動電圧を、多階調の駆動電圧として
用いることができる。
【００１６】また本発明は、各出力端子に対応して少な
くとも２組の対を成す入力端子がそれぞれ設けられ、各
出力端子とその出力端子に対応する一対の各入力端子と
の間に前記スイッチング素子がそれぞれ介在され、多値
電圧発生手段によって発生される複数の基準電圧は、各
組毎に複数のグループにグループ化され、多値電圧発生
手段は、各組の入力端子に与える基準電圧を、時間経過
に伴って各組に対応するグループ中の複数の基準電圧の
高くなる順に、または低くなる順に時分割的に、かつ繰
返される各サイクル中に複数回にわたって与え、かつ各
組の入力端子に各回に同時に与えられる基準電圧は、各
グループ内で前記順に１つだけずれていることを特徴と
する。 本発明に従えば、図１６および図１７に示される本発明
の実施の一態様ならびに図１８および図１９に示される
一態様に関連して示されるように、少なくとも２組の対
を成す入力端子が各出力端子に対応して設けられ、各組
毎に基準電圧が複数のグループにグループ化されてお
り、たとえば表３に示されるように２つのグループに分
けられ、各グループ内における基準電圧とそれらの間の
電圧を、多階調のための駆動電圧として用いることがで
きる。
【００１７】また本発明は、各出力端子に対応して第１
複数の入力端子がそれぞれ設けられ、各出力端子とその
出力端子に対応する各入力端子との間に前記スイッチン
グ素子がそれぞれ介在され、多値電圧発生手段は、各出
力端子に対応する入力端子に、その第１複数を超える第
２の複数の基準電圧を、その基準電圧の高くなる順に、
または低くなる順に時分割的に、かつ繰返される各サイ
クル中に複数回にわたって与え、各サイクル中の最初の
回以外の各回で、入力端子に同時に与えられる基準電圧
は、前回に与えられた基準電圧のうちの前記順に１つだ
け同一の基準電圧を含むことを特徴とする。 本発明に従えば、図２２および図２３に示される本発明
の実施の一態様ならびに図２４に示される本発明の実施
の他の態様のように、１つの出力端子に対応する第１複
数の入力端子が設けられ、その第１複数を超える第２の
複数の基準電圧を繰返される１周期Ｗ０のサイクル中
に、たとえば期間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃの各回にわた
って与え、各周期Ｗ０のサイクル中の時間Ｗ１ａである
最初の回以外の各回Ｗ１ｂ，Ｗ１ｃでは、入力端子に同
時に与えられる基準電圧は、前回Ｗ１ａ，Ｗ１ｂに与え
られた基準電圧のうちの前記順に１つだけ同一の基準電
圧Ｖ２，Ｖ４を含む。これによって第２の複数の基準電
圧とそれらの間の電圧を、多階調の駆動電圧として用い
ることができるようになる。
【００１８】また本発明は、スイッチング素子と制御手
段とを第１の集積回路によって実現し、多値電圧発生手
段を、第２の集積回路によって実現することを特徴とす
る。 本発明に従えば、第１の集積回路において第２の集積回
路の多値電圧発生手段からの基準電圧が与えられる入力
端子の数を低減することができ、第１集積回路の構成の
簡略化を図ることができる。
【００１９】また本発明は、スイッチング素子と制御手
段と多値電圧発生手段とを１つの集積回路によって実現
することを特徴とする。 本発明に従えば、多値電圧発生手段からの基準電圧を共
通の集積回路内の基準電圧ライン２３，２４を経てスイ
ッチング素子に与えるようにしてその基準電圧ライン、
したがって多値電圧発生手段からスイッチング素子に与
えられる入力端子の数の低減を図ることができる。
【００２０】また本発明は、第１の集積回路が複数個設
けられ、これらの複数の第１集積回路に共通に第２集積
回路が設けられることを特徴とする。 本発明に従えば、複数の第１の集積回路に共通に１つの
第２集積回路を設けて構成の簡略化を図ることができ
る。
【００２１】また本発明の多値電圧発生手段は、基準電
圧源からの複数の各基準電圧が導出されるラインと、前
記各入力端子との間に介在されかつ基準電圧制御信号に
よってオン／オフされるアナログスイッチとを含み、基
準電圧制御信号が周期的に発生されてアナログスイッチ
に与えられることを特徴とする。 本発明に従えば、基準電圧を、アナログスイッチを基準
電圧制御信号によってオン／オフ制御して、前記各入力
端子に基準電圧を与えることができる。
【００２２】また本発明は、多値電圧発生手段は、基準
電圧を出力する予め定める周期に同期させてスリット期
間を設けることを特徴とする。 本発明に従えば、スリット期間は予め定める基準電圧を
選択する周期に同期させて設けられる。したがって、各
基準電圧間に貫通電流が流れることを防止することがで
きるとともに、スリット期間が設けられることによって
発生する可能性がある制御信号のオン／オフの制御のタ
イミングがずれるなどの表示装置に行う表示への影響を
除去することができる。
【００２３】また本発明は、液晶表示パネルであっても
よいけれども、その他の誘電体層を用いる表示パネルな
どであってもよく、たとえば液晶に代えて、エレクトロ
ルミネッセンス（略称ＥＬ）材料およびその他の材料が
用いられてもよい。 本発明に従えば、たとえばアクティブマトリクス液晶表
示装置などのような薄膜スイッチング素子などの絵素ス
イッチング素子を備える構成において、本発明を関連し
て実施することによって、複数の各絵素電極と、それら
の絵素電極に共通のたとえば単一の共通電極との間で基
準電圧および基準電圧に基づいて、その基準電圧間のい
わば振動によって作成された電圧を、たとえば１垂直走
査期間にわたって保持させることができ、これによって
本発明はアクティブマトリクス表示装置に関連して好適
に実施することができる。
【００２４】
【発明の実施の形態】図１は本発明の実施の一形態の電
気的構成を示すブロック図である。アクティブマトリク
ス形液晶表示パネル１６は、Ｍ行Ｎ列に、第１ラインで
あるソースラインＯ１〜ＯＮと、第２ラインであるゲー
トラインＬ１〜ＬＭとが、一方の基板上に配列され、そ
れらのラインＯ１〜ＯＮ，Ｌ１〜ＬＭの交差位置に、絵
素スイッチング素子である薄膜トランジスタ（略称ＴＦ
Ｔ）Ｔ（ｊ，ｉ）（ｊ＝１〜Ｍ，ｉ＝１〜Ｎ）が配置さ
れる。ゲートラインＬ１〜ＬＭにゲート信号Ｇ１〜ＧＭ
が順次的に与えられることによって、そのゲート信号Ｇ
ｊが与えられているゲートラインＬ１〜ＬＭにゲート電
極が接続されている薄膜トランジスタＴが導通する。こ
れによってソースラインＯ１〜ＯＮからの階調表示駆動
電圧は、導通している薄膜トランジスタＴを介して絵素
電極Ｐ（ｊ，ｉ）にそれぞれ与えられる。前記一方の基
板に液晶を介して対向する他方の基板には、これらの絵
素電極Ｐのすべてに対向する共通電極が形成されてお
り、この共通電極と前記選択的に駆動電圧が与えられる
絵素電極Ｐとの間の電界によって階調表示が行われる。
【００２５】ソースラインＯ１〜ＯＮは、半導体集積回
路によって実現されるソースドライバ１７の出力端子Ｓ
１〜ＳＮにそれぞれ接続される。ゲートラインＬ１〜Ｌ
Ｍは、半導体集積回路によって実現されるゲートドライ
バ１８の接続端子Ｇ１〜ＧＭにそれぞれ接続される。こ
の明細書中においてラインとそのラインに与えられる信
号とは同一の参照符を付して表すことがある。
【００２６】ゲートラインＬ１〜ＬＭが順次的に１つず
つハイレベルとなる各水平走査期間ＷＨにおいて、その
ハイレベルとなっているゲートラインＬｊにゲート電極
が接続されている薄膜トランジスタＴが導通する。した
がって、ソースラインＯ１〜ＯＮを介して与えられる階
調表示データに対応する駆動電圧が、絵素電極Ｐと共通
電極との間で充電される。この充電された電圧レベル
は、合計Ｍ本のゲートラインＬ１〜ＬＭが走査される１
垂直走査期間中において保持され、各絵素毎の階調表示
が行われる。
【００２７】ソースドライバ１７には、表示制御回路１
９から直列３ビットの階調表示データＤ０〜Ｄ２が各ソ
ースラインＯ１〜ＯＮに対応して順次的に与えられる。
このとき表示制御回路１９はまた、クロック信号ＣＫと
ラッチ信号ＬＳとを発生してソースドライバ１７に与え
る。これらの参照符Ｄ０〜Ｄ２，ＣＫ，ＬＳは、信号、
接続端子またはラインを示すために用いることがあり、
以下の説明における他の参照符に関しても同様である。
【００２８】クロック信号ＣＫおよびラッチ信号ＬＳに
同期した信号は、ライン２０を介して表示制御回路１９
からゲートドライバ１８にもまた与えられ、ゲートドラ
イバ１８は前述のようにゲートラインＬ１〜ＬＭに順次
的なゲート信号Ｇ１〜ＧＭを同期して与える。
【００２９】ソースラインＯ１〜ＯＮに駆動電圧を与え
るために、基準電圧源２１が設けられる。この基準電圧
源２１は、４種類の直流基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ
７を常時発生する。電圧選択用スイッチング回路２２
は、基準電圧源２１の基準電圧出力端子Ｖ０，Ｖ２，Ｖ
５，Ｖ７と複数（この実施の形態では２）の基準電圧ラ
イン２３，２４との間に介在され、これらの各基準電圧
ライン２３，２４に後述の第１の時間Ｗ１ａ，Ｗ１ｂ，
Ｗ１ｃずつ時分割して、２つの基準電圧から成る合計３
組の組合せ（Ｖ０，Ｖ２），（Ｖ２，Ｖ５），（Ｖ５，
Ｖ７）を、ソースドライバ１７から与えられる基準電圧
制御信号ＳＶ１，ＳＶ２，ＳＶ３に基づいて発生する。
Ｗ１ａ＝Ｗ１ｂ＝Ｗ１ｃであり、総括的に参照符Ｗ１で
表すことがある。
【００３０】図２は、ソースドライバ１７の具体的な構
成を示すブロック図である。図２において参照符２，３
は、ラインの数を示す。ソースドライバ１７に備えられ
ている電圧作成用スイッチング回路２８からは、一対の
入力端子１２３，１２４に基準電圧ライン２３，２４を
経て時分割された基準電圧が与えられる。シフトレジス
タＳＲには、クロック信号ＣＫ（後述の図１２（１）参
照）が順次的に入力され、これに基づいてシフトレジス
タＳＲは、図３（３）〜図３（６）にそれぞれ示される
各ソースラインＯ１〜ＯＮ毎のメモリ制御信号ＳＲ１，
ＳＲ２，…，ＳＲ（Ｎ−１），ＳＲＮを順次的に導出す
る。表示制御回路１９から供給される直列３ビットの階
調表示データＤ０〜Ｄ２は、各ソースラインＯ１〜ＯＮ
に対応して図３（２）に参照符ＤＡ１，ＤＡ２，ＤＡ
３，…，ＤＡＮで示されるように順次的にソースドライ
バ１７に入力され、データメモリＤＭに、メモリ制御信
号ＳＲ１〜ＳＲＮに応答して順次的にストアされる。
【００３１】データラッチ回路ＤＬは、図３（７）に示
される１水平走査期間ＷＨ毎に出力されるラッチ信号Ｌ
Ｓに応答して、データメモリＤＭにストアされている並
列３ビットの各階調表示データを、すべてのソースライ
ンＯ１〜ＯＮに対応させて、ストアし、ラッチする。こ
うして表示制御回路１９において用いられる図３（１）
に示す水平同期信号Ｈｓｙｎの１水平走査期間ＷＨ内に
おいて、上述の動作が行われる。
【００３２】図４は、表示制御回路１９によるタイミン
グ動作を説明するための波形図である。図４（１）に示
される垂直同期信号Ｖｓｙｎの各周期毎に、図４（２）
に示される水平同期信号Ｈｓｙｎが、ゲートラインＬ１
〜ＬＭにそれぞれ対応して発生される。図４（２）にお
いて参照符１Ｈ，２Ｈ，…，ＭＨは、水平走査期間ＷＨ
を個別的に示している。各水平走査期間ＷＨ中に、ソー
スラインＯ１〜ＯＮに対応する総括的にＤＡ１１，ＤＡ
１２，…，ＤＡ１Ｍで示される階調表示データＤＡ１〜
ＤＡＮが図４（３）に示されるように表示制御回路１９
から発生されてソースドライバ１７に与えられる。図４
（４）は、１水平走査期間ＷＨ毎に発生されるラッチ信
号ＬＳの波形を示す。
【００３３】図４（５）は、１水平走査期間ＷＨにおい
て与えられたデジタル階調表示データＤ０〜Ｄ２に応じ
て、ソースラインＯ１〜ＯＮで与えられる電圧レベルを
総括的に示し、合計Ｍ本のソースラインＯ１〜ＯＮの電
圧レベルをまとめて表すために斜線が施されている。ノ
ンインターレース方式では、表示パネル１６の１画面
が、１垂直走査期間で表示される。本発明は、インター
レース方式の場合においても同様に実施することができ
る。
【００３４】図４（６）〜図４（８）は、ゲートドライ
バ１８からゲートラインＬ１，Ｌ２，ＬＭにそれぞれ与
えられるゲート信号Ｇ１，Ｇ２，ＧＭの波形をそれぞれ
示す。たとえば第ｊ番目のゲート信号Ｇｊがハイレベル
であることによって、そのゲートラインＬｊにゲート電
極が接続されている合計Ｎ個の薄膜トランジスタＴ
（ｊ，ｉ）（ｊ＝１〜Ｍ，ｉ＝１〜Ｎ）がすべてオン状
態になり、このとき絵素電極Ｐ（ｊ，ｉ）は、そのソー
スラインＯｉに与えられる駆動電圧に応じて充電され
る。各ゲートラインＬ１〜ＬＭに対して合計Ｍ回、上述
の動作が繰返されることによって、ノンインターレース
の１垂直走査期間における１画面が表示されることにな
る。
【００３５】図５は、上述の本発明の実施の形態によっ
て、ソースラインＯ１〜ＯＮに与えられる駆動電圧によ
って表示動作が行われることを示す波形図である。図５
（１）は垂直同期信号Ｖｓｙｎを示し、図５（２）は水
平同期信号Ｈｓｙｎを示し、図５（３）は前述の図４
（４）と同様にラッチ信号ＬＳを示す。また図５（４）
は、前述の図４（５）に関連して述べたのと同様に、ソ
ースラインＯ１〜ＯＮに各水平走査期間ＷＨ毎に与えら
れる電圧レベルを総括的に示す。図５（５）、図５
（６）および図５（７）は、前述の図４（６）、図４
（７）および図４（８）にそれぞれ対応しており、ゲー
ト信号Ｇ１，Ｇ２，ＧＭをそれぞれ示す。図５（８）〜
図５（１３）は、図２９における表示パネル１１の各絵
素電極Ｐ（ｊ，ｉ）（ｊ＝１〜Ｍ，ｉ＝１〜Ｎ）におけ
る各絵素電極毎の保持される電圧波形を示している。こ
れらの各絵素電極毎に与えられる電圧の極性は、いわゆ
る交流駆動法によって、１垂直走査期間毎に、したがっ
て１フィールド毎に反転し、これによって液晶の劣化が
抑えられる。
【００３６】図６は、データメモリＤＭおよびデータラ
ッチ回路ＤＬの１つのソースラインＯｉに対応する具体
的な構成を示すブロック図である。第ｉ番目のソースラ
インＯｉに対応して、データメモリＤＭｉは、階調表示
データＤ０〜Ｄ２の各ビットがＤ形フリップフロップＦ
ＤＭ０〜ＦＤＭ２の入力端子Ｄに与えられ、このクロッ
ク入力端子ＣＫにメモリ制御信号ＳＲｉが与えられたと
きのレベルを、出力端子Ｑに導出する。
【００３７】データラッチ回路ＤＬｉは、データメモリ
ＤＭｉの各フリップフロップＦＤＭ０〜ＦＤＭ２の出力
Ｑを入力端子Ｄで受信するＤ形フリップフロップＦＤＬ
０〜ＦＤＬ２をそれぞれ備える。これらのフリップフロ
ップＦＤＬ０〜ＦＤＬ２には、ラッチ信号ＬＳがクロッ
ク入力端子ＣＫに与えられ、そのときの入力端子Ｄのレ
ベルを出力端子Ｑから、階調表示データｄ０〜ｄ２とし
てデコーダ回路ＤＲｉに３ビット並列に与える。
【００３８】図７は、前述の図６におけるデータラッチ
回路ＤＬｉから出力される階調表示データｄ０〜ｄ２を
受信する１ソースラインＯｉ分のデコーダ回路ＤＲｉの
具体的な構成を示すとともに、そのソースラインＯｉに
駆動電圧Ｖ０〜Ｖ７を供給することができるようにする
ための電圧作成用スイッチング回路２８を示す電気回路
図である。
【００３９】デコーダ回路ＤＲｉには、前述の並列３ビ
ットの階調表示データｄ０〜ｄ２とともに、ライン２６
を介してデューティパルス発生回路ＤＵからデューティ
パルスが与えられる。並列階調表示データｄ０〜ｄ２と
反転回路３１，３２，３３によって反転された信号と
は、ＮＡＮＤゲート３４〜３９に与えられるとともに、
ＮＯＲゲート４０，４１に与えられ、またＮＡＮＤゲー
ト３４，３５とＮＯＲゲート４０，４１とにはライン２
６を介するデューティパルスが与えられる。これらのＮ
ＡＮＤゲート３４〜３９およびＮＯＲゲート４０，４１
の出力およびそれらの反転回路５１〜５４で反転された
信号は、ＮＯＲゲート４２〜４９にそれぞれ与えられ
る。ＮＯＲゲート４２の出力は、反転回路５５で反転さ
れ、またＮＯＲゲート４３〜４５の出力はＮＯＲゲート
５６に与えられ、さらにＮＯＲゲート４６〜４８の出力
はＮＯＲゲート５７に与えられ、ＮＯＲゲート４９の出
力は反転回路５８で反転される。
【００４０】３つの基準電圧制御信号ＳＶ１，ＳＶ２，
ＳＶ３は、ＡＮＤゲート５９，６０；６１，６２；６
３，６４の一方の入力にそれぞれ与えられる。ＡＮＤゲ
ート５９の他方の入力には反転回路５５の出力が与えら
れる。ＡＮＤゲート６０，６１の他方の入力にはＮＯＲ
ゲート５６の出力がそれぞれ与えられる。ＡＮＤゲート
６２，６３の他方の入力にはＮＯＲゲート５７の出力が
それぞれ与えられる。ＡＮＤゲート６４の他方の入力に
は反転回路５８の出力が与えられる。
【００４１】ＡＮＤゲート５９，６１，６３の各出力
は、ＯＲゲート６６から、電圧作成用スイッチング回路
２８の電圧作成用スイッチング素子であるアナログスイ
ッチＡＳＷ０に、スイッチング制御信号ＡＳ０として与
えられる。またＡＮＤゲート６０，６２，６４の出力は
もう１つのＯＲゲート６７から、もう１つの電圧作成用
スイッチング素子であるアナログスイッチＡＳＷ２にス
イッチング制御信号ＡＳ２として与えられる。
【００４２】図８は、電圧作成用スイッチング回路２８
の具体的な構成を示す電気回路図である。２つの基準電
圧ライン２３，２４には、アナログスイッチＡＳＷ０，
ＡＳＷ２がそれぞれ介在され、その基準電圧ライン２
３，２４は、アナログスイッチＡＳＷ０，ＡＳＷ２に関
して一方側（図８の右方側）では、接続点６９において
共通に接続され、接続端子Ｓｉから第ｉ番目のソースラ
インＯｉに接続されて階調表示のための駆動電圧Ｖ０〜
Ｖ７が与えられる。アナログスイッチＡＳＷ０は、並列
に接続されたＰ形およびＮ形のチャネルを有する電界効
果トランジスタ７１，７２と、スイッチング制御信号Ａ
Ｓ０を反転してトランジスタ７２のゲートに与える反転
回路７３とが含まれ、トランジスタ７１のゲートにはス
イッチング制御信号ＡＳ０がそのまま与えられる。同様
にしてもう１つのアナログスイッチＡＳＷ２は、スイッ
チング制御信号ＡＳ２がゲートに与えられるＰ形チャネ
ル電界効果トランジスタ７４と反転回路７６を介してゲ
ートに与えられるＮ形チャネル電界効果トランジスタ７
５とを含み、これらのトランジスタ７４，７５は並列に
接続される。
【００４３】これらの各アナログスイッチＡＳＷ０，Ａ
ＳＷ２では選択された基準電圧レベルをソースラインＯ
ｉに与えて絵素電極Ｐに正確に電圧レベルを保持させる
ために、そのオン抵抗を充分に低くしておく必要があ
る。したがってこれらのトランジスタ７１，７２；７
４，７５の占める面積を比較的大きくする必要がある。
本件実施の形態では、３ビットの階調表示データＤ０〜
Ｄ２を用いて合計８階調を行うためには、２つのアナロ
グスイッチＡＳＷ０，ＡＳＷ２のみを用いるだけでよ
く、これによってアナログスイッチＡＳＷ０，ＡＳＷ２
のソースドライバ１７に占める面積を小さくすることが
でき、そのソースドライバ１７の半導体チップの小形化
を図ることができるのである。さらにまた基準電圧ライ
ン２３，２４は、２本ですみ、ソースドライバ１７の接
続端子ＡＶ，ＢＶの数が少なくてすむ。
【００４４】図９は、デューティパルス発生回路ＤＵの
具体的な構成を示すブロック図である。このデューティ
パルス発生回路ＤＵは、後述の図１２（１）に示される
クロック信号ＣＫと、ラッチ信号ＬＳの反転回路７８で
反転されたライン８４を介する信号とに応答して、デュ
ーティ比１：２のデューティパルスを図１２（２）で示
されるように発生する。このデューティパルス発生回路
ＤＵは、Ｄ形フリップフロップ８１，８２，８３が直列
にまたは縦続接続されて構成される。クロック信号ＣＫ
は、各フリップフロップ８１，８２，８３のクロック入
力端子ＣＫに与えられる。反転回路７８を介するラッチ
信号ＬＳの反転された信号は、初段のフリップフロップ
８１のセット入力端子Ｓ＊（＊は反転を意味する）に与
えられる。終段のフリップフロップ８３の出力Ｑは、初
段の入力端子Ｄに与えられる。
【００４５】このデューティパルスは、ライン２６を介
して前述のようにデコーダ回路ＤＲｉに共通に与えられ
るとともに、次に説明する基準電圧選択制御手段８５に
も与えられる。
【００４６】図１０は、基準電圧選択制御手段８５の具
体的な構成を示すブロック図であり、これによって基準
電圧制御信号ＳＶ１，ＳＶ２，ＳＶ３が図１２（３）、
図１２（４）および図１２（５）に示されるように得ら
れる。デューティパルスはライン２６から直列または縦
続接続されたＤ形フリップフロップ８６〜９２のクロッ
ク入力端子ＣＫに共通に与えられる。ライン８４を介す
る反転回路７８からのラッチ信号ＬＳ＊は、フリップフ
ロップ８６〜９２のリセット入力端子Ｒ＊にそれぞれ共
通に与えられる。初段のフリップフロップ８６の入力端
子Ｄには、その初段のフリップフロップ８６と次段のフ
リップフロップ８７との出力Ｑが入力されるＮＡＮＤゲ
ート９３の出力が与えられる。
【００４７】フリップフロップ８９〜９２の出力Ｑおよ
びＱ＊は、基準電圧制御信号ＳＶ１，ＳＶ２，ＳＶ３の
ためのＡＮＤゲート９４，９５；９６，９７；９８，９
９に与えられ、さらにＮＯＲゲート１０１，１０２，１
０３に与えられる。
【００４８】図１１は、図１に示される基準電圧選択用
スイッチング回路２２の具体的な構成を示すブロック図
である。基準電圧源２１からの基準電圧Ｖ０，Ｖ２，Ｖ
５，Ｖ７の入力端子と２つの基準電圧ライン２３，２４
の他方側との間には、基準電圧選択用スイッチング素子
であるアナログスイッチＡＳＷ１ａ，ＡＳＷ１ｂ；ＡＳ
Ｗ２ａ，ＡＳＷ２ｂ；ＡＳＷ３ａ，ＡＳＷ３ｂがそれぞ
れ介在される。これらのアナログスイッチＡＳＷ１ａ〜
ＡＳＷ３ｂは、基準電圧制御信号ＳＶ１，ＳＶ２，ＳＶ
３によってオン／オフが制御される。たとえば第１の時
間Ｗ１ａ（図１２参照）で基準電圧制御信号ＳＶ１がハ
イレベルとなることによって、アナログスイッチＡＳＷ
１ａ，ＡＳＷ１ｂがオン状態となり、したがって基準電
圧Ｖ０，Ｖ２が基準電圧ライン２３，２４にそれぞれ与
えられる。また同様にして、第１の時間Ｗ１ｂで基準電
圧制御信号ＳＶ２がアナログスイッチＡＳＷ２ａ，ＡＳ
Ｗ２ｂに与えられることによって、基準電圧ライン２
３，２４には基準電圧Ｖ２，Ｖ５が与えられる。さらに
第１の時間Ｗ１ｃで基準電圧制御信号ＳＶ３がアナログ
スイッチＡＳＷ３ａ，ＡＳＷ３ｂに与えられることによ
って、基準電圧Ｖ５，Ｖ７が基準電圧ライン２３，２４
に与えられる。こうして多値電圧発生手段は、基準電圧
源２１と電圧選択用スイッチング回路２２と基準電圧選
択制御手段８５とによって構成される。
【００４９】基準電圧ライン２３，２４から導出される
基準電圧の組合せは、第１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１
ｃ毎に上述のように（Ｖ０，Ｖ２），（Ｖ２，Ｖ５），
（Ｖ５，Ｖ７）であり、したがって各組合せは、上下に
隣接する基準電圧Ｖ０およびＶ２、Ｖ２およびＶ５なら
びにＶ５およびＶ７に選ばれており、しかもこれらの３
つの組合せ（Ｖ０，Ｖ２），（Ｖ２，Ｖ５），（Ｖ５，
Ｖ７）は、相互にそれらの組合せを構成する電圧値が各
組合せ毎に異なっている。
【００５０】図１２は、電圧作成用スイッチング回路２
８を介してソースラインＯｉに与えられる電圧を説明す
るための図である。図１２（１）のクロック信号ＣＫに
基づいて、デューティパルス発生回路ＤＵでは図１２
（２）に示されるデューティパルスが作成される。この
デューティパルスは、ラッチ信号ＬＳにもまた同期して
おり、さらにこのデューティパルスとラッチ信号ＬＳと
によって、図１０に示される基準電圧選択制御手段８５
によって３つの基準電圧制御信号ＳＶ１，ＳＶ２，ＳＶ
３が発生される。この基準電圧制御信号ＳＶ１，ＳＶ
２，ＳＶ３は、図１２（３）、図１２（４）、図１２
（５）にそれぞれ示されている。したがって電圧選択用
スイッチング回路２２は、この基準電圧制御信号ＳＶ
１，ＳＶ２，ＳＶ３に応答して基準電圧ライン２３，２
４に図１２（６）および図１２（７）にそれぞれ示され
る基準電圧Ｖ０，Ｖ２，Ｖ５；Ｖ２，Ｖ５，Ｖ７を導出
する。このようにして各基準電圧制御信号ＳＶ１，ＳＶ
２，ＳＶ３は、第１の時間Ｗ１ずつずれており、したが
って各基準電圧の組合せ（Ｖ０，Ｖ２），（Ｖ２，Ｖ
５），（Ｖ５，Ｖ７）は、この第１の時間Ｗ１ずつ時分
割して出力されることになる。第１の時間Ｗ１ａ，Ｗ１
ｂ，Ｗ１ｃを総括的に参照符Ｗ１で示すことがある。デ
ューティパルスは、第１の時間Ｗ１未満である第２の各
時間Ｗ２，Ｗ３にそれぞれ対応したハイレベルおよびロ
ーレベルを有するデューティ比１：２を有する。
【００５１】 Ｗ１ ＝ Ｗ２＋Ｗ３ …（１） Ｗ３ ＝ ２・Ｗ２ …（２） ３つの時間順次的な第１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ
毎に、基準電圧の各組合せ（Ｖ０，Ｖ２），（Ｖ２，Ｖ
５），（Ｖ５，Ｖ７）が繰返され、これら３つの第１の
時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃの和を、参照符Ｗ０で示
す。この実施の形態ではＷ１ａ，Ｗ１ｂ，Ｗ１ｃは、す
べて等しい。
【００５２】 Ｗ０ ＝ ３・Ｗ１ …（３） 基準電圧の３つの組合せが繰返される周期Ｗ０は、たと
えば１水平走査期間ＷＨに等しく選ばれてもよく、その
１水平走査期間ＷＨ未満の値に選ばれてもよい。上述の
実施の形態では、周期的な時間Ｗ０に含まれる３つの第
１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃはすべて等しい値に定
められたけれども、本発明の他の実施の形態としてこれ
ら３つの第１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃは、相互に
異なっていてもよい。
【００５３】第１の時間Ｗ１ａにおいて基準電圧Ｖ０ま
たはＶ２を導出するには、アナログスイッチＡＳＷ１
ａ，ＡＳＷ１ｂが導通され、基準電圧ライン２３，２４
に介在されている電圧作成用スイッチング回路２８にお
けるアナログスイッチＡＳＷ０またはＡＳＷ２がその第
１の時間Ｗ１ａにおいて導通されればよい。また他の第
１の時間Ｗ１ｂにおいて基準電圧Ｖ２を導出する必要が
あるときには、その第１の時間Ｗ１ｂにおいてアナログ
スイッチＡＳＷ２ａがアナログスイッチＡＳＷ２ｂとと
もに導通され、電圧作成用スイッチング回路２８におけ
るアナログスイッチＡＳＷ０が導通されればよい。この
ことは残余の基準電圧Ｖ５，Ｖ７に関しても同様であ
る。
【００５４】表１は、階調表示データＤ０〜Ｄ２、した
がってデータラッチ回路ＤＬからのラッチされた階調表
示データｄ０〜ｄ２に対応する基準電圧Ｖ０，Ｖ２，Ｖ
５，Ｖ７と電圧作成用スイッチング回路２８によって作
成される電圧Ｖ１，Ｖ３，Ｖ４，Ｖ６をそれぞれ示す。
たとえば、基準電圧Ｖ７が基準電圧Ｖ０よりも高い電圧
となるように設定されていると、 Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７ …（４） となる。
【００５５】
【表１】
【００５６】たとえば、１つのソースラインＯｉに関し
てデータラッチ回路ＤＬｉから階調表示データｄ０，ｄ
１，ｄ２が導出されて、図７に示されるデコーダ回路Ｄ
Ｒｉに与えられるときを想定する。基準電圧Ｖ２，Ｖ５
を利用して電圧Ｖ３を求める場合を想定する。ラッチさ
れた階調表示データｄ０，ｄ１，ｄ２は、その１水平走
査期間において図１２（８）、図１２（９）、図１２
（１０）に示されるように論理「１１０」である。
【００５７】したがって、基準電圧Ｖ０，Ｖ２，Ｖ５，
Ｖ７の１周期Ｗ０における組合せ（Ｖ２，Ｖ５）が導出
される基準電圧制御信号ＳＶ２がハイレベルである期間
Ｗ１ｂにおいて、図７に示されるデコーダ回路ＤＲｉの
ＯＲゲート６６は、図１２（１１）に示される波形を有
するスイッチング制御信号ＡＳ０を導出する。またＯＲ
ゲート６７は、図１２（１２）に示されるスイッチング
制御信号ＡＳ２を導出する。電圧Ｖ３を得るために基準
電圧Ｖ２がソースラインＯｉに導出される期間Ｗ３は、
基準電圧Ｖ５が導出される期間Ｗ２の２倍である。これ
によって電圧Ｖ３がソースラインＯｉを介して絵素電極
Ｐに与えられて、その電圧Ｖ３に対応した充電電圧によ
る階調表示が得られる。
【００５８】このようにして電圧選択用スイッチング回
路２２から基準電圧ライン２３，２４に導出される電圧
は、各第１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ毎に、図１３
に示されるとおりとなる。
【００５９】図１１に関連して述べた基準電圧選択用ス
イッチング回路２２では、時間経過に伴って、複数（こ
の実施の形態では４）の基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ
７の高くなる順にまたは低くなる順に（この実施の形態
では高くなる順に）、各第１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ
１ｃ毎の時分割的に、かつ繰返される各サイクルである
周期Ｗ０中に複数回（この実施の形態では３回）にわた
って、基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ７が基準電圧ライ
ン２３、２４を経てソースドライバ１７の入力端子１２
３，１２４にそれぞれ与えられる。一対の各入力端子１
２３，１２４に基準電圧ライン２３，２４を介して第１
の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃの各回に同時に与えられ
る基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ７は、前記順に１つだ
けずれており、前述の実施の形態では一方の基準電圧ラ
イン２３には基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ７のうち、
高くなる順にＶ０，Ｖ２，Ｖ５がこの順に与えられ、も
う１つの基準電圧ライン２４には、その高い順に１つだ
けずれた基準電圧Ｖ２，Ｖ５，Ｖ７が与えられる。
【００６０】３つの第１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ
の１周期Ｗ０が、１水平走査期間ＷＨ中に複数回繰返さ
れて、各ソースラインＯｉに電圧が印加されて保持され
るようにしてもよいけれども、そのような階調に対応す
る電圧の絵素電極Ｐによる充電が単一回の周期Ｗ０で達
成されるならば、そのような電圧印加の動作は単一回だ
けであってもよい。
【００６１】図１４は、本発明の原理を説明するための
簡略化した等価回路図である。本発明においては、ソー
スドライバ１７の駆動対象となる１つのソースラインＯ
ｉの抵抗Ｒｓと、ソースラインＯｉの持つ静電容量Ｃｓ
とが直列に接続されたいわばローパスフィルタの機能を
有する回路を考える。絵素電極Ｐが有する等価的な容量
は、参照符ＣＬで示されている。この絵素電極Ｐの静電
容量ＣＬは、ソースラインＯｉの容量Ｃｓに比べて充分
に小さい（Ｃｓ＞＞ＣＬ）。したがって絵素電極Ｐに与
えられる電圧は、抵抗Ｒｓと静電容量Ｃｓとの接続点１
０５の電圧と同一の値になる。したがってこのローパス
フィルタとしての機能を有する図１４に示される等価回
路において、電圧作成用スイッチング回路２８のアナロ
グスイッチＡＳＷ０，ＡＳＷ２を、第１の各時間Ｗ１
ａ，Ｗ１ｂ，Ｗ１ｃにおいて第２の時間Ｗ２，Ｗ３だけ
断続的にオン／オフ制御して、時間ｔに依存するいわば
振動電圧ｖ（ｔ）をソースラインＯｉに与えるとき、そ
の振動電圧ｖ（ｔ）の周期２πが、抵抗Ｒｓおよび容量
Ｃｓによって定まるローパスフィルタの遮断周波数の周
期より充分に短く選ぶことによって、絵素電極Ｐの充電
電圧は、接続点１０５における絵素電極Ｐに印加される
周期振動電圧ｖ（ｔ）の平均電圧に充分に近似すること
が理解される。たとえば時定数Ｃｓ・Ｒｓ ＝ １０-7で
あるとき、この振動電圧の周波数はたとえば１．６ＭＨ
ｚ以上であればよい。
【００６２】このようにして本発明では、液晶表示パネ
ル５６が不可避的に有しているソースラインＯｉの抵抗
Ｒｓと静電容量Ｃｓとを積極的に利用し、４種類の予め
定める基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ７に基づいて、そ
れらの間の電圧Ｖ１，Ｖ３，Ｖ４，Ｖ６を前述の表１の
ようにして作成する。これによって基準電圧源２１の構
成を簡略化することができるのは勿論、基準電圧ライン
２３，２４の本数を低減して半導体集積回路によって実
現されるソースドライバ１７の接続端子数を減らすこと
ができるとともに、この基準電圧ライン２３，２４毎に
個別的に設けられている電圧作成用スイッチング素子で
あるアナログスイッチＡＳＷ０，ＡＳＷ２の数を低減し
て、上述の実施の形態では２つだけとし、その半導体チ
ップの小形化を図ることができるのである。
【００６３】図１〜図１４に示す実施の形態によれば、
前述の図２９〜図３２に関連して述べた各先行技術に比
べて、本発明に従うソースドライバ１７の半導体チップ
サイズである面積を、約１０％縮小することができたこ
とが本件発明者によって確認された。さらにまた本件発
明者によれば、６４階調の表示を行うソースドライバの
場合には先行技術に比べて約１５％の半導体チップサイ
ズの縮小化が可能となり、さらに２５６階調の表示を行
うソースドライバの場合には約２５％の半導体チップサ
イズの縮小化が図られることが確認された。このように
本発明によれば、ソースドライバ１７の半導体チップサ
イズの縮小を大幅に達成することができる。
【００６４】上述の実施の形態では、電圧選択用スイッ
チング回路２２は、ソースドライバ１７の外部に設けら
れていたけれども、本発明の他の実施の形態として図１
５に示されるようにソースドライバ１７ａを構成する半
導体チップ内に、図１１に示される電圧選択用スイッチ
ング回路２２を内蔵するような構成としてもよい。この
ような図１５に示される実施の形態によれば、前述の図
２に示される実施の形態と比べて、その図２の実施の形
態では２つの基準電圧ライン２３，２４と３つの基準電
圧制御信号ＳＶ１，ＳＶ２，ＳＶ３のための合計５つの
接続端子を必要としたのに対して、図１５の実施の形態
では４つの基準電圧Ｖ０，Ｖ２，Ｖ５，Ｖ７のための接
続端子が設けられればよくなり、接続端子の数を１つ減
らすことができる。
【００６５】図１６は、本発明の他の実施の形態の電圧
作成用スイッチング回路１０７の電気回路図である。６
つの基準電圧ライン１０８〜１１３には、電圧作成用ス
イッチング素子であるアナログスイッチＡＳＷ１〜ＡＳ
Ｗ６が介在されており、これらの基準電圧ライン１０８
〜１１３には、基準電圧Ｖ０〜Ｖ８を発生する基準電圧
源２１から基準電圧選択用スイッチング回路２２を経
て、図１７（１）〜図１７（６）にそれぞれ示される基
準電圧Ｖ０〜Ｖ８が、最初の第１の周期的な時間Ｗ１ａ
において基準電圧の組合せ（Ｖ０，Ｖ１，Ｖ４，Ｖ５，
Ｖ６，Ｖ７）が導出され、また次の第１の時間Ｗ１ｂで
は基準電圧の組合せ（Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ７，
Ｖ８）が導出して与えられるように構成される。アナロ
グスイッチＡＳＷ１〜ＡＳＷ６は、同時に２つのみが各
第１の時間Ｗ１ａ，Ｗ１ｂにおいて予め定めるデューテ
ィ比でオン／オフ制御され、こうして振動電圧がソース
ラインＯｉに与えられる。
【００６６】図１６および図１７に示される実施の形態
において、他の構成は、前述の実施の形態に類似するけ
れども、注目すべきはこの実施の形態では合計１６階調
表示を可能としている。各ソースラインＯｉ毎の表示デ
ータは、表２に示されるように４ビットＤ０〜Ｄ３が用
いられ、基準電圧Ｖ０〜Ｖ８の間の電圧Ｖ０１，Ｖ１
２，Ｖ２３，Ｖ３４，Ｖ４５，Ｖ５６，Ｖ６７は、デュ
ーティ比１：１のデューティパルスが用いられて、前述
の実施の形態と同様にして得られる。たとえば電圧Ｖ０
１を作成するために、２つの第１の時間Ｗ１ａ，Ｗ１ｂ
のうち一方の第１の時間Ｗ１ａにおいて、その半分の時
間だけアナログスイッチＡＳＷ１を導通し、残りの半分
の時間だけアナログスイッチＡＳＷ２を導通し、これに
よってこれらの基準電圧Ｖ０，Ｖ１の平均化された電圧
Ｖ０１が、ソースラインＯｉに与えられることが可能に
なる。このことは他の中間の電圧Ｖ１２，Ｖ２３，Ｖ３
４，Ｖ４５，Ｖ５６，Ｖ６７に関しても同様である。
【００６７】
【表２】
【００６８】本発明において、表示すべき階調数を増大
し、たとえば８階調だけでなく、１６階調、３２階調、
６４階調、…、２５６階調というように階調数の増加に
伴ってデューティ比１：ａ（ａは自然数）における値ａ
を大きくして、できるだけ少ない基準電圧の種類の数を
用いて多数の階調に対応した駆動電圧を作成する必要が
生じる。この値ａを大きくするということは、液晶表示
パネル１７の等価的な静電容量Ｃｓに電荷を充電する時
間を短くせざるを得ず、したがって希望する振動による
駆動電圧が得られにくくなることが考えられる。この問
題については、本発明では、この基準電圧の種類の数を
増加させ、デューティ比１：ｂの値ｂを小さくし、充電
時間を長くすることによって解決することができる。ま
た、液晶表示パネル１７のソースラインＯ１〜ＯＮの抵
抗を低下する構成とすることによって、たとえばその配
線抵抗の小さい金属材料を用い、またはその他の構成に
よって、前記値ｂを小さくせざるを得ないという事態を
回避することができる。
【００６９】本発明の他の実施の形態として図１８に示
される電圧作成用スイッチング回路１３０では、４つの
基準電圧ライン１１４，１１５，１１６，１１７に、ア
ナログスイッチＡＳＷ１〜ＡＳＷ４がそれぞれ介在され
ている。基準電圧ライン１１４〜１１７には、基準電圧
Ｖ０〜Ｖ７を発生する基準電圧源２１から、基準電圧選
択用スイッチング回路２２を介して周期的な３つの第１
の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ毎に図１９（１）〜図１
９（４）に示すように基準電圧ライン１１４〜１１７に
基準電圧Ｖ０〜Ｖ７が与えられ、それらの基準電圧Ｖ０
〜Ｖ７の組合せ（Ｖ０，Ｖ１，Ｖ６，Ｖ７）、（Ｖ１，
Ｖ２，Ｖ５，Ｖ６）および（Ｖ２，Ｖ３，Ｖ４，Ｖ５）
が第１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃにおいてそれぞれ
導出されて印加される。アナログスイッチＡＳＷ１〜Ａ
ＳＷ４におけるいずれか２つのアナログスイッチが、３
つの第１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃのいずれか１つ
において、予め定めるデューティ比でオン／オフ制御さ
れることによって、基準電圧の間の電圧を作成してソー
スラインＯｉに与えることができる。
【００７０】これらの図１６〜図１９に示される実施の
形態でもまた、各基準電圧の組合せが各第１の時間Ｗ１
ａ，Ｗ１ｂ，Ｗ１ｃにおいて相互に異なっており、基準
電圧間の電圧を作成するための時間の無駄がなくなる。
【００７１】本発明の実施の他の形態において、基準電
圧源２１は、基準電圧Ｖ０，Ｖ１，Ｖ２，…，Ｖ
2m+3（ｍ＝０，１，２，３，…）を、図１８に示される
電圧作成用スイッチング回路１３０において基準電圧ラ
イン１１４〜１１７に表３に示されるように第１の時間
Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ，…，Ｗ１ｄを１周期Ｗ０とし
て発生する構成としてもよい。
【００７２】
【表３】
【００７３】この実施の一形態では、各出力端子Ｓｉに
対応して少なくとも２組（この形態では２組）の対を成
す入力端子、したがって基準電圧ライン１１４，１１
５；１１６，１１７がそれぞれ設けられており、各出力
端子Ｓｉとその出力端子Ｓｉに対応する２組の対を成す
入力端子、したがって基準電圧ライン１１４，１１５；
１１６，１１７との間に電圧作成用スイッチング素子で
あるアナログスイッチＡＳＷ１，ＡＳＷ２；ＡＳＷ３，
ＡＳＷ４がそれぞれ介在されている。基準電圧ライン１
１４〜１１７に与えられる複数の基準電圧Ｖ０〜Ｖ2m+3
などが、表３に示されるように第１の組の対を成す基準
電圧ライン１１４，１１５に対応する基準電圧Ｖ０〜Ｖ
ｍ，Ｖ１〜Ｖm+1から成る第１のグループと、第２の組
の対を成す基準電圧ライン１１６，１１７に対応する第
２のグループの基準電圧Ｖ2m+2〜Ｖm+2，Ｖ2m+3〜Ｖm+3
との合計２つのグループにグループ化されている。
【００７４】基準電圧選択用スイッチング回路２２の働
きによって第１の組の入力端子を経て基準電圧ライン１
１４，１１５に与える基準電圧Ｖ０〜Ｖm+1 を時間経過
に伴って第１グループ中の複数の基準電圧Ｖ０〜Ｖm+1
の高くなる順に、または低くなる順に（この一形態では
高くなる順に）、第１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ，
…，Ｗ１ｄ毎に時分割的に、かつ繰返される１周期Ｗ０
の各サイクル中に複数回（この実施の形態では、ｍ＋１
回）にわたって与える。この組の対を成す基準電圧ライ
ン１１４，１１５に各回の第１の時間Ｗ１ａ，Ｗ１ｂ，
Ｗ１ｃ，…，Ｗ１ｄに同時に与えられる基準電圧Ｖ０〜
Ｖm+1 は、このグループ内で、基準電圧Ｖ０〜Ｖm+1 の
たとえば高くなる順に１つだけずれており、たとえばこ
の実施の形態では基準電圧ライン１１４を経てアナログ
スイッチＡＳＷ１に与えられるＶ０〜Ｖｍと基準電圧ラ
イン１１５を経てアナログスイッチＡＳＷ２に与えられ
る基準電圧Ｖ１〜Ｖm+1は、高い順に１つだけずれてい
る。もう１つの組の対を成す基準電圧ライン１１６，１
１７に関しては、時間経過に伴って複数の基準電圧Ｖ
m+2〜Ｖ2m+3の低くなる順に時分割的に与えられ、その
他の構成は、上述の対を成す基準電圧ライン１１４，１
１５に関連する構成と同様である。
【００７５】上述の図１８に示される本発明の実施の形
態では、２組の対を成す入力端子、したがって基準電圧
ライン１１４，１１５；１１６，１１７が設けられたけ
れども、前述の図１６に関連して述べたように３組の対
を成す入力端子に対応する基準電圧ライン１０８，１０
９；１１０，１１１；１１２，１１３が設けられて同様
な構成が実現されてもよく、さらに４組以上の対を成す
入力端子に関連してもまた、本発明を実施することがで
きる。
【００７６】図２０は、本発明のさらに他の実施の形態
の電圧作成用スイッチング回路１２４の電気回路図であ
る。基準電圧ライン１１８〜１２３にはアナログスイッ
チＡＳＷ１〜ＡＳＷ６がそれぞれ介在され、これらの基
準電圧ライン１１８〜１２３には、２つの第１の時間Ｗ
１ａ，Ｗ１ｂにおいて図２１（１）〜図２１（６）に示
される基準電圧Ｖ０〜Ｖ６が、基準電圧Ｖ０〜Ｖ６を発
生する基準電圧源２１から、基準電圧選択用スイッチン
グ回路２２を介して与えられ、これらの基準電圧Ｖ０〜
Ｖ６の組合せ（Ｖ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５）
および（Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６）がそれ
ぞれ導出されて印加される。この図２０および図２１に
示される実施の形態では、たとえば一方の第１の時間Ｗ
１ａにおける基準電圧の組合せＶ１，Ｖ２は、もう１つ
の第１の時間Ｗ１ｂにおける基準電圧Ｖ１，Ｖ２と同一
であり、また他の基準電圧Ｖ２〜Ｖ５に関しても同様に
重なっている。このような構成もまた、本発明の精神に
含まれる。
【００７７】図２２は、本発明のさらに他の実施の形態
の電圧作成用スイッチング回路１２９の電気回路図であ
る。３つの基準電圧ライン１２５，１２６，１２７には
アナログスイッチＡＳＷ１〜ＡＳＷ３が介在されてい
る。図２３に示されるように基準電圧ライン１２５〜１
２７には、１周期Ｗ０において合計３つの第１の時間Ｗ
１ａ，Ｗ１ｂ，Ｗ１ｃが順次的に設定され、各第１の時
間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃにおいて相互に異なる基準電
圧の組合せ（Ｖ０，Ｖ１，Ｖ２），（Ｖ２，Ｖ３，Ｖ
４），（Ｖ４，Ｖ５，Ｖ６）が各基準電圧ライン１２５
〜１２８に基準電圧Ｖ０〜Ｖ６を発生する基準電圧源２
１から、基準電圧選択用スイッチング回路２２を介して
前述の各形態と同様にして与えられる。アナログスイッ
チＡＳＷ１〜ＡＳＷ３のうち、基準電圧ライン１２５〜
１２７の上下に隣接する電圧、たとえば基準電圧Ｖ０と
Ｖ１またはＶ１とＶ２などが与えられるアナログスイッ
チＡＳＷ１とＡＳＷ２とが第１の時間Ｗ１ａ中において
第２の時間（前述の図１２（２）に示されるようにたと
えばＷ２とＷ３）だけ時間的に順次的にオン／オフ制御
されて、基準電圧Ｖ０，Ｖ１間の希望する電圧を得るこ
とができ、あるいはまた対を成すアナログスイッチＡＳ
Ｗ２，ＡＳＷ３がその第１の時間Ｗ１ａ中において第２
の時間ずつずれてオン／オフ制御されて基準電圧Ｖ１，
Ｖ２間の希望する電圧を得ることができる。前述の実施
の形態と同様に、１周期Ｗ０は、１水平走査期間ＷＨと
同一であってもよく、あるいはまた周期Ｗ０は１水平走
査期間ＷＨ未満であって、この１水平走査期間ＷＨ内に
おいて周期Ｗ０内における同一動作が繰返されてもよ
い。前述の第１の時間Ｗ１ａの動作は、他の第２の時間
Ｗ１ｂ，Ｗ１ｃのいずれかにおいて行われてもよく、ソ
ースラインＯｉに与えられる希望する電圧に対応して電
圧が作成される。
【００７８】本発明の他の実施の形態として、図２２に
示される３つのアナログスイッチＡＳＷ１〜ＡＳＷ３を
用い、繰返される周期Ｗ０における各時間Ｗ１ａ，Ｗ１
ｂにおいて表４に示されるように入力端子、したがって
基準電圧ライン１２５〜１２７を経てアナログスイッチ
ＡＳＷ１〜ＡＳＷ３に、基準電圧源２１から基準電圧選
択用スイッチング回路２２を経て電圧Ｖ０〜Ｖ４が与え
られるように構成されてもよい。
【００７９】
【表４】
【００８０】本発明のさらに他の実施の形態として、図
２２におけるアナログスイッチＡＳＷ１〜ＡＳＷ３の代
りに合計ｎ個のアナログスイッチＡＳＷ１〜ＡＳＷｎ
を、図２４に示されるように用い、各入力端子に個別的
に接続される基準電圧ライン１３２〜１３６には、表５
の基準電圧Ｖ０〜Ｖ(q+1)nを発生する基準電圧源から基
準電圧接続スイッチング回路２２を経て基準電圧が表５
に示されるように与えられる。ｑ，ｎは自然数である。
【００８１】
【表５】
【００８２】この図２４に示される一形態では、各出力
端子Ｓｉに対応して複数ｎの入力端子に、したがって基
準電圧ライン１３２〜１３６がそれぞれ設けられてアナ
ログスイッチＡＳＷ１〜ＡＳＷｎが介在されている。こ
の基準電圧ライン１３２〜１３６、したがってアナログ
スイッチＡＳＷ１〜ＡＳＷｎの数を第１複数とすると
き、基準電圧Ｖ０〜Ｖ(q+1)nの数である第２複数は、第
１複数を越える値である。
【００８３】基準電圧ライン１３２〜１３６、したがっ
てアナログスイッチＡＳＷ１〜ＡＳＷｎには、その基準
電圧Ｖ０〜Ｖ(q+1)nの高くなる順に、または低くなる順
に（この実施の形態では高くなる順に）、第１の時間Ｗ
１ａ〜Ｗ１ｄに示されるように時分割的に、かつ繰返さ
れる１周期Ｗ０である各サイクル中に、複数回（この一
形態では表５に示されるようにｑ＋１）にわたって与え
られる。各１周期Ｗ０の各回である第１の時間Ｗ１ａ〜
Ｗ１ｄで、基準電圧ライン１３２〜１３６、したがって
アナログスイッチＡＳＷ１〜ＡＳＷｎに同時に与えられ
る基準電圧は、たとえば最初の回である第１の時間Ｗ１
ａではＶ０〜Ｖnであり、次の回以降、たとえば第１の
時間Ｗ１ｂではＶn〜Ｖ2nであり、以下同様にして第１
の時間Ｗ１ｃでは、Ｖ2n〜Ｖ3n，…，Ｖqn〜Ｖ(q+1)nで
ある。したがってたとえば時間Ｗ１ｂにおける電圧Ｖn
〜Ｖ2nは、前回である期間Ｗ１ａに与えられた基準電圧
Ｖ０〜Ｖnのうちの前記順（この形態では高い順）に１
つだけ同一の基準電圧Ｖnを含む。また同様に時間Ｗ１
ｃの基準電圧Ｖ2n〜Ｖ3nは、前回の期間Ｗ１ｂのうちの
順に１つだけ同一の基準電圧Ｖ2nを含む。
【００８４】図２５は、本発明のさらに他の実施の形態
の一部の構成を示す電気回路図である。この実施の形態
で、前述の表示パネル１６のソースラインＯ１〜ＯＮの
総数Ｎが大きい場合などにおいて、複数のソースドライ
バ１７ａ〜１７ｃが設けられ、それらのソースドライバ
１７ａ〜１７ｃに共通に基準電圧ライン２３，２４が接
続される。基準電圧源２１と電圧選択用スイッチング回
路２２とは、これらのソースドライバ１７ａ〜１７ｃに
共通に設けられる。したがって、この実施の形態によっ
て構成の簡略化を図ることができる。
【００８５】この図２５の実施の形態では、各ソースド
ライバ１７ａ〜１７ｃは、前述の図１〜図１４に関連し
て説明した構成であってもよく、あるいはまた図１５に
示される実施の形態の構成を有していてもよい。
【００８６】前述の図１６〜図２４の各実施の形態にお
ける他の構成は、図１〜図１４および図１５に示される
各実施の形態の構成と同様である。
【００８７】本発明のさらに他の実施の形態として、図
１４における静電容量Ｃｓが小さい容量であるときに
は、表示パネル１６に補助的に追加的な静電容量を形成
するためのコンデンサを構成してもよい。
【００８８】図２６は、本発明の実施のさらに他の形態
における基準電圧選択制御手段１８５の具体的な構成を
示すブロック図である。基準電圧選択制御手段１８５
は、ソースドライバ１７において基準電圧選択制御手段
８５に置き換えて用いることができる。基準電圧選択制
御手段１８５において、Ｄ形フリップフロップ１８６〜
１９２およびＮＡＮＤゲート１９３は、前述の基準電圧
選択制御手段８５におけるＤ形フリップフロップ８６〜
９２およびＮＡＮＤゲート９３とそれぞれ対応し、同一
の動作を行う。すなわち、フリップフロップ１８６〜１
８８とＮＡＮＤゲート１９３とによってデューティパル
スを３分周し、信号ＦＱ３としてフリップフロップ１８
９に入力する。信号ＦＱ３は、デューティパルスの入力
されるタイミングに従って次段のフリップフロップへと
順次入力されてゆく。
【００８９】フリップフロップ１８９から出力される信
号ＦＱ４とフリップフロップ１９０から出力される信号
ＦＱ５＊とに基づいてＡＮＤゲート１９４から基準電圧
制御信号ＶＳ１が出力される。フリップフロップ１９２
から出力される信号ＦＱ７＊とフリップフロップ１９１
から出力される信号ＦＱ６とに基づいてＡＮＤゲート１
９５から基準電圧制御信号ＶＳ２が出力される。フリッ
プフロップ１９０から出力される信号ＦＱ５＊とフリッ
プフロップ１９１から出力される信号ＦＱ６とに基づい
てＡＮＤゲート１９６から基準電圧制御信号ＶＳ３が出
力される。基準電圧制御信号ＶＳ１〜ＶＳ３は、前述の
基準電圧制御信号ＳＶ１〜ＳＶ３と同様にデコーダ回路
ＤＲおよび電圧選択用スイッチング回路２２などに入力
される。
【００９０】図２７は、基準電圧選択制御手段１８５の
動作を説明するための図である。図２７（１）に示すク
ロック信号ＣＫと前述のラッチ信号ＬＳとに基づいて、
デューティパルス発生回路ＤＵにおいて図２７（２）に
示すデューティパルスが作成される。デューティパルス
とラッチ信号ＬＳを反転させた信号ＬＳ＊とが基準電圧
制御手段１８５に入力されることによって図２７（３）
〜図２７（１１）に示す各信号がそれぞれのフリップフ
ロップから出力される。図２７（３）に示す信号ＦＱ３
は、デューティパルスを３分周した信号であり、フリッ
プフロップ１８８から出力される。前述のようにＡＮＤ
ゲート１９４〜１９６に入力される各信号によって、図
２７（１２），図２７（１３），図２７（１４）にそれ
ぞれ示す基準電圧選択信号ＶＳ１，ＶＳ２，ＶＳ３が出
力される。
【００９１】図２７に示すように、基準電圧選択信号Ｖ
Ｓ１がハイレベルとなる期間Ｗ１１ａが終了してから基
準電圧選択信号ＶＳ２がハイレベルとなる期間Ｗ１１ｂ
が始まるまでの間は、いずれの基準電圧選択信号もハイ
レベルとならないスリット期間Ｗ１２ａとされる。ま
た、期間Ｗ１１ｂが終了してから基準電圧選択信号ＶＳ
３がハイレベルとなる期間Ｗ１１ｃが始まるまでの間は
スリット期間Ｗ１２ｂとされる。期間Ｗ１１ｃが終了し
てから次に期間Ｗ１１ａが始まるまでの間はスリット期
間Ｗ１２ｃとされる。
【００９２】期間Ｗ１１ａ，Ｗ１１ｂ，Ｗ１１ｃは前述
の第１の時間Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃにそれぞれ対応し
ており、期間Ｗ１１ａでは図２７（１６）に示すように
端子ＡＶから電圧Ｖ０が出力され、図２７（１５）に示
すように端子ＢＶから電圧Ｖ２が出力される。期間Ｗ１
１ｂでは端子ＡＶから電圧Ｖ２が出力され、端子ＢＶか
ら電圧Ｖ５が出力される。また、期間Ｗ１１ｃでは、端
子ＡＶから電圧Ｖ５が出力され、端子ＢＶから電圧Ｖ７
が出力される。
【００９３】各期間Ｗ１１ａ，Ｗ１２ａ，Ｗ１１ｂ，Ｗ
１２ｂ，Ｗ１１ｃ，Ｗ１２ｃはそれぞれこの順番で選ば
れ、各期間を足合わせた期間を期間Ｗ１０とする。
【００９４】基準電圧の３つの組合わせが繰返される周
期Ｗ１０は、たとえば前述の１水平走査期間ＷＨに等し
く選ばれてもよく、１水平走査期間ＷＨ未満の値に選ば
れてもよい。上述の実施の形態では、周期的な期間Ｗ１
０に含まれる３つの第１の時間Ｗ１１ａ，Ｗ１１ｂ，Ｗ
１１ｃはすべて等しい値に定められたけれども、本発明
の他の実施の形態としてこれら３つの第１の時間Ｗ１１
ａ，Ｗ１１ｂ，Ｗ１１ｃは相互に異なっていてもよい。
【００９５】また、実施のこの形態では、スリット期間
Ｗ１２ａ，ｂ，ｃをデューティパルスに同期させていた
が、同期していない構成としてもよい。すなわち、各基
準電圧選択信号の長さが全て等しくなくても、また等し
い場合であって他の信号を基準として作成されていたと
しても各基準電圧選択信号が切換わるときに２つの基準
電圧選択信号が同時にハイレベルとならないような構成
であればよい。実施のこの形態においては、多値電圧発
生手段は基準電圧源と電圧選択用スイッチング回路２２
と基準電圧選択制御手段１８５とを含んで構成される。
【００９６】以上のように本発明の実施のこの形態にお
いては、基準電圧選択制御手段１８５において生成さ
れ、時分割的に出力される基準電圧選択信号ＶＳ１〜Ｖ
Ｓ３がそれぞれハイレベルとなる期間Ｗ１１ａ，Ｗ１１
ｂ，Ｗ１１ｃの間にスリット期間Ｗ１２ａ，Ｗ１２ｂ，
Ｗ１２ｃが設けられているので、電圧選択回路２２にお
けるアナログスイッチＡＳＷ１ａ，ＡＳＷ２ａ，ＡＳＷ
３ａのうちの２つ、もしくはアナログスイッチＡＳＷ１
ｂ，ＡＳＷ２ｂ，ＡＳＷ３ｂのうちの２つが同時に導通
されることがない。したがって、２つの電圧間が短絡す
ることによって流れる貫通電流が流れることを防止する
ことができ、基準電圧選択制御手段１８５が設けられる
ソースドライバ１７における消費電力を低減させること
ができる。また、スリット期間Ｗ１２は、デューティパ
ルスに同期して前記期間Ｗ１１にそれぞれ挿入されるの
で、各制御信号のオン／オフの制御のタイミングがずれ
ることなどによって生じる表示への影響を除去すること
ができる。
【００９７】図２８は、本発明の実施のさらに他の形態
の基準電圧選択制御手段１８５ａの具体的な構成を示す
ブロック図である。基準電圧選択制御信号１８５ａは、
基準電圧選択制御手段１８５のＡＮＤゲート１９４〜１
９６をＮＯＲゲート１９７〜１９９に置換えた構成とな
っており、同一の構成要素には同一の参照符号を付して
説明を省略する。
【００９８】ＮＯＲゲート１９７には、信号ＦＱ４＊と
信号ＦＱ５とが入力されて基準電圧選択信号ＶＳ１が出
力される。ＮＯＲゲート１９８には、信号ＦＱ６＊と信
号ＦＱ７とが入力されて基準電圧選択信号ＶＳ２が出力
される。ＮＯＲゲート１９９には、信号ＦＱ５と信号Ｆ
Ｑ６＊とが入力されて基準電圧選択信号ＶＳ３が出力さ
れる。基準電圧選択制御手段１８５ａにおける信号の入
出力については基準電圧選択制御手段１８５と同様であ
り、図２７に示すとおりである。
【００９９】以上のように本発明の実施のこの形態にお
いては、基準電圧選択制御手段１８５ａは基準電圧選択
制御手段１８５と同一の動作を行うことができ、基準電
圧選択制御手段１８５と同一の効果を得ることができ
る。
【０１００】上述の説明において、入力端子というの
は、ソースドライバ１７に接続されているたとえばピン
状の接続端子であってもよいけれども、そのような端子
が設けられていない場合において、アナログスイッチな
どのスイッチング素子の基準電圧ラインに接続される端
子を入力端子と称することがあり、このような実施の形
態では、入力端子はたとえばピン状に形成されておら
ず、また基準電圧ライン上の任意の点を入力端子と考え
ることもでき、本発明はこのような構成も含む。
【０１０１】
【発明の効果】本発明によれば、多値電圧発生手段から
時分割的に基準電圧を駆動手段に供給するようにしたの
で、入力端子数およびアナログスイッチなどのスイッチ
ング素子の数を低減することができる。これによって多
階調が容易に可能になり、ソースドライバなどのような
半導体集積回路の量産化が容易に可能になる。
【０１０２】また本発明によれば、入力端子へと入力さ
れる基準電圧が切換わる際に、いずれの基準電圧も出力
されないスリット期間が設けられるので、２つの基準電
圧が同時に選択されることによって２つの基準電圧間に
貫通電流が流れることを防止することができ、表示装置
の駆動装置における消費電力を低減させることができ
る。
【０１０３】また本発明によれば、上述のように入力端
子数およびスイッチング素子数を低減することができる
ことによって、構成の簡略化、低消費電力化、低コスト
化および高密度実装化などの要求に応えることができる
ようになる。
【０１０４】さらに本発明によれば、上述のようにスイ
ッチング素子の数を少なくすることができるようになる
ので、そのようなオン抵抗を充分に低くするために半導
体チップ内で大きな面積を占める電圧作成用スイッチン
グ素子の数を少なくすることによって、半導体チップ面
積全体に対する電圧作成用スイッチング素子の面積が占
める割合を小さくし、半導体チップの小形化が可能にな
るのである。
【０１０５】さらに本発明によれば、基準電圧ラインに
与えられる基準電圧の組合せを、相互に異なるようにし
て効率よく、それらの基準電圧の間の希望する電圧を得
ることが可能となる。
【０１０６】さらに本発明によれば、１つの集積回路内
にスイッチング素子と制御手段と多値電圧発生手段とを
収納して実現することによって、接続端子数をさらに低
減することができる。
【０１０７】また本発明によれば、複数の第１集積回路
に共通に１つの第２集積回路を設けて、構成の簡略化を
図ることができる。
【０１０８】またさらに本発明によれば、スリット期間
は予め定める基準電圧を選択する周期に同期させて設け
られるので、各基準電圧間に貫通電流が流れることを防
止することができるとともに、スリット期間が設けられ
ることによって発生する可能性がある制御信号のオン／
オフの制御のタイミングがずれるなどの表示装置に行う
表示への影響を除去することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の全体の構成を示すブロ
ック図である。
【図２】図１に示されるソースドライバ１７の具体的な
構成を示すブロック図である。
【図３】その実施の形態の１水平走査期間ＷＨの動作を
説明するための図である。
【図４】その実施の形態の１垂直走査期間の動作を説明
するための図である。
【図５】各絵素Ｐに対応する駆動電圧の動作を説明する
ための図である。
【図６】１つのソースラインＯｉに対応するデータメモ
リＤＭｉとデータラッチ回路ＤＬｉとの具体的な構成を
示すブロック図である。
【図７】１つのソースラインＯｉに対応するデコーダ回
路ＤＲｉと電圧作成用スイッチング回路２８との具体的
な構成を示すブロック図である。
【図８】電圧作成用スイッチング回路２８に含まれてい
るアナログスイッチＡＳＷ０，ＡＳＷ２の具体的な構成
を示す電気回路図である。
【図９】デューティパルス発生回路ＤＵの具体的な構成
を示すブロック図である。
【図１０】基準電圧選択制御手段８５の具体的な構成を
示すブロック図である。
【図１１】電圧選択用スイッチング回路２２の具体的な
構成を示す電気回路図である。
【図１２】本発明の実施の一形態の階調表示に対応した
駆動電圧を１つのソースラインＯｉに与える動作を説明
するための図である。
【図１３】基準電圧ライン２３，２４に与える基準電圧
Ｖ０，Ｖ２，Ｖ５，Ｖ７の各第１の時間Ｗ１ａ，Ｗ１
ｂ，Ｗ１ｃ毎の動作を説明するための図である。
【図１４】本発明の実施の形態の振動電圧による絵素電
極Ｐに与えられる電圧を説明するための電気回路の等価
回路図である。
【図１５】本発明の他の実施の形態のソースドライバ１
７ａの具体的な構成を示すブロック図である。
【図１６】本発明の他の実施の形態の電圧作成用スイッ
チング回路１０７の具体的な構成を示す電気回路図であ
る。
【図１７】図１６に示される実施の形態の動作を説明す
るための図である。
【図１８】本発明の他の実施の形態の電圧作成用スイッ
チング回路１３０の具体的な構成を示す電気回路図であ
る。
【図１９】図１８に示される実施の形態の動作を説明す
るための図である。
【図２０】本発明のさらに他の実施の形態の電圧作成用
スイッチング回路１２４の具体的な構成を示す電気回路
図である。
【図２１】図２０に示される実施の形態の動作を説明す
るための図である。
【図２２】本発明の実施のさらに他の形態の電圧作成用
スイッチング回路１２９の具体的な構成を示す電気回路
図である。
【図２３】図２２に示される実施の形態の動作を説明す
るための図である。
【図２４】本発明の実施の他の形態の電圧作成用スイッ
チング回路の具体的な構成を示す電気回路図である。
【図２５】本発明のさらに他の実施の形態の一部の構成
を示す電気回路図である。
【図２６】本発明のさらに他の実施の形態の基準電圧選
択制御手段１８５の具体的な構成を示すブロック図であ
る。
【図２７】基準電圧選択制御手段１８５の動作を説明す
るための図である。
【図２８】本発明のさらに他の実施の形態の基準電圧選
択制御手段１８５ａの具体的な構成を示すブロック図で
ある。
【図２９】先行技術の表示装置の駆動装置の全体の構成
を示す簡略化したブロック図である。
【図３０】図２９に示される先行技術におけるソースド
ライバ１２の一部の具体的な構成を示すブロックであ
る。
【図３１】他の先行技術のソースドライバ１２ａの一部
の具体的な構成を示す電気回路図である。
【図３２】図３１に示される先行技術における基準電圧
Ｖ２，Ｖ５を用いる振動電圧によって平均化された電圧
Ｖ３を作成する動作を説明するための波形図である。
【符号の説明】 １６ アクティブマトリクス形表示パネル １７ａ，１７ｂ，１７ｃ ソースドライバ １８ ゲートドライバ １９ 表示制御回路 ２１ 基準電圧源 ２２ 電圧選択用スイッチング回路 ２３，２４ 基準電圧ライン ２８，１０７，１２４，１２９，１３０ 電圧作成用ス
イッチング回路 ８５，１８５，１８５ａ 基準電圧選択制御手段 Ｏ１〜ＯＮ ソースライン Ｌ１〜ＬＭ ゲートライン Ｔ 薄膜トランジスタ Ｐ 絵素電極 Ｄ０〜Ｄ２ 階調表示データ ＣＫ クロック信号 ＬＳ ラッチ信号 ＳＶ１，ＳＶ２，ＳＶ３ 基準電圧制御信号 ＤＭ データメモリ ＳＲ１〜ＳＲＮ メモリ制御信号 ＤＬ データラッチ回路 ＤＵ デューティパルス発生回路 ＡＳＷ０，ＡＳＷ２ アナログスイッチ ＡＳ０，ＡＳ２ スイッチング制御信号 Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ 第１の時間 Ｗ２，Ｗ３ 第２の時間
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 550 G02F 1/133 520 G09G 3/36

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 表示装置に接続される出力端子と、前記
    出力端子に対応して設けられるとともに複数の異なる電
    圧値の電圧がそれぞれ入力される複数の入力端子と、前
    記出力端子と前記各入力端子との間にそれぞれ介在され
    るスイッチング素子と、前記スイッチング素子のオン／
    オフを制御する制御信号を出力する制御手段とを含み、
    表示データに応じて前記スイッチング素子のオン／オフ
    を制御して前記複数の電圧のうちの１つの電圧を連続的
    に、または２つの電圧を時分割的に前記表示装置に出力
    する駆動手段と、 前記複数の電圧の数よりも多い数の異なる電圧値の基準
    電圧を発生する基準電圧源と、 前記基準電圧源からの複数の基準電圧を前記入力端子の
    数単位でグループ分けし、基準電圧をグループ単位で時
    分割的に切換えて、最も近い電圧値に順次切換わる階段
    状の電圧を前記入力端子に供給する多値電圧発生手段と
    を備え、 前記制御手段は、前記表示装置に出力すべき基準電圧が
    入力端子に入力されている期間内で前記制御信号を出力
    することを特徴とする表示装置の駆動装置。
  2. 【請求項２】 前記多値電圧発生手段は、供給する基準
    電圧を切換える際に、各基準電圧の出力される期間が終
    了してから引続く基準電圧の出力が開始されるまでの間
    にいずれかの基準電圧も出力されないスリット期間を挿
    入することを特徴とする請求項１記載の表示装置の駆動
    装置。
  3. 【請求項３】 各出力端子に対応して一対の入力端子が
    それぞれ設けられ、各出力端子とその出力端子に対応す
    る一対の各入力端子との間に、前記スイッチング素子が
    それぞれ介在され、 多値電圧発生手段は、各出力端子に対応する入力端子に
    与える基準電圧を、時間経過に伴って前記複数の基準電
    圧の高くなる順に、または低くなる順に時分割的に、か
    つ繰返される各サイクル中に複数回にわたって与え、か
    つ一対の各入力端子に各回に同時に与えられる基準電圧
    は、前記順に１つだけずれていることを特徴とする請求
    項１または２記載の表示装置の駆動装置。
  4. 【請求項４】 各出力端子に対応して少なくとも２組の
    対を成す入力端子がそれぞれ設けられ、各出力端子とそ
    の出力端子に対応する一対の各入力端子との間に前記ス
    イッチング素子がそれぞれ介在され、 多値電圧発生手段によって発生される複数の基準電圧
    は、各組毎に複数のグループにグループ化され、 多値電圧発生手段は、各組の入力端子に与える基準電圧
    を、時間経過に伴って各組に対応するグループ中の複数
    の基準電圧の高くなる順に、または低くなる順に時分割
    的に、かつ繰返される各サイクル中に複数回にわたって
    与え、かつ各組の入力端子に各回に同時に与えられる基
    準電圧は、各グループ内で前記順に１つだけずれている
    ことを特徴とする請求項１または２記載の表示装置の駆
    動装置。
  5. 【請求項５】 各出力端子に対応して第１複数の入力端
    子がそれぞれ設けられ、各出力端子とその出力端子に対
    応する各入力端子との間に前記スイッチング素子がそれ
    ぞれ介在され、 多値電圧発生手段は、各出力端子に対応する入力端子
    に、その第１複数を超える第２の複数の基準電圧を、そ
    の基準電圧の高くなる順に、または低くなる順に時分割
    的に、かつ繰返される各サイクル中に複数回にわたって
    与え、各サイクル中の最初の回以外の各回で、入力端子
    に同時に与えられる基準電圧は、前回に与えられた基準
    電圧のうちの前記順に１つだけ同一の基準電圧を含むこ
    とを特徴とする請求項１または２記載の表示装置の駆動
    装置。
  6. 【請求項６】 スイッチング素子と制御手段とを第１の
    集積回路によって実現し、 多値電圧発生手段を、第２の集積回路によって実現する
    ことを特徴とする請求項１〜５のうちの１つに記載の表
    示装置の駆動装置。
  7. 【請求項７】 スイッチング素子と制御手段と多値電圧
    発生手段とを１つの集積回路によって実現することを特
    徴とする請求項１〜５のうちの１つに記載の表示装置の
    駆動装置。
  8. 【請求項８】 第１の集積回路が複数個設けられ、 これらの複数の第１集積回路に共通に第２集積回路が設
    けられることを特徴とする請求項６記載の表示装置の駆
    動装置。
  9. 【請求項９】 多値電圧発生手段は、基準電圧源からの
    複数の各基準電圧が導出されるラインと、前記各入力端
    子との間に介在されかつ基準電圧制御信号によってオン
    ／オフされるアナログスイッチとを含み、 基準電圧制御信号が周期的に発生されてアナログスイッ
    チに与えられることを特徴とする請求項１〜８のうちの
    １つに記載の表示装置の駆動装置。
  10. 【請求項１０】 多値電圧発生手段は、基準電圧を出力
    する予め定める周期に同期させてスリット期間を設ける
    ことを特徴とする請求項２記載の表示装置の駆動装置。
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