JPH09138670A

JPH09138670A - 液晶表示装置の駆動回路

Info

Publication number: JPH09138670A
Application number: JP29546895A
Authority: JP
Inventors: Hiromi Enomoto; 弘美榎本; Hiroyuki Isogai; 博之磯貝; Yuichi Miwa; 裕一三輪
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-11-14
Filing date: 1995-11-14
Publication date: 1997-05-27

Abstract

(57)【要約】【課題】データドライバ部の各出力での階調電圧選択
用のアナログスイッチ等の数を大幅に減らしてチップ面
積を節減し、チップ内を走る基準電源の配線数を従来よ
りも少なくする液晶表示装置等の駆動回路を提供するこ
とを目的とする。【解決手段】液晶表示パネル９内の画素を順次走査す
る第１のバスラインと、第１のバスライン上の選択画素
へ画像データを表示するための階段電圧を重畳した階調
電圧を供給する第２のバスラインとを配置し、複数の基
準電源から階段電圧を生成する階段電圧発生部２が、各
基準電源間を複数の分割抵抗により分圧する抵抗分圧手
段２０と、各分割抵抗の両端に設けられ、階段電圧のレ
ベルを切り替える一対のスイッチ素子の集合からなる階
段電圧レベル切替手段２２とを含み、第１の期間では各
分割抵抗の両端の一対のスイッチ素子の一方を導通状態
にし、第２の期間では同スイッチ素子の両方を導通状態
にするように制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、任意の表示装置の
表示パネル、例えば、液晶表示装置〔通常、ＬＣＤ（Li
quid Crystal Display Device ）と略記される〕の液晶
表示パネルを構成する複数の画素中の選択された画素に
対し、目的とする画像データを表示するためのアナログ
の駆動電圧を供給するための液晶表示装置等の駆動回路
に関する。

【０００２】特に、本発明は、上記画素を順次走査する
ための互いに平行な複数本の第１のバスライン（一般
に、スキャンバスラインとよばれる）と、これらの第１
のバスラインと直交し、表示すべき階調に応じた画像デ
ータの駆動電圧（階調電圧）を供給するための第２のバ
スライン（一般に、データバスラインとよばれる）との
各交点に配置された液晶セルの画素に接続されるＴＦＴ
（Thin Film Transistor：薄膜トランジスタ）等のスイ
ッチング素子のオン・オフ動作を利用し、選択すべき画
素に画像データを書き込んで階調表示を行うためのアク
ティブマトリクス形の液晶表示装置に関する。

【０００３】上記のようなスイッチング素子を各画素に
設けたアクティブマトリクス形の液晶表示装置は、ＣＲ
Ｔ（Cathode-Ray Tube：陰極線管）に劣らない表示品質
を有し、薄型・軽量のフラットパネルディスプレイを容
易に実現することができるので、一般家庭用ＴＶやＯＡ
機器の表示装置としての普及が期待されている。すなわ
ち、情報手段の多様化やマルチメディア産業の発展に伴
い、豊かな表現力と携帯性を兼ね備えたアクティブマト
リクス形の液晶表示装置が要求されている。

【０００４】換言すれば、アクティブマトリクス形の液
晶表示装置においては、上記の薄型・軽量という特徴を
生かし、ノート型パーソナルコンピュータのような携帯
型情報機器だけではなく、マルチメディア情報機器への
対応も求められており、その一つとして例えば６４階調
以上の多階調表示能力が要求される。それゆえに、上記
タイプの液晶表示装置では、できる限り多くの階調電圧
を発生させることが可能な多階調表示に適した駆動回路
が必要となる。

【０００５】このような駆動回路への要求に応じるため
に、アクティブマトリクス形の液晶表示装置を駆動する
駆動回路の集積回路（ドライバＩＣ）の多階調化が求め
られているが、一般に、ドライバＩＣの多階調化はチッ
プ面積の増大を招くため、価格上昇にもつながってい
る。

【０００６】

【従来の技術】ここでは、まず、図２２を参照しなが
ら、フラットパネルディスプレイの中でも表示品質の高
いアクティブマトリクス形の液晶表示装置の液晶表示パ
ネルの構成を述べる。図２２は、一般の液晶表示装置の
パネル構成を簡略化して示す平面図である。ただし、図
２２においては、多階調表示かつカラー表示を行った場
合の液晶表示パネル９の構成を例示することとする。

【０００７】図２２に示す液晶表示パネルにおいては、
第１の方向（例えば、Ｙ方向または行方向）、および、
この第１の方向と直交する第２の方向（例えば、Ｘ方向
または列方向）に対しマトリクス状にカラー表示用の電
極Ｅ１１〜Ｅｎｍ（ｎ、ｍは任意の整数、ここでは、Ｅ
３６まで表示）を有する画素が配置される。これらのカ
ラー表示用の電極Ｅ１１〜Ｅｎｍを有する画素は、Ｒ
（Red ：赤色）、Ｇ（Green ：緑色）およびＢ（Blue：
青色）毎にカラーフィルタを用いた３種類の画素により
構成される。これらの各々は、ＴＦＴ等のスイッチング
素子Ｔ１１〜Ｔ３６が接続された基板と、共通の電極が
一様にはりめぐらされている基板との間に液晶が封入さ
れた構造になっている。ここでは、前者の基板をＴＦＴ
基板、後者の基板を共通基板とよぶこととする。図２２
に示すように、ＴＦＴ基板には、第１のバスラインとし
てのスキャンバスライン（走査バスラインともよばれ
る）Ｙ１〜Ｙｎ、および、第２のバスラインとしてのデ
ータバスライン（信号バスラインともよばれる）Ｘ１〜
Ｘｍがマトリクス状に交差しており、これらの２種のバ
スラインの交点の各位置に、スイッチング素子Ｔ１１〜
Ｔ３６としての複数個のＴＦＴが接続されている。

【０００８】さらに、図２２においては、スキャンバス
ラインで選択された行のＴＦＴを導通状態（オン状態）
にすることにより、データバスラインに印加された映像
信号電圧が各画素の電極に書き込まれる。その後、デー
タバスラインの分布容量を利用して電荷を保持すること
により、次にその行が選択されるまで書き込まれた情報
が保持される。このようにして保持された情報に対応し
て画素内の液晶の分子の傾きが決まるので、この傾きの
度合いに応じて光の透過量を制御することができ、階調
表示が可能となる。さらに、カラー表示を行う際には、
Ｒ、ＧおよびＢの３種類のカラーフィルタを用いること
で光の混合を行うようにしている。

【０００９】液晶表示装置を駆動するための周辺回路、
すなわち、駆動回路は、データバスライン側に接続され
たデータドライバ部（ただ単に、データドライバとよぶ
こともある）と、スキャンバスライン側に接続されたス
キャンドライバ部（ただ単に、スキャンドライバとよぶ
こともある）から構成されている。上記ＴＦＴをオン状
態にするためのオン電圧がスキャンドライバ部から出力
されたときに、映像信号に対応した電圧がデータドライ
バを通して選択画素に印加される。各選択画素の電極に
書き込まれた情報は、前述したように、次にその行が選
択されるまで保持される。この保持された情報に対応し
て液晶の傾きが決まるので、光の透過量を制御すること
ができ、階調表示が可能となる。

【００１０】一般の液晶表示装置では、液晶自身の劣化
を防ぐために、交流駆動が必要であり、一定周期毎に共
通の電極の電位を基準として、正負の電圧を印加するこ
とになる。また、ＴＦＴの周辺部の浮遊容量の影響によ
る画素電位の変動がもたらす液晶表示パネルの画面のち
らつき（フリッカ）を抑えるために、データバスライン
方向またはスキャンバスライン方向のライン反転駆動を
行っている。さらに、データドライバ部からＴＦＴ基板
に供給されるデータ電圧の振幅範囲を例えば５Ｖ以内に
抑えるために、データドライバ部の電源を単一の５Ｖ電
源にした構成のコモン反転駆動を行っている。このコモ
ン反転駆動では、極性反転周期に合わせて、共通の電極
に印加すべきコモン電圧を変化させている。

【００１１】ついで、図２３〜図２６を参照しながら、
ＴＦＴ等のスイッチング素子を用いたアクティブ・マト
リクス形の液晶表示装置の駆動回路の従来例を説明す
る。図２３は、従来の液晶表示装置の駆動回路の構成を
示す回路ブロック図、図２４は、図２３の動作を説明す
るためのタイミングチャート、図２５は、従来の階調電
圧発生部の構成例を示す回路図、および、図２６は、従
来の階調電圧発生部とアナログスイッチ部との関係を示
す回路図である。

【００１２】ただし、図２３においては、液晶表示装置
の駆動回路のうち、本発明に関係するデータドライバ部
の概略的な構成を示すこととする。図２３に示す従来の
データドライバ部の動作は、画像データと同期して与え
られるタイミング信号であるシフトクロックＣＬＫＤ、
カラー表示用の画像データを表すディジタルの表示デー
タ信号（映像信号ともよばれる）ＲＤＡＴＡ（赤色）、
ＧＤＡＴＡ（緑色）およびＢＤＡＴＡ（青色）、これら
の表示データ信号の取り込みの開始を決定するスタート
パルスＳＰＤ、ならびに、表示データ信号出力の切替タ
イミングを決定するラッチパルスＬＰ等により制御され
る。上記の各種の信号は、制御回路部（ここでは図示し
ていない）等により生成される。この制御回路部では、
画像データをデータバスラインの方向に走査して表示す
る際の水平走査の周期を示す水平同期信号ＨＳＹＮＣも
生成される。図２３の回路ブロック図と併せて図２４の
タイミングチャートを参照しながら、従来のデータドラ
イバ部の構成およびその動作を説明する。

【００１３】図２３における６００はシフトレジスタを
含むシフトレジスタ回路部を表している。このシフトレ
ジスタ回路部６００では、１ライン（１行）毎の表示デ
ータ信号の取り込みの開始を示すスタートパルスＳＰ
Ｄ、および、レジスタ歩進用のクロックＣＬＫＤが、１
ライン毎に制御回路等から送出されたときに、第１のデ
ィジタルメモリ６１０内に表示データ信号を順次書き込
むためのデータ取り込み信号Ｓ１〜Ｓ６４が生成され
る。すなわち、１水平走査期間に１つのパルスからなる
スタートパルスＳＰＤにより、シフトレジスタ回路部６
００内のシフトレジスタの動作が開始する。当該データ
ドライバ部のシフトレジスタ内部で生成されるデータ取
り込み信号Ｓ１〜Ｓ６４により、表示データ信号ＲＤＡ
ＴＡ、ＧＤＡＴＡおよびＢＤＡＴＡが、第１のディジタ
ルメモリ６１０に順次取り込まれる。ここでは、図２４
に示すように、表示データ信号ＲＤＡＴＡ、ＧＤＡＴＡ
およびＢＤＡＴＡは、それぞれ、１ライン分の映像デー
タ（例えば、６４０個の映像データ）ＲＥ１〜ＲＥ６４
０（後述の抵抗Ｒ１等と区別するために、赤色の映像デ
ータをＲＥ１〜ＲＥ６４０と表すこととする）、Ｇ１〜
Ｇ６４０、およびＢ１〜Ｂ６４０を含む。

【００１４】シフトレジスタ回路部６００は、当該デー
タドライバ部自身のデータ取り込みを終了すると、次段
のデータドライバ用のデータ取り込み信号ＳＯＵＴ（Ｓ
６４）を出力し、カスケード動作を行う。さらに、１ラ
イン分の映像データの取り込みが終了すると、ラッチパ
ルスＬＰにより第１のディジタルメモリ６１０の情報が
第２のディジタルメモリ６２０に転送される。第２のデ
ィジタルメモリ６２０に転送された映像データは、デコ
ーダ６３０において画素単位にデコードされる。なお、
このデコーダ６３０は、第２のディジタルメモリ６２０
に内蔵することも可能である。

【００１５】さらに、デコーダ６３０によりデコードさ
れた結果に応じて、次段のアナログスイッチの集合から
なるアナログスイッチ部８００は、複数の電圧Ｖ０〜Ｖ
６３（例えば、６４階調の場合）の１つを選択する。こ
れらの電圧Ｖ０〜Ｖ６３は、外部から入力される複数種
（たとえば、９種類）の基準電源Ｖｒ０〜Ｖｒ８を、複
数の分割抵抗を含む階調電圧発生部２００により分圧す
ることによって作成される。この階調電圧発生部２００
は、複数の分割抵抗から構成される抵抗アレイ型のアナ
ログ／ディジタル（Ｄ／Ａ）コンバータとしての機能を
有している。そして、最終的に、データドライバのチャ
ネル分〔例えば、１９２チャネル（ｃｈ）〕の階調デー
タに対応した階調電圧が、アナログスイッチ部８００か
ら出力される。

【００１６】上記階調電圧発生部２００の一構成例を図
２５に示す。階調電圧発生部２００内に設けられた複数
の抵抗Ｒ１〜Ｒ６４から構成される抵抗アレイにより、
外部から入力される９種類の基準電源Ｖｒ０〜Ｖｒ８か
ら、６４本の電圧レベルに対応する電圧Ｖ０〜Ｖ６３が
生成される。この場合、前述の第２のディジタルメモリ
６２０で保持されているデータに対応した１本を選択す
るために、データドライバ部の各出力に１チャネル毎に
６４個のアナログスイッチが設けられており、１９２チ
ャネル（ｃｈ）の場合は、６４×１９２＝１２２８８個
のアナログスイッチを必要とする。

【００１７】図２６に、従来の階調電圧発生部２００と
アナログスイッチ部８００との関係を示す。図２６は６
４階調表示を実現するための従来例であり、入力される
基準電源は、前述の図２５と同様にＶｒ０〜Ｖｒ８の９
種類である。ここでは、６４個の抵抗を用いてＶｒ０〜
Ｖｒ１間、Ｖｒ１〜Ｖｒ２間、Ｖｒ２〜Ｖｒ３間、…Ｖ
ｒ７〜Ｖｒ８間をそれぞれ８等分する。ここで、例えば
電圧Ｖ０〜Ｖ６３の階調電圧が生成され、デコーダやア
ナログスイッチ部により選択された電圧レベルが出力さ
れる。したがって、図２６の階調電圧発生部２００とア
ナログスイッチ部８００を使用することにより、８×８
＝６４階調表示が可能になる。

【００１８】

【発明が解決しようとする課題】上記のとおり、従来の
液晶表示装置の駆動回路においては、多階調表示用の出
力に対応したデータドライバ部は、階調電圧を選択する
ためのアナログスイッチを必要とする。このため、表示
すべき階調数が増加するに伴い、データドライバ部を含
む駆動回路をドライバＩＣにより形成する場合のドライ
バＩＣのチップ面積が大きくなってしまうという問題が
生じてくる。

【００１９】換言すれば、従来の抵抗アレイ形のＤ／Ａ
コンバータを用いた多階調表示の方式では、少ない基準
電源数で階調を増やすことができる反面、階調電圧を選
択するためのアナログスイッチ等のスイッチ数が階調分
必要になり、ドライバＩＣのチップ面積が増大したり、
また、チップ内部を走る基準電源数が多くなるにつれ
て、チップ面積の増大を招くといった問題が発生する。

【００２０】本発明は上記問題点に鑑みてなされたもの
であり、データドライバ部の各出力に必要な階調電圧選
択用のアナログスイッチ等の数を大幅に減らしてチップ
面積を小さくすると共に、チップ内部を走る基準電源の
配線数を従来よりも少なくしてチップ面積の節減を図る
ことが可能な液晶表示装置等の駆動回路を提供すること
を目的とするものである。

【００２１】

【課題を解決するための手段】図１は、本発明の第１の
原理構成を示すブロック図である。なお、これ以降、前
述した構成要素と同様のものについては、同一の参照番
号を付して表すこととする。図１の第１の原理図に示す
ように、本発明では、液晶表示パネル９を構成する複数
の画素に対し、これらの画素を走査するための複数本の
第１のバスライン（例えば、スキャンバスラインＹ１〜
Ｙｎ）と、これらの第１のバスライン上の選択された画
素へ所定の画像データを表示するための階段電圧を重畳
した階調電圧（例えば、電圧Ｖ０、…Ｖｗ、…Ｖｚ）を
供給する互いに平行な複数本の第２のバスライン（例え
ば、データバスラインＸ１〜Ｘｍ）とを配置してなる液
晶表示装置１の駆動回路を対象にしている。

【００２２】上記問題点を解決するために、本発明の第
１の原理による駆動回路は、任意の基準電源部７から出
力される複数の基準電源Ｖｒ０〜Ｖｒｋに基づき上記階
段電圧を生成する階段電圧発生部２を備えている。この
階段電圧発生部２は、複数の基準電源Ｖｒ０〜Ｖｒｋの
各基準電源間を複数の分割抵抗により分圧する抵抗分圧
手段２０と、これらの複数の分割抵抗の各々の両端に設
けられ、上記階段電圧のレベルを切り替える一対のスイ
ッチ素子の集合からなる階段電圧レベル切替手段２２と
を含む。さらに、上記一対のスイッチ素子の動作を制御
する制御信号により、第１の期間では、上記複数の分割
抵抗の各々の両端に設けられた一対のスイッチ素子の一
方を導通状態にし、第２の期間では、上記一対のスイッ
チ素子の両方を導通状態にすることによって、上記階段
電圧が発生するようにしている。

【００２３】好ましくは、本発明の第１の原理による駆
動回路は、複数の画素の走査のタイミング、および、上
記の選択された画素への画像データ表示のタイミングを
制御する制御回路部５と、階段電圧発生部２により生成
される階段電圧を重畳することによって、上記画像デー
タに対応する階調電圧を選択して第２のバスラインに供
給する階調電圧選択部８とを備えている。

【００２４】上記制御回路部５により生成される制御信
号Ｓｃｓにより、階段電圧レベル切替手段２２内のスイ
ッチ素子を導通状態または非導通状態にして上記階段電
圧の切替えを行うタイミング、および、上記階段電圧の
出力をイネーブルにするか否かが決定される。さらに、
図１においては、画像データをデコードして第２のバス
ライン毎の画像データ信号Ｓｔ１〜Ｓｔｍを生成し、制
御回路部５からの制御信号Ｓｃｔに基づき画像データ信
号の表示のタイミングを最終的に設定する表示データ信
号タイミング設定部６が設けられている。

【００２５】さらに、図１においては、第１のバスライ
ンの１ライン毎に画素を走査するための電圧を供給する
スキャンドライバ部１０が設けられている。このスキャ
ンドライバ部１０による１ライン毎の走査のタイミング
は、制御回路部５からの制御信号Ｓｃｙによって決定さ
れる。さらに好ましくは、本発明の第１の原理による駆
動回路は、上記の制御回路部５および階調電圧選択部８
に加えて、階段電圧レベル切替手段２２内のスイッチ素
子を導通状態または非導通状態にして上記階段電圧の切
替えを行うタイミングを制御するタイミング制御部とを
備えている。このタイミング制御部は、上記階段電圧の
出力をイネーブルにするか否かを決定するための制御回
路部５からの制御信号に基づき、上記階段電圧の切替え
を行うタイミングを制御する信号を生成する機能を有す
る。

【００２６】さらに好ましくは、本発明の第１の原理に
よる駆動回路では、階段電圧発生部２と階調電圧選択部
８との間に、複数のバッファアンプから構成される出力
バッファ部を設けている。さらに好ましくは、本発明の
第１の原理による駆動回路では、階調電圧選択部８の出
力側の最終段に、複数のバッファアンプから構成される
最終段バッファ部を設けている。

【００２７】図２は、本発明の第２の原理構成を示すブ
ロック図である。図２の駆動回路における制御回路部
５、表示データ信号タイミング設定部６、基準電圧選択
制御手段７、階調電圧選択部８、およびスキャンドライ
バ部１０の構成は、前述の図１の構成と同じなので、こ
こでは、その説明を省略することとする。図２に示すよ
うに、本発明の第２の原理による駆動回路は、任意の基
準電源部７から出力される複数の基準電源Ｖｒ０〜Ｖｒ
ｋに基づき、上記階調電圧の種類に応じた複数の基準電
圧を生成する基準電圧発生部３を備えている。この基準
電圧発生部３は、複数の基準電源Ｖｒ０〜Ｖｒｋの各々
を分圧して複数の基準電圧を取り出すための複数の分割
抵抗から構成される分割抵抗手段３０と、これらの複数
の分割抵抗にそれぞれ接続され、これらの複数の分割抵
抗からそれぞれ取り出される基準電圧のレベルを変化さ
せる複数のスイッチ素子からなる基準電圧レベル変化手
段３３とを含む。さらに、上記複数のスイッチ素子の動
作を制御する制御信号Ｓｃｐにより、上記の複数の分割
抵抗と複数のスイッチ素子とを組み合わせることによっ
て、上記階段電圧が発生するようにしている。

【００２８】好ましくは、本発明の第２の原理による駆
動回路は、上記基準電圧レベル変化手段３３からの複数
のディジタルの出力電圧を分圧して上記階調電圧を生成
するための抵抗アレイを含むＤ／Ａコンバータ部３８を
備えている。さらに、基準電圧レベル変化手段３３とＤ
／Ａコンバータ部３８との間には、基準電圧レベル変化
手段３３内の複数のスイッチ素子のオン・オフ動作によ
り電圧Ｖ０〜Ｖｚの電圧レベルが変動するのを防止する
ために、入力バッファ部３５が設けることも可能であ
る。

【００２９】さらに、好ましくは、本発明の第２の原理
による駆動回路では、上記基準電圧発生部３を集積回路
の内部に形成するようにしている。

【００３０】

【発明の実施の形態】図３および図４は、本発明の第１
の原理を説明するための簡略化した階段電圧発生回路を
示す回路図（その１およびその２）である。図３に示す
階段電圧発生部においては、説明を簡単にするために、
基準電源部７の２つの基準電源（第１の基準電源Ｖｒ０
および第２の基準電源Ｖｒ１）から、１６本の電圧レベ
ル（電圧Ｖ０〜Ｖ１５）を生成する場合を例示する。第
１の基準電源Ｖｒ０と第２の基準電源Ｖｒ１との間は、
抵抗分圧手段２０を構成する８つの分割抵抗、すなわ
ち、分圧用の抵抗Ｒ１〜Ｒ８により分圧されている。さ
らに、各抵抗の両端には、同程度のオン状態の抵抗値
（以後、オン抵抗値と略記する）を有するスイッチ素子
（下段のスイッチ素子２ｄ−１〜２ｄ−８、および、上
段のスイッチ素子２ｕ−１〜２ｕ−８）が、２つずつ対
をなして接続されており、これらの一対のスイッチ素子
の集合により、階段電圧レベル切替手段２２が形成され
る。上記一対のスイッチ素子の一方の端子は互いに結線
され、ショート状態になっている。

【００３１】図４の簡略化した等価回路に示すように、
上記一対のスイッチ素子の動作は２つの期間（フェー
ズ）からなっており、第１のフェーズでは、各抵抗の両
端に設けられたスイッチ素子中の下段のスイッチ素子の
みがオン状態になり（上段のスイッチ素子はオフ状
態）、各抵抗により分圧された電圧Ｖ０、Ｖ２、Ｖ４、
Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、およびＶ１４が出力され
る。また一方で、第２のフェーズでは、各抵抗の両端に
設けられたスイッチ素子中の上段のスイッチ素子および
下段スイッチ素子の両方がオン状態になり、各抵抗によ
り分圧された電圧を、スイッチ素子のオン抵抗値により
さらに分圧した状態の電圧Ｖ１、Ｖ３、Ｖ５、Ｖ７、Ｖ
９、Ｖ１１、Ｖ１３、およびＶ１５が出力される。ここ
で、任意の抵抗の下段部から出力される出力電圧の電圧
レベルをＶ_N（単独出力）、同じ抵抗の上段部から出力
される出力電圧の電圧レベルをＶ_N+2とした場合、第１
のフェーズでの出力電圧の電圧レベルはＶ_Nで表され、
第２のフェーズでの出力電圧の電圧レベルは（Ｖ_N＋Ｖ
_N+2）／２（分圧出力）で表される（ここで、Ｎは任意
の整数）。

【００３２】本発明の第１の原理による駆動回路では、
上記の２つのフェーズを１水平期間内で切り替えること
により、階段電圧を発生させることが容易に可能とな
る。この階段電圧を重畳した階調電圧と、データバスラ
インの分布容量を利用することにより、複数のアナログ
スイッチ等からなる階調電圧選択部８に供給される階調
電圧の種類は、従来に比べ半分に節減される。

【００３３】換言すれば、本発明の第１の原理による駆
動回路によれば、抵抗による分圧とスイッチ素子による
分圧の２つのフェーズを切り替えることで階段電圧を発
生させることができるような階段電圧発生部をデータド
ライバ部内に設けるようにしている。したがって、デー
タドライバ部の各出力あたりの階調電圧選択用アナログ
スイッチの数が従来に比べ約半分になるので、ドライバ
ＩＣのチップ面積を節減することが可能となる。

【００３４】図５〜図７は、本発明の第２の原理を説明
するための基準電圧発生部３の構成および動作を示す図
である。さらに詳しくいえば、図５は、本発明の第２の
原理による発明の実施の一形態を示す回路図、図６は、
本発明の第２の原理による発明の実施の他の形態を示す
回路図、および、図７は、図５の動作を説明するための
タイミングチャートである。

【００３５】本発明の第２の原理による駆動回路では、
階調電圧発生部（例えば、図２３参照）の入力部におい
て、複数の異なる抵抗とスイッチとを組み合わせること
で、基準電圧のレベルを変化させるようにしている。そ
して、基準電圧のレベルを変化させる場合には、データ
バスラインの分布容量を電圧保持手段とすることが必要
となる。すなわち、ここでは、データドライバ部に入力
する基準電源の電圧レベルを、複数の異なる抵抗と複数
のスイッチ素子の組み合せにより変化させることで、異
なる電圧値を作成するといった構成になっている。さら
に、本発明の第２の原理による駆動回路では、複数の異
なる抵抗とスイッチとの組み合わせ、および、データバ
スラインの分布容量に基づいて作成された基準電圧を抵
抗アレイ形のＤ／Ａコンバータと組み合わせることによ
り、多階調表示を実現することができる。

【００３６】図５に示す基準電圧作成部３の例において
は、入力される基準電源Ｖｒ０、Ｖｒ１、Ｖｒ２および
Ｖｒ３の各々の電位間を、それぞれ異なる抵抗値ｒ、１
５ｒを有する２個の抵抗（抵抗Ｒ１−１およびＲ１−
２、Ｒ２−１およびＲ２−２、ならびに、Ｒ３−１およ
びＲ３−２）と２個のスイッチ素子（スイッチ素子３１
−１および３１−２、３２−１および３２−２、ならび
に、３３−１および３３−２）とで分圧することによ
り、基準電源の各電位間から２種の電圧レベルを作成す
る。上記の抵抗Ｒ１−１〜Ｒ３−２は、分割抵抗手段３
０を構成し、スイッチ素子３１−１〜３３−２は、基準
電圧レベル切替手段３３を構成する。さらに、スイッチ
素子３１−１〜３３−２のオン・オフ動作が、階調電圧
のレベル変動に影響を与えないようにするために、上記
スイッチ素子３１−１〜３３−２の一方の端子は、２個
のスイッチ素子の単位でバッファアンプ３５−１〜３５
−３に接続されている。これらのバッファアンプ３５−
１〜３５−３は、入力バッファ部３５を構成する。

【００３７】前述の図５の基準電圧作成部では、各基準
電源間の２個の分割抵抗の抵抗値の比を１：１５に設定
しているが、この基準電圧作成部は、後述の図２１の実
施例に用いた場合の構成例を示すものである。これに対
し、図６に示す基準電圧作成部３の例においては、入力
される基準電源の各々の電位間を、抵抗値ｒ、ｒ、ｒお
よび２９ｒを有する４個の抵抗（抵抗Ｒ１−１〜Ｒ１−
４、およびＲ２−１〜Ｒ２−４）と４対のスイッチ素子
（スイッチ素子３１−１〜３１−４、および３２−１〜
３２−４）とで分圧する。このような構成にすれば、基
準電源の各電位間から４種の電圧レベルを作成すること
ができる。さらに、階調数や、入力される基準電源の数
に応じて抵抗の比を変えることにより、少ない数の基準
電源を用いて多くの種類の電圧レベルを作成することが
できる。

【００３８】さらに、図７のタイミングチャートに示す
ように、制御信号ＴＰ（図２の制御信号Ｓｃｐに対応す
る）により図５のスイッチ素子３１−１〜３３−１、お
よび３１−２〜３３−２が一斉にオン、オフ動作を行
う。スイッチ素子３１−１〜３３−１がオン（スイッチ
素子３１−２〜３３−２はオフ）している期間は電圧Ｖ
ｒ０、Ｖｒ１、およびＶｒ２の電圧レベルはＶＲ０、Ｖ
Ｒ１、およびＶＲ２となり、スイッチ素子３１−２〜３
３−２がオン（スイッチ素子３１−１〜３３−１はオ
フ）している期間は、抵抗の比の分だけの電圧レベル
（ΔＶＲ）が持ち上がり、それぞれの電圧レベルにΔＶ
Ｒがプラスされた電圧レベル、ＶＲ０＋ΔＶＲ、ＶＲ１
＋ΔＶＲ、ＶＲ２＋ΔＶＲとなる。抵抗の比により、電
圧のレベルを変えることも容易に可能となる。

【００３９】かくして、本発明の液晶表示装置等の駆動
回路においては、少ない基準電源を用いて基準電圧のレ
ベルを変化させることによりデータドライバ部の入力部
で階調電圧を作成することができるので、データドライ
バ部の各出力に必要な階調電圧選択用のアナログスイッ
チ等の数を大幅に減らしてチップ面積を小さくすると共
に、チップ内部を走る基準電源の配線数を従来よりも少
なくしてチップ面積の節減を図ることが可能になる。

【００４０】

【実施例】以下、図８〜図２１を参照しながら、本発明
の好適な実施例の構成および動作を説明する。図８は本
発明の第１実施例の構成を示す回路ブロック図である。
ただし、ここでは、液晶表示装置の駆動回路のうち、本
発明に関係するデータドライバ部の概略的な構成を示す
こととする。さらに、図８においては、６４階調のデー
タドライバ部が例示されている。

【００４１】図８に示すデータドライバ部の動作は、画
像データと同期して与えられるタイミング信号であるシ
フトクロックＣＬＫＤ、カラー表示用の画像データを表
すディジタルの表示データ信号（映像信号ともよばれ
る）ＲＤＡＴＡ（赤色）、ＧＤＡＴＡ（緑色）およびＢ
ＤＡＴＡ（青色）、これらの表示データ信号の取り込み
の開始を決定するスタートパルスＳＰＤ、表示データ信
号出力の切替タイミングを決定するラッチパルスＬＰ、
階段電圧の出力のイネーブルを制御する出力イネーブル
制御信号ＡＰ、ならびに、階段電圧の切替えのタイミン
グを制御する階段電圧切替信号ＢＰ等により制御され
る。上記の各種の信号は、制御回路部５（図１）により
生成される。この制御回路部５では、画像データをデー
タバスラインの方向に走査して表示する際の水平走査の
周期を示す水平同期信号ＨＳＹＮＣも生成される。

【００４２】図８におけるシフトレジスタ回路部６０、
第１のディジタルメモリ６１、第２のディジタルメモリ
６２、およびアナログスイッチ部８０の構成は、それぞ
れ、図２３に示したシフトレジスタ回路部６００、第１
のディジタルメモリ６１０、第２のディジタルメモリ６
２０、およびアナログスイッチ部８００の構成と概ね同
じである。さらに詳しく説明すると、図８のシフトレジ
スタ回路部６０では、１ライン毎の表示データ信号の取
り込みの開始を示すスタートパルスＳＰＤ、および、レ
ジスタ歩進用のクロックＣＬＫＤが、１ライン毎に制御
回路等から送出されたときに、第１のディジタルメモリ
６１内に表示データ信号を順次書き込むためのデータ取
り込み信号Ｓ１〜Ｓ６４が生成される。すなわち、１水
平走査期間に１つのパルスからなるスタートパルスＳＰ
Ｄにより、シフトレジスタ回路部６０内のシフトレジス
タの動作が開始する。当該データドライバ部のシフトレ
ジスタ内部で生成されるデータ取り込み信号Ｓ１〜Ｓ６
４により、表示データ信号ＲＤＡＴＡ、ＧＤＡＴＡおよ
びＢＤＡＴＡが、第１のディジタルメモリ６１に順次取
り込まれる。

【００４３】シフトレジスタ回路部６０は、当該データ
ドライバ部自身のデータ取り込みを終了すると、次段の
データドライバ用のデータ取り込み信号ＳＯＵＴ（Ｓ６
４）を出力し、カスケード動作を行う。さらに、１ライ
ン分の映像データの取り込みが終了すると、ラッチパル
スＬＰにより第１のディジタルメモリ６１の情報が第２
のディジタルメモリ６２に転送される。第２のディジタ
ルメモリ６２に転送された映像データは、デコーダおよ
び階段電圧制御部６３において画素単位にデコードされ
る。このデコーダおよび階段電圧制御部６３は、階段電
圧の出力を制御する機能も有している。

【００４４】さらに、デコーダおよび階段電圧制御部６
３によりデコードされた結果に応じて、次段のアナログ
スイッチの集合からなるアナログスイッチ部８０は、複
数の電圧Ｖ０〜Ｖ６３（例えば、６４階調の場合）の１
つを選択する。これらの電圧Ｖ０〜Ｖ６３は、外部から
入力される４種類の基準電源Ｖｒ０〜Ｖｒ４を、階段電
圧発生部２（図１）の機能を有する時分割抵抗分圧部２
３により分圧することによって作成される。この場合、
アナログスイッチ部８０に必要なアナログスイッチの数
は、３２×１９２＝６１４４個であり、従来（図２３参
照）の半分に節減される。

【００４５】図９は、基準電源入力部に設けられた時分
割抵抗分圧部の一構成例を示す回路図である。外部基準
電源Ｖｒ０〜Ｖｒ４の入力端子の各々の間は、８個の抵
抗アレイ（抵抗Ｒ１〜Ｒ８、およびＲ９〜Ｒ３２）から
構成され、各抵抗の両端には２つの（一対の）スイッチ
素子（スイッチ素子２ｄ−１〜２ｄ−３２、および２ｕ
−１〜２ｕ−３２）が設けられている。これらの一対の
スイッチ素子は同程度のオン抵抗を有し、上記一対のス
イッチ素子の一方の端子は、互いにショートされてい
る。これらのスイッチ素子から取り出される出力電圧
は、階調電圧としてアナログスイッチ部８０に供給され
る。外部から入力される階段電圧切替信号ＢＰは、各抵
抗の上段に接続されるスイッチ素子２ｕ−１〜２ｕ−３
２を制御する。各抵抗の下段に接続されるスイッチ素子
２ｄ−１〜２ｄ−３２は常時オン状態になっている。

【００４６】図１０および図１１は、図８の動作を説明
するためのタイミングチャート（その１およびその２）
である。１水平期間に１パルスからなるＳＰＤによりデ
ータドライバ部内のシフトレジスタの動作が開始する。
シフトレジスタ内部で発生するデータ取り込み信号Ｓ１
〜Ｓ６４により、カラー表示用の映像データを含む表示
データ信号ＲＤＡＴＡ、ＧＤＡＴＡおよびＢＤＡＴＡを
第１のディジタルメモリ６１に取り込む。当該データド
ライバ部自身のデータ取り込みを終了すると、次段ドラ
イバ用のＳＯＵＴを出力し、カスケード動作を行う。１
ライン分のデータ取り込みが終了すると、ラッチパルス
ＬＰにより、第１のディジタルメモリ６１の情報が、第
２のディジタルメモリ６２に一度に転送される。

【００４７】１水平期間は２つのフェーズに分けられ、
第１のフェーズと第２のフェーズの切替えは階段電圧切
替信号ＢＰによって行われる。第２のフェーズでは、基
準電圧入力部の上段スイッチ素子と下段スイッチ素子の
両方がオン状態になり、スイッチ素子のオン抵抗により
分圧された電圧がデータドライバ部から出力される。前
述の第２のディジタルメモリ６２に保持された映像デー
タの下位１ビットの値に応じて、２つのフェーズの内の
どちらかを使用するかが決まり、第１のフェーズを選択
した場合（下位１ビットの値が“０”または“Ｌ”）に
は出力イネーブル制御信号ＡＰにより、１段目の階段電
圧が出力されている状態で階段電圧の出力がオープンに
される。第２のフェーズを選択した場合（下位１ビット
の値が“１”または“Ｈ”）には出力イネーブル制御信
号ＡＰが無効になり、１段目の階段電圧が出力された
後、２段目の階段電圧が出力される。上記のような階段
電圧制御手順により、先に説明したデータバスラインの
分布容量を利用した方式を用いることができるため、６
４階調出力が可能となる。

【００４８】図１２は本発明の第２実施例の構成を示す
回路ブロック図である。図１２のデータドライバ部の構
成は、前記第１実施例（図８）の構成と概ね同じである
が、階段電圧切替信号ＢＰを内部で作成している点が前
記第１実施例と異なる。図１２においては、出力イネー
ブル制御信号ＡＰの立ち下がりを利用することにより、
外部からの入力信号として供給される階段電圧切替信号
ＢＰを必要とせずに２つのフェーズ切替えのタイミング
を設定することが可能となる構成が示されている。この
第２実施例の構成では、図８の第１実施例において、デ
ータドライバ部の内部のラッチパルスＬＰと出力イネー
ブル制御信号ＡＰの各信号から、内部のタイミング制御
部６４にて階段電圧切替信号ＢＰを作成するようにして
いる。

【００４９】図１３および図１４は、図１２の動作を説
明するためのタイミングチャート（その１およびその
２）である。図１３および図１４に示す第２実施例の基
本動作は、図８に示した第１実施例とほぼ同じである
が、２つのフェーズを切り替えるタイミングを出力イネ
ーブル制御信号ＡＰの立ち下がりで制御する点が異なっ
ている。

【００５０】図１５は、図１２のタイミング制御部の一
構成例を示す回路図であり、図１６は、図１５の動作を
説明するためのタイミングチャートである。図１５にお
いては、階段電圧切替信号ＢＰを作成するタイミング制
御部６４の具体的な回路構成例が図示されている。ここ
では、ラッチパルスＬＰと出力イネーブル制御信号ＡＰ
を入力としたＳＲラッチ回路部６５の出力をＤ−フリッ
プフロップ６７のＤ入力（Ｄ）としている。さらに、Ｎ
ＯＲ回路素子６６により、ラッチパルスＬＰと出力イネ
ーブル制御信号ＡＰの否定論理和（ＮＯＲ）を取った結
果として得られる出力をＤ−フリップフロップ６７のク
ロック入力（ＣＫ）としている。さらに、上記のＤ−フ
リップフロップ６７では、ＳＲラッチ回路部６５の出力
をクロック入力でラッチした出力を階段電圧切替信号Ｂ
Ｐとして、時分割抵抗分圧部２３へ供給する。

【００５１】図１６のタイミングチャートの構成から明
らかなように、図１５のタイミング制御部６４により、
２つのフェーズを切り替える階段電圧切替信号ＢＰが容
易に作成される。上記のような方法で階段電圧切替信号
ＢＰを作成することにより、従来と同様の信号数でもっ
て本発明の駆動回路を実現することができる。図１７
は、本発明の第３実施例の構成を示す回路ブロック図で
ある。ここでは、前述の図８の第１実施例において、基
準電源入力部に設けられた時分割抵抗分圧部２３からア
ナログスイッチ部８０に接続される間に、複数のオペア
ンプからなる出力バッファ部４０を設けている。この出
力バッファ部４０は、３２本の出力電圧の各々に接続さ
れているため、抵抗やスイッチ素子等による分圧時の出
力抵抗が、データドライバ部の出力側から見えなくなる
ため、上記の第３実施例の駆動回路は、比較的容量の大
きい液晶表示パネルを駆動する際に有利である。

【００５２】図１８は、本発明の第４実施例の構成を示
す回路ブロック図である。図１８の第４実施例は、上記
の図１７の第３実施例の出力バッファ部４０を含む構成
を、図１２の第２実施例に適用した例を示すものであ
る。図１９は、本発明の第５実施例の構成を示す回路ブ
ロック図である。図１９の第５実施例では、前述の図８
の第１実施例において、複数のアナログスイッチを介し
たデータドライバ部の最終段の出力側に、複数のオペア
ンプからなる最終段バッファ部４１を設けている。この
最終段バッファ部４１内のオペアンプは、データドライ
バ部の最終段の各出力側に設けられているため、前述の
図１７の第３実施例や図１８の第４実施例よりもデータ
ドライバ部の駆動能力を高くすることができ、さらに容
量の大きい液晶表示パネルを駆動することが可能とな
る。

【００５３】図２０は、本発明の第６実施例の構成を示
す回路ブロック図である。図２０の第６実施例は、上記
の図１９の第５実施例の最終段バッファ部４１を含む構
成を図１２の第２実施例に適用した例を示すものであ
る。図２１は、本発明の第７実施例の構成を示す回路ブ
ロック図である。ここでは、本発明の第２の原理に基づ
く実施例が図示されている。図２１における駆動回路
は、本発明の第２の原理による構成回路を組み込んだ６
４階調のデータドライバ部の構成例であり、本発明の第
２の原理に基づく基準電圧発生部３と、入力バッファ部
３５と、抵抗アレイ形のＤ／Ａコンバータ部３８とを組
み合わせた実施例を示すものである。

【００５４】図２１において、入力される基準電源Ｖｒ
０〜Ｖｒ４の電圧レベルは、それぞれ、基準電圧作成部
２の複数の抵抗Ｒ１−１〜Ｒ５−２およびスイッチ素子
３１−１〜３５−２により変化させられる。図２１の第
７実施例では、１つの基準電源から２つの基準電圧（２
つの電圧レベル）を得る場合が例示されている。さら
に、これらの基準電圧は、複数の抵抗３８−０〜３８−
３１からなる抵抗アレイ形のＤ／Ａコンバータ３８にて
抵抗分割されるので、電圧Ｖ０〜Ｖ３１も同様に２つの
電圧レベルとなる。すなわち、ここでは、３２×２＝６
４の電圧レベルが作成され、デコーダおよび階段電圧制
御部６３の制御により、階調電圧が選択されて出力され
る。この場合、基準電圧発生部３に用いる抵抗の抵抗値
としては、基準電圧Ｖ０、Ｖ１…Ｖ３１の各々の中間を
とるような抵抗値ｒ、つまり、基準電源Ｖｒ０〜Ｖｒ５
の間を１６等分するような抵抗値に設定すればよい。

【００５５】これまでは、本発明の駆動回路を液晶表示
装置に適用した実施例を参照しながら、本発明の具体的
な構成を説明してきた。しかしながら、本発明の駆動回
路は、必ずしも液晶表示装置に限定されるものではな
く、階調電圧により階調表示を行うような他の任意の表
示装置、例えば、プラズマ表示装置（ＰＤＰ）にも適用
され得ることはいうまでもない。

【００５６】

【発明の効果】以上説明したように、本発明の液晶表示
装置の駆動回路によれば、第１に、分割抵抗の両端に設
けられた一対のスイッチ素子のオン・オフ動作により基
準電圧のレベルを変化させることができるので、少ない
基準電源を用いて階調電圧を作成することが可能にな
る。この結果、データドライバ部の各出力に必要な階調
電圧選択用のアナログスイッチ等の数を大幅に減らして
チップ面積の節減が図れるので、液晶表示装置の低価格
化に寄与するところが大きい。

【００５７】さらに、本発明の液晶表示装置の駆動回路
によれば、第２に、上記一対のスイッチ素子のオン・オ
フ動作は、既存の制御回路部からの制御信号により容易
に制御することができるので、余計な回路を付加したり
データドライバ部の回路構成を複雑にしたりすることな
く本発明の駆動回路を実現することが可能になる。さら
に、本発明の液晶表示装置の駆動回路によれば、第３
に、一対のスイッチ素子のオン・オフ動作の切替えのタ
イミングを内部の制御信号から作成することができるの
で、外部から取り入れる制御信号の配線を減らすことが
可能になる。この結果、ドライバＩＣのチップ面積をよ
り小さくすることができるようになる。

【００５８】さらに、本発明の液晶表示装置の駆動回路
によれば、第４に、基準電圧の出力側の各々に複数のオ
ペアンプからなる出力バッファ部を接続しているため、
分割抵抗やスイッチ素子等による出力抵抗が、データド
ライバ部の出力側から見えなくなるため、比較的容量の
大きい液晶表示パネルを駆動する際に有利となる。さら
に、本発明の液晶表示装置の駆動回路によれば、第５
に、データドライバ部の最終段の各出力側に、複数のオ
ペアンプからなる最終段バッファ部を設けているので、
データドライバ部の駆動能力を顕著に高くすることがで
き、比較的容量の大きい液晶表示パネルを駆動すること
が可能となる。

【００５９】さらに、本発明の液晶表示装置の駆動回路
によれば、第６に、基準電源の入力部において、複数の
異なる抵抗とスイッチとを組み合わせることで、基準電
圧のレベルを変化させるようにしているので、少ない基
準電源を用いて階調電圧を作成することが可能になる。
この結果、データドライバ部の各出力に必要な階調電圧
選択用のアナログスイッチ等の数を大幅に減らしてチッ
プ面積の節減が図れるので、液晶表示装置の低価格化に
寄与するところが大きい。

【００６０】さらに、本発明の液晶表示装置の駆動回路
によれば、第７に、複数の異なる抵抗とスイッチとの組
み合わせ、および、データバスラインの分布容量に基づ
いて作成された基準電圧を抵抗アレイ形のＤ／Ａコンバ
ータと組み合わせることにより、回路構成を複雑にする
ことなく多階調表示を実現することができる。さらに、
本発明の液晶表示装置の駆動回路によれば、第８に、上
記の複数の異なる抵抗とスイッチ素子からなる基準電圧
発生部をドライバＩＣの内部に形成しているので、外部
で作成したときに考えられる信号の伝搬遅延等が回避さ
れる。

【図面の簡単な説明】

【図１】本発明の第１の原理構成を示すブロック図であ
る。

【図２】本発明の第２の原理構成を示すブロック図であ
る。

【図３】本発明の第１の原理を説明するための簡略化し
た階段電圧発生部を示す回路図（その１）である。

【図４】本発明の第１の原理を説明するための簡略化し
た階段電圧発生部を示す回路図（その２）である。

【図５】本発明の第２の原理による発明の実施の一形態
を示す回路図である。

【図６】本発明の第２の原理による発明の実施の他の形
態を示す回路図である。

【図７】図５の動作を説明するためのタイミングチャー
トである。

【図８】本発明の第１実施例の構成を示す回路ブロック
図である。

【図９】図８の時分割抵抗分圧部の一構成例を示す回路
図である。

【図１０】図８の動作を説明するためのタイミングチャ
ート（その１）である。

【図１１】図８の動作を説明するためのタイミングチャ
ート（その２）である。

【図１２】本発明の第２実施例の構成を示す回路ブロッ
ク図である。

【図１３】図１２の動作を説明するためのタイミングチ
ャート（その１）である。

【図１４】図１２の動作を説明するためのタイミングチ
ャート（その２）である。

【図１５】図１２のタイミング制御部の一構成例を示す
回路図である。

【図１６】図１５の動作を説明するためのタイミングチ
ャートである。

【図１７】本発明の第３実施例の構成を示す回路ブロッ
ク図である。

【図１８】本発明の第４実施例の構成を示す回路ブロッ
ク図である。

【図１９】本発明の第５実施例の構成を示す回路ブロッ
ク図である。

【図２０】本発明の第６実施例の構成を示す回路ブロッ
ク図である。

【図２１】本発明の第７実施例の構成を示す回路ブロッ
ク図である。

【図２２】一般の液晶表示装置のパネル構成を簡略化し
て示す平面図である。

【図２３】従来の液晶表示装置の駆動回路の構成を示す
回路ブロック図である。

【図２４】図２３の動作を説明するためのタイミングチ
ャートである。

【図２５】従来の階調電圧発生部の構成例を示す回路図
である。

【図２６】従来の階調電圧発生部とアナログスイッチ部
との関係を示す回路図である。

【符号の説明】

１…液晶表示装置２…階段電圧発生部３…基準電圧発生部５…制御回路部６…表示データ信号タイミング設定部７…基準電源部８…階調電圧選択部９…液晶表示パネル１０…スキャンドライバ部２０…抵抗分圧手段２２…階段電圧レベル切替手段２３…時分割抵抗分圧部３０…分割抵抗手段３３…基準電圧レベル切替手段３５…入力バッファ部３８…Ｄ／Ａコンバータ部４０…出力バッファ部４１…最終段バッファ部６０…シフトレジスタ回路部６１…第１のディジタルメモリ６２…第２のディジタルメモリ６３…デコーダおよび階段電圧制御部６４…タイミング制御部８０…アナログスイッチ部Ｔ１１〜Ｔｎｍ…スイッチング素子Ｘ１〜Ｘｍ…データバスラインＹ１〜Ｙｎ…スキャンバスライン

Claims

【特許請求の範囲】

【請求項１】液晶表示装置の液晶表示パネル（９）を
構成する複数の画素に対し、該画素を走査するための複
数本の第１のバスラインと、該第１のバスライン上の選
択された画素へ所定の画像データを表示するための階段
電圧を重畳した階調電圧を供給する複数本の第２のバス
ラインとを配置してなる液晶表示装置の駆動回路におい
て、任意の基準電源部（７）から出力される複数の基準電源
（Ｖｒ０〜Ｖｒｋ）に基づき前記階段電圧を生成する階
段電圧発生部（２）を備えており、該階段電圧発生部
（２）は、前記複数の基準電源（Ｖｒ０〜Ｖｒｋ）の各基準電源間
を複数の分割抵抗により分圧する抵抗分圧手段（２０）
と、該複数の分割抵抗の各々の両端に設けられ、該階段電圧
のレベルを切り替える一対のスイッチ素子の集合からな
る階段電圧レベル切替手段（２２）とを含み、該一対のスイッチ素子の動作を制御する制御信号によ
り、第１の期間では、前記複数の分割抵抗の各々の両端
に設けられた一対のスイッチ素子の一方を導通状態に
し、第２の期間では、該一対のスイッチ素子の両方を導
通状態にすることによって、前記階段電圧が発生するこ
とを特徴とする液晶表示装置の駆動回路。
【請求項２】前記駆動回路が、さらに、前記画素の走査のタイミング、および、前記の選択され
た画素への画像データ表示のタイミングを制御する制御
回路部（５）と、前記階段電圧発生部（２）により生成される階段電圧を
重畳することによって、前記画像データに対応する階調
電圧を選択して前記第２のバスラインに供給する階調電
圧選択部（８）とを備えており、該制御回路部（５）により生成される制御信号により、
前記階段電圧レベル切替手段（２２）内の前記スイッチ
素子を導通状態または非導通状態にして前記階段電圧の
切替えを行うタイミング、および、前記階段電圧の出力
をイネーブルにするか否かが決定される請求項１記載の
駆動回路。
【請求項３】前記駆動回路が、さらに、前記画素の走
査のタイミング、および、前記の選択された画素への画
像データ表示のタイミングを制御する制御回路部（５）
と、前記階段電圧発生部（２）により生成される階段電圧を
重畳することによって、前記画像データに対応する階調
電圧を選択して前記第２のバスラインに供給する階調電
圧選択部（８）と、前記階段電圧レベル切替手段（１）内の前記スイッチ素
子を導通状態または非導通状態にして前記階段電圧の切
替えを行うタイミングを制御するタイミング制御部（６
４）とを備えており、該タイミング制御部（６４）は、前記階段電圧の出力を
イネーブルにするか否かを決定するための前記制御回路
部（５）からの制御信号に基づき、前記階段電圧の切替
えを行うタイミングを制御する信号を生成する請求項１
記載の駆動回路。
【請求項４】前記階段電圧発生部（２）と前記階調電
圧選択部（８）との間に、複数のバッファアンプから構
成される出力バッファ部（４０）を設ける請求項２また
は３記載の駆動回路。
【請求項５】前記階調電圧選択部（８）の出力側の最
終段に、複数のバッファアンプから構成される最終段バ
ッファ部（４１）を設ける請求項２または３記載の駆動
回路。
【請求項６】液晶表示装置の液晶表示パネル（９）を
構成する複数の画素に対し、該画素を走査するための複
数本の第１のバスラインと、該第１のバスライン上の選
択された画素へ所定の画像データを表示するための階段
電圧を重畳した階調電圧を供給する複数本の第２のバス
ラインとを配置してなる液晶表示装置の駆動回路におい
て、任意の基準電源部（７）から出力される複数の基準電源
（Ｖｒ０〜Ｖｒｋ）に基づき、前記階調電圧の種類に応
じた複数の基準電圧を生成する基準電圧発生部（３）を
備えており、該基準電圧発生部（３）は、前記複数の基準電源（Ｖｒ０〜Ｖｒｋ）の各々を分圧し
て前記複数の基準電圧を取り出すための複数の分割抵抗
から構成される分割抵抗手段（３０）と、該複数の分割抵抗にそれぞれ接続され、該複数の分割抵
抗からそれぞれ取り出される基準電圧のレベルを変化さ
せる複数のスイッチ素子からなる基準電圧レベル変化手
段（３３）とを含み、該複数のスイッチ素子の動作を制御する制御信号によ
り、前記複数の分割抵抗と前記複数のスイッチ素子とを
組み合わせることによって、前記階段電圧が発生するこ
とを特徴とする液晶表示装置の駆動回路。
【請求項７】前記駆動回路が、さらに、前記基準電圧レベル変化手段（３３）からの複数のディ
ジタルの出力電圧を分圧して前記階調電圧を生成するた
めの抵抗アレイを含むディジタル／アナログコンバータ
部（３８）を備える請求項６記載の駆動回路。
【請求項８】前記基準電圧発生部（３）を集積回路の
内部に形成する請求項６記載の駆動回路。